特開 2022-118840 半導体装置および連続読出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022118840

(43)【公開日】2022-08-16

(54)【発明の名称】半導体装置および連続読出し方法

(51)【国際特許分類】

   G11C 16/26 20060101AFI20220808BHJP

   G11C 16/04 20060101ALI20220808BHJP

【ＦＩ】

G11C16/26 110

G11C16/04 170

G11C16/26 100

【審査請求】有

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2021015609

(22)【出願日】2021-02-03

(11)【特許番号】

(45)【特許公報発行日】2022-01-27

(71)【出願人】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】須藤 直昭

(72)【発明者】

【氏名】妹尾 真言

【テーマコード（参考）】

5B160

5B225

【Ｆターム（参考）】

5B160CA14

5B160CA15

5B225BA01

5B225BA20

5B225CA04

5B225CA25

5B225DA03

5B225DA04

5B225DA05

5B225DE06

5B225DE08

5B225EA05

5B225EE18

5B225EE19

(57)【要約】

【課題】 従来の連続読出しを改善した半導体装置および連続読出し方法を提供する。
【解決手段】 本発明のフラッシュメモリ１００は、ＮＡＮＤ型のメモリセルアレイ１１０＿１、１１０＿２と、入出力回路１２０と、ＥＣＣ回路１３０と、コントローラ１５０と、ワード線選択回路１６０＿１、１６０＿２と、ページバッファ／センス回路１７０＿１、１７０＿２と、列選択回路１８０＿１、１８０＿２とを含む。コントローラ１５０は、ページの連続読出しを行う場合、メモリセルアレイ１１０＿１から選択ページの前半の１／２ページのアレイ読出しを行い、かつこれとは独立してメモリセルアレイ１１０＿２から選択ページの後半の１／２ページのアレイ読出しを行い、別々に読み出された１／２ページのデータをクロック信号に同期して連続的に出力する。
【選択図】 図４

【特許請求の範囲】

【請求項1】

ＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法であって、
第１のメモリセルアレイから１／２ページの第１のデータを読み出し、読み出した第１のデータを第１の保持回路に保持する第１の読出しステップと、
第１のメモリセルアレイとは個別のタイミングで、第２のメモリセルアレイから１／２ページの第２のデータを読み出し、読み出した第２のデータを第２の保持回路に保持する第２の読出しステップと、
クロック信号に同期して第１のデータを出力する第１の出力ステップと、
前記クロック信号に同期して第１のデータの出力後に第２のデータを連続して出力する第２の出力ステップと、
を含む連続読出し方法。

【請求項2】

連続読出し方法はさらに、第１の保持回路に保持された第１のデータを第３の保持回路に転送する第１の転送ステップと、
第２の保持回路に保持された第２のデータを第４の保持回路に転送する第２の転送ステップとを含み、
第１の転送ステップ後に、第１の読出しステップにより読み出された次のページの１／２ページの第１のデータが第１の保持回路に保持され、
第２の転送ステップ後に、第２の読出しステップにより読み出された次のページの１／２ページの第２のデータが第２の保持回路に保持される、請求項１に記載の連続読出し方法。

【請求項3】

連続読出し方法はさらに、第３の保持回路に保持された第１のデータの誤り検出・訂正を行う第１のＥＣＣステップと、
第４の保持回路に保持された第２のデータの誤り検出・訂正を行う第２のＥＣＣステップとを含む、請求項２に記載の連続読出し方法。

【請求項4】

第１の出力ステップにより第３の保持回路に保持された第１のデータを出力している間に、第２のＥＣＣステップが第４の保持回路に保持された次のページの第２のデータの誤り検出・訂正を行い、
第２の出力ステップにより第４の保持回路に保持された第２のデータを出力している間に、第１のＥＣＣステップが第３の保持回路に保持された次のページの第１のデータの誤り検出・訂正を行う、請求項３に記載の連続読出し方法。

【請求項5】

第１の読出しステップは、第１の出力ステップにより第３の保持回路に保持された第１のデータが出力されたことに応答して２ページ先の１／２ページの第１のデータの読出しを行い、第２の読出しステップは、第２の出力ステップにより第４の保持回路に保持された第２のデータが出力されたことに応答して２ページ先の１／２ページの第２のデータの読出しを行う、請求項２ないし４いずれか１つに記載の連続読出し方法。

【請求項6】

第１の出力ステップおよび第２の出力ステップは、複数の外部端子の各々から第１のデータと第２のデータとを交互に連続的に出力する、請求項１に記載の連続読出し方法。

【請求項7】

ＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法であって、
メモリセルアレイから前半の１／２ページのアレイ読出しと後半の１／２ページのアレイ読出しとをそれぞれ独立して行う読出しステップと、
第１のアレイ読出しで読み出された１／２ページの第１のデータを第１の保持回路に保持し、第２のアレイ読出しで読み出された１／２ページの第２のデータを第２の保持回路に保持するステップと、
前記読出しステップと前記保持するステップとを複数のページ読出しで実行し、クロックに同期して第１のデータと第２のデータとを交互に出力するステップと、
を含む連続読出し方法。

【請求項8】

ＮＡＮＤ型の第１のメモリセルアレイからデータを読み出す第１のアレイ読出し手段と、
ＮＡＮＤ型の第２のメモリセルアレイからデータを読み出す第２のアレイ読出し手段と、
前記第１の読出し手段により読み出されたデータを保持する第１の保持手段と、
前記第２の読出し手段により読み出されたデータを保持する第２の保持手段と、
前記第１および第２の保持手段により保持されたデータをクロック信号に同期して出力可能な出力手段と、
読出し動作を制御する制御手段とを含み、
前記制御手段がページの連続読出しを制御する場合、前記第１のアレイ読出し手段が１／２ページの第１のデータを読出し、前記第２のアレイ読出し手段が１／２ページの第２のデータを読出し、前記出力手段が第１のデータと第２のデータを交互に連続的に出力する半導体装置。

【請求項9】

前記第１の保持手段は、前記第１のアレイ読出し手段によって読み出された第１のデータを保持する第１のラッチと、第１のラッチから転送された第１のデータを保持する第２のラッチとを含み、第１のラッチから第２のラッチへの第１のデータの転送後に、前記第１のアレイ読出し手段により読み出された次のページの１／２ページの第１のデータが第１のラッチに保持され、
前記第２の保持手段は、前記第２のアレイ読出し手段によって読み出された第２のデータを保持する第１のラッチと、第１のラッチから転送された第２のデータを保持する第２のラッチとを含み、第１のラッチから第２のラッチへの第２のデータの転送後に、前記第２のアレイ読出し手段により読み出された次のページの１／２ページの第２のデータが第１のラッチに保持される、請求項８に記載の半導体装置。

【請求項10】

半導体装置はさらに、データの誤り検出・訂正を行う誤り検出・訂正手段を含み、
前記誤り検出・訂正手段は、前記第１の保持手段および前記第２の保持手段の第２のラッチに保持された第１のデータまたは第２のデータの誤り検出・訂正を行う、請求項８に記載の半導体装置。

【請求項11】

前記出力手段により前記第１の保持手段の第２のラッチに保持された第１のデータを出力している間に、前記誤り検出・訂正手段が前記第２の保持手段の第２のラッチに保持された次のページの第２のデータの誤り検出・訂正を行い、
前記出力手段により前記第２の保持手段の第２のラッチに保持された第２のデータを出力している間に、前記誤り検出・訂正手段が前記第１の保持手段の第２のラッチに保持された次のページの第１のデータの誤り検出・訂正を行う、請求項１０に記載の半導体装置。

【請求項12】

前記第１のアレイ読出し手段は、前記出力手段により前記第１の保持手段の第２のラッチに保持された第１のデータが出力されたことに応答して２ページ先の１／２ページの第１のデータの読出しを行い、前記第２のアレイ読出し手段は、前記出力手段により前記第２の保持手段の第２のラッチに保持された第２のデータが出力されたことに応答して２ページ先の１／２ページの第２のデータの読出しを行う、請求項８ないし１１いずれか１つに記載の半導体装置。

【請求項13】

前記第１のメモリアレイおよび前記第２のメモリアレイは、同一のチップ上に形成される、請求項８に記載の半導体装置。

【請求項14】

半導体装置は、少なくとも２つのチップを含み、前記第１のメモリアレイおよび前記第２のメモリアレイは、それぞれ異なるチップ上に形成される、請求項８に記載の半導体装置。

【請求項15】

前記出力手段は、複数の外部端子の各々から第１のデータと第２のデータとを交互に連続的に出力する、請求項８に記載の半導体装置。

【請求項16】

ＮＡＮＤ型フラッシュメモリの読出し方法であって、
コマンドを受け取るステップと、
前記コマンドに基づき通常のページ読出しか複数ページの連続読出しかを判別するステップと、
通常のページ読出しと判別された場合、第１および第２のメモリセルアレイを同時にアクセスし、第１および第２のメモリセルアレイから１ページ分のデータを読出し、読み出したデータを第１および第２の保持回路に保持するステップと、
複数ページの連続読出しと判別された場合、第１および第２のメモリセルアレイを個別にアクセスし、第１のメモリセルアレイから１／２ページ分の第１のデータを読み出し、読み出した第１のデータを第１の保持回路に保持し、第２のメモリセルアレイから残りの１／２ページ分の第２のデータを読み出し、読み出した第２のデータを第２の保持回路に保持するステップとを有する、読出し方法。

【請求項17】

ＮＡＮＤ型の第１および第２のメモリセルアレイと、
第１および第２のメモリセルアレイから読み出されたデータを保持する第１および第２の保持手段と、
前記第１および第２の保持手段により保持されたデータを出力する出力手段と、
第１および第２のメモリセルアレイの読出し動作を制御する制御手段とを含み、
前記制御手段は、受け取ったコマンドに基づき通常のページ読出しか複数ページの連続読出しかを判別し、通常のページ読出しと判別した場合、第１および第２のメモリセルアレイから１ページ分のデータを同時に読出し、読み出したデータを第１および第２の保持手段に保持させ、複数ページの連続読出しと判別された場合、第１のメモリセルアレイから１／２ページ分の第１のデータを読み出し、読み出した第１のデータを第１の保持手段に保持させ、その後、第２のメモリセルアレイから残りの１／２ページ分の第２のデータを読み出し、読み出した第２のデータを第２の保持手段に保持させる、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特にＮＡＮＤ型フラッシュメモリ等の連続読出しに関する。

【背景技術】

【0002】

ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されているものがある。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２、３等）。特許文献４は、連続読出しのさらなる高速化を図る読出し方法を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許５３２３１７０号公報

【特許文献2】特許５６６７１４３号公報

【特許文献3】米国特許出願ＵＳ２０１４／０１０４９４７Ａ１

【特許文献4】特許６７４４９５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図１に、従来のオンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、誤り検出訂正回路（以下、ＥＣＣ回路）４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータやプログラムすべき入力データを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば４ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれ第１のキャッシュＣ０と第２のキャッシュＣ１（１つのキャッシュは、例えば２ＫＢ）とを含む。

【0005】

図２に、特許文献４に開示された、複数ページの連続読出しを行うときのタイミングチャートを示す。最初に、ページ０のアレイ読出しが行われ、ページ０のデータがラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に保持される（Ｐ０Ｃ０、Ｐ０Ｃ１）。次に、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１のデータがラッチＬ２の第１および第２のキャッシュＣ０、Ｃ１に転送され、第１および第２のキャッシュＣ０、Ｃ１のデータがＥＣＣ回路４０において、ＥＣＣデコードの演算が行われ、誤りが検出された場合には、ラッチＬ２の第１、第２のキャッシュＣ０、Ｃ１のデータが訂正される。

【0006】

連続読出しでは、行アドレスカウンタが自動的にインクリメントされ、次のページ１の読出しが行われ、読み出されたデータがラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に転送される。この間、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０へ転送され、入出力回路５０に保持されたデータは、外部から供給される外部クロック信号ＥｘＣＬＫに同期して出力される。次に、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０から外部クロック信号ＥｘＣＬＫに同期して出力され、この間、ラッチＬ１の第１のキャッシュＣ０のデータがラッチＬ２に転送され、かつＥＣＣ回路４０によりＥＣＣ処理が行われる。

【0007】

ラッチＬ１の第２のキャッシュＣ１のデータがラッチＬ２に転送され、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０から出力される間に、第２のラッチＬ２の第２のキャッシュＣ１のデータがＥＣＣ処理され、次いで、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０から出力される間に、次のページ２がアレイから読み出され、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に転送され、かつ第１のキャッシュＣ０のデータがラッチＬ２に転送され、ＥＣＣ処理される。

【0008】

ラッチＬ１、Ｌ２を利用した連続読出しは、ページＰ２のアレイ読出しから実質的に開始される。ページＰ２のアレイ読出しの開始タイミングは、ラッチＬ１からラッチＬ２にページＰ１のデータの転送が終了した時点ではなく、それよりも早いラッチＬ１の第１のキャッシュＣ０のページＰ１のデータをラッチＬ２に転送する時点である。ページＰ２のアレイ読出しのタイミングを早めたとしても、実際にはアレイ読出しのためには一定の時間がかかるので、アレイから読み出されたページＰ２のデータをラッチＬ１に転送する時点で、連続読出しの高速化のために高速周波数の外部クロック信号ＥｘＣＬＫが用いられれば、ラッチＬ１からラッチＬ２へのページＰ１のデータ転送は既に完了されていることになる。

【0009】

アレイ読出し時間ｔＡＲＲＡＹは、アレイ読出しの開始タイミングとアレイ読出しの終了タイミングにより規定される。ページＰ２のアレイ読出しの終了タイミングは、次のページＰ３のアレイ読出しの開始タイミングであり、ページＰ２、Ｐ３、Ｐ４…のページが連続して読み出されるとき、アレイ読出し時間ｔＡＲＲＡＹも同様に連続する。

【0010】

ここで、アレイの読出しは、決められたタイミングにより内部クロック信号を用いて動作され、他方、データ出力は、内部クロック信号とは非同期の外部クロック信号ＥｘＣＬＫにより動作される。図２に示す連続読出しの制約は、数式（１）で表される。 ｔＡＲＲＡＹおよびｔＥＣＣは、一定の時間であり、ｔＤＯＵＴは、外部クロック信号ＥｘＣＬＫの周波数によって規定される。
ｔＡＲＲＡＹ＜ｔＤＯＵＴ（１ページ）、
ｔＥＣＣ＜ｔＤＯＵＴ（１／２ページ） …（１）

【0011】

つまり、１ページのデータを出力する時間ｔＤＯＵＴがアレイ読出し時間ｔＡＲＲＡＹよりも大きいこと、１／２ページのデータを出力する時間ｔＤＯＵＴがＥＣＣ処理の時間ｔＥＣＣよりも大きいことの制約を満足すれば、図２に示すような連続読出しの高速化を図ることができる。図２には、ページＰ１の第１のキャッシュＣ０のデータをラッチＬ１からラッチＬ２に転送を開始する時点から次のページＰ２の第１のキャッシュＣ０のデータをラッチＬ１からラッチＬ２に転送を開始する時点までのページＰ２のアレイ読出し時間ｔＡＲＲＡＹよりも、ページＰ０の第２のキャッシュのデータを出力する時間とページＰ１の第１のキャッシュのデータを出力する時間の合計である出力時間ｔＤＯＵＴが大きいこと、ラッチＬ２の第１のキャッシュのデータをＥＣＣ処理する時間ｔＥＣＣよりも、ラッチＬ２の第２のキャッシュのデータを出力する時間ｔＤＯＵＴが大きいことが例示されている。

【0012】

しかし、アレイ読出しの開始タイミングを変更することで、別のタイミングの制約が生じる。もし、ユーザーが周波数の遅い外部クロック信号ＥｘＣＬＫを使用した場合、アレイから読み出したデータをラッチＬ１に転送する時点で、ラッチＬ１は、外部クロック信号ＥｘＣＬＫの遅い周波数のために前のページのデータを保持していると、ラッチＬ１の前のページのデータがアレイ読出しの次のページデータによって破壊されてしまう。

【0013】

数式（２）は、このようなデータ破壊が生じさせないための制約を示している。
ｔＤＯＵＴ（１／２ページ）＜ｔＡＲＲＡＹ …（２）、
数式（１）、（２）から数式（３）が導かれる。
ｔＡＲＲＡＹ＜ｔＤＯＵＴ＜ｔＡＲＲＡＹ×２ …（３）

【0014】

数式（３）で規定する最小周波数よりも低い周波数の外部クロック信号ＥｘＣＬＫの使用を可能にするため、従来のフラッシュメモリは、ステータスレジスタを用意し、ステータスレジスタに設定した値により、図２に示すような高速の連続読出し、あるいはラッチＬ１に保持されたデータがラッチＬ２に転送された後にアレイ読出しを行う通常の連続読出しの切替えを行う。図３にステータスレジスタの一例を示す。設定値「１」は、高速周波数の外部クロック信号ＥｘＣＬＫの使用に対応し、連続読出しにおいて図２に示すタイミングでアレイ読出しが開始され、設定値「０」は、低速周波数の外部クロック信号ＥｘＣＬＫの使用に対応し、連続読出しにおいて通常のタイミングでアレイ読出しが開始される。ステータスレジスタの設定値は、外部から書換え可能であり、ユーザーは、外部からの書換えコマンドおよびステータスレジスタのアドレス「ＸＸｈ」を入力し、ステータスレジスタの設定値を変更することができる。

【0015】

このような従来のフラッシュメモリは、外部クロック信号ＥｘＣＬＫの周波数を最大化することで連続読出しの高速化を図ることができる反面、外部クロック信号ＥｘＣＬＫの周波数の最小値に制約があり、そのような低速周波数の使用を可能にするためには、ステータスレジスタや、アレイ読出しの開始タイミングを切替えるための回路が必要となる。さらに、ユーザーがステータスレジスタに動作の設定をしなければならず煩雑である。

【0016】

また、連続読出しでは、データ出力中にアレイ読出しが行われるため、ある動作のタイミングでＩＯノイズとアレイ読出しの電流とがオーバーラップすると、大きなピーク電流Ｉｃｃが発生する。入出力回路５０は、例えば、ｍ個のフリップフロップを接続したパラレル／シリアル変換回路を含み、外部クロック信号ＥｘＣＬＫに同期してｍビットの並列データをシリアルデータに変換し、これを外部端子から出力する。一方、連続読出しでは、ビット線をプリチャージするために大きな電流が流れ、１ページのサイズが大きくなれば、それだけ大きな電流が消費される。

【0017】

アレイの読出しは、内部クロック発生器で生成された内部クロック信号ＩｎＣＬＫに同期して行われるが、この内部クロック信号ＩｎＣＬＫは、外部クロック信号ＥｘＣＬＫと非同期である。両クロックのエッジが時間的にオーバーラップまたは接近したとき、クロックに同期した動作により大きなピーク電流Ｉｃｃが発生する。大きなピーク電流Ｉｃｃは、内部の供給電圧を一時的に降下させ、あるいはノイズを発生させ、これにより回路の動作が遅延したり、動作が不安定になる。それ故、可能な限りピーク電流Ｉｃｃを減少させることが望ましい。

【0018】

本発明は、このような従来の課題を解決し、従来の連続読出しを改善した半導体装置および連続読出し方法を提供することを目的とする。

【課題を解決するための手段】

【0019】

本発明に係るＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法は、第１のメモリセルアレイから１／２ページの第１のデータを読み出し、読み出した第１のデータを第１の保持回路に保持する第１の読出しステップと、第１のメモリセルアレイとは個別のタイミングで、第２のメモリセルアレイから１／２ページの第２のデータを読み出し、読み出した第２のデータを第２の保持回路に保持する第２の読出しステップと、クロック信号に同期して第１のデータを出力する第１の出力ステップと、前記クロック信号に同期して第１のデータの出力後に第２のデータを連続して出力する第２の出力ステップとを含む。

【0020】

ある実施態様では、連続読出し方法はさらに、第１の保持回路に保持された第１のデータを第３の保持回路に転送する第１の転送ステップと、第２の保持回路に保持された第２のデータを第４の保持回路に転送する第２の転送ステップとを含み、第１の転送ステップ後に、第１の読出しステップにより読み出された次のページの１／２ページの第１のデータが第１の保持回路に保持され、第２の転送ステップ後に、第２の読出しステップにより読み出された次のページの１／２ページの第２のデータが第２の保持回路に保持される。ある実施態様では、連続読出し方法はさらに、第３の保持回路に保持された第１のデータの誤り検出・訂正を行う第１のＥＣＣステップと、第４の保持回路に保持された第２のデータの誤り検出・訂正を行う第２のＥＣＣステップとを含む。ある実施態様では、第１の出力ステップにより第３の保持回路に保持された第１のデータを出力している間に、第２のＥＣＣステップが第４の保持回路に保持された次のページの第２のデータの誤り検出・訂正を行い、第２の出力ステップにより第４の保持回路に保持された第２のデータを出力している間に、第１のＥＣＣステップが第３の保持回路に保持された次のページの第１のデータの誤り検出・訂正を行う。ある実施態様では、第１の読出しステップは、第１の出力ステップにより第３の保持回路に保持された第１のデータが出力されたことに応答して２ページ先の１／２ページの第１のデータの読出しを行い、第２の読出しステップは、第２の出力ステップにより第４の保持回路に保持された第２のデータが出力されたことに応答して２ページ先の１／２ページの第２のデータの読出しを行う。ある実施態様では、第１の出力ステップおよび第２の出力ステップは、複数の外部端子の各々から第１のデータと第２のデータとを交互に連続的に出力する。

【0021】

さらに本発明に係るＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法は、メモリセルアレイから前半の１／２ページのアレイ読出しと後半の１／２ページのアレイ読出しとをそれぞれ独立して行う読出しステップと、第１のアレイ読出しで読み出された１／２ページの第１のデータを第１の保持回路に保持し、第２のアレイ読出しで読み出された１／２ページの第２のデータを第２の保持回路に保持するステップと、前記読出しステップと前記保持するステップとを複数のページ読出しで実行し、クロックに同期して第１のデータと第２のデータとを交互に出力するステップとを含む。

【0022】

本発明に係る半導体装置は、ＮＡＮＤ型の第１のメモリセルアレイからデータを読み出す第１のアレイ読出し手段と、ＮＡＮＤ型の第２のメモリセルアレイからデータを読み出す第２のアレイ読出し手段と、前記第１の読出し手段により読み出されたデータを保持する第１の保持手段と、前記第２の読出し手段により読み出されたデータを保持する第２の保持手段と、前記第１および第２の保持手段により保持されたデータをクロック信号に同期して出力可能な出力手段と、読出し動作を制御する制御手段とを含み、前記制御手段がページの連続読出しを制御する場合、前記第１のアレイ読出し手段が１／２ページの第１のデータを読出し、前記第２のアレイ読出し手段が１／２ページの第２のデータを読出し、前記出力手段が第１のデータと第２のデータを交互に連続的に出力する。

【0023】

ある実施態様では、前記第１の保持手段は、前記第１のアレイ読出し手段によって読み出された第１のデータを保持する第１のラッチと、第１のラッチから転送された第１のデータを保持する第２のラッチとを含み、第１のラッチから第２のラッチへの第１のデータの転送後に、前記第１のアレイ読出し手段により読み出された次のページの１／２ページの第１のデータが第１のラッチに保持され、前記第２の保持手段は、前記第２のアレイ読出し手段によって読み出された第２のデータを保持する第１のラッチと、第１のラッチから転送された第２のデータを保持する第２のラッチとを含み、第１のラッチから第２のラッチへの第２のデータの転送後に、前記第２のアレイ読出し手段により読み出された次のページの１／２ページの第２のデータが第１のラッチに保持される。

【0024】

ある実施態様では、半導体装置はさらに、データの誤り検出・訂正を行う誤り検出・訂正手段を含み、前記誤り検出・訂正手段は、前記第１の保持手段および前記第２の保持手段の第２のラッチに保持された第１のデータまたは第２のデータの誤り検出・訂正を行う。ある実施態様では、前記出力手段により前記第１の保持手段の第２のラッチに保持された第１のデータを出力している間に、前記誤り検出・訂正手段が前記第２の保持手段の第２のラッチに保持された次のページの第２のデータの誤り検出・訂正を行い、前記出力手段により前記第２の保持手段の第２のラッチに保持された第２のデータを出力している間に、前記誤り検出・訂正手段が前記第１の保持手段の第２のラッチに保持された次のページの第１のデータの誤り検出・訂正を行う。ある実施態様では、前記第１のアレイ読出し手段は、前記出力手段により前記第１の保持手段の第２のラッチに保持された第１のデータが出力されたことに応答して２ページ先の１／２ページの第１のデータの読出しを行い、前記第２のアレイ読出し手段は、前記出力手段により前記第２の保持手段の第２のラッチに保持された第２のデータが出力されたことに応答して２ページ先の１／２ページの第２のデータの読出しを行う。ある実施態様では、前記第１のメモリアレイおよび前記第２のメモリアレイは、同一のチップ上に形成される。ある実施態様では、半導体装置は、少なくとも２つのチップを含み、前記第１のメモリアレイおよび前記第２のメモリアレイは、それぞれ異なるチップ上に形成される。ある実施態様では、前記出力手段は、複数の外部端子の各々から第１のデータと第２のデータとを交互に連続的に出力する。
さらに本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、コマンドを受け取るステップと、前記コマンドに基づき通常のページ読出しか複数ページの連続読出しかを判別するステップと、通常のページ読出しと判別された場合、第１および第２のメモリセルアレイを同時にアクセスし、第１および第２のメモリセルアレイから１ページ分のデータを読出し、読み出したデータを第１および第２の保持回路に保持するステップと、複数ページの連続読出しと判別された場合、第１および第２のメモリセルアレイを個別にアクセスし、第１のメモリセルアレイから１／２ページ分の第１のデータを読み出し、読み出した第１のデータを第１の保持回路に保持し、第２のメモリセルアレイから残りの１／２ページ分の第２のデータを読み出し、読み出した第２のデータを第２の保持回路に保持するステップとを有する。
さらに本発明に係る半導体装置は、ＮＡＮＤ型の第１および第２のメモリセルアレイと、第１および第２のメモリセルアレイから読み出されたデータを保持する第１および第２の保持手段と、前記第１および第２の保持手段により保持されたデータを出力する出力手段と、第１および第２のメモリセルアレイの読出し動作を制御する制御手段とを含み、前記制御手段は、受け取ったコマンドに基づき通常のページ読出しか複数ページの連続読出しかを判別し、通常のページ読出しと判別した場合、第１および第２のメモリセルアレイから１ページ分のデータを同時に読出し、読み出したデータを第１および第２の保持手段に保持させ、複数ページの連続読出しと判別された場合、第１のメモリセルアレイから１／２ページ分の第１のデータを読み出し、読み出した第１のデータを第１の保持手段に保持させ、その後、第２のメモリセルアレイから残りの１／２ページ分の第２のデータを読み出し、読み出した第２のデータを第２の保持手段に保持させる。

【発明の効果】

【0025】

本発明によれば、ページの連続読出しを行う場合、第１のメモリセルアレイからの１／２ページの読出しと第２のメモリセルアレイからの１／２ページの読出しを独立して行うようにしたので、クロック信号の周波数の制約を受けることなくページの連続読出しを行うことができる。さらに１／２ページに分けて読出しを行うことで、アレイ読出しの際のピーク電流を減少させることができ、これにより回路動作の信頼性を向上させることができる。

【図面の簡単な説明】

【0026】

【図1】従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。

【図2】従来のＮＡＮＤ型フラッシュメモリにおいて連続読出しを行うときのタイミングチャートである。

【図3】従来のステータスレジスタを示す図である。

【図4】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

【図5】本実施例のＮＡＮＤストリングの回路構成を示す図である。

【図6】本実施例のビット線選択回路の構成を示す図である。

【図7】本実施例のページバッファ／センス回路の構成を示す図である。

【図8】本実施例に係る連続読出し動作を模式的に説明する図である。

【図9】本実施例のフラッシュメモリにおいて連続読出し動作を行うときのタイミングチャートである。

【図10】図１０（Ａ）は、本発明の実施例の変形例に係るフラッシュメモリの構成を示す図、図１０（Ｂ）は、その内部構成を示す図である。

【発明を実施するための形態】

【0027】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。１つの実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るため、ＳＰＩ（Serial Peripheral Interface）を搭載し、外部クロック信号に同期した複数のページの連続読出しが可能である。

【実施例0028】

図４は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０＿１、１１０＿２と、外部入出力端子に接続され、かつ外部クロック信号ＥｘＣＬＫに応答して読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータや読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや外部端子に印加された制御信号等に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０からの行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０＿１、１６０＿２と、メモリセルアレイ１１０＿１、１１０＿２から読み出されたデータを保持したり、アレイへプログラムするデータを保持するページバッファ／センス回路１７０＿１、１７０＿２と、アドレスレジスタ１４０からの列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０＿１、１７０＿２のビット線等の選択を行う列選択回路１８０＿１、１８０＿２と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

【0029】

本実施例のフラッシュメモリ１００は、それぞれ独立して動作が可能な２つのメモリセルアレイ１１０＿１、１１０＿２、２つのワード線選択回路１６０＿１、１６０＿２、２つのページバッファ／センス回路１７０＿１、１７０＿２、および２つの列選択回路１８０＿１、１８０＿２を含む。コントローラ１５０は、ワード線選択回路１６０＿１、１６０＿２、ページバッファ／センス回路１７０＿１、１７０＿２および列選択回路１８０＿１、１８０＿２を介して、メモリセルアレイ１１０＿１、１１０＿２の読出し、プログラム、消去等の動作を個別に制御する。なお、メモリセルアレイ１１０＿１、１１０＿２、ワード線選択回路１６０＿１、１６０＿２、ページバッファ／センス回路１７０＿１、１７０＿２、および列選択回路１８０＿１、１８０＿２の構成は共通であるため、以下の説明では、その一方について説明する。

【0030】

メモリアレイ１１０＿１は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが複数形成される。１つのＮＡＮＤストリングＮＵは、図５に示すように、直列に接続された複数のメモリセルＭＣｉ(ｉ＝０、１、・・・、６３)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのグローバルビット線ＧＢＬに接続され、ソース線側選択トランジスタのソースは、共通のソース線ＳＬに接続される。メモリセルＭＣｉのコントロールゲートは、ワード線ＷＬｉに接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続される。ワード線選択回路１６０＿１は、行アドレスＡｘに基づき選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタ、ソース線側選択トランジスタを駆動し、ブロックやワードを選択する。

【0031】

ＮＡＮＤストリングＮＵは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、ＮＡＮＤストリングＮＵは、ビット線側選択トランジスタとメモリセルとの間および／またはソース線側選択トランジスタとメモリセルとの間にダミーセルを含んでもよい。さらにメモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

【0032】

図６に、ビット線選択回路の構成を示す。同図は、１つの偶数ビット線ＧＢＬｅと１つの奇数ビット線ＧＢＬｏによって共有される１つのページバッファ／センス回路１７０＿１と、これに接続されたビット線選択回路２００＿１とを例示している。

【0033】

ビット線選択回路２００＿１は、偶数ビット線ＧＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＧＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬｏに接続するためのトランジスタＹＢＬｏを含み、偶数ビット線ＧＢＬｅとソース線ＳＬとの間にＮＡＮＤストリングが接続され、奇数ビット線ＧＢＬｏとソース線ＳＬとの間にＮＡＮＤストリングが接続される。例えば、読出し動作では、シールド読出しが行われ、偶数ビット線ＧＢＬｅが選択されるとき、奇数ビット線ＧＢＬｏが非選択され、奇数ビット線ＧＢＬｏが選択されるとき、偶数ビット線ＧＢＬｅが非選択される。非選択のビット線は、仮想電源ＶＩＲＰＷＲを介してＧＮＤレベルに接続される。

【0034】

図７に、図６に示す１つのページバッファ／センス回路１７０＿１の構成を示す。便宜上、トランジスタのゲートに印加する信号がそのトランジスタを表すものとする。ページバッファ／センス回路１７０＿１は、２つのラッチＬ１、Ｌ２を含み、ラッチＬ１とラッチＬ２との間には、転送ゲート（トランジスタＣＡＣＨＥ）が接続され、転送ゲートをオンすることでラッチＬ１からラッチＬ２、あるいはラッチＬ２からラッチＬ１への双方向のデータ転送が可能になる。

【0035】

ラッチＬ１は、一対のクロスカップリングされたインバータを含み、ラッチＬ１のノードＳＬＲ１がトランジスタＢＬＣＤ１およびトランジスタＤＴＧの共通Ｓ／Ｄに接続され、ノードＳＬＳ１が判定回路２１０に接続される。判定回路２１０は、例えば、プログラムベリファイや消去ベリファイの合否を判定する。トランジスタＤＴＧは、プログラムベリファイ等において、電圧供給ノードＶ２からノードＳＬＲ１をＶｄｄに選択的に充電し、あるいはノードＳＬＲ１を選択的にＧＮＤに放電するときに導通される。さらに、ラッチＬ１は、トランジスタＥＱによってノードＳＬＲ１、ＳＬＳ１の短絡が可能である。

【0036】

ラッチＬ１のノードＳＬＲ１、ＳＬＳ１は、それぞれトランジスタＣＡＣＨＥを介してラッチＬ２のノードＳＬＳ２、ＳＬＲ２に接続される。ラッチＬ２のノードＳＬＲ２がトランジスタＢＬＣＤ２を介してセンスノードＳＮＳに接続され、ノードＳＬＳ２がトランジスタＲＥＳＥＴ２に接続される。トランジスタＲＥＳＥＴ２は、ラッチＬ２をリセットするときに導通される。

【0037】

電圧供給ノードＶ２とセンスノードＳＮＳとの間には、トランジスタＶＧおよびトランジスタＲＥＧが直列に接続され、トランジスタＶＧのゲートは、トランジスタＤＴＧのＳ／Ｄに接続される。電圧供給ノードＶ１は、トランジスタＢＬＰＲＥを介してセンスノードＳＮＳに接続される。センスノードＳＮＳとビット線選択回路２００のノードＢＬＳとの間には、トランジスタＢＬＣＮおよびトランジスタＢＬＣＬＡＭＰが直列に接続される。

【0038】

ワード線選択回路１６０＿１および列選択回路１８０＿１は、行アドレスＡｘおよび列アドレスＡｙに従いページ内のデータの読出し開始位置を選択したり、あるいは行アドレスＡｘおよび列アドレスＡｙを用いることなくページの先頭位置からデータを自動的に読み出す。さらにワード線選択回路１６０＿１および列選択回路１８０＿１は、クロック信号に応答して行アドレスＡｘおよび列アドレスＡｙをインクリメントする行アドレスカウンタおよび列アドレスカウンタを含むことができる。

【0039】

ページバッファ／センス回路１７０＿１のラッチＬ２に保持されたデータを出力するとき、ラッチＬ２に保持されたデータの中からｎビットのデータが列選択回路１８０＿１によって選択される。選択されたｎビットのデータは、ノードＳＬＳ２、ＳＬＲ２の差動データとしてｎ個の差動センスアンプに入力され、ｎ個の差動センスアンプは、センスしたｎビットのデータをｎビット幅の内部データバスに出力する。

【0040】

ｎビット幅の内部データバスから出力されるデータは、転送回路を介してＥＣＣ回路１３０または入出力回路１２０に選択的に供給される。ＥＣＣ回路１３０は、内部データバスを介して供給されたデータの誤り検出・訂正を行う。入出力回路１２０は、例えば、複数のフリップフロップを直接に接続したパラレル／シリアル変換回路を含み、パラレル／シリアル変換回路は、外部クロック信号ＥｘＣＬＫに同期して、内部データバスから並列に入力されたデータを直列に変換し、変換したデータを外部端子に供給する。外部端子は、例えば、×１、×２、×４、×８であることができる。

【0041】

フラッシュメモリの読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

【0042】

フラッシュメモリ１００の通常の読出し動作、プログラム動作および消去動作では、コントローラ１５０は、２つのメモリセルアレイ１１０＿１、１１０＿２があたかも１つのメモリセルアレイであるかのようにその動作を制御する。例えば、フラッシュメモリ１００がホストコンピュータから通常のページ読出しコマンドおよびアドレスを受け取ると、当該コマンドがコントローラ１５０によって判別され、コントローラ１５０の制御下において、ワード線選択回路１６０＿１、１６０＿２は、行アドレスＡｘに基づきメモリセルアレイ１１０＿１、１１０＿２の同一行のワード線を同時に選択する。つまり、メモリセルアレイ１１０＿１におけるワード線の選択は、１／２ページ分のデータの読出しに対応し、メモリセルアレイ１１０＿２におけるワード線の選択は、１／２ページ分のデータの読出しに対応し、結果として、ワード線選択回路１６０＿１、１６０＿２によるワード線の選択は、１ページ分のデータの読出しに対応する。

【0043】

読出し動作が行われるとき、先ず、ページバッファ／センス回路１７０＿１、１７０＿２の電圧供給ノードＶ１からトランジスタＢＬＰＲＥを介して選択ビット線（例えば、偶数ビット線）がプリチャージされる。次に、メモリセルアレイ１１０＿１、１１０＿２のワード線が選択され、選択メモリセルの記憶状態に応じて選択ビット線の電圧が放電される。次に、センスノードＳＮＳに生じる電位がラッチＬ１に転送され、こうして、アレイ読出しが終了する。

【0044】

次に、本実施例によるフラッシュメモリの連続読出し動作について説明する。連続読出し動作では、通常のページ読出しと異なり、コントローラ１５０は、メモリセルアレイ１１０＿１とメモリセルアレイ１１０＿２のアレイ読出しのタイミングを個別に制御する。

【0045】

コントローラ１５０は、入出力回路１２０を介して連続読出しコマンドおよびアドレスを受け取ると、当該コマンドが判別され、開始ページから終了ページまで複数のページの連続読出しを制御する。連続読出しは、コマンドによって終了するか、あるいは指定されたページの読出しが行われたときに終了する。

【0046】

図８は、本実施例の連続読出しの動作を説明するための模式図である。従来のフラッシュメモリの連続読出しでは、図１に示すように、メモリセルアレイから１ページ分のデータを一括して読み出し、読み出したデータをラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に同時に転送したが、本実施例のフラッシュメモリ１００の連続読出しでは、メモリセルアレイ１１０＿１、１１０＿２から個別のタイミングで１／２ページ分のデータを読み出し、読み出したデータをラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に個別のタイミングで転送する。

【0047】

具体的には、メモリセルアレイ１１０＿１からあるページの前半の１／２ページ分のデータが読み出され、この読み出されたデータがラッチＬ１の第１のキャッシュＣ０に転送され、そこに保持される。メモリアレイ１１０＿１の読出し後に、メモリセルアレイ１１０＿２からあるページの後半の１／２ページの読出しが行われ、この読み出されたデータがラッチＬ１の第２のキャッシュＣ１に転送され、そこに保持される。

【0048】

次に、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に保持されたデータは、ラッチＬ２の第１および第２のキャッシュＣ０、Ｃ１に転送され、そこに保持される。ラッチＬ２の第１のキャッシュＣ０に保持されたデータは、転送回路２２０＿１によってＥＣＣ回路１３０に転送され、そこでデータの誤り検出・訂正が行われ、その後、転送回路２２０＿１によって入出力回路１２０に転送され、そこで外部クロックＥｘＣＬＫに同期して出力される。ＥＣＣ回路１３０による処理が行われている期間中、次のページの前半の１／２ページ分のデータが読み出され、このデータがラッチＬ１の第１のキャッシュＣ０に保持される。

【0049】

ラッチＬ２のデータが入出力回路１２０に転送されることに応答して、ラッチＬ１の第１のキャッシュＣ０のデータがラッチＬ２の第１のキャッシュＣ０に転送され、かつメモリセルアレイ１１０＿１から次のページ（出力されたページから２ページ先）の前半の１／２ページ分のデータが読出され、このデータがラッチＬ１の第１のキャッシュＣ０に転送される。

【0050】

メモリセルアレイ１１０＿２の読出しは、メモリセルアレイ１１０＿１の読出しと同様に行われる。コントローラ１５０は、ラッチＬ２の第１のキャッシュＣ０のデータが外部クロックＥｘＣＬＫに同期して出力された後、ラッチＬ２の第２のキャッシュＣ１のデータが外部クロックＥｘＣＬＫに同期して連続的に出力されるように、メモリセルアレイ１１０＿２のアレイ読出しのタイミングを制御する。

【0051】

図９は、本実施例による連続読出し動作の具体的なタイミングチャートである。図中の破線で示す領域は、ラッチＬ１、Ｌ２が解放された状態を表す。つまり、上書きしてもデータの破壊にはならない。

【0052】

ページＰ０、Ｐ１の読出しは、通常のページ読出しと同様であり、ページＰ０、Ｐ１は、メモリセルアレイ１１０＿１、１１０＿２から同じタイミングで読み出される。連続読み出しは、ページＰ２から開始される。ラッチＬ２の第１のキャッシュＣ０に保持されたページＰ０のデータの出力（入出力回路１２０）が終了すると、これに応答して、ラッチＬ１の第１のキャッシュＣ０のページＰ１のデータがラッチＬ２の第１のキャッシュＣ０に転送され、かつ、メモリセルアレイ１１０＿１からページＰ２の前半の１／２ページ分のデータが読み出され、これがラッチＬ１の第１のキャッシュＣ０に転送され、そこに保持される。ラッチＬ１からラッチＬ２へのデータ転送時間は、アレイ読出しに要する時間よりも比べて非常に短いので、アレイ読出しのデータをラッチＬ１に転送する時点でラッチＬ１は解放されている。

【0053】

次に、ラッチＬ２の第２のキャッシュＣ１に保持されたページＰ０のデータの出力中に、ラッチＬ２の第１のキャッシュＣ０に保持されたページＰ１のデータのＥＣＣ処理が行われる。ラッチＬ２の第２のキャッシュＣ１に保持されたページＰ０のデータの出力が終了すると、これに応答して、ラッチＬ１の第２のキャッシュＣ１のページＰ１のデータがラッチＬ２の第２のキャッシュＣ１に転送され、かつ、メモリセルアレイ１１０＿２からページＰ２の後半の１／２ページ分のデータが読み出され、これがラッチＬ１の第２のキャッシュＣ１に転送され、そこに保持される。以後、同様にしてページの連続読出しが行われる。

【0054】

連続読出しを行う制約として、数式（４）を満足する必要がある。
ｔＥＣＣ（１／２ページ）＜ｔＤｏｕｔ（１／２ページ） …（４）
ｔＤｏｕｔは、外部クロック信号ＥｘＣＬＫの周波数によって決定される。ｔＥＣＣを小さくするために、ＥＣＣ回路１３０が複数のＥＣＣ回路を備え、複数のＥＣＣ回路によりデータの誤り検出・訂正を並列で行うようにしてもよい。

【0055】

このように本実施例の連続読出しでは、メモリセルアレイ１１０＿１、１１０＿２から１／２ページのデータを個別のタイミングで読み出すことで、ラッチＬ２の第１のキャッシュＣ０のデータの出力後にメモリセルアレイ１１０＿１から読み出した１／２ページのデータがラッチＬ１の第１のキャッシュＣ０へ転送され、ラッチＬ２の第２のキャッシュＣ１のデータの出力後にメモリセルアレイ１１０＿２から読み出した１／２ページのデータがラッチＬ１の第２のキャッシュＣ１へ転送され、これにより、従来の連続読出し動作において外部クロック信号ＥｘＣＬＫの周波数が遅くなることによりラッチＬ１に保持したデータがメモリセルアレイから読み出されたデータによって破壊されるという事態を回避し、外部クロック信号ＥｘＣＬＫの周波数の制約を受けることなくページの連続読出しを行うことができる。また、従来のようにステータスレジスタを用意し、ユーザーがアレイ読出しのタイミングの切替え設定を行う必要もなくなる。

【0056】

さらに本実施例の連続読出しでは、アレイ読出し時のピーク電流を減少させることができる。つまり、従来のアレイ読出しでは、１ページ分のビット線をプリチャージするため大きなピーク電流が生じするが、本実施例では、メモリセルアレイ１１０＿１、１１０＿２を別々のタイミングで動作させて１／２ページ分のビット線にプリチャージを行うためピーク電流を小さくすることができる。これにより、チップ内部の供給電圧を安定化させ回路動作の信頼性を向上させることができる。

【0057】

次に、本発明の実施例の変形例について説明する。先の実施例では、メモリセルアレイ１１０＿１、１１０＿２の動作が機能的に分離されるように両アレイが同一のチップ上に形成されたが、本変形例では、図１０（Ａ）に示すように、フラッシュメモリ１００Ｂは、２つのメモリセルアレイを物理的に分離するように２つのチップ３００＿１、３００＿２を含む。２つのチップ３００＿１、３００＿２は、積層されてもよいし、並列に配置されてもよい。チップ３１０＿１に形成された複数の入出力用の内部パッド３１０＿１は、内部配線３２０を介して対応する入出力用の外部端子３３０に電気的に接続され、同様に、チップ３１０＿２に形成された複数の入出力用の内部パッド３１０＿２は、内部配線３２０を介して対応する入出力用の外部端子３３０に電気的に接続される。

【0058】

図１０（Ｂ）は、各チップの内部構成を示すブロック図である。チップ３００＿１は、複数のＮＡＮＤストリングが形成されたメモリセルアレイ３４０＿１、ワード線選択回路やページバッファ／センス回路等が形成された周辺回路３５０＿１、チップ３００＿１の動作を制御するコントローラ３６０＿１、内部パッド３１０＿１に接続された入出力回路３７０＿１を含む。もう１つのチップ３００＿２は、チップ３００＿１と同一の構成を有する。

【0059】

チップ３００＿１、３００＿２は、外部端子３３０を介してホストコンピュータ３８０に接続される。ホストコンピュータ３８０から出力されるコマンド（読出し、プログラム、消去等）、アドレス等は、外部端子３３０を介してチップ３００＿１、３００＿２に共通に入力される。ホストコンピュータ３８０から連続読出しのコマンドおよびアドレスが入力されると、コントローラ３６０＿１、３６０＿２は、図９に示すタイミングチャートに従うように、それぞれのチップ３１０＿１、３１０＿２において連続読出しの制御を行う。コントローラ３６０＿１は、前半の１／２ページの読出しを行い、読み出したデータを入出力回路３７０＿１を介して外部端子３３０から出力させ、コントローラ３６０＿２は、後半の１／２ページの読出しを行い、読み出したデータを入出力回路３７０＿２を介して外部端子３３０から出力させる。こうして、外部端子３３０から複数ページの連続読出しされたデータが出力される。

【0060】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0061】

１００、１００Ａ、１１０Ｂ：フラッシュメモリ
１１０＿１、１１０＿２：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０＿１、１６０＿２：ワード線選択回路
１７０＿１、１７０＿２：ページバッファ／センス回路
１８０＿１、１８０＿２：列選択回路
２００：ビット線選択回路
２２０＿１、２２０＿２：転送回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】