特開 2022-119157 半導体集積回路及びその設計方法、設計支援システム、及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022119157

(43)【公開日】2022-08-16

(54)【発明の名称】半導体集積回路及びその設計方法、設計支援システム、及びプログラム

(51)【国際特許分類】

   G11C 29/16 20060101AFI20220808BHJP

   G01R 31/28 20060101ALI20220808BHJP

【ＦＩ】

G11C29/16

G01R31/28 B

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2021110627

(22)【出願日】2021-07-02

(31)【優先権主張番号】P 2021015745

(32)【優先日】2021-02-03

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】山際 貴志

【テーマコード（参考）】

2G132

5L206

【Ｆターム（参考）】

2G132AA08

2G132AB01

2G132AG01

2G132AH00

2G132AK29

2G132AL21

5L206AA17

5L206DD50

5L206EE08

(57)【要約】

【課題】半導体集積回路において、メモリのグループ分けの再試行の削減とメモリテスト中の同時スイッチングによるピークパワーの増加を防止する。
【解決手段】実施の形態に係る半導体集積回路は、複数のメモリと、複数のメモリを制御する第１制御回路とを備える。第１制御回路は、複数のメモリの動作時において、ライト制御及びリード制御の少なくともいずれかを行う第１の状態遷移回路と、第１の状態遷移回路に接続され、複数のメモリのテストを第１の状態遷移回路に順次実行させることが可能である第２の状態遷移回路とを備える。
【選択図】図１Ｅ

【特許請求の範囲】

【請求項1】

複数のメモリと、
前記複数のメモリを制御する第１制御回路と
を備え、
前記第１制御回路は、前記複数のメモリの動作時において、ライト制御及びリード制御の少なくともいずれかを行う第１の状態遷移回路と、
前記第１の状態遷移回路に接続され、前記複数のメモリのテストを前記第１の状態遷移回路に順次実行させることが可能である第２の状態遷移回路を備える、半導体集積回路。

【請求項2】

前記第１制御回路によって制御されるメモリとは異なる少なくとも１つのメモリを制御可能である第２制御回路を更に備え、
前記第１制御回路は、前記第２制御回路のクロック信号の位相に対して、前記第１制御回路のクロック信号の位相を制御するクロック位相制御回路を備える、請求項１に記載の半導体集積回路。

【請求項3】

前記第１制御回路は、クロック位相制御回路を更に備え、
前記クロック位相制御回路は、オリジナルのクロック信号に対して前記第１制御回路のクロック信号の位相をずらす遅延論理素子と、前記オリジナルのクロック信号に対する前記第１制御回路のクロック信号の位相差を設定する位相設定レジスタと、前記オリジナルのクロック信号及び前記位相差が設定されたクロック信号のいずれかを選択するセレクタとを備える、請求項１に記載の半導体集積回路。

【請求項4】

前記複数のメモリの動作時とは、前記複数のメモリのテスト時である、請求項１～３のいずれか１項に記載の半導体集積回路。

【請求項5】

少なくとも第１のメモリ、第２のメモリ、及び第３のメモリからなる複数のメモリと、前記第１のメモリ及び前記第２のメモリと、前記第３のメモリとを独立して制御可能な制御回路とを備える複数の機能ブロックと、
前記制御回路に接続され、前記制御回路にアクセス可能なアクセス回路と
を備え、
前記アクセス回路は、前記第１及び第２のメモリの制御動作終了後に、前記第３のメモリの制御動作を開始するか、又は前記第３のメモリの制御動作終了後に、前記第１及び第２のメモリの制御動作を開始するためのイネーブル信号を前記制御回路に伝達可能である、半導体集積回路。

【請求項6】

前記アクセス回路は、前記イネーブル信号により前記制御回路を起動させるカウンタ制御回路を備える、請求項５に記載の半導体集積回路。

【請求項7】

前記カウンタ制御回路は、前記複数の機能ブロックの内の１つの機能ブロックの動作時において、動作開始後に供給されるクロック信号のパルス数をカウントした後、次の機能ブロックの動作を開始させるカウンタ回路を備える、請求項６に記載の半導体集積回路。

【請求項8】

前記カウンタ制御回路は、前記クロック信号のパルス数をカウントするカウンタ設定レジスタを備える、請求項７に記載の半導体集積回路。

【請求項9】

半導体集積回路に搭載される複数のメモリについて、メモリの配置情報と機能情報とに基づいて、前記複数のメモリを複数のブロックにグループ化し、
前記複数のブロックのうちの少なくとも一つのブロックにおいて、テストサイクル数に基づき、前記少なくとも一つのブロックを複数のサブブロックに分割し、
前記複数のサブブロックに分割した後、前記複数のブロックがメモリテスト時にそれぞれ消費する電力である消費電力情報を計算し、
前記複数のブロックの前記消費電力情報に基づいて、前記複数のブロックを複数の上位ブロックにグループ化する、半導体集積回路の設計方法。

【請求項10】

前記複数のメモリを複数のブロックにグループ分けするとき、同じメモリタイプのメモリ同士を同じグループにする請求項９に記載の半導体集積回路の設計方法。

【請求項11】

前記複数のメモリを複数のブロックにグループ分けするとき、同じクロック信号に接続されたメモリ同士を同じグループにする請求項９に記載の半導体集積回路の設計方法。

【請求項12】

前記ブロックに含まれる複数のメモリを前記複数のサブブロックに分割するとき、
メモリテスト時に最大のテストサイクル数を必要とする複数のメモリの一つを、一つのサブブロックに設定し、
メモリのテストサイクル数の合計が前記最大のテストサイクル数以下になるように、他のサブブロックに残りのメモリを設定する、請求項９に記載の半導体集積回路の設計方法。

【請求項13】

前記複数のブロックを複数の上位ブロックにグループ分けするとき、
メモリテスト時に最大の消費電力を必要とする一つのブロックを、一つの上位ブロックに設定し、
ブロックの消費電力の合計が前記最大の消費電力以下になるように、他の上位ブロックに残りのブロックを設定する、請求項９に記載の半導体集積回路の設計方法。

【請求項14】

前記テストサイクル数はメモリテスト時に実行されるメモリのテスト回数である、請求項９～１３のいずれか１項に記載の導体集積回路の設計方法。

【請求項15】

ＣＰＵサーバと、
前記ＣＰＵサーバのデータを格納する記憶媒体と
を備え、
前記ＣＰＵサーバは、複数のブロックが複数のメモリを含むとき、前記複数のブロック及び前記複数のメモリについて分割処理を実行するメモリ分割処理部と、前記複数のメモリのテストを実行可能なメモリＢＩＳＴ回路生成部とを含み、
前記メモリ分割処理部は、
前記複数のメモリのそれぞれのテストサイクル数を算出可能なテストサイクル算出部と、
前記それぞれのテストサイクル数の少なくとも一つをテストサイクル閾値として設定可能なテストサイクル閾値設定部と、
テストサイクル数に基づいて一つのブロックが含む複数のメモリについて複数のサブブロックに分割する第１メモリ分割部と、
消費電力算出部と、
消費電力閾値設定部と、
前記複数のブロックの消費電力情報に基づいて前記複数のブロックを複数の上位ブロックにグループ化するメモリグループ化部と、を有し、
前記記憶媒体は、メモリ情報格納部と、テストアルゴリズム情報格納部と、テストサイクル値格納部と、消費電力値格納部と、閾値格納部と、メモリ分割情報格納部とを備える、設計支援システム。

【請求項16】

前記テストサイクル算出部は、メモリ定義データとテストアルゴリズム定義データに基づいて前記複数のメモリのそれぞれのテストサイクル数を算出し、前記複数のメモリのテストサイクル値データとして前記テストサイクル値格納部に格納し、
前記テストサイクル閾値設定部は、前記テストサイクル閾値を設定し、前記閾値格納部に格納し、
前記第１メモリ分割部は、分割処理を実行し、分割処理後のデータを前記メモリ分割情報格納部にサブブロックの近傍メモリの分割情報データとして格納し、
前記消費電力算出部は、前記複数のメモリのテストサイクル値データに基づいて消費電力を算出し、消費電力値データとして前記消費電力値格納部に格納し、
前記消費電力閾値設定部は、前記消費電力値データに基づいて消費電力の閾値を設定し、前記消費電力の閾値データとして前記閾値格納部に格納し、
前記メモリグループ化部は、グループ化を実行し、グループ化後のデータを前記メモリ分割情報格納部に上位ブロックの機能ブロックの分割情報データとして格納し、
前記メモリＢＩＳＴ回路生成部は、前記メモリ分割情報格納部に格納されている前記サブブロックの近傍メモリの分割情報データ及び前記上位ブロックの機能ブロックの分割情報データに基づいて、メモリＢＩＳＴ回路を生成する、請求項１５に記載の設計支援システム。

【請求項17】

設計支援システムに用いられるコンピュータのプログラムであって、
複数のメモリについて、メモリの配置情報と機能情報とに基づいて、前記複数のメモリを複数のブロックにグループ化すること、
前記複数のメモリのそれぞれのワード数及び又はビット幅構成とテストアルゴリズムから、前記複数のメモリのテストに必要なテストサイクル数を計算すること、
前記複数のブロックのうちの少なくとも一つのブロックが含む複数のメモリの最大テストサイクル数を第１閾値として設定すること、
前記最大テストサイクル数を持つメモリを一つのサブブロックに振り分け、前記少なくとも一つのブロックが含む残りのメモリを、前記第１閾値に収まる範囲で他のサブブロックに振り分けること、
前記複数のブロックのテストサイクル数から各ブロックの同時スイッチング率による消費電力を計算すること、
前記消費電力から、最大の消費電力を有する前記複数のブロックの一つを上位ブロックに振り分け、前記最大の消費電力を第２閾値として設定すること、
前記複数のブロックの他のブロックに対して、前記第２閾値を超えないように上位ブロックに振り分けること、
を前記コンピュータに実行させる、プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体集積回路及びその設計方法、設計支援システム及びプログラムに関する。

【背景技術】

【0002】

半導体集積回路において、組み込み自己テスト（ＢＩＳＴ：Ｂｕｉｌｄ－Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）によるテスト対象メモリのグループ分けは、配置ベース主体の分割へ移行している。メモリタイプやテストサイクル情報による分割で発生する配線混雑を緩和するためである。一方、現在主流となっている配置ベースのメモリグループ分けでは、１つのＢＩＳＴ制御回路が多くのメモリを制御する。メモリの構成に関係なくグループ分けされる。また、テスト時のテストサイクルに関係なくグループ分けされる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－２５０９０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態では、メモリのグループ分けの再試行の削減とメモリテスト中の同時スイッチングによるピークパワーの増加を防止する半導体集積回路及びその設計方法、設計支援システム、及びプログラムを提供する。

【課題を解決するための手段】

【0005】

実施の形態に係る半導体集積回路は、複数のメモリと、複数のメモリを制御する第１制御回路とを備える。第１制御回路は、複数のメモリの動作時において、ライト制御及びリード制御の少なくともいずれかを行う第１の状態遷移回路と、第１の状態遷移回路に接続され、複数のメモリのテストを第１の状態遷移回路に順次実行させることが可能である第２の状態遷移回路とを備える。

【図面の簡単な説明】

【0006】

【図1A】第１実施形態に係る半導体集積回路のメモリの分割状態を説明する模式図である。

【図1B】第１実施形態に係る半導体集積回路のメモリの分割状態を説明する模式図である。

【図1C】第１実施形態に係る半導体集積回路のメモリの分割状態を説明する模式図である。

【図1D】第１実施形態に係る半導体集積回路のブロック図である。

【図1E】第１実施形態に係るＢＩＳＴ制御回路の説明図である。

【図1F】シリアル制御用ＦＳＭの動作説明図である。

【図2A】第１実施形態の第１例に係る半導体集積回路の動作タイミングチャートである。

【図2B】第１実施形態の第２例に係る半導体集積回路の動作タイミングチャートである。

【図3】第２実施の形態に係る半導体集積回路のブロック図である。

【図4】クロック位相制御回路のブロック図である。

【図5】第２実施形態に係る半導体集積回路の動作タイミングチャートである。

【図6】第３実施形態に係る半導体集積回路のメモリの分割状態を説明する模式図である。

【図7】第３実施形態に係る半導体集積回路のブロック図である。

【図8】カウンタ制御回路のブロック図である。

【図9】第３実施形態に係る半導体集積回路の動作タイミングチャートである。

【図10】実施形態に係る設計支援システムの構成を示す模式図である。

【図11】実施形態に係る設計支援システムのサーバ、および記憶媒体の詳細な機能ブロック構成図である。

【図12】実施形態に係る設計支援システムで適用するメモリ分割のフローチャートである。

【発明を実施するための形態】

【0007】

次に、図面を参照して、実施の形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

【0008】

（第１実施形態に係る半導体集積回路）
図１Ａに示すように半導体基板１００において、複数のメモリＭＥＭＡ１～ＭＥＭＡＮ、ＭＥＭＢ１～ＭＥＭＢＮ、ＭＥＭＣ１～ＭＥＭＣＮ、ＭＥＭＣ１～ＭＥＭＣＮが分割されている。メモリＭＥＭＡ１～ＭＥＭＡＮはブロックＡに配置され、メモリＭＥＭＢ１～ＭＥＭＢＮはブロックＢに配置され、メモリＭＥＭＣ１～ＭＥＭＣＮはブロックＣに配置され、メモリＭＥＭＤ１～ＭＥＭＤＮはブロックＤに配置される。

【0009】

それぞれのブロックは機能ブロックとしてもよい。機能ブロックとは、特定の機能を有する半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）構造のことである。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、リードオンリメモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの集積回路が機能ブロックとなる。あるいは機能ブロックは、配置距離が近いメモリ同士でブロックに分けたものでもよい。

【0010】

メモリタイプには、１ポートメモリや２ポートメモリなど複数の種類が存在する。異なるメモリタイプのメモリを同じグループにした場合はテスト制御回路が複雑になるので、同じタイプのメモリ同士でブロックに分けたものでもよい。すなわち、複数のメモリを複数のブロックにグループ分けするとき、同じメモリタイプのメモリ同士を同じグループにしても良い。

【0011】

メモリに接続されるクロック信号の周波数が異なる場合も、テスト制御回路が複雑になる。すなわち、複数のメモリを複数のブロックにグループ分けするとき、同じクロック信号に接続されたメモリ同士を同じグループにしても良い。他に、これらを組み合わせてブロックに分けられたものであってもよい。このような分割を配置ベースによる分割としてもよい。

【0012】

以降の説明において、ブロックＡ、Ｂ、Ｃ、Ｄはすべて同一の周波数のクロックで作動し、ブロック内におけるメモリは１ポートメモリや２ポートメモリ等の分類において、メモリタイプが同じものであるとする。

【0013】

図１Ｂは、ブロックＡに含まれるメモリのグループ分けの実施例を示す。

【0014】

図１Ｂで示すように、ブロックＡは例えば３個のメモリを含んでいるとする。Ｃｙｃｌｅの数値は、それぞれのメモリが必要とするテストサイクル値を表している。

【0015】

ブロックＡに含まれるメモリは、メモリテスト時に実行されるメモリのテスト回数であるテストサイクル数を指標に用いて分割され、サブブロックＡ１、サブブロックＡ２に分割されている。このようなテストサイクルベースの分割は図１Ａで示す配置ベースによって分けられたブロックの中が対象となっている。指標となるテストサイクル数は、それぞれのメモリのワード数及び又はビット幅構成、及びテストアルゴリズム情報等から導出し、それに応じてメモリグループが分割される。最大のテストサイクル数を持つメモリを閾値として、残りのメモリは、閾値に収まる範囲で分割される。このように第１の実施形態では、テストサイクル数を指標として３個のメモリはグループＡ１、Ａ２の２つに分けられる。グループＡ１はテストサイクル１００００のＭＥＭＡ１を含む。グループＡ２は６０００サイクルのＭＥＮＡ２と４０００サイクルのＭＥＭＡ３とを含む。ＭＥＭＡ１の１００００サイクルが閾値となり、ＭＥＭＡ２とＭＥＭＡ３のテストサイクル数を足した値は閾値を超えていない。また、グループＡ１、グループＡ２にはメモリテストを制御するＢＩＳＴ制御回路Ａ１、Ａ２がそれぞれ配置される。これらのテストサイクル数を指標として用いたブロック内のメモリグループの分割を近傍メモリの分割としてもよい。ここで、近傍メモリとは、同じＢＩＳＴ制御回路でテストされる可能性のあるメモリを表す。

【0016】

ブロックに含まれる複数のメモリを複数のサブブロックに分割するとき、メモリテスト時に最大のテストサイクル数を必要とする複数のメモリの一つを、一つのサブブロックに設定し、メモリのテストサイクル数の合計が最大のテストサイクル数以下になるように、他のサブブロックに残りのメモリを設定しても良い。

【0017】

なお、ＢＩＳＴとは、ＢＩＳＴ（Ｂｕｉｌｔ－Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）のことであり、例えば「テストパターンの発生」や「テスト結果と期待値を照合する」こと等を含むテスタ動作をチップ内で行うことをいう。ＢＩＳＴ制御回路とは、これらのテスタ動作を制御するチップ内の回路を含む。

【0018】

図示しないがブロックＢ、Ｃ、Ｄも同様に分割されている。なお、メモリは、ワード数とビット数の大きさに比例して、必要なテストサイクル数が長くなり、ＢＩＳＴ制御回路の面積も大きくなる。テストサイクル数の小さいメモリとテストサイクル数の大きいメモリを同じグループにした場合、全体のテストサイクル数は、テストサイクル数の大きいメモリに律速される。そのため、テストサイクル数の近いメモリ同士を同じグループにした方が、全体のテストサイクル数やＢＩＳＴ制御回路の面積に与える影響が小さくなる。

【0019】

図１Ｃは、第１の実施形態を用いて、ブロックＡ、Ｂ、Ｃ、Ｄ間の分割がなされている状態を示す。同一ブロックのメモリテストサイクル数は、一番大きなメモリのテストサイクル数に律速される。このため、一番大きなメモリのテストサイクル数をテストサイクル数の上限として閾値として設定する。グループ分けを行う際、メモリのテストサイクル数を加算した値が、この閾値を超えないようにグループ分けを行う。

【0020】

ブロックＡ１とＡ２とはそれぞれ、ＢＩＳＴ制御回路Ａ１とＡ２とを有する。

【0021】

ブロックＢ１とＢ２とはそれぞれ、ＢＩＳＴ制御回路Ｂ１とＢ２とを有する。

【0022】

ブロックＣ１とＣ２とはそれぞれ、ＢＩＳＴ制御回路Ｃ１とＣ２とを有する。

【0023】

ブロックＤ１とＤ２とはそれぞれ、ＢＩＳＴ制御回路Ｄ１とＤ２とを有する。

【0024】

図１ＤでブロックＡ１とＡ２と、Ｂ１とＢ２との半導体集積回路１を詳細に説明する。

【0025】

半導体集積回路１は、クロック生成回路５３と、クロック生成回路５３に接続されたブロックＡ１、ブロックＡ２、ブロックＢ１、ブロックＢ２と、アクセス制御回路５４と、アクセス制御回路５４に接続されたＢＩＳＴアクセス回路５６と、ＢＩＳＴアクセス回路５６に接続されたＢＩＳＴ制御回路Ａ１、Ａ２、Ｂ１、Ｂ２とを備える。

【0026】

クロック生成回路５３は、リファレンスクロック信号ＲＣＬＫから、ある周波数のクロック信号ＣＬＫ１を生成し、内部回路に供給する回路であり、例えば、位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等で構成される。ここで、内部回路は、ブロックＡ１、ブロックＡ２、ブロックＢ１、ブロックＢ２等の各回路である。

【0027】

ＢＩＳＴ制御回路Ａ１、Ａ２、Ｂ１、Ｂ２は、メモリＢＩＳＴテストを制御する回路である。ＢＩＳＴ制御回路Ａ１、Ａ２、Ｂ１、Ｂ２とメモリＩ／Ｆは、クロック生成回路５３から供給されるクロック信号ＣＬＫ１に同期している。ＢＩＳＴアクセス回路５６は、ＢＩＳＴ制御回路Ａ１、Ａ２、Ｂ１、Ｂ２を管理する回路である。

【0028】

アクセス制御回路５４は、ＢＩＳＴアクセス回路５６を制御する。アクセス制御回路５４には、例えば、ＩＥＥＥ１１４９．１規格で定義されたジェイタグ（ＪＴＡＧ：Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）コントローラ（ＴＡＰＣ）を用いる。尚、ＢＩＳＴアクセス回路５６は、外部端子から直接制御しても良い。

【0029】

メモリＩ／Ｆは、クロック信号ＣＬＫ１とＢＩＳＴ制御回路Ａ１、Ａ２、Ｂ１、Ｂ２から生成されるテスト用信号の選択や、期待値比較などを行う回路である。例えば、メモリＭＥＭＡ２とメモリＭＥＭＡ３の１つにつき、1つのメモリＩ／Ｆが組み込まれている。

【0030】

それぞれのメモリＭＥＭＡ２、ＭＥＭＡ３は、テスト対象となるメモリである。テスト対象となるメモリには、例えば、ＳＲＡＭ、ＲＯＭ、ＤＲＡＭ等が適用可能である。

【0031】

なお、図１ＤではブロックＣ１、Ｃ２、Ｄ１、Ｄ２を図示しないが、同様に構成される。ブロックＣ１、Ｃ２、Ｄ１、Ｄ２においても、ブロックＡ１、Ａ２、Ｂ１、Ｂ２と同様に、ＢＩＳＴアクセス回路５６及びクロック信号ＣＬＫ１を伝搬する信号線が同様に接続されている。

【0032】

第１実施形態に係る半導体集積回路は、図１Ｅに示すように、複数のメモリＭＥＭＡ２、ＭＥＭＡ３と、複数のメモリＭＥＭＡ２、ＭＥＭＡ３を制御するＢＩＳＴ制御回路Ａ２とを備える。ＢＩＳＴ制御回路Ａ２は、複数のメモリの動作時において、ライト制御及びリード制御の少なくともいずれかを行う第１の状態遷移回路(ＢＩＳＴ制御ＦＳＭ)６４と、第１の状態遷移回路６４に接続され、複数のメモリのテストを第１の状態遷移回路６４に順次実行させることが可能である第２の状態遷移回路(シリアル制御用ＦＳＭ)７４とを備える。ここで、複数のメモリの動作時とは、例えば、複数のメモリのテスト時である。

【0033】

図１Ｅに示すように、ブロックＡ２内には、ＢＩＳＴ制御回路Ａ２と、メモリインターフェイス（Ｉ／Ｆ）と、メモリＭＥＭＡ２とメモリＭＥＭＡ３が配置されている。

【0034】

ＢＩＳＴ制御回路Ａ２は、複数のメモリインターフェイス（Ｉ／Ｆ）に接続されている。

【0035】

ＢＩＳＴ制御回路Ａ２は、メモリインターフェイス（Ｉ／Ｆ）を介してそれぞれメモリメモリＭＥＭＡ２とメモリＭＥＭＡ３に接続されている。

【0036】

ＢＩＳＴ制御回路Ａ２は、第１の状態遷移回路６４と、データジェネレータ６６と、アドレスジェネレータ６８と、制御信号ジェネレータ７０と、結果比較制御回路７２とを備える。第１の状態遷移回路６４は、ＢＩＳＴ制御ステートマシン（ＦＳＭ：Ｆｉｎｉｔｅ Ｓｔａｔｅ Ｍａｃｈｉｎｅ）で構成される。第１の状態遷移回路６４によりデータジェネレータ６６、アドレスジェネレータ６８、制御信号ジェネレータ７０、及び結果比較制御回路７２は制御される。

【0037】

第１の状態遷移回路６４は、メモリテストにおけるリード（Ｒｅａｄ）制御及び又はライト（Ｗｒｉｔｅ）制御等の一連の制御を行うステートマシンである。データジェネレータ６６は、メモリのリード（Ｒｅａｄ）値及びライト（Ｗｒｉｔｅ）値の少なくともいずれかを生成する回路である。アドレスジェネレータ６８は、メモリのアドレス値を生成する回路である。制御信号ジェネレータ７０は、メモリのリード制御及びライト制御の少なくともいずれかを行う制御信号を生成する回路である。結果比較制御回路は、ＢＩＳＴ制御回路５８で生成した期待値と実際のメモリデータ値の比較から、フラグなどを生成する回路である。

【0038】

データジェネレータ６６、アドレスジェネレータ６８、制御信号ジェネレータ７０、及び結果比較制御回路７２は、メモリインターフェイス（Ｉ／Ｆ）に接続されている。

【0039】

ＢＩＳＴ制御回路Ａ２には、クロック信号ＣＬＫ、リセット信号ＲＳ、イネーブル信号ＥＮが外部から供給される。リセット信号ＲＳは、ＢＩＳＴ制御回路Ａ２の設定を初期化する信号であり、イネーブル信号ＥＮは、ＢＩＳＴ制御回路Ａ２のオンオフ動作を制御する信号である。クロック信号ＣＬＫはクロック生成回路５３から供給される。

【0040】

また、ＢＩＳＴ制御回路Ａ２からはデータ出力信号ＤＯが出力される。データ出力信号ＤＯは、内部レジスタの値などを出力するための信号である。ブロックＡ１、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２もブロックＡ２と同様に構成される。

【0041】

第１実施の形態に係る半導体集積回路１では、シリアル制御用ＦＳＭ（ステートマシン）７４を組み込むことによって、ブロックＡ２に含まれるメモリＭＥＭＡ２、ＭＥＭＡ３のテストが順次開始される。図１Ｆにシリアル制御用ＦＳＭ７４を備えるＢＩＳＴ制御ＦＳＭ６４の動作を示す。グループＡ２に含まれるＭＥＭＡ２、ＭＥＭＡ３に対して、メモリテストを順次開始できる。

【0042】

同様にＢＩＳＴ制御回路Ｂ２は、ＭＥＭＢ２、ＭＥＭＢ３のメモリテストの開始タイミングを制御でき、ＭＥＭＢ２の後にＭＥＭＢ３のテストを行うというように順次開始できるようにしている。

【0043】

同様にＢＩＳＴ制御回路Ｃ２は、ＭＥＭＣ２、ＭＥＭＣ３のメモリテストの開始タイミングを制御でき、ＭＥＭＣ２の後にＭＥＭＣ３のテストを行うというように順次開始できるようにしている。

【0044】

同様にＢＩＳＴ制御回路Ｄ２は、ＭＥＭＤ２、ＭＥＭＤ３のメモリテストの開始タイミングを制御でき、ＭＥＭＤ２の後にＭＥＭＤ３のテストを行うというように順次開始できるようにしている。

【0045】

ＢＩＳＴ制御回路Ａ１、Ｂ１、Ｃ１、Ｄ１はそれぞれ、ＭＥＭＡ１、ＭＥＭＢ１、ＭＥＭＣ１、ＭＥＭＤ１のメモリテストの開始タイミングを制御できる。

【0046】

（第１実施形態の第１例に係る半導体集積回路のメモリテスト動作例）
（動作タイミングチャート）
図２Ａは第１の実施の形態に係る半導体集積回路の動作タイミングチャートの第１例である。図２Ａでは、クロック信号ＣＬＫで動作する２つのブロックＡ１とＡ２が示されている。メモリＭＥＭＡ２、ＭＥＭＡ３は、イネーブル信号ＥＮ１のオンと共に順次ステートマシンに従って駆動され、メモリＭＥＭＡ１は、イネーブル信号ＥＮ２のオンと同時に駆動される。イネーブル信号ＥＮ１がオンの期間では、メモリＭＥＭＡ２、ＭＥＭＡ３のライト及び又はリード動作及びウエイト動作が実行される。このように、イネーブル信号ＥＮ１がオンの期間では、メモリＭＥＭＡ２、ＭＥＭＡ３のライト及び又はリード動作が順次実行される。イネーブル信号ＥＮ２がオンの期間では、メモリＭＥＭＡ１のライト及び又はリード動作が実行される。

【0047】

イネーブル信号ＥＮ１とイネーブル信号ＥＮ２が同時にオンの期間ｔ１－ｔ１１では、メモリＭＥＭＡ１、ＭＥＭＡ２へアクセスされ、期間ｔ１１－ｔ１２では、メモリＭＥＭＡ３、ＭＥＭＡ１へアクセスされる。

【0048】

図２Ａにおいて、メモリＭＥＭＡ２のライト及び又はリード動作は、ｔ１－ｔ１１期間中に６０００サイクル繰り返し実行されている。メモリＭＥＭＡ３のライト及び又はリード動作は、ｔ１１－ｔ１２期間中に４０００サイクル繰り返し実行されている。メモリＭＥＭＡ１のライト及び又はリード動作は、ｔ１－ｔ１２期間中に１００００サイクル繰り返し実行されている。

【0049】

（第１実施形態の第１例における効果）
本実施形態の第１例においては、メモリアクセスの分散化が可能となる。このため、ピークパワーの集中を回避できるようになる。

【0050】

また、ピークパワーの集中を回避するため、ＭＥＭＡ１、ＭＥＭＡ２、ＭＥＭＡ３を順番に駆動した場合、ライト及び又はリード動作は合わせて２００００サイクル必要になる。第１例においては、メモリテストを分散駆動することで、ピークパワーの集中を低減しテスト時間を短縮できる。

【0051】

（第１実施形態の第２例に係る半導体集積回路のメモリテスト動作例）
図２Ｂは第１の実施の形態に係る半導体集積回路の動作タイミングチャートの第１例である。図２Ｂはブロックごとにも第１例のようなメモリアクセスの分散駆動を適用している。図２Ｂに示すように、機能ブロックＡ、Ｂ、Ｃ、Ｄの間でメモリテスト開始のタイミングを調整し、さらにブロック内でもメモリテスト開始のタイミングを調整することで、メモリアクセスに伴う同時スイッチングを抑制することができる。例えば、１００００サイクルまでの間に同時にスイッチングされているメモリは必ず６つ以下になるように調整されている。ここで、機能ブロックとは、特定の機能を有する集積回路構造のことである。例えば、ＳＲＡＭ、ＲＯＭ、ＤＲＡＭ、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの集積回路が機能ブロックである。例えば、ＳＲＡＭという機能ブロックの中で、第１ＢＩＳＴ制御回路でテストされる可能性のあるメモリは第１ＢＩＳＴ制御回路の近傍メモリである。

【0052】

（第１実施形態の第２例における効果）
本実施形態の第２例においても、メモリアクセスの分散化が可能となる。このため、ピークパワーの集中を回避できるようになる。

【0053】

また、ピークパワーの集中を回避するため、ブロックＡ、ブロックＢ、ブロックＣ、ブロックＤと順番に駆動した場合よりも、テスト時間を短縮できる。

【0054】

（第２実施形態に係る半導体集積回路）
第２実施形態に係る半導体集積回路は、図３に示すように、複数のメモリＭＥＭＡ２、ＭＥＭＡ３と、複数のメモリＭＥＭＡ２、ＭＥＭＡ３を制御する第１制御回路（ＢＩＳＴ制御回路Ａ２)とを備える。ＢＩＳＴ制御回路Ａ２は、複数のメモリＭＥＭＡ２、ＭＥＭＡ３の動作時において、ライト制御及びリード制御の少なくともいずれかを行う第１の状態遷移回路(ＢＩＳＴ制御ＦＳＭ)６４と、第１の状態遷移回路(ＢＩＳＴ制御ＦＳＭ)６４に接続され、複数のメモリＭＥＭＡ２、ＭＥＭＡ３のテストを第１の状態遷移回路６４に順次実行させることが可能である第２の状態遷移回路(シリアル制御用ＦＳＭ)７４とを備える。複数のメモリＭＥＭＡ２、ＭＥＭＡ３の動作時とは、複数のメモリＭＥＭＡ２、ＭＥＭＡ３のテスト時である。

【0055】

第２実施形態に係る半導体集積回路は、第１制御回路（ＢＩＳＴ制御回路Ａ２)によって制御されるメモリとは異なる少なくとも１つのメモリを制御可能である第２制御回路を更に備え、第１制御回路（ＢＩＳＴ制御回路Ａ２)は、第２制御回路のクロック信号の位相に対して、第１制御回路（ＢＩＳＴ制御回路Ａ２)のクロック信号の位相を制御するクロック位相制御回路７６を備える。

【0056】

図３に示すように、第２実施形態に係る半導体集積回路では、更に、ＢＩＳＴ制御回路Ａ２内にクロック位相制御回路７６を備えている。クロック系統が同じ場合、例えば、ＢＩＳＴ等の複数のメモリの動作時において、クロック位相制御回路７６の動作により、オリジナルのクロック信号ＣＬＫに対してクロックの位相をずらし、メモリアクセスに伴う同時スイッチングを減らすことができる。ＢＩＳＴ制御回路Ａ１、Ｂ１、Ｃ１、Ｃ２、Ｄ１、Ｄ２の構成もＢＩＳＴ制御回路Ａ２と同様である。

【0057】

（クロック位相制御回路の具体例）
図４はクロック位相制御回路７６のブロック図である。

【0058】

クロック位相制御回路７６は、遅延論理素子７８と、位相設定レジスタ８０と、セレクタ８２とを備える。

【0059】

遅延論理素子７８は、オリジナルのクロック信号ＣＬＫに対して第１制御回路（ＢＩＳＴ制御回路Ａ２)のクロック信号ＣＬＫＯの位相をずらすための論理回路である。

【0060】

位相設定レジスタ８０は、オリジナルのクロック信号ＣＬＫに対する第１制御回路（ＢＩＳＴ制御回路Ａ２)のクロック信号の位相差を設定する。すなわち、位相設定レジスタ８０は、オリジナルのクロック信号ＣＬＫに対して出力クロック信号ＣＬＫＯの位相を決定するためのレジスタである。データチェインＤＣＨは、ＩＥＥＥ１１４９．１規格で定められたデータレジスタのチェインであり、位相設定レジスタ８０に供給され、かつ位相設定レジスタ８０から出力される。

【0061】

セレクタ８２は、オリジナルのクロック信号ＣＬＫ及び位相差が設定されたクロック信号のいずれかを選択する。

【0062】

図４において、クロック信号ＣＬＫは、ＢＩＳＴ制御回路Ａ２へ入力されるクロック信号ＣＬＫ１（図１Ｄ）と同じものである。出力クロック信号ＣＬＫＯは、オリジナルのクロック信号ＣＬＫと同相若しくはオリジナルのクロック信号ＣＬＫに対して位相がずれたクロック信号である。

【0063】

セレクト信号ＳＥＬは、クロック信号ＣＬＫを選択する信号である。

【0064】

オリジナルのクロック信号ＣＬＫに対する出力クロック信号ＣＬＫＯの位相差によって位相設定レジスタ８０の長さが変わる。位相差が、例えば、４５°、９０°、１３５°の３段階の場合、レジスタの長さは２ビット必要となる。

【0065】

（動作タイミングチャート）
図５は第２実施の形態に係る半導体集積回路の動作タイミングチャートである。一例として、ブロックＡの動作についてのみ示す。

【0066】

（ａ）まず、メモリテスト開始前に、データチェインＤＣＨから位相設定レジスタ８０へアクセスし、所望の位相差の値を設定する。ＲＥＧＩＳＴＥＲ ＳＥＴＴＩＮＧの期間は、位相設定レジスタ８０を設定するアクセス期間である。

【0067】

（ｂ）次に、メモリテスト開始後、時刻ｔ１において、イネーブル信号ＥＮとセレクト信号ＳＥＬを同時にオンする。

【0068】

（ｃ）イネーブル信号ＥＮとセレクト信号ＳＥＬがハイレベルＨに変化したら、設定した位相差の値をもとに、オリジナルのクロック信号ＣＬＫに対して位相がずれた出力クロック信号ＣＬＫＯをメモリＭＥＭＡ１、ＭＥＭＡ２、ＭＥＭＡ３へ伝搬し、時刻ｔ２でテストを開始する。ここで、矢印Ａに示すように、オリジナルのクロック信号ＣＬＫに対して、出力クロック信号ＣＬＫＯは、位相がずれている。

【0069】

（ｄ）時刻ｔ２―ｔ５の期間において、メモリのライト及び又はリード動作を実行する。ＭＥＭＡ１はＣＬＫ０に同期して動作し、ＭＥＭＡ２、ＭＥＭＡ３はＣＬＫ１に同期して動作する。

【0070】

（ｅ）時刻ｔ４１において、メモリのライト及び又はリード動作が完了し、イネーブル信号ＥＮとセレクト信号ＳＥＬがローレベルに戻ると、通常のクロックの位相に戻す。ここで、矢印Ｂに示すように、クロック信号ＣＬＫに対して、出力クロック信号ＣＬＫＯは、位相差がゼロに戻り、位相差が解消されている。

【0071】

なお、ブロックＢ、ブロックＣ、ブロックＤについても同様の駆動方式を適用することができる。また、第１実施形態に本動作を適用することもできる。

【0072】

（第２実施形態における効果）
メモリアクセスに伴う同時スイッチングをさらに抑制することができる。

【0073】

（第３実施形態に係る半導体集積回路）
図６に第３実施形態における、半導体集積回路のメモリの分割状態を示す。それぞれの機能ブロックＡ、Ｂ、Ｃ、Ｄが含むメモリの最大テストサイクル数を示す。

【0074】

第３実施形態に係る半導体集積回路は、図７に示すように、少なくとも第１のメモリ、第２のメモリ、及び第３のメモリからなる複数のメモリと、第１のメモリ及び第２のメモリと、第３のメモリとを独立して制御可能な制御回路（ＢＩＳＴ制御回路Ａ～Ｄ）とを備える複数の機能ブロック（Ａ～Ｄ）と、制御回路（ＢＩＳＴ制御回路Ａ～Ｄ）に接続され、制御回路（ＢＩＳＴ制御回路Ａ～Ｄ）にアクセス可能なＢＩＳＴアクセス回路５６とを備える。

【0075】

ＢＩＳＴアクセス回路５６は、第１及び第２のメモリの制御動作終了後に、第３のメモリの制御動作を開始するか、又は第３のメモリの制御動作終了後に、第１及び第２のメモリの制御動作を開始するためのイネーブル信号ＥＮを制御回路（ＢＩＳＴ制御回路Ａ～Ｄ）に伝達可能である。

【0076】

ＢＩＳＴアクセス回路５６は、イネーブル信号ＥＮにより制御回路（ＢＩＳＴ制御回路Ａ～Ｄ）を起動させるカウンタ制御回路８４を備える。

【0077】

図７に示すように、第３実施形態のＢＩＳＴアクセス回路５６には、カウンタ制御回路８４が組み込まれている。尚、カウンタ制御回路８４は、ＢＩＳＴアクセス回路５６と独立に配置されても良い。また、ブロックＡにはメモリが２つ、ブロックＢにはメモリが１つ、ブロックＣにはメモリが２つ、ブロックＤにはメモリが１つあるように記載されているがこれに限られない。第１、第２実施形態で説明したように、各ブロック内でさらに近傍メモリによる分割が行われていてもよいし、行われていなくてもよい。

【0078】

ＢＩＳＴアクセス回路５６は、すべてのＢＩＳＴ制御回路Ａ、Ｂ、Ｃ、Ｄを統括管理する制御回路である。テストを開始する際に、ＢＩＳＴアクセス回路５６からＢＩＳＴ制御回路Ａ、Ｂ、Ｃ、Ｄを起動するイネーブル信号が出力される。イネーブル信号は、各機能ブロックＡ、Ｂ、Ｃ、ＤのＢＩＳＴ制御回路Ａ、Ｂ、Ｃ、Ｄに供給される。カウンタ制御回路８４の動作により、異なるタイミングで各機能ブロックにイネーブル信号が伝達するよう制御する。

【0079】

（カウンタ制御回路の具体的例）
図８は、カウンタ制御回路８４のブロック図である。任意のタイミングでＢＩＳＴ制御回路Ａ、Ｂ、Ｃ、Ｄを起動可能な回路構造である。

【0080】

カウンタ制御回路８４は、カウンタ回路８６と、カウンタ設定レジスタ８８と、ＡＮＤゲート９０とを備える。

【0081】

カウンタ回路８６は、複数の機能ブロックＡ、Ｂ、Ｃ、Ｄの内の１つの機能ブロックの動作時において、動作開始後に供給されるクロック信号ＣＬＫのパルス数をカウントした後、次の機能ブロックの動作を開始させる。カウンタ回路８６は、クロック信号ＣＬＫをカウントし、設定したカウント値がきたらハイレベルＨを出力する信号である。

【0082】

カウンタ設定レジスタ８８は、カウント値を設定するためのレジスタ回路である。すなわち、カウンタ設定レジスタ８８は、クロック信号ＣＬＫのパルス数をカウントするレジスタ回路である。データチェインＤＣＨは、ＩＥＥＥ１１４９．１規格で定められたデータレジスタのチェインであり、カウンタ設定レジスタ８８に供給され、かつカウンタ設定レジスタ８８から出力される。

【0083】

ＡＮＤゲート９０は、イネーブル信号ＥＮとカウンタ回路８６を通過したクロック信号ＣＬＫとの論理積により、イネーブル信号ＥＮＯを出力するゲート回路である。

【0084】

（動作タイミングチャート）
図９において、機能ブロックＢのメモリのライト及び又はリード動作は、ｔＥ１－ｔ１期間中に２０００サイクル繰り返し実行されている。機能ブロックＣのメモリのライト及び又はリード動作は、ｔＥ２－ｔ２期間中に１２００サイクル繰り返し実行されている。機能ブロックＤのメモリのライト及び又はリード動作は、ｔＥ３－ｔ４期間中に５０００サイクル繰り返し実行されている。機能ブロックＡのメモリのライト及び又はリード動作は、ｔＥ１－ｔ４期間中に９５００サイクル繰り返し実行されている。

【0085】

図９は第３の実施の形態に係る半導体集積回路の動作タイミングチャートである。図９は、カウンタ制御のタイミングチャートの具体例を示す図である。図９において、機能ブロックＡ、Ｂ、Ｃ、Ｄに属するメモリをそれぞれＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤで表している。以下に動作を説明する。

【0086】

（ａ）まず、メモリテスト開始前に、時刻ｔ０１において、データチェインＤＣＨからカウンタ設定レジスタ８８へアクセスし、ブロックＣとブロックＤに対して、所望のカウント値を設定する。ＲＥＧＩＳＴＥＲ ＳＥＴＴＩＮＧの期間は、カウンタ設定レジスタ８８を設定するアクセス期間である。

【0087】

（ｂ）次に、メモリテスト開始後、カウント値を設定していないブロックＡとブロックＢに対して、時刻ｔＥ１において、イネーブル信号ＥＮ１とイネーブル信号ＥＮ４を同時にオンにし、メモリテストを実施する。ｔＥ１－ｔ１の期間が機能ブロックＢのテスト期間である。ｔＥ１－ｔ４の期間が機能ブロックＡのテスト期間である。

【0088】

（ｃ）次に、機能ブロックＣで設定したカウント値に到達したら時刻ｔＥ２において、矢印Ｃで示すようにブロックＣのイネーブル信号ＥＮ２をＯＮに変化し、機能ブロックＣのテストを開始する。ｔＥ２－ｔ２の期間が機能ブロックＣのテスト期間である。

【0089】

（ｄ）次に、機能ブロックＤで設定したカウント値に到達したら時刻ｔＥ３において、矢印Ｄで示すように機能ブロックＤのイネーブル信号ＥＮ３をＯＮに変化し、機能ブロックＤのテストを開始する。ｔＥ３－ｔ４の期間が機能ブロックＤのテスト期間である。

【0090】

（第３実施形態における効果）
第３の実施の形態に係る半導体集積回路は、テストサイクルベースの分割（ブロックレベル）で、メモリアクセスに伴う同時スイッチングを抑制するＢＩＳＴ制御回路を提供することができる。

【0091】

第３の実施の形態に係る半導体集積回路は、ＢＩＳＴ制御回路を起動させるイネーブル信号を、カウンタ制御回路で個別に制御可能とすることにより、任意のサイクルで、機能ブロック単位でＢＩＳＴ制御回路を起動し、メモリアクセスに伴う同時スイッチングを改善させることができる。

【0092】

テストサイクルベースの分割（ブロックレベル）で、各ＢＩＳＴ制御回路のテストサイクル（消費電力）をパラメータとして、ブロックレベルのＢＩＳＴ制御回路を起動し、メモリアクセスに伴う同時スイッチングを改善させることができる。

【0093】

（他の実施形態）
（ａ）第３実施形態に対して第２実施形態のように機能ブロック内の複数のメモリについてクロックをずらしてもよい。この場合図９において、ブロックＡのクロックとブロックＢ、Ｃ、Ｄのクロックとが異なるクロックになる。この場合、第３実施形態の効果に加えてメモリアクセスに伴う同時スイッチングを改善させることができる。

【0094】

（ｂ）上記実施形態において、機能ブロックＡ、Ｂ、Ｃ、ＤはすべてＣＬＫ１のラインに接続されている（図１Ｄ、図７）。しかし異なったクロックのラインに接続していてもかまわない。例えば、機能ブロックＡ、ＢはＣＬＫ１、機能ブロックＣ、ＤはＣＬＫ２と接続していてもよい。このときも上記実施形態は適用可能である。

【0095】

（ｃ）上記実施形態（図７）において、分割された機能ブロックの数は４つであるが、これに限らない。もっと多くてもよいし少なくてもよい。

【0096】

（ｄ）上記実施形態（図１Ｄ）において、機能ブロック内での近傍メモリベースによる分割数は最大２つ（例えばブロックＡをブロックＡ１とＡ２とに分ける）であるがこれに限られず、もっと多く分割してもよい。

【0097】

（ｅ）上記実施形態（図１Ｄ）において、近傍メモリベースで分割された機能ブロックの中に含まれるメモリは最大２つだが（例えば機能ブロックＡ２にはＭＥＭＡ２とＭＥＭＡ３を含む）これに限られず、もっと多く含んでいてもよい。

【0098】

（半導体集積回路の設計方法）
以下に、実施の形態に係る半導体集積回路の設計方法について説明する。

【0099】

（ａ）まず、半導体集積回路に搭載される複数のメモリについて、メモリの配置情報と機能情報とに基づいて、複数のメモリを複数のブロック(Ａ，Ｂ、Ｃ、Ｄ)にグループ化する（例えば、図１Ａ及び図６参照）。

【0100】

（ｂ）次に、複数のブロックのうちの少なくとも一つのブロック（Ａ）において、メモリテスト時に実行されるメモリのテスト回数であるテストサイクル数に基づき、少なくとも一つのブロックを複数のサブブロック(Ａ１、Ａ２)に分割する（例えば、図１Ｂ参照）。

【0101】

（ｃ）次に、複数のサブブロックに分割した後、複数のブロックがメモリテスト時にそれぞれ消費する電力である消費電力情報を計算し、複数のブロックの消費電力情報に基づいて、複数のブロックを複数の上位ブロックＵ１（Ａ）、上位ブロックＵ２（Ｂ，Ｃ，Ｄ）にグループ化する（例えば、図６及び図９参照）。

【0102】

実施の形態に係る半導体集積回路の設計方法においては、複数のメモリを複数のブロックにグループ分けするとき、同じメモリタイプのメモリ同士を同じグループにしても良い。

【0103】

また、複数のメモリを複数のブロックにグループ分けするとき、同じクロック信号に接続されたメモリ同士を同じグループにしても良い。

【0104】

また、ブロックに含まれる複数のメモリを複数のサブブロックに分割するとき、メモリテスト時に最大のテストサイクル数を必要とする複数のメモリの一つを、一つのサブブロックに設定し、メモリのテストサイクル数の合計が最大のテストサイクル数以下になるように、他のサブブロックに残りのメモリを設定しても良い。

【0105】

また、実施の形態に係る半導体集積回路の設計方法においては、複数のブロックを複数の上位ブロックにグループ分けするとき、メモリテスト時に最大の消費電力を必要とする一つのブロック（Ａ）を、一つの上位ブロックＵ１に設定し、ブロックの消費電力の合計が最大の消費電力以下になるように、他の上位ブロックＵ２に残りのブロック（Ｂ，Ｃ，Ｄ）を設定しても良い。

【0106】

（設計支援システム）
本実施形態に係る半導体集積回路及びその設計方法は、低消費電力化を考慮したメモリテストにおける設計技術及び検証装置に適用可能である。以下に、本実施形態に係る設計支援システムについて説明する。

【0107】

図１０は実施形態に係る設計支援システム２の構成を示す模式図である。設計支援システム２は、コンピュータ装置１０と、ＣＰＵサーバ２０と、ネットワーク３０と、記憶媒体４０とを備える。

【0108】

設計支援システム２は、ネットワーク３０を介して、ユーザが操作するコンピュータ装置１０と、設計支援システム２に用いられるコンピュータのプログラムを格納するＣＰＵサーバ２０と、記憶媒体４０とを備える。記憶媒体４０は、設計支援システム２に用いられるコンピュータのプログラムを実行するための入力情報データ、検証結果のメッセージを格納する。

【0109】

コンピュータ装置１０は、例えば、パソコン（ＰＣ：Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、シンクライアント端末、携帯端末、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）でもよい。ＣＰＵサーバ２０は、例えば、エンジニアリングワークステーション、メインフレーム、スーパーコンピュータでもよい。ネットワーク３０は、例えば、インターネット、イントラネット、ＬＡＮ、電話通信網、専用線でもよい。記憶媒体４０は、例えば、ハードディスクの外部記憶装置、メモリの半導体記憶装置、記憶媒体（メディア）でもよい。ただし、実際には、これらの例に限定されない。

【0110】

図１１は実施形態に係る設計支援システム２のＣＰＵサーバ２０、及び記憶媒体４０の詳細な機能ブロック構成図である。設計支援システム２は、ＣＰＵサーバ２０と、ＣＰＵサーバ２０のデータを格納する記憶媒体４０とを備える。

【0111】

ＣＰＵサーバ２０は、複数のブロックが複数のメモリを含むとき、複数のブロック及び複数のメモリについて分割処理を実行するメモリ分割処理部２２と、複数のメモリのテストを実行可能なメモリＢＩＳＴ回路生成部２４とを含む。

【0112】

尚、メモリ分割処理部２２は、例えば、ＣＰＵやマイクロプロセッサの処理装置、又は同様な機能をする半導体集積回路（ＩＣ）でもよい。ただし、実際には、これらの例に限定されない。

【0113】

メモリ分割処理部２２は、テストサイクル算出部２２１と、テストサイクル閾値設定部２２２と、第１メモリ分割部２２３と、消費電力算出部２２４と、消費電力閾値設定部２２５と、第２メモリ分割部２２６と、を有する。

【0114】

テストサイクル算出部２２１は、複数のメモリのそれぞれのテストサイクル数を算出可能である。

【0115】

テストサイクル閾値設定部２２２は、それぞれのテストサイクル数の少なくとも一つをテストサイクル閾値として設定可能である。

【0116】

第１メモリ分割部２２３は、テストサイクル数に基づいて一つのブロックが含む複数のメモリについて複数のサブブロックに分割可能である。

【0117】

第２メモリ分割部２２６は、複数のブロックの消費電力情報に基づいて複数のブロックを複数の上位ブロックにグループ化するものである。したがって、第２メモリ分割部２２６は、メモリグループ化部と称しても良い。

【0118】

記憶媒体４０は、メモリ情報格納部４２と、テストアルゴリズム情報格納部４４と、テストサイクル値格納部４６と、消費電力値格納部４８と、閾値格納部５０と、メモリ分割情報格納部５２とを備える。

【0119】

メモリ情報格納部４２はメモリ定義データ４２Ｄを格納する。ここで、メモリ定義データとは、メモリのタイプ(例えば、ＳＲＡＭ、ＤＲＡＭ、Ｃｌｏｃｋ数、ワード線及び又はデータ線情報等)を定義するデータである。テストアルゴリズム情報格納部４４はテストアルゴリズム定義データ４４Ｄを格納する。テストアルゴリズム定義データとは、例えば、ＢＩＳＴのテストパターン、テストの繰り返し回数等を定義するデータである。テストサイクル値格納部４６は各メモリのテストサイクル値データ４６Ｄを格納する。消費電力値格納部４８は各機能ブロックの消費電力値データ４８Ｄを格納する。閾値格納部５０はテストサイクルの閾値データ５０Ｔ及び消費電力の閾値データ５０Ｐを格納する。メモリ分割情報格納部５２は近傍メモリの分割情報データ５２Ｐ及び機能ブロックの分割情報データ５２Ｆを格納する。

【0120】

テストサイクル算出部２２１は、メモリ定義データ４２Ｄとテストアルゴリズム定義データ４４Ｄに基づいて複数のメモリのそれぞれのテストサイクル数を算出し、複数のメモリのテストサイクル値データ４６Ｄとしてテストサイクル値格納部４６に格納する。

【0121】

テストサイクル閾値設定部２２２は、テストサイクル数の閾値を設定し、設定結果をテストサイクル数の閾値データ５０Ｔとして閾値格納部５０に格納する。

【0122】

第１メモリ分割部２２３は、各メモリのテストサイクル値データ４６Ｄ、テストサイクル数の閾値データ５０Ｔ及び消費電力の閾値データ５０Ｐに基づいて、近傍メモリベースの分割処理を実行し、分割処理後のデータをメモリ分割情報格納部５２にサブブロックの近傍メモリの分割情報データ５２Ｐとして格納する。

【0123】

前記消費電力算出部２２４は、複数のメモリのテストサイクル値データ４６Ｄに基づいて消費電力を算出し、この算出結果を各機能ブロックの消費電力値データ４８Ｄとして消費電力値格納部４８に格納する。

【0124】

消費電力閾値設定部２２５は、各機能ブロックの消費電力値データ４８Ｄに基づいて消費電力の閾値を設定し、この設定結果を消費電力の閾値データ５０Ｐとして閾値格納部５０に格納する。

【0125】

第２メモリ分割部（メモリグループ化部）２２６は、各機能ブロックの消費電力値データ４８Ｄ、テストサイクル数の閾値データ５０Ｔ及び消費電力の閾値データ５０Ｐに基づいて、機能ブロックレベルのグループ化を実行し、グループ化後のデータをメモリ分割情報格納部５２に上位ブロックの機能ブロックの分割情報データ５２Ｆとして格納する。

【0126】

メモリＢＩＳＴ回路生成部２４は、メモリ分割情報格納部５２に格納されているサブブロックの近傍メモリの分割情報データ５２Ｐ及び上位ブロックの機能ブロックの分割情報データ５２Ｆに基づいて、実施形態に係る設計支援システム２のためのメモリＢＩＳＴ回路を生成する。

【0127】

（メモリ分割のフローチャート）
図１２は実施形態に係る設計支援システム２に適用するメモリ分割のフローチャートである。図１２を参照して、実施形態に係る設計支援システムの動作を説明する。

【0128】

（Ａ）まず、ステップＳ１１において、メモリグループにおいて、メモリのワード数及び又はビット幅構成とテストアルゴリズムから、メモリのテストサイクル数を計算する。

【0129】

（Ｂ）次に、ステップＳ１２において、テストサイクル数が最長となるメモリを求め、独立したグループに分割し、テストサイクル数を閾値として設定する。

【0130】

（Ｃ）次に、ステップＳ１３において、他のメモリに対して、閾値を超えないようにグループ分割を行う。

【0131】

（Ｄ）次に、ステップＳ１４において、近傍メモリにおいて、グループ分割が完了したか否かを判断する。判断結果がＮＯであれば、ステップＳ１３に戻る。判断結果がＹＥＳＷであれば、ステップＳ１５に移行する。

【0132】

（Ｅ）次に、ステップＳ１５において、各機能ブロックに含まれるメモリグループの最長のテストサイクル数から、各機能ブロックの同時スイッチング率による消費電力を計算する。

【0133】

（Ｆ）次に、ステップＳ１６において、計算した消費電力から、最大値を持つ機能ブロックを独立したグループに分割し、その消費電力を閾値として設定する。

【0134】

（Ｇ）次に、ステップＳ１７において、他の機能ブロックに対して、閾値を超えないようにグループ分割を行う。

【0135】

（Ｈ）次に、ステップＳ１７において、機能ブロックにおいて、グループ分割が完了
したか否かを判断する。判断結果がＮＯであれば、ステップＳ１７に戻る。判断結果がＹＥＳであれば、メモリ分割の処理を終了する。

【0136】

実施形態に係る設計支援システムでは、配置情報を主体とするメモリグループ分けと、テストサイクル数を主体とするメモリグループ分けを連携させて、上記の動作フローチャートでメモリグループ分けを行う。テストサイクル数の影響を最小限に抑え、メモリアクセスに伴う同時スイッチングを抑制し、テスト時のピークパワーの増加を防ぐことができる。

【0137】

（設計支援システムに用いられるコンピュータのプログラム）
設計支援システムに用いられるコンピュータのプログラムは、コンピュータに実行させる、以下の命令を有する。すなわち、（１）複数のメモリについて、メモリの配置情報と機能情報とに基づいて、複数のメモリを複数のブロックにグループ化すること、（２）複数のメモリのそれぞれのワード数及び又はビット幅構成とテストアルゴリズムから、複数のメモリのテストに必要なテストサイクル数を計算すること、（３）複数のブロックのうちの少なくとも一つのブロックが含む複数のメモリの最大テストサイクル数を第１閾値として設定すること、（４）最大のテストサイクル数を持つメモリを一つのサブブロックに振り分け、少なくとも一つのブロックが含む残りのメモリを、第１閾値に収まる範囲で他のサブブロックに振り分けること、（５）複数のブロックのテストサイクル数から各ブロックの同時スイッチング率による消費電力を計算すること、（６）消費電力から、最大の消費電力を有する前記複数のブロックの一つを上位ブロックに振り分け、最大の消費電力を第２閾値として設定すること、（７）複数のブロックの他のブロックに対して、第２閾値を超えないように上位ブロックに振り分けること、である。

【0138】

実施形態は、例示であり、発明の範囲はそれらに限定されない。

【符号の説明】

【0139】

１…半導体集積回路
２…設計支援システム
１０…コンピュータ装置
２０…ＣＰＵサーバ
２２…メモリ分割処理部
２４…メモリＢＩＳＴ回路生成部
３０…ネットワーク
４０…記憶媒体
４２…メモリ情報格納部
４４…テストアルゴリズム情報格納部
４６…テストサイクル値格納部
４８…消費電力値格納部
５０…閾値格納部
５２…メモリ分割情報格納部
５３…クロック生成回路
５４…アクセス制御回路
５６…ＢＩＳＴアクセス回路
５８…ＢＩＳＴ制御回路
６４…ＢＩＳＴ制御ＦＳＭ
７４…シリアル制御用ＦＳＭ
７６…クロック位相制御回路
８４…カウンタ制御回路
１００…半導体基板
２２１…テストサイクル算出部
２２２…テストサイクル閾値設定部
２２３…第１メモリ分割部
２２４…消費電力算出部
２２５…消費電力閾値設定部
２２６…第２メモリ分割部

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】