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特開2022-119192電気的性能を改良したＪＢＳ装置及び該ＪＢＳ装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022119192
(43)【公開日】2022-08-16
(54)【発明の名称】電気的性能を改良したＪＢＳ装置及び該ＪＢＳ装置の製造方法
(51)【国際特許分類】
H01L 29/872 20060101AFI20220808BHJP
H01L 29/861 20060101ALI20220808BHJP
H01L 29/06 20060101ALI20220808BHJP
H01L 21/329 20060101ALI20220808BHJP
H01L 29/47 20060101ALI20220808BHJP
H01L 21/265 20060101ALI20220808BHJP
【ＦＩ】
H01L29/86 301F
H01L29/86 301D
H01L29/91 F
H01L29/91 K
H01L29/86 301M
H01L29/86 301E
H01L29/06 301G
H01L29/06 301V
H01L29/86 301P
H01L29/48 D
H01L29/48 M
H01L21/265 F
H01L21/265 V
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022009413
(22)【出願日】2022-01-25
(31)【優先権主張番号】102021000002333
(32)【優先日】2021-02-03
(33)【優先権主張国・地域又は機関】IT
(71)【出願人】
【識別番号】591002692
【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．
【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．
(74)【代理人】
【識別番号】100076185
【弁理士】
【氏名又は名称】小橋 正明
(72)【発明者】
【氏名】シモーネ ラスクーナ
(72)【発明者】
【氏名】ガブリエレ ベッロッキ
(72)【発明者】
【氏名】マルコ サントロ
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104BB14
4M104CC01
4M104CC03
4M104FF02
4M104GG03
(57)【要約】 （修正有）
【課題】改良した電気的特性を有するジャンクションバリアショットキーＪＢＳ装置及び製造方法を提供する。
【解決手段】ＪＢＳ装置（５０）は、第１導電型を有するＳｉＣの半導体ボディ（６８）と、半導体ボディの上部表面（５２ａ）において半導体ボディ内に延在する第２導電型の注入領域（５９’）と、注入領域に対して横方向で上部表面と直接電気的コンタクトをしており、且つ、注入領域とオーミックコンタクトしている電気的端子（５８）と、を有している。注入領域は、上部表面を横断する整合軸（５５）に沿って整合しており、且つ、互いに直接的に電気的に接続されている第１部分（６３’）及び第２部分（６３”）によって形成されている。整合軸に対して直交して、第１部分は第１最大幅（ｄ１）を有しており、且つ、第２部分は第１最大幅よりも一層大きな第２最大幅（ｄ２）を有している。
【選択図】図２
【解決手段】ＪＢＳ装置（５０）は、第１導電型を有するＳｉＣの半導体ボディ（６８）と、半導体ボディの上部表面（５２ａ）において半導体ボディ内に延在する第２導電型の注入領域（５９’）と、注入領域に対して横方向で上部表面と直接電気的コンタクトをしており、且つ、注入領域とオーミックコンタクトしている電気的端子（５８）と、を有している。注入領域は、上部表面を横断する整合軸（５５）に沿って整合しており、且つ、互いに直接的に電気的に接続されている第１部分（６３’）及び第２部分（６３”）によって形成されている。整合軸に対して直交して、第１部分は第１最大幅（ｄ１）を有しており、且つ、第２部分は第１最大幅よりも一層大きな第２最大幅（ｄ２）を有している。
【選択図】図２
【特許請求の範囲】
【請求項1】
ジャンクションバリアショットキーＪＢＳ装置（５０）において、
第１型の電気的導電度を有しているシリコンカーバイドの半導体ボディ（６８）と、
該第１型の電気的導電度と反対の第２型の電気的導電度を有しており且つ該半導体ボディ（６８）と第１ジャンクションバリアダイオード（５９）を形成するために該半導体ボディ（６８）の上部表面（５２ａ）において該半導体ボディ（６８）内に延在する第１注入領域（５９’）と、
該半導体ボディ（６８）とショットキーダイオード（６２）を形成するために、該第１注入領域（５９’）に対して横方向で該半導体ボディ（６８）の該上部表面（５２ａ）と直接に電気的コンタクトしており且つ該第１注入領域（５９’）とオーミックコンタクトしている第１電気的端子（５８）と、
を有しており、
該第１注入領域（５９’）が、互いに直接的に電気的に接続されており且つ該半導体ボディ（６８）の該上部表面（５２ａ）に対して横断する第１整合軸（５５）に沿って互いに整合されている第１部分（６３’）及び第２部分（６３”）によって形成されており、該第１注入領域（５９’）の該第１部分（６３’）が該第１注入領域（５９’）の該第２部分（６３”）と該第１電気的端子（５８）との間において該第１整合軸（５５）に沿って延在しており、
該第１注入領域（５９’）の該第１部分（６３’）は、該第１整合軸（５５）と直交する方向に、第１値（ｄ１）を有する最大幅を有しており、
該第１注入領域（５９’）の該第２部分（６３”）は、該第１整合軸（５５）に対して直交する方向に、該第１値（ｄ１）よりも一層大きな第２値（ｄ２）を有している夫々の最大幅を有している、
ＪＢＳ装置。
第１型の電気的導電度を有しているシリコンカーバイドの半導体ボディ（６８）と、
該第１型の電気的導電度と反対の第２型の電気的導電度を有しており且つ該半導体ボディ（６８）と第１ジャンクションバリアダイオード（５９）を形成するために該半導体ボディ（６８）の上部表面（５２ａ）において該半導体ボディ（６８）内に延在する第１注入領域（５９’）と、
該半導体ボディ（６８）とショットキーダイオード（６２）を形成するために、該第１注入領域（５９’）に対して横方向で該半導体ボディ（６８）の該上部表面（５２ａ）と直接に電気的コンタクトしており且つ該第１注入領域（５９’）とオーミックコンタクトしている第１電気的端子（５８）と、
を有しており、
該第１注入領域（５９’）が、互いに直接的に電気的に接続されており且つ該半導体ボディ（６８）の該上部表面（５２ａ）に対して横断する第１整合軸（５５）に沿って互いに整合されている第１部分（６３’）及び第２部分（６３”）によって形成されており、該第１注入領域（５９’）の該第１部分（６３’）が該第１注入領域（５９’）の該第２部分（６３”）と該第１電気的端子（５８）との間において該第１整合軸（５５）に沿って延在しており、
該第１注入領域（５９’）の該第１部分（６３’）は、該第１整合軸（５５）と直交する方向に、第１値（ｄ１）を有する最大幅を有しており、
該第１注入領域（５９’）の該第２部分（６３”）は、該第１整合軸（５５）に対して直交する方向に、該第１値（ｄ１）よりも一層大きな第２値（ｄ２）を有している夫々の最大幅を有している、
ＪＢＳ装置。
【請求項2】
該第１注入領域（５９’）の該第１部分（６３’）は該第１整合軸（５９’）に対して横断する第１軸（Ｘ）に沿って互いに反対側の側壁（５９ａ，５９ｂ）を有しており、該第１注入領域（５９’）の該第１部分（６３’）の該側壁（５９ａ，５９ｂ）は該第１値（ｄ１）を有している相互最大距離を有しており、及び
該第１注入領域（５９’）の該第２部分（６３”）は該第１軸（Ｘ）に沿って互いに反対側にあり且つ該第２値（ｄ２）を有する夫々の相互最大距離を有している端部を有している、
請求項１記載のＪＢＳ装置。
該第１注入領域（５９’）の該第２部分（６３”）は該第１軸（Ｘ）に沿って互いに反対側にあり且つ該第２値（ｄ２）を有する夫々の相互最大距離を有している端部を有している、
請求項１記載のＪＢＳ装置。
【請求項3】
該半導体ボディ（６８）が、基板（５３）と、該基板（５３）に対して重畳されているドリフト層（５２）であって該ドリフト層（５２）に関して該基板（５３）と反対側で該半導体ボディ（６８）の前記上部表面（５２ａ）を画定している該ドリフト層（５２）と、を有しており、該第１注入領域（５９’）が該ドリフト層（５２）内に延在している請求項１又は２記載のＪＢＳ装置。
【請求項4】
該第２値（ｄ２）と該第１値（ｄ１）との間の比（Ｒ１）が１より大きく且つ２以下である請求項１乃至３の内のいずれか１項記載のＪＢＳ装置。
【請求項5】
更に、該半導体ボディ（６８）と夫々の第２ジャンクションバリアＪＢダイオード（５９）を形成するために該第２型の電気的導電度を有しており且つ該第１注入領域（５９’）に対して横方向で該半導体ボディ（６８）の該上部表面（５２ａ）において該半導体ボディ（６８）内に延在している少なくとも１個の第２注入領域（５９’）を有しており、
該第１電気的端子（５８）が該少なくとも１個の第２注入領域（５９’）とオーミックコンタクトしており、
該少なくとも１個の第２注入領域（５９’）が、互いに直接的に電気的に接続されており且つ該半導体ボディ（６８）の該上部表面（５２ａ）に対して横断する第２整合軸（５５）に沿って互いに整合されている夫々の第１部分（６３’）及び夫々の第２部分（６３”）によって形成されており、該第２注入領域（５９’）の該第１部分（６３’）が、該第２注入領域（５９’）の該第２部分（６３”）と該第１電気的端子（５８）との間で該第１整合軸（５５）に沿って延在しており、
該第２注入領域（５９’）の該第１部分（６３’）が、該第２整合軸（５５）に対して直交して、該第１値（ｄ１）を有している夫々の最大幅を有しており、
該第２注入領域（５９’）の該第２部分（６３”）が、該第２整合軸（５５）に対して直交して、該第２値（ｄ２）を有している夫々の最大幅を有している、
請求項１乃至４の内のいずれか１項記載のＪＢＳ装置。
該第１電気的端子（５８）が該少なくとも１個の第２注入領域（５９’）とオーミックコンタクトしており、
該少なくとも１個の第２注入領域（５９’）が、互いに直接的に電気的に接続されており且つ該半導体ボディ（６８）の該上部表面（５２ａ）に対して横断する第２整合軸（５５）に沿って互いに整合されている夫々の第１部分（６３’）及び夫々の第２部分（６３”）によって形成されており、該第２注入領域（５９’）の該第１部分（６３’）が、該第２注入領域（５９’）の該第２部分（６３”）と該第１電気的端子（５８）との間で該第１整合軸（５５）に沿って延在しており、
該第２注入領域（５９’）の該第１部分（６３’）が、該第２整合軸（５５）に対して直交して、該第１値（ｄ１）を有している夫々の最大幅を有しており、
該第２注入領域（５９’）の該第２部分（６３”）が、該第２整合軸（５５）に対して直交して、該第２値（ｄ２）を有している夫々の最大幅を有している、
請求項１乃至４の内のいずれか１項記載のＪＢＳ装置。
【請求項6】
該少なくとも１個の第２注入領域（５９’）の該夫々の第１部分（６３’）が該第１及び該第２整合軸（５５）に対して横断し該第１軸（Ｘ）に沿って互いに反対側の夫々の側壁（５９ａ，５９ｂ）を有しており、該少なくとも１個の第２注入領域（５９’）の該第１部分（６３’）の該側壁（５９ａ，５０ｂ）が該第１値（ｄ１）を有している夫々の相互最大距離を有しており、
該少なくとも１個の第２注入領域（５９’）の該第２部分（６３”）が該第２値（ｄ２）を有している夫々の相互最大距離を有しており且つ該第１軸（Ｘ）に沿って互いに反対側の夫々の端部を有しており、
互いに対面している、該第１注入領域（５９’）の該第１部分（６３’）の及び該少なくとも１個の第２注入領域（５９’）の該第１部分（６３’）の該側壁（５９ａ，５９ｂ）が第３値（ｄ３）を有している夫々の相互最小距離を有しており、
互いに対面している、該第１注入領域（５９’）の該第２部分（６３”）の及び該少なくとも１個の第２注入領域（５９’）の該第２部分（６３”）の該端部が該第３値（ｄ３）よりも一層小さな第４値（ｄ４）を有している夫々の相互最小距離を有している、
請求項２及び５記載のＪＢＳ装置。
該少なくとも１個の第２注入領域（５９’）の該第２部分（６３”）が該第２値（ｄ２）を有している夫々の相互最大距離を有しており且つ該第１軸（Ｘ）に沿って互いに反対側の夫々の端部を有しており、
互いに対面している、該第１注入領域（５９’）の該第１部分（６３’）の及び該少なくとも１個の第２注入領域（５９’）の該第１部分（６３’）の該側壁（５９ａ，５９ｂ）が第３値（ｄ３）を有している夫々の相互最小距離を有しており、
互いに対面している、該第１注入領域（５９’）の該第２部分（６３”）の及び該少なくとも１個の第２注入領域（５９’）の該第２部分（６３”）の該端部が該第３値（ｄ３）よりも一層小さな第４値（ｄ４）を有している夫々の相互最小距離を有している、
請求項２及び５記載のＪＢＳ装置。
【請求項7】
請求項１乃至６の内のいずれか１項に記載の少なくとも１個のジャンクションバリアショットキーＪＢＳ装置（５０）を有している電気的／電子的機器。
【請求項8】
ジャンクションバリアショットキーＪＢＳ装置（５０）の製造方法において、
第１型の電気的導電度を有しているシリコンカーバイドの半導体ボディ（６８）内に該第１型の電気的導電度とは反対の第２型の電気的導電度を有しており該半導体ボディ（６８）と共に第１ジャンクションバリアＪＢダイオード（５９）を形成するために該半導体ボディ（６８）の上部表面（５２ａ）において該半導体ボディ（６８）内に延在する第１注入領域（５９’）を形成するステップ、及び
該半導体ボディ（６８）とショットキーダイオード（６２）を形成するために該第１注入領域（５９’）に対して横方向に該半導体ボディ（６８）の該上部表面（５２ａ）と直接電気的コンタクトをしており且つ該第１注入領域（５９’）とオーミックコンタクトしている第１電気的端子（５８）を形成するステップ、
を有しており、
該第１注入領域（５９’）を形成するステップが、該半導体ボディ（６８）の該上部表面（５２ａ）に対して横断して第１整合軸（５５）に沿って互いに整合しており且つ互いに直接的に電気的に接続している該第１注入領域（５９’）の該第１部分（６３’）及び第２部分（６３”）を該半導体ボディ（６８）内に形成することを包含しており、該第１注入領域（５９’）の該第１部分（６３’）は該第１注入領域（５９’）の該第２部分（６３”）と該第１電気的端子（５８）との間を該第１整合軸（５５）に沿って延在しており、
該第１注入領域（５９’）の該第１部分（６３’）は該第１整合軸（５５）に対して直交して第１値（ｄ１）を有している最大幅を有しており、
該第１注入領域（５９’）の該第２部分（６３”）は該第１整合軸（５５）に対して直交して該第１値（ｄ１）よりも一層大きな第２値（ｄ２）を有している夫々の最大幅を有している、
製造方法。
第１型の電気的導電度を有しているシリコンカーバイドの半導体ボディ（６８）内に該第１型の電気的導電度とは反対の第２型の電気的導電度を有しており該半導体ボディ（６８）と共に第１ジャンクションバリアＪＢダイオード（５９）を形成するために該半導体ボディ（６８）の上部表面（５２ａ）において該半導体ボディ（６８）内に延在する第１注入領域（５９’）を形成するステップ、及び
該半導体ボディ（６８）とショットキーダイオード（６２）を形成するために該第１注入領域（５９’）に対して横方向に該半導体ボディ（６８）の該上部表面（５２ａ）と直接電気的コンタクトをしており且つ該第１注入領域（５９’）とオーミックコンタクトしている第１電気的端子（５８）を形成するステップ、
を有しており、
該第１注入領域（５９’）を形成するステップが、該半導体ボディ（６８）の該上部表面（５２ａ）に対して横断して第１整合軸（５５）に沿って互いに整合しており且つ互いに直接的に電気的に接続している該第１注入領域（５９’）の該第１部分（６３’）及び第２部分（６３”）を該半導体ボディ（６８）内に形成することを包含しており、該第１注入領域（５９’）の該第１部分（６３’）は該第１注入領域（５９’）の該第２部分（６３”）と該第１電気的端子（５８）との間を該第１整合軸（５５）に沿って延在しており、
該第１注入領域（５９’）の該第１部分（６３’）は該第１整合軸（５５）に対して直交して第１値（ｄ１）を有している最大幅を有しており、
該第１注入領域（５９’）の該第２部分（６３”）は該第１整合軸（５５）に対して直交して該第１値（ｄ１）よりも一層大きな第２値（ｄ２）を有している夫々の最大幅を有している、
製造方法。
【請求項9】
該第１注入領域（５９’）の該第１部分（６３’）及び該第２部分（６３”）を形成する該ステップが、
該上部表面（５２ａ）の１領域（７１”）を露出させるハードマスク（７１）を該半導体ボディ（６８）の該上部表面（５２ａ）上に形成すること、
該第１注入領域（５９’）の該第２部分（６３”）を形成するために前記領域（７１”）において該半導体ボディ（６８）内にドーパント種の第１注入（７０）を実施すること、及び
該第１注入領域（５９’）の該第１部分（６３’）を形成するために前記領域（７１”）において該半導体ボディ（６８）内にドーパント種の第２注入（７２）を実施すること、
を包含しており、
該第１注入（７０）が該第１整合軸（５５）に関して角度（α）を形成する注入方向に沿って実施され且つ該第２注入（７２）が該第１整合軸（５５）と平行に実施される、
請求項８記載の製造方法。
該上部表面（５２ａ）の１領域（７１”）を露出させるハードマスク（７１）を該半導体ボディ（６８）の該上部表面（５２ａ）上に形成すること、
該第１注入領域（５９’）の該第２部分（６３”）を形成するために前記領域（７１”）において該半導体ボディ（６８）内にドーパント種の第１注入（７０）を実施すること、及び
該第１注入領域（５９’）の該第１部分（６３’）を形成するために前記領域（７１”）において該半導体ボディ（６８）内にドーパント種の第２注入（７２）を実施すること、
を包含しており、
該第１注入（７０）が該第１整合軸（５５）に関して角度（α）を形成する注入方向に沿って実施され且つ該第２注入（７２）が該第１整合軸（５５）と平行に実施される、
請求項８記載の製造方法。
【請求項10】
該第１注入領域（５９’）の該第１部分（６３’）及び該第２部分（６３”）を形成する該ステップが、
該上部表面（５２ａ）の第１領域（８１”）を露出させる第１ハードマスク（８１）を該半導体ボディ（６８）の該上部表面（５２ａ）上に形成すること、
該第１注入領域（５９’）の該第２部分（６３”）を形成するために前記第１領域（８１”）において該半導体ボディ（６８）内にドーパント種の第１注入（７０）を実施すること、
該第１領域（８１”）内に含まれている該上部表面（５２ａ）の第２領域（８３”）を露出させる第２ハードマスク（８３）を該半導体ボディ（６８）の該上部表面（５２ａ）上に形成すること、及び
該第１注入領域（５９’）の該第１部分（６３’）を形成するために前記第２領域（８３”）において該半導体ボディ（６８）内にドーパント種の第２注入（７２）を実施すること、
を包含しており、該第１領域（８１”）が、該第１整合軸（５５）に対して直交して、第３値（Ｌ１）を有する夫々の最大幅を有しており、且つ該第２領域（８３”）が、該第１整合軸（５５）に対して直交して、該第３値（Ｌ１）よりも一層小さい第４値（Ｌ２）を有している夫々の最大幅を有している、
請求項８記載の製造方法。
該上部表面（５２ａ）の第１領域（８１”）を露出させる第１ハードマスク（８１）を該半導体ボディ（６８）の該上部表面（５２ａ）上に形成すること、
該第１注入領域（５９’）の該第２部分（６３”）を形成するために前記第１領域（８１”）において該半導体ボディ（６８）内にドーパント種の第１注入（７０）を実施すること、
該第１領域（８１”）内に含まれている該上部表面（５２ａ）の第２領域（８３”）を露出させる第２ハードマスク（８３）を該半導体ボディ（６８）の該上部表面（５２ａ）上に形成すること、及び
該第１注入領域（５９’）の該第１部分（６３’）を形成するために前記第２領域（８３”）において該半導体ボディ（６８）内にドーパント種の第２注入（７２）を実施すること、
を包含しており、該第１領域（８１”）が、該第１整合軸（５５）に対して直交して、第３値（Ｌ１）を有する夫々の最大幅を有しており、且つ該第２領域（８３”）が、該第１整合軸（５５）に対して直交して、該第３値（Ｌ１）よりも一層小さい第４値（Ｌ２）を有している夫々の最大幅を有している、
請求項８記載の製造方法。
【請求項11】
２００ｋｅＶと５００ｋｅＶとの間の注入エネルギで且つ１×１０１２原子数／ｃｍ２乃至１×１０１６原子数／ｃｍ２の間のドーズで、前記ドーパント種の一つ又はそれ以上の注入を介して該第１注入（７０）を実施し、及び３０ｋｅＶと２００ｋｅＶとの間の注入エネルギで且つ１×１０１２原子数／ｃｍ２乃至１×１０１６原子数／ｃｍ２の間のドーズで前記ドーパント種の一つ又はそれ以上の注入を介して該第２注入（７２）を実施する、
請求項９又は１０記載の製造方法。
請求項９又は１０記載の製造方法。
【請求項12】
該第１注入領域（５９’）の該第１部分（６３’）及び該第２部分（６３”）を形成する該ステップが、
該第１型の電気的導電度を有しているシリコンカーバイドのウエハ（９０）の第１表面（９０ａ）上に該第１表面（９０ａ）の第１領域（８１”）を露出させる第１ハードマスク（８１）を形成すること、
該第１注入領域（５９’）の該第２部分（６３”）を形成するために前記第１領域（８１”）において該ウエハ（９０）内にドーパント種の第１注入（９４）を実施すること、
該ウエハ（９０）の該第１表面（９０ａ）上に該第１型の電気的導電度を有しており且つ該ウエハ（９０）と共に該半導体ボディ（６８）を画定するシリコンカーバイドのエピタキシャル層（９５）を形成すること、
該半導体ボディ（６８）の該上部表面（５２ａ）の第２領域（８３”）であって該第１領域（８１”）内に包含される該第２領域（８３”）を露出させる第２ハードマスク（８３）を該エピタキシャル層（９５）上に形成すること、及び
該第１注入領域（５９’）の該第１部分（６３’）を形成するために前記第２領域（８３”）において該エピタキシャル層（９５）内にドーパント種の第２注入（９６）を実施すること、
を包含しており、該第１領域（８１”）が、該第１整合軸（５５）に対して直交して、第３値（Ｌ１）を有している夫々の最大幅を有しており、且つ該第２領域（８３”）が、該第１整合軸（５５）に対して直交して、該第３値（Ｌ１）よりも一層小さな第４値（Ｌ２）を有している夫々の最大幅を有している、
請求項８記載の製造方法。
該第１型の電気的導電度を有しているシリコンカーバイドのウエハ（９０）の第１表面（９０ａ）上に該第１表面（９０ａ）の第１領域（８１”）を露出させる第１ハードマスク（８１）を形成すること、
該第１注入領域（５９’）の該第２部分（６３”）を形成するために前記第１領域（８１”）において該ウエハ（９０）内にドーパント種の第１注入（９４）を実施すること、
該ウエハ（９０）の該第１表面（９０ａ）上に該第１型の電気的導電度を有しており且つ該ウエハ（９０）と共に該半導体ボディ（６８）を画定するシリコンカーバイドのエピタキシャル層（９５）を形成すること、
該半導体ボディ（６８）の該上部表面（５２ａ）の第２領域（８３”）であって該第１領域（８１”）内に包含される該第２領域（８３”）を露出させる第２ハードマスク（８３）を該エピタキシャル層（９５）上に形成すること、及び
該第１注入領域（５９’）の該第１部分（６３’）を形成するために前記第２領域（８３”）において該エピタキシャル層（９５）内にドーパント種の第２注入（９６）を実施すること、
を包含しており、該第１領域（８１”）が、該第１整合軸（５５）に対して直交して、第３値（Ｌ１）を有している夫々の最大幅を有しており、且つ該第２領域（８３”）が、該第１整合軸（５５）に対して直交して、該第３値（Ｌ１）よりも一層小さな第４値（Ｌ２）を有している夫々の最大幅を有している、
請求項８記載の製造方法。
【請求項13】
該第１注入（９４）及び該第２注入（９６）が、３０ｋｅＶと２００ｋｅＶとの間の注入エネルギで且つ１×１０１２原子数／ｃｍ２と１×１０１６原子数／ｃｍ２との間のドーズで、前記ドーパント種の一つ又はそれ以上の注入を介して実施される請求項１２記載の製造方法。
【請求項14】
該エピタキシャル層（９５）を形成する該ステップが、５×１０１５原子数／ｃｍ３と５×１０１６原子数／ｃｍ３との間のドーパント濃度でのエピタキシャル成長を実施することを包含している請求項１２又は１３記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気的特性を改良したジャンクションバリアショットキーＪＢＳ装置及び該ＪＢＳ装置の製造方法に関するものである。
【背景技術】
【0002】
知られているように、ワイドバンドギャップ（例えば、１．１ｅＶより大きなバンドギャップのエネルギ値Ｅｇを有するもの）と、低オン状態抵抗（ＲＯＮ）と、熱伝導度の高い値と、高い動作周波数と、電荷キャリアの高い飽和速度とを有している半導体物質は、特にパワー適用例用のダイオード又はトランジスタ等の電子部品を製造するのに理想的である。前記特性を有しており且つ電子部品を製造するために使用すべく考慮される物質は、シリコンカーバイド（ＳｉＣ）である。特に、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）におけるシリコンカーバイドは、前述した特性に関する限り、シリコンよりも好適である。
【0003】
シリコン基板上に設けられる同様の装置と比較して、シリコンカーバイド基板上に設けられる電子装置は、導通における低い出力抵抗、低リーク電流、高い動作温度、及び高い動作周波数等の多数の利点を有している。
【0004】
特に、ＳｉＣショットキーダイオードは一層高いスイッチング性能を示しており、そのことは該ダイオードを特に高周波数適用例に対して望ましいものとさせている。しかしながら、これらのショットキーダイオード（以後、「ショットキーバリアダイオード」、ＳＢＤ、とも言及する）は、リーク電流が高いために（例えば、数十又は数百μＡ程度）、逆バイアス（又は逆導通状態）において使用される場合に幾らかの制限がある。更に、ＳＢＤが逆バイアスで使用される場合に、良く知られている現象であるショットキーバリアハイト（ＳＢＨ）低下が、バイアス電圧が増加するにつれてリーク電流において迅速な増加を発生させ、このことが良く知られた「ソフトブレークダウン」現象となる場合がある。該ＳＢＤが例えば１５０℃よりも一層高い高温で動作する場合には特に不所望なことである。何故ならば、このリーク電流における増加は該ＳＢＤの温度における更なる増加を発生させ、そのことは該ＳＢＤを損傷させる場合があるからである。
【0005】
これらの制限の両方を解消するための最も一般的な解決方法はＳｉＣを基礎としたジャンクションバリアショットキー（ＪＢＳ）ダイオードを使用することである。特に、ＪＢＳダイオード（以後、ＪＢＳ装置とも言及する）は、互いに並置された少なくとも１個のショットキーダイオードと少なくとも１個のＰＮダイオード（即ち、半導体接合）とを有している。
【0006】
図１（Ａ）－（Ｃ）は、夫々の既知の実施例に基づく夫々のＪＢＳ装置１０を示している。詳細に説明すると、ショットキーダイオード１２とＰＮダイオード１４との間の並置は、電気的導電度の第１型（Ｎ型）を有しているＳｉＣの半導体ボディ１６内に該電気的導電度の第１型と反対の電気的導電度の第２型を有する注入領域１８を形成することによって実施される（即ち、該注入領域１８はＰ型である）。該注入領域１８は、図１（Ａ）に示したように、半導体ボディ１６の上部表面１６ａから；図１（Ｂ）に示したように、注入領域１８が半導体ボディ１６内深くに延在するように上部表面１６ａから半導体ボディ１６内に形成した夫々のトレンチ内に（即ち、上部表面１６ａのレベルにおいてでは無く）；又は、図１（Ｃ）に示したように、フローティング態様で、即ち半導体ボディ１６によって完全に取り囲まれるように半導体ボディ１６内部に延在して、半導体ボディ１６内に延在することが可能である。更に、ＪＢＳ装置１０は、上部表面１６ａ上を延在するアノードメタリゼーション（不図示）を有している。注入領域１８及び半導体ボディ１６はＰＮダイオード１４を形成し、一方該アノードメタリゼーションと半導体ボディ１６とが互いに直接的に物理的及び電気的コンタクトしている領域はショットキーダイオード１２を形成する。
【0007】
ＪＢＳ装置１０が順方向バイアス（即ち順方向導通状態）で動作する場合に、ショットキーダイオード１２は導通状態にある。一方、ＪＢＳ装置１０が逆バイアスで動作している場合には、ショットキーダイオード１２を介しての導通はＰＮ装置１４の「ピンチオフ」効果によって阻止され、且つＪＢＳ装置１０の挙動はＰＮ接合のものに類似している。
【0008】
その結果、図１（Ｂ）及び（Ｃ）に示した解決手段は図１（Ａ）のものよりも好適である。何故ならば、前者においては、図１（Ａ）の場合と比較してピンチオフ効果が上部表面１６ａから一層大きな距離において発生するからである。このことは上部表面１６ａにおける電界の減少を発生させ、従ってリーク電流の減少を発生させる。しかしながら、これらの解決手段の各々において、注入領域１８は相互距離Ｄ１を有しており、それは、ＪＳＢ装置１０の設計段階期間中に、距離Ｄ１に対して逆比例する順方向導通状態におけるスレッシュホールド電圧ＶＦと距離Ｄ１に対して直接的に比例する逆導通状態におけるリーク電流との間のトレードオフを考慮に入れて適切に選択されることを必要とする。特に、該リーク電流は、距離Ｄ１を減少させることによって、上部表面１６ａと直交する半導体ボディ１６内の注入領域１８の延長を増加させることによって、又はフローティングタイプの注入領域１８（図１（Ｃ））を使用することによって、制限される場合がある。
【0009】
ＪＢＳ装置１０におけるリーク電流を最小化させることは、パワー回路及びモジュールの全体的なエネルギ消費を減少させるために必要なことである。しかしながら、現在知られている解決手段では、順方向バイアス導通状態を最適化することに向けられており且つそのことはショットキーバリアハイト値の減少を介してショットキーダイオード１２の電圧降下ＶＦを減少させることによって実施されている。
【0010】
このトレードオフに起因して、順方向バイアス導通状態が最適化されるこれらの解決手段は全体的なエネルギ消費の観点からは非効率的である。実際に、ＳＢＨ値（現在のところ約１ｅＶに等しい下限に到達している）の減少はスレッシュホールド電圧ＶＦの夫々の減少を発生するが、逆バイアスにおいてのリーク電流の著しい増加も発生する。その結果、特に高温において使用される場合にそのようなトレードオフによって制限されることの無いＪＢＳ装置を開発することが必要とされている。即ち、電圧降下ＶＦの減少と低リーク電流とを同時に達成するＪＢＳ装置を開発することの必要性が存在している。
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の目的とするところは、従来技術の欠点を解消するＪＢＳ装置、該ＪＢＳ装置を有する機器、及び該ＪＢＳ装置の製造方法を提供することである。
【課題を解決するための手段】
【0012】
本発明によれば、特許請求の範囲に定義されるように、ＪＢＳ装置、該ＪＢＳ装置を有する機器、及び該ＪＢＳ装置の製造方法が提供される。本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的例としての好適実施例について以下に説明する。
【図面の簡単な説明】
【0013】
【図1】（Ａ）乃至（Ｃ）は既知のタイプの夫々の実施例に基づくＪＢＳ装置の各断面図。
【図2】本発明の１実施例に基づくＪＢＳ装置の断面図。
【0014】
尚、以下に説明する本発明の異なる実施例に共通の要素には同様の参照番号を付すこととする。
【発明を実施するための形態】
【0015】
図２は、本発明の１実施例に基づくジャンクションバリアショットキー（ＪＢＳ）装置５０を軸Ｘ，Ｙ，Ｚからなる（３軸）カーテシアン座標系における横断面図で示している。特に、ＪＢＳ装置５０は、図２において、軸Ｘ及びＺによって定義されるＸＺ面内に示されており且つ電気的／電子的機器（不図示であるがノートブック、モバイル電話、サーバー、ＴＶ、自動車、自動車充電ステーション、又は太陽電池パネル変換システム等）内に設けられている。
【0016】
ＪＢＳ装置５０は、表面５３ａと反対側に表面５３ｂとが設けられており、例えば５０μｍと３５０μｍとの間でより特定的には１６０μｍと２００μｍとの間で例えば１８０μｍに等しい表面５３ａと表面５３ｂとの間の厚さを有しており、第１ドーパント濃度を有する第１型（詳細には、Ｎ型）の導電度を具備するＳｉＣからなる基板５３と；該第１ドーパント濃度よりも一層低い第２ドーパント濃度を有しており且つ互いに反対側の上部表面５２ａ及び底部表面５２ｂを有しているＮ型ＳｉＣからなるドリフト層（オプションであり、エピタキシャル態様で成長されている）５２であって基板５３の表面５３ａ上を延在しており（詳細には、表面５３ａと５２ｂとが互いにコンタクトしている）且つ例えば５μｍと１５μｍと間の表面５２ａと表面５３ｂとの間の厚さを有しているドリフト層５２と；基板５３の表面５３ｂ上を延在しているオーミックコンタクト領域又は層５６（オプションであり、例えばニッケルシリサイドからなる）と；オーミックコンタクト領域５６上を延在している例えばＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕからなるカソードメタリゼーション５７（オプション）と；ドリフト層５２の上部表面５２ａ上を延在している例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕからなるアノードメタリゼーション５８と；アノードメタリゼーション５８を保護するためにアノードメタリゼーション５８上を延在しているパッシベーション層６９（オプション）と；ドリフト層５２の上部表面５２ａに面してドリフト層５２における第２型の導電度（第１型の導電度と異なり且つ詳細にはＰ型）を具備する少なくとも１個の注入領域５９’及び、各注入領域５９’に対して、各注入領域５９’が基板５３と夫々のジャンクションバリア（ＪＢ）要素（即ちダイオード）５９を形成するような夫々のオーミックコンタクト５９”と；ＪＢ要素５９を完全に取り囲んでいる特にＰ型の注入領域における端部終端領域即ち保護リング６０（オプションである）と；及びＪＢ要素５９を完全に取り囲んでおり保護リング６０に対して少なくとも部分的に重畳しており且つアノードメタリゼーション５８を横方向に境界を画定している態様でドリフト層５２の上部表面５２ａ上に延在している絶縁層６１（オプション）とを包含している。特に、基板５３及びドリフト層５２はＪＢＳ装置５０の半導体ボディ６８を形成している。
【0017】
１個又はそれ以上のショットキーダイオード６２が、注入領域５９’の横方向で、ドリフト層５２とアノードメタリゼーション５８との間の界面に形成されている。特に、（半導体－金属）ショットキー接合が、アノードメタリゼーション５８の夫々の部分と直接電気的コンタクトをしているドリフト層５２の部分によって形成されている。
【0018】
特に、図２は、基板５３と夫々のＪＢ要素５９を形成している２個の注入領域５９’を例示的に示している。より詳細には、ＪＢ要素５９は、注入領域５９’によって、ドリフト層５２によって及び基板５３によって形成されているＰ－ｉ－Ｎダイオードである。図２は２個の注入領域５９’を示しているが、注入領域５９’の数は異なるものとすることが可能であり、例えば２個を越える数とすることが可能である。
【0019】
ＪＢ要素５９とショットキーダイオード６２とを包含する領域（即ち、保護リング６０によって取り囲まれている領域）は、ＪＢＳ装置５０の活性区域５４である。各オーミックコンタクト５９”は、それを収容している注入領域５９’の電気的固有抵抗値よりも一層低い電気的固有抵抗値を有している電気的接続を形成している。オーミックコンタクト５９”は既知の技術に基づいて形成され、且つドリフト層５２と直接物理的コンタクトをしているものではないが夫々の注入領域５９’を介してドリフト層５２から物理的に且つ電気的に分離されている。
【0020】
各注入領域５９’は、互いに電気的に直接的に接続されている第１部分６３’と第２部分６３”とを有している。詳細に説明すると、第１部分６３’と第２部分６３”とは電気的に且つ物理的に互いに直接的に接続されている。第１部分６３’はドリフト層５２の上部表面５２ａに面しており且つ該上部表面５２ａから半導体ボディ６８内に延在している。第２部分６３”は、ドリフト層５２の上部表面５２ａに関して第１部分６３’の反対側において半導体ボディ６８内を延在している。即ち、Ｚ軸と平行に、第１部分６３’はドリフト層５２の上部表面５２ａ（従って、アノードメタリゼーション５８）と第２部分６３”との間に介在されている。より詳細に説明すると、各注入領域５９’の第１及び第２部分６３’、６３”は、Ｚ軸に対して平行な整合軸５５に沿って互いに整合されており且つドリフト層５２の上部表面５２ａに対して横断方向（即ち、直交）である。従って、第１及び第２部分６３’、６３”は相互に接続されてその注入領域５９’を形成している。
【0021】
各第１部分６３’は、第１値を有しているＸ軸と平行に（従って整合軸５５に対して横断方向）測定した第１最大幅ｄ１を有している。各第２部分６３”は、該第１値よりも一層大きい第２値を有しているＸ軸と平行に測定した第２最大幅ｄ２を有している（即ち、ｄ２＞ｄ１）。その結果、図２の２個の注入領域５９’の第１部分６３’は、それらの間に、第３値を有するＸ軸と平行に測定した第１最小距離ｄ３を有しており、且つ図２の２個の注入領域５９’の第２部分６３”は、それらの間に、第３値よりも一層小さい第４値を有しているＸ軸と平行に測定した第２最小距離ｄ４（即ち、ｄ４＜ｄ３）を有している。
【0022】
詳細には、第１及び第２最大幅ｄ１，ｄ２は、Ｘ軸と平行に測定可能な第１及び、夫々、第２部分６３’、６３”の幅の全ての中で最大である第１及び、夫々、第２部分６３’、６３”の幅である。更に、第１及び第２最小距離ｄ３，ｄ４は、互いに近い２個のＪＢ要素５９の第１及び、夫々、第２部分６３’、６３”の間のＸ軸に平行に測定可能な相互距離の全ての中で最小である互いに近い２個のＪＢ要素５９の第１及び、夫々、第２部分６３’、６３”の間の相互距離である。
【0023】
更により詳細には、図２の実施例において、各第１部分６３’は、ドリフト層５２の上部表面５２ａに隣接しておりＸ軸に沿って互いに反対側の第１及び第２側部表面５９ａ，５９ｂを有している。同じＪＢ要素５９の側部表面５９ａ，５９ｂは、第１最大幅ｄ１だけ、例えば、アノードメタリゼーション５８において互いに離れている。互いに近い２個のＪＢ要素５９は、互いに面しており且つ、例えば、アノードメタリゼーション５８において、第１最小距離ｄ３だけ互いに離れている第２側部表面５９ｂ（又は、代替的に、夫々の第１側部表面５９ａ）を有している。更に、各第２部分６３”は、第３側部壁５９ｃによって外部の境界が画定されており且つ、ＸＺ面において、第２最大幅ｄ２に等しい直径／主軸を有する実質的に円形／楕円形の形状を有している。即ち、各第２部分６３”は、Ｘ軸に沿って互いに反対側にあり且つ第２最大幅ｄ２に等しい夫々の相互最大距離を有している端部を有している。互いに近い２個のＪＢ要素５９は、第２最小距離ｄ４だけ互いに離れている夫々の第３側部表面５９ｃを有しており；即ち、互いに近い２個のＪＢ要素５９の第２部分６３”の互いに対面している端部は第２最小距離ｄ４だけ互いに離れている。
【0024】
本発明の一つの側面によれば、第２最大幅ｄ２と第１最大幅ｄ１との間の第１比Ｒ１は、１より大きく且つ約２以下であり、即ち、Ｒ１＝ｄ２／ｄ１で例えば１＜Ｒ１≦２である。更に、オプションとして、第１最小距離ｄ３と第２最小距離ｄ４との間の第２比Ｒ２は１より大きく且つ約６以下であり、即ち、Ｒ２＝ｄ４／ｄ３で例えば１＜Ｒ２≦６である。例えば、第１最大幅ｄ１は約１μｍと約２μｍとの間であり、且つ第２最大幅ｄ２は約１．１μｍと約４μｍとの間である。更に、第１最小距離ｄ３は約２μｍと約３μｍとの間であり、且つ第２最小距離ｄ４は約０．５μｍと約１，９μｍとの間である。
【0025】
図３（Ａ）は、ＪＢＳ装置５０が順方向バイアス（即ち順方向導通状態）にある場合にアノードメタリゼーション５８とカソードメタリゼーション５７との間に電圧Ｖを印加した場合にＪＢＳ装置５０によって発生される電流Ｉ１（詳細には、アノードとカソードとの間で測定）の挙動を示している。特に、電流Ｉ１は既知のタイプの夫々のＪＢＳ装置によって発生された電流Ｉ２及びＩ３と比較してあり、その場合に、電流Ｉ２に対応するＪＢＳ装置は電流Ｉ３に対応するＪＢＳ装置のショットキーバリアハイトよりも一層高いショットキーバリアハイトを有している。電圧Ｖが同じ場合に、電流Ｉ１は電流Ｉ２及びＩ３よりも一層高い。その結果、ＪＢＳ装置５０のスレッシュホールド電圧ＶＦは既知のタイプのＪＢＳ装置のものよりも一層低い。
【0026】
図３（Ｂ）は、ＪＢＳ装置５０が逆バイアス（即ち逆導通状態）にある場合の電圧Ｖ（線形目盛）に基づくＪＢＳ装置５０の電流Ｉ１（対数目盛）の挙動を示している。注意すべきことは、電流Ｉ１（この場合には、ＪＢＳ装置５０のリーク電流を表している）の増加が、ＪＢＳ装置５０の動作電圧範囲全体にわたって（例えば、Ｖ＜１２００Ｖ）、電流Ｉ２及びＩ３における増加よりも著しく少ないことである。例えば、約５０Ｖと約１２００Ｖ（ＪＢＳ装置５０の最大動作電圧の１例）との間の電圧Ｖの範囲において、電流Ｉ１における増加は約１×１０－１０Ａと約１×１０－８Ａとの間で変化しており、一方電流Ｉ２における増加は約１×１０－１４Ａと約１×１０－６Ａとの間で変化しており且つ電流Ｉ３における増加は約１×１０－１０Ａと約１×１０－３Ａとの間で変化している。
【0027】
ＪＢＳ装置５０は、その異なる実施例に基づいて以下に説明する製造方法に従って製造される。図４（Ａ）－（Ｄ）を参照して、ＪＢＳ装置５０の製造ステップについて本製造プロセスの１実施例に基づいて以下に説明する。
【0028】
図４（Ａ）を参照すると、ＳｉＣからなる半導体ボディ６８を包含している第１ウエハ８０を用意する。特に、図４（Ａ）には示されていないが、第１ウエハ８０はＳｉＣ（特に、４Ｈ－ＳｉＣであるが、これらに制限するものではないが２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、６Ｈ－ＳｉＣ等のその他のポリタイプを使用することも可能）からなる基板５３を有しており、その表面５３ａ上には、例えば、エピタキシャル成長を介してドリフト層５２が形成されている。例えば、基板５３は、１×１０１９原子数／ｃｍ３と１×１０２２原子数／ｃｍ３との間のＮ型ドーパント濃度を有しており、且つ５０μｍと３６０μｍとの間で且つ特に約１８０μｍに等しく表面５３ａと５３ｂとの間でＺ軸に沿って測定した厚さを有しており；及びドリフト層５２（４Ｈ－ＳｉＣであるが、２Ｈ、６Ｈ、３Ｃ又は１５Ｒ等のその他のＳｉＣのポリタイプを使用することも可能）は、基板５３のドーピングレベルよりも一層低いＮ型ドーパント濃度を有しており、５μｍと１５μｍとの間の第３Ｚ軸に沿っての厚さを有している。例えば、フォトレジスト、又はＴＥＯＳ、又はその目的のために適切な別の物質を付着させることにより、半導体ボディ６８の上部表面５２ａ上に第１ハードマスク７１を形成する。第１ハードマスク７１は、０．５μｍと２μｍとの間の厚さか又は、いずれにしても、図４（Ｂ）及び（Ｄ）を参照した後述する注入を遮蔽するような厚さを有している。第１ハードマスク７１は、相次ぐステップにおいて、ＪＢＳ装置５０の活性区域５４が形成される第１ウエハ８０の領域内に延在している。Ｘ軸及びＹ軸によって画定されるＸＹ面上の平面図において、第１ハードマスク７１は、ショットキーダイオード６２を形成する半導体ボディ６８の上部表面５２ａの第１領域７１’を被覆し、且つ注入領域５９’を形成する半導体ボディ６８の上部表面５２ａの第１領域７１’に隣接する第２領域７１”を露出させたままとさせる。
【0029】
図４（Ｂ）を参照すると、第１ハードマスク７１を使用して、第２型の導電度（ここではＰ）を有するドーパント種（例えば、ボロン又はアルミニウム）の第１注入ステップを実施する（第１注入は矢印７０によって図中に示されている）。注入領域５９’の第２部分６３”は第１注入７０を介して形成される。第１注入７０は半導体ボディ６８の上部表面５２ａに対して直交的に実施されるものではなくそれに対して傾斜されている。１例示的実施例によれば、第１注入７０は、Ｚ軸に関して（従って、整合軸５５に関して）角度αを形成する注入方向に沿って実施される。詳細に説明すると、図４（Ｂ）は一つの注入方向のみを示すにすぎないが、第１注入７０は、Ｚ軸に関して互いに対称的であり且つＺ軸に関して夫々の角度＋α及び－αを形成する夫々の注入方向を有する夫々の注入で互いに相次ぐ２つのステップで実施され、即ち、第１注入７０は２つの象限（クワドラント）において実施される。より詳細には、角度αは０とは異なるものであり、且つ、より詳細には、それは、絶対値において、０°よりも大きく且つ約２０°以下である。
【0030】
１例示的実施例において、第１注入７０のステップはＰ型ドーパント種の一つ又はそれ以上の注入を有しており、注入エネルギが約２００ｋｅＶと約５００ｋｅＶとの間であって且つドーズが約１×１０１２原子数／ｃｍ２と約１×１０１６原子数／ｃｍ２との間であって、約１×１０１８原子数／ｃｍ３よりも一層高いドーパント濃度を有する注入領域５９’の第２部分６３”を形成する。従って、第２部分６３”は、半導体ボディ６８の上部表面５２ａから測定して０．４μｍと１μｍとの間の深さを有するように形成される。図４（Ｃ）は第１注入７０の終わりにおける第１ウエハ８０を示しており、注入領域５９’の第２部分６３”が形成されている。
【0031】
図４（Ｄ）を参照すると、次いで、第１ハードマスク７１を使用して、ドーパント種（詳細には、第１注入７０と同じ）の第２注入のステップを実施する（該第２注入は図中に矢印７２で示してある）。注入領域５９’の第１部分６３’が第２注入７２を介して形成される。図４（Ｄ）のステップ期間中に、保護リング６０が存在する場合にはそれも形成される。
【0032】
１例示的実施例において、第２注入７２は半導体ボディ６８の上部表面５２ａに対して直交的（即ち、Ｚ軸に対して実質的平行）に実施され、且つＰ型ドーパント種の一つ又はそれ以上の注入を有しており、注入エネルギは約３０ｋｅＶと約２００ｋｅＶとの間であってドーズが約１×１０１２原子数／ｃｍ２と約１×１０１６原子数／ｃｍ２との間であって約１×１０１８原子数／ｃｍ３よりも一層高いドーパント濃度を有する注入領域５９’の第１部分６３’を形成する。従って、半導体ボディ６８の上部表面５２ａから測定して最大で約０．６μｍまでの深さを有する第１部分６３’が形成される。
【0033】
第１ハードマスク７１は第１注入７０と第２注入７２との両方に共通であり第１注入７０は傾斜されており且つ第２注入７２は傾斜されていないので、第１及び第２部分６３’及び６３”は、既知の三角法考慮に起因して、Ｘ軸に沿っての互いに異なる幅を有することとなり、特に、第１最大幅ｄ１は第２最大幅ｄ２よりも一層小さい。
【0034】
不図示の相次ぐステップにおいて、第１ハードマスク７１を除去し、且つ半導体ボディ６８の上部表面５２ａにおいて熱アニーリングステップを実施して図４（Ｂ）及び（Ｄ）のステップで注入したドーパント種を活性化させる。この熱アニーリングは、例えば、１５００℃よりも一層高い温度（例えば、１７００℃と１９００℃との間）で実施される。
【0035】
それ自身知られた技術に従って、次いで、オーミックコンタクト５９”及び存在する場合には絶縁層６１を形成する。絶縁層６１は少なくとも部分的に保護リング６０に重畳され、且つ該保護リング６０はＪＢＳ装置５０の活性区域５４を画定する。
【0036】
次いで、基板５３の表面５３ｂからのオーミックコンタクト層５６、オーミックコンタクト層５６からのカソードメタリゼーション５７、及び半導体ボディ６８の上部表面５２ａ上のアノードメタリゼーション５８を互いに相次いで形成される。例えば、アノードメタリゼーション５８がドリフト層５２及びＪＢ要素５９とコンタクトするような態様で半導体ボディ６８の上部表面５２ａ上にＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕを付着させる。
【0037】
次いで、アノードメタリゼーション５８上及び絶縁層６１上にパッシベーション層６９を形成し、図２に示したＪＢＳ装置５０を得る。
【0038】
【0039】
図５（Ａ）を参照すると、ＳｉＣからなる半導体ボディ６８を有する第１ウエハ８０を前述した如くに用意する。
【0040】
例えば、フォトレジスト、又はＴＥＯＳ、又はその目的のために適切な別の物質を付着させることによって半導体ボディ６８の上部表面５２ａ上に第２ハードマスク８１を形成する。第２ハードマスク８１は、０．５μｍと２μｍとの間の厚さ、又は、いずれにおいても、それが図５（Ｂ）を参照して後述する注入を遮蔽するような厚さ、を有している。ＸＹ面上の平面図において、第２ハードマスク８１は、ショットキーダイオード６２を形成する半導体ボディ６８の上部表面５２ａの第３領域８１’を被覆し、且つ注入領域５９’とショットキーダイオード６２の一部を形成する半導体ボディ６８の上部表面５２ａの第３領域８１’に隣接した第４領域８１”を露出させたままとさせる。特に、各第４領域８１”は、例えば、半導体ボディ６８の上部表面５２ａにおいてＸ軸に沿って測定した夫々の第１幅Ｌ１を有している。
【0041】
図５（Ｂ）を参照すると、次いで、第２ハードマスク８１を使用して、ドーパント種の第１注入７０のステップが実施される。注入領域５９’の第２部分６３”が第１注入７０を介して形成される。本実施例においては、第１注入７０は半導体ボディ６８の上部表面５２ａに対して直交して実施され、従って前述した如くに傾斜されたものではない。第１注入７０の終わりにおいて、第２ハードマスク８１を除去する。
【0042】
図５（Ｃ）を参照すると、例えばフォトレジスト、又はＴＥＯＳ、又はその目的のために適切なその他の物質を付着させることによって、半導体ボディ６８の上部表面５２ａ上に第３ハードマスク８３を形成する。第３ハードマスク８３は０．５μｍと２μｍとの間の厚さ、又は、いずれにおいても、図５（Ｄ）を参照して後述する注入を遮蔽するような厚さ、を有している。ＸＹ面上の平面図において、第３ハードマスク８３は、ショットキーダイオード６２を形成する半導体ボディ６８の上部表面５２ａの第５領域８３’を被覆し、且つ注入領域５９’を形成する半導体ボディ６８の上部表面５２ａの第５領域８３’に隣接した第６領域８３”を露出されたままとさせる。特に、第３ハードマスク８３は前述した第１ハードマスク７１と同じであり、従って、第５及び第６領域８３’及び８３”は、第１及び第２領域７１’及び７１”と一致する。より詳細に説明すると、各第６領域８３”は、例えば、半導体ボディ６８の上部表面５２ａにおいてＸ軸に沿って測定した夫々の第２幅Ｌ２を有している。第２幅Ｌ２は第１幅Ｌ１よりも一層小さい。
【0043】
図５（Ｄ）を参照すると、次いで、第３ハードマスク８３を使用して、ドーパント種の第２注入７２のステップを実施する。図４（Ｄ）を参照して説明したことと同様に、注入領域５９’の第１部分６３’が第２注入７２を介して形成される。
【0044】
第２及び第３ハードマスク８１及び８３は互いに異なるので（詳細には、Ｌ２＜Ｌ１なので）、第１及び第２部分６３’及び６３”は互いに異なるＸ軸に沿っての幅を有しており、特に、第１最大幅ｄ１は第２最大幅ｄ２よりも一層小さい。
【0045】
前述したことと同様に、次いで更なる不図示のステップが続いて行われて図２のＪＢＳ装置５０となる。
【0046】
【0047】
図６（Ａ）を参照すると、基板５３とドリフト層５２の少なくとも一部とを有しており且つＺ軸に沿って互いに反対側である上部表面９０ａと底部表面９０ｂとを有しておりＳｉＣからなる第２ウエハ９０が用意される。前述したように、第２ウエハ９０の上部表面９０ａ上に第２ハードマスク８１を形成する。
【0048】
図６（Ｂ）を参照すると、第２ハードマスク８１を使用して、ドーパント種の第３注入（詳細には、第１注入７０と同じ）のステップを実施する。第３注入９４を介して、注入領域５９’の第２部分６３”を形成する。第３注入９４の終わりにおいて、第２ハードマスク８１を除去する。
【0049】
１例示的実施例において、第３注入９４は、第２ウエハ９０の上部表面９０ａに対して直交して（即ち、Ｚ軸と実質的に平行に）実施され、且つＰ型ドーパント種の一つ又はそれ以上の注入を包含しており、注入エネルギが約３０ｋｅＶと約２００ｋｅＶとの間であって且つドーズが約１×１０１２原子数／ｃｍ２と約１×１０１６原子数／ｃｍ２とのあいだであって、約１×１０１８原子数／ｃｍ３よりも一層高いドーパント濃度で注入領域５９’の第２部分６３”を形成する。従って、第２部分６３”は、第２ウエハ９０の上部表面９０ａから測定された最大約０．６μｍの深さを有して形成される。
【0050】
図６（Ｃ）を参照すると、第２ウエハ９０の上部表面９０ａ上に、例えばエピタキシャル成長を介して、ＳｉＣのエピタキシャル層９５を形成する。エピタキシャル層９５は、第２層９０と共に、半導体ボディ６８を形成し、その結果、半導体ボディ６８の上部表面５２ａ（それは、エピタキシャル層９５に関して第２ウエハ９０の上部表面９０ａの反対側）を画定する。詳細には、エピタキシャル層９５は、ドリフト層５２の一部とするか又は、ドリフト層５２及び基板５３と共に、半導体ボディ６８を形成するためにドリフト層５２上に配置させることが可能である。例えば、エピタキシャル層９５は、ドリフト層５２のものと等しいか又はそれより一層大きなＮ型ドーパント濃度（例えば、約５×１０１５原子数／ｃｍ３と約５×１０１６原子数／ｃｍ３との間）を有しており且つ表面５３ａと５３ｂとの間のＺ軸に沿って測定した約０．５μｍと約２μｍとの間で特に約１μｍに等しい厚さを有している。
【0051】
図６（Ｄ）を参照すると、前述した如く、半導体ボディ６８の上部表面５２ａ上（即ち、エピタキシャル層９５上）に第３ハードマスク８３を形成する。その結果、各第６領域８３”は、各第５領域８３’の第１幅Ｌ１よりも一層小さな夫々の第２幅Ｌ２を有している。
【0052】
図６（Ｅ）を参照すると、第３ハードマスク８３を使用して、第２注入７２と同様の第４注入９６のステップを実施する。図４（Ｄ）を参照して既に説明したように、注入領域５９’の第１部分６３’が第４注入９６を介して形成される。第２及び第３ハードマスク８１及び８３は互いに異なるものであるから（詳細には、Ｌ２＜Ｌ１であるから）、第１及び第２部分６３’及び６３”は互いに異なるＸ軸に沿っての幅を有しており、特に、第１最大幅ｄ１は第２最大幅ｄ２よりも一層小さい。前述したことと同様に、更なる不図示のステップが続いて行われて図２のＪＢＳ装置５０となる。
【0053】
本発明に基づいて構成された本発明の特徴を吟味すれば、それにより得られる利点は明らかである。特に、ＪＢＳ装置５０は、順方向導通状態における性能に著しい影響を与えること無しに、逆導通状態におけるリーク電流を減少させることが可能であることが検証されている。何故ならば、リーク電流の量は、既知のタイプのＪＢＳ装置の場合に関してのショットキーダイオード６２の面積に対する関連性はより少ないからである。実際に、第２最大幅ｄ２は第１最大幅ｄ１よりも一層大きいので、注入領域５９’を過剰に互いに近く移動させる（即ち、第１最小距離ｄ３を過剰に減少させる）ことの必要性無しに、従ってショットキーダイオード６２の面積を減少させ且つその結果順方向導通状態における電流の流れを減少させることの必要性無しに、ピンチオフ効果が増加する（第２部分６３”に起因して）。より詳細に説明すると、互いに近い注入領域５９’の間の距離が同一であるとして、同じ効果で半導体ボディ６８の上部表面５２ａにおける電界を制限するために、ＪＢＳ装置５０は既知のタイプのＪＢＳ装置に対して必要とされるものと比較して一層低いピンチオフで十分である。
【0054】
更に、半導体ボディ６８の上部表面５２ａから或る距離においてピンチオフを実施することは半導体ボディ６８の上部表面５２ａにおける電界をより一層効果的に減少させることを可能とする。何故ならば、２つの物体の間の距離が増加するに従い該２つの物体の間の電界が減少することは既知であるからである。その結果、逆導通状態におけるリーク電流はより一層顕著に減少する。換言すると、第１及び第２部分６３’及び６３”の合体したピンチオフ効果は、ＪＢＳ装置５０のリーク電流を効果的に減少させることを可能とし、特にＪＢＳ装置５０の高動作温度においてそうである。
【0055】
更に、前述した製造プロセスは、簡単且つ経済的な態様で、ＪＢＳ装置５０を製造することを可能としている。特に、図４（Ａ）－（Ｄ）を参照して説明した製造プロセスの実施例は、単一のハードマスクを使用することを可能としており、一方、図６（Ａ）―（Ｅ）を参照して説明した製造プロセスの実施例は低エネルギにおける注入ステップのみを使用することを可能としている。更に、エピタキシャル層９５がドリフト層５２のものよりも一層高いドーパント濃度を有している場合には、順方向導通状態におけるＪＢＳ装置５０のスレッシュホールド電圧ＶＦは更に減少される。
【0056】
最後に、特許請求の範囲に定義される本発明の範囲を逸脱すること無しに、本書に記載し且つ例示した本発明に対して種々の修正及び変形を行うことが可能であることは勿論である。特に、電気的／電子的機器は複数個のＪＢＳ装置５０を包含することが可能である。ＪＢＳ装置５０は、アレイ又はマトリックスを形成するために互いに交互にＸＹ面内に配置させた夫々のショットキーダイオード６２及びＪＢ要素５９を画定する複数個の注入領域５９’を有することが可能である。更に、注入領域５９’は、最大幅ｄ１とｄ２との間の相互関係（ｄ１＜ｄ２）が有効である限り、前述したものと比較して異なる形状を有することが可能である。例えば、各第２部分６３”は実質的に多角形（例えば、正方形又は台形）の形状を有することが可能であり、且つ各第１部分６３’は実質的に円形状、又は楕円形状、又は台形状の形状を有することが可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】