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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022120425
(43)【公開日】2022-08-18
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220810BHJP
H01L 27/11575 20170101ALI20220810BHJP
H01L 27/11565 20170101ALI20220810BHJP
H01L 21/336 20060101ALI20220810BHJP
H01L 21/8234 20060101ALI20220810BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L27/11565
H01L29/78 371
H01L27/088 E
H01L27/088 D
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021017321
(22)【出願日】2021-02-05
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】石原 英恵
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048AC03
5F048BA01
5F048BA19
5F048BA20
5F048BB06
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER23
5F083GA01
5F083GA10
5F083GA11
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】ワード線の電圧制御性を悪化させず信頼性の高い半導体メモリを提供する。
【解決手段】半導体メモリの第１領域は第１方向に積層される第１導電層と、第１導電層内に第１方向に延びる第１半導体柱とを含む。第２領域は、積層される第２導電層と、第２導電層内に第１方向に延びる第２半導体柱とを含む。第３領域は、積層される第３導電層と、第３導電層内に第１方向に延びる複数の絶縁体柱とを含む。第３領域は、第１方向と交差する第２方向において第１領域と第２領域との間に配置される。第３領域は、その内部で複数の第３導電層が第１導電層と第２導電層との間を電気的に接続する第４領域と、その内部で第３導電層が、コンタクトプラグに接続される第５領域とを含む。第４領域に設けられた第１および第２方向に交差する第３方向における第１絶縁体柱の幅は、第５領域に設けられた第２絶縁体柱の第３方向における幅よりも小さい。
【選択図】図９Ａ
【解決手段】半導体メモリの第１領域は第１方向に積層される第１導電層と、第１導電層内に第１方向に延びる第１半導体柱とを含む。第２領域は、積層される第２導電層と、第２導電層内に第１方向に延びる第２半導体柱とを含む。第３領域は、積層される第３導電層と、第３導電層内に第１方向に延びる複数の絶縁体柱とを含む。第３領域は、第１方向と交差する第２方向において第１領域と第２領域との間に配置される。第３領域は、その内部で複数の第３導電層が第１導電層と第２導電層との間を電気的に接続する第４領域と、その内部で第３導電層が、コンタクトプラグに接続される第５領域とを含む。第４領域に設けられた第１および第２方向に交差する第３方向における第１絶縁体柱の幅は、第５領域に設けられた第２絶縁体柱の第３方向における幅よりも小さい。
【選択図】図９Ａ
【特許請求の範囲】
【請求項1】
互いに間隔をあけて第１方向に積層される複数の第１導電層と、前記複数の第１導電層内において前記第１方向に延びる第１半導体柱とを含み、前記複数の第１導電層と前記第１半導体柱との交差点にメモリセルが形成される第１領域と、
互いに間隔をあけて積層される複数の第２導電層と、前記複数の第２導電層内において前記第１方向に延びる第２半導体柱とを含み、前記複数の第２導電層と前記第２半導体柱との交差点にメモリセルが形成される第２領域と、
互いに間隔をあけて積層される複数の第３導電層と、前記複数の第３導電層内において前記第１方向に延びる複数の絶縁体柱とを含み、前記第１方向と交差する第２方向において、前記第１領域と前記第２領域との間に配置され、かつ、前記複数の第３導電層のうちの一層は、前記複数の第１導電層のうちの一層、前記複数の第２導電層のうちの１層と連続する、第３領域とを備え、
前記第３領域は、その内部で前記複数の第３導電層のうちの一層が前記複数の第１導電層のうちの一層と前記複数の第２導電層のうちの一層との間を電気的に接続する第４領域と、その内部で前記複数の第３導電層のうちの一層が、コンタクトプラグに接続される第５領域とを含み、
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第４領域に少なくとも一部分が設けられた第１絶縁体柱の、前記第１方向および前記第２方向に交差する第３方向における幅は、前記複数の絶縁体柱のうち前記第５領域に設けられた第２絶縁体柱の前記第３方向における幅よりも小さい、半導体記憶装置。
互いに間隔をあけて積層される複数の第２導電層と、前記複数の第２導電層内において前記第１方向に延びる第２半導体柱とを含み、前記複数の第２導電層と前記第２半導体柱との交差点にメモリセルが形成される第２領域と、
互いに間隔をあけて積層される複数の第３導電層と、前記複数の第３導電層内において前記第１方向に延びる複数の絶縁体柱とを含み、前記第１方向と交差する第２方向において、前記第１領域と前記第２領域との間に配置され、かつ、前記複数の第３導電層のうちの一層は、前記複数の第１導電層のうちの一層、前記複数の第２導電層のうちの１層と連続する、第３領域とを備え、
前記第３領域は、その内部で前記複数の第３導電層のうちの一層が前記複数の第１導電層のうちの一層と前記複数の第２導電層のうちの一層との間を電気的に接続する第４領域と、その内部で前記複数の第３導電層のうちの一層が、コンタクトプラグに接続される第５領域とを含み、
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第４領域に少なくとも一部分が設けられた第１絶縁体柱の、前記第１方向および前記第２方向に交差する第３方向における幅は、前記複数の絶縁体柱のうち前記第５領域に設けられた第２絶縁体柱の前記第３方向における幅よりも小さい、半導体記憶装置。
【請求項2】
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第４領域内に設けられた第１絶縁体柱の前記第３方向における幅は、前記第２絶縁体柱の前記第３方向における幅よりも小さい、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第４領域と前記第５領域との境界部またはその近傍に設けられた第１絶縁体柱の前記第３方向における幅は、前記第２絶縁体柱の前記第３方向における幅よりも小さい、請求項１または請求項２に記載の半導体記憶装置。
【請求項4】
前記第１方向から見たときに、前記第１絶縁体柱は、前記第４領域と前記第５領域との境界部の延伸方向に長径を有する略楕円形である、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項5】
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第４領域と前記第５領域との境界部の近傍に設けられた第１絶縁体柱は、前記第４領域内にある前記絶縁体柱よりも前記第５領域内にある前記絶縁体柱に近い、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項6】
互いに間隔をあけて第１方向に積層される複数の第１導電層と、前記複数の第１導電層内において前記第１方向に延びる第１半導体柱とを含み、前記複数の第１導電層と前記第１半導体柱との交差点にメモリセルが形成される第１領域と、
互いに間隔をあけて積層される複数の第２導電層と、前記複数の第２導電層内において前記第１方向に延びる第２半導体柱とを含み、前記複数の第２導電層と前記第２半導体柱との交差点にメモリセルが形成される第２領域と、
互いに間隔をあけて積層される複数の第３導電層と、前記複数の第３導電層内において前記第１方向に延びる複数の絶縁体柱とを含み、前記第１方向と交差する第２方向において、前記第１領域と前記第２領域との間に配置され、かつ、前記複数の第３導電層のうちの一層は、前記複数の第１導電層のうちの一層、前記複数の第２導電層のうちの１層と連続する、第３領域とを備え、
前記第３領域は、その内部で前記複数の第３導電層のうちの一層が前記複数の第１導電層のうちの一層と前記複数の第２導電層のうちの一層との間を電気的に接続する第４領域と、その内部で前記複数の第３導電層のうちの一層が、コンタクトプラグに接続される第５領域とを含み、
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第５領域内に設けられ前記第４領域と前記第５領域との境界に最も近い絶縁体柱を第１絶縁体柱とし、前記第５領域内に設けられ前記第１絶縁体柱に隣接する絶縁体柱を第２絶縁体柱とした場合、前記第１絶縁体柱と前記第２絶縁体柱と間の第１間隔は、前記第２絶縁体柱同士の間の第２間隔よりも狭い、半導体記憶装置。
互いに間隔をあけて積層される複数の第２導電層と、前記複数の第２導電層内において前記第１方向に延びる第２半導体柱とを含み、前記複数の第２導電層と前記第２半導体柱との交差点にメモリセルが形成される第２領域と、
互いに間隔をあけて積層される複数の第３導電層と、前記複数の第３導電層内において前記第１方向に延びる複数の絶縁体柱とを含み、前記第１方向と交差する第２方向において、前記第１領域と前記第２領域との間に配置され、かつ、前記複数の第３導電層のうちの一層は、前記複数の第１導電層のうちの一層、前記複数の第２導電層のうちの１層と連続する、第３領域とを備え、
前記第３領域は、その内部で前記複数の第３導電層のうちの一層が前記複数の第１導電層のうちの一層と前記複数の第２導電層のうちの一層との間を電気的に接続する第４領域と、その内部で前記複数の第３導電層のうちの一層が、コンタクトプラグに接続される第５領域とを含み、
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第５領域内に設けられ前記第４領域と前記第５領域との境界に最も近い絶縁体柱を第１絶縁体柱とし、前記第５領域内に設けられ前記第１絶縁体柱に隣接する絶縁体柱を第２絶縁体柱とした場合、前記第１絶縁体柱と前記第２絶縁体柱と間の第１間隔は、前記第２絶縁体柱同士の間の第２間隔よりも狭い、半導体記憶装置。
【請求項7】
前記第１方向から見たときに、前記複数の絶縁体柱のうち前記第４領域内に設けられた絶縁体柱を第３絶縁体柱とした場合、前記第１間隔は、前記第１絶縁体柱と前記第３絶縁体柱との間の第３間隔よりも狭い、請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
ＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このようなメモリセルアレイでは、ワード線の電圧制御性を悪化させることなく、信頼性の高いメモリセルアレイが求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６１０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ワード線の電圧制御性を悪化させることなく、信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体記憶装置は、第１領域と、第２領域とを備える。第１領域は、互いに間隔をあけて第１方向に積層される複数の第１導電層と、複数の第１導電層内において第１方向に延びる第１半導体柱とを含み、複数の第１導電層と第１半導体柱との交差点にメモリセルが形成される。第２領域は、互いに間隔をあけて積層される複数の第２導電層と、複数の第２導電層内において第１方向に延びる第２半導体柱とを含み、複数の第２導電層と第２半導体柱との交差点にメモリセルが形成される。第３領域は、互いに間隔をあけて積層される複数の第３導電層と、複数の第３導電層内において第１方向に延びる複数の絶縁体柱とを含む。第３領域は、第１方向と交差する第２方向において、第１領域と第２領域との間に配置され、かつ、複数の第３導電層のうちの一層は、複数の第１導電層のうちの一層、複数の第２導電層のうちの１層と連続する。第３領域は、その内部で複数の第３導電層のうちの一層が複数の第１導電層のうちの一層と複数の第２導電層のうちの一層との間を電気的に接続する第４領域と、その内部で複数の第３導電層のうちの一層が、コンタクトプラグに接続される第５領域とを含む。第１方向から見たときに、複数の絶縁体柱のうち第４領域に少なくとも一部分が設けられた第１絶縁体柱の、第１方向および第２方向に交差する第３方向における幅は、複数の絶縁体柱のうち第５領域に設けられた第２絶縁体柱の第３方向における幅よりも小さい。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置を例示する斜視図。
【図2】積層体を示す平面図。
【図3】３次元構造のメモリセルの一例を示す断面図。
【図4】３次元構造のメモリセルの一例を示す断面図。
【図5】第１実施形態に係る半導体装置の一例を示す平面図。
【図6】接続領域およびメモリセル領域のレイアウトを示す概略平面図。
【図7A】ブロックＢＬＫの接続領域の概略を示す斜視図。
【図7B】ブロックＢＬＫの接続領域の概略を示す斜視図。
【図8A】接続領域のいくつかの導電層をより詳細に示す平面図。
【図8B】接続領域のいくつかの導電層をより詳細に示す平面図。
【図9B】２列の絶縁体柱を有するブリッジ領域の一例を示す平面図。
【図11】第２実施形態による接続領域を示す平面図。
【図12】第３実施形態による接続領域を示す平面図。
【図13】第４実施形態による接続領域を示す平面図。
【図14】第５実施形態による接続領域を示す平面図。
【図15】第６実施形態による接続領域を示す平面図。
【図16】第７実施形態による接続領域を示す平面図。
【図17】第２実施形態と第７実施形態とを組み合わせた例を示す図。
【図18】第３実施形態と第７実施形態とを組み合わせた例を示す図。
【図19】第４実施形態と第７実施形態とを組み合わせた例を示す図。
【図20】第５実施形態と第７実施形態とを組み合わせた例を示す図。
【図21】上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。
【図22】メモリセルアレイの回路構成の一例を示す回路図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
図１は、第１実施形態に係る半導体記憶装置１００を例示する斜視図である。図２は、積層体２を示す平面図である。本明細書では、積層体２の積層方向をＺ軸方向とする。Ｚ軸方向と直交する１つの方向をＹ軸方向とする。Ｚ及びＹ軸方向のそれぞれと直交する方向をＸ軸方向とする。図３および図４のそれぞれは、３次元構造のメモリセルの一例を示す断面図である。図５は、第１実施形態に係る半導体記憶装置１００の一例を示す平面図である。図１～図５に示すように、第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルアレイを有した不揮発性メモリである。
【0009】
半導体記憶装置１００は、基体部１と、積層体２と、板状部３と、複数の柱状部ＣＬと、複数の絶縁体柱ＣＬＨＲと、を含む。
【0010】
基体部１は、半導体ウェハ（基板）１０、絶縁膜１１、導電膜１２及び半導体部１３を含む。絶縁膜１１は、半導体ウェハ１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体部１３は、導電膜１２上に設けられている。半導体ウェハ１０は、例えば、シリコンウェハである。半導体ウェハ１０の導電型は、例えば、ｐ型である。半導体ウェハ１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化膜を含む絶縁領域であり、半導体ウェハ１０の表面領域にアクティブエリアＡＡを規定する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの制御回路としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成する。絶縁膜１１は、例えば、シリコン酸化膜を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続されている。導電膜１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、ｎ型シリコンを含む。半導体部１３の一部は、アンドープのシリコンを含んでいてもよい。
【0011】
積層体２は、半導体部１３に対してＺ軸方向の上方に位置する。積層体２は、複数の第１導電層としての複数の導電層２１と複数の第１絶縁層としての複数の絶縁層２２とをＺ軸方向に交互に積層して構成されている。複数の導電層２１は、絶縁層２２を挟んで互いに間隔をあけて積層されている。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、導電層２１同士を絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、ギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化膜を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、ハフニウム酸化膜等の酸化物でもよい。
【0012】
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
【0013】
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
【0014】
半導体記憶装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
【0015】
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥが設けられている。スリットＳＴは、図２に示すように、平面レイアウトにおいて、Ｘ軸方向に延伸している。また、スリットＳＴは、Ｚ方向（積層方向）の断面において、積層体２の上端から基体部１にかけて積層体２を貫通し、積層体２内に設けられている。図２の板状部３は、スリットＳＴ内に設けられている。板状部３には、例えば、シリコン酸化膜等の絶縁膜を用いている。あるいは、板状部３は、半導体部１３と電気的に接続された導電物（例えば、タングステン、銅）等の導電性金属で構成されており、かつ、絶縁膜によって積層体２から電気的に絶縁されていてもよい。スリットＳＨＥは、平面レイアウトにおいて、スリットＳＴと略平行にＸ軸方向に延伸している。また、スリットＳＨＥは、Ｚ方向の断面において、積層体２の上端から積層体２の途中まで設けられている。スリットＳＨＥ内には、例えば、絶縁物４が設けられている。絶縁物４には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【0016】
積層体２は、図２に示すように、階段部分２ｓと、メモリセルアレイＭＣＡとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイＭＣＡは、階段部分２ｓによって挟まれ、あるいは、囲まれている。スリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイＭＣＡを経て、積層体２の他端の階段部分２ｓまで設けられている。スリットＳＨＥは、少なくともメモリセルアレイＭＣＡに設けられている。
【0017】
２つのスリットＳＴ（板状部３）によって挟まれた積層体２の部分は、ブロックＢＬＫと呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。スリットＳＨＥ（絶縁物４）は、ブロック内に設けられている。スリットＳＴとスリットＳＨＥとの間の積層体２は、フィンガーと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガー毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガーを選択状態とすることができる。
【0018】
メモリセルアレイＭＣＡは、図５に示すように、セル領域Ｃｅｌｌと、それ以外の領域とを含む。セル領域Ｃｅｌｌには、複数の柱状部ＣＬがメモリホールＭＨ内に設けられている。セル領域Ｃｅｌｌ以外の領域において、タップ領域Ｔａｐ、階段領域ＳＳＡおよびブリッジ領域ＢＲＡが設けられている。タップ領域Ｔａｐは、階段領域ＳＳＡおよびブリッジ領域ＢＲＡに対してスリットＳＴを挟んでＹ方向に隣接するブロックＢＬＫに設けられている。タップ領域Ｔａｐは、図６に示すように、Ｘ方向においてセル領域同士の間に設けられていてもよい。階段領域ＳＳＡおよびブリッジ領域ＢＲＡも、Ｘ方向においてセル領域同士の間に設けられていてもよい。階段領域ＳＳＡは、複数のコンタクトプラグＣＣが設けられる領域である。ブリッジ領域ＢＲＡは、図６に示すように、階段領域ＳＳＡを挟んでＸ方方向に隣接するブロックＢＬＫのワード線ＷＬの各配線層を電気的に接続するために設けられている。タップ領域Ｔａｐは、コンタクトプラグＣ４が設けられる領域である。コンタクトプラグＣＣ、Ｃ４のそれぞれは、例えば、Ｚ軸方向に延びる。コンタクトプラグＣＣは、それぞれ、例えば、導電層２１と電気的に接続される。コンタクトプラグＣ４は、トランジスタＴｒへの電源供給等のために、例えば、配線１１ａと電気的に接続される。コンタクトプラグＣＣ、Ｃ４には、例えば、銅、タングステン等の低抵抗金属が用いられる。
【0019】
コンタクトプラグＣＣ、Ｃ４の周囲には、それぞれ絶縁膜（図示せず）が設けられている。これにより、コンタクトプラグＣＣ、Ｃ４と積層体２とは、電気的に絶縁されている。これにより、コンタクトプラグＣＣ、Ｃ４は、積層体２から絶縁されたまま、積層体２の上方にある配線等を積層体２の下方にある配線等に電気的に接続することができる。絶縁膜には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0020】
複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、積層体２の積層方向（Ｚ軸方向）に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて延伸している。複数の柱状部ＣＬは、図３および図４に示すように、それぞれ、半導体柱としての半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、積層体２内においてその積層方向（Ｚ方向）に延びている。半導体部１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、図５のセル領域（Cell）に設けられている。
【0021】
図３および図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
【0022】
半導体ボディ２１０の形状は、例えば、筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
【0023】
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。
【0024】
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１には、例えば、シリコン酸化物が用いられる。カバー絶縁膜２２１は、製造プロセスにおいて、絶縁層２２間に設けられた犠牲膜を導電層２１にリプレースするときに、電荷捕獲膜２２２がエッチングされないように保護するために設けられている。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図３および図４に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、設けられていなくてもよい。
【0025】
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。
【0026】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３には、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物が用いられる。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
【0027】
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0028】
図５に示す複数の絶縁体柱ＣＬＨＲのそれぞれは、積層体２内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。絶縁体柱ＣＬＨＲには、例えば、シリコン酸化膜等の絶縁物を用いている。また、絶縁体柱ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。絶縁体柱ＣＬＨＲのそれぞれは、例えば、タップ領域Ｔａｐ、階段領域ＳＳＡ、ブリッジ領域ＢＲＡに設けられている。絶縁体柱ＣＬＨＲは、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。絶縁体柱ＣＬＨＲのホールＨＲは、柱状部ＣＬよりも大きな径（Ｘ方向またはＹ方向における幅）を有する。
【0029】
半導体記憶装置１００は、図１に示すように、半導体部１４をさらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、絶縁層２２のうち、半導体部１３に最も近い絶縁層２２と、絶縁膜２ｇとの間に設けられている。半導体部１４の導電形は、例えば、ｎ型である。半導体部１４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
【0030】
図６は、接続領域１０１およびメモリセル領域１００ａのレイアウトを示す概略平面図である。メモリセル領域１００ａは、互いに隣接する第１メモリセル領域１００ａ＿１および第２メモリセル領域１００ａ＿２を含む。第１メモリセル領域１００ａ＿１および第２メモリセル領域１００ａ＿２は、それぞれ複数のブロックＢＬＫを含んでいる。Ｙ方向において、複数のブロックＢＬＫは、Ｘ方向に延伸するスリットＳＴによって、それぞれ分断されている。
【0031】
第１メモリセル領域１００ａ＿１および第２メモリセル領域１００ａ＿２は、ともに上記複数の柱状部ＣＬ（メモリホールＭＨ）を備えており、３次元配置された複数のメモリセルを有する。メモリセルは、複数のワード線ＷＬと柱状部ＣＬとの交差点に形成される。
【0032】
便宜上、第１メモリセル領域１００ａ＿１に属するブロックＢＬＫを、ブロックＢＬＫ＿１と表記する。また、第２メモリセル領域１００ａ＿２に属するブロックＢＬＫを、ブロックＢＬＫ＿２と表記する。
【0033】
接続領域１０１は、Ｚ方向に交差するＸ方向において第１メモリセル領域１００ａ＿１と第２メモリセル領域１００ａ＿２との間に設けられており、ブロックＢＬＫごとに、タップ領域Ｔａｐ、階段領域ＳＳＡおよびブリッジ領域ＢＲＡを備えている。階段領域ＳＳＡおよびブリッジ領域ＢＲＡは、以下、階段領域ＳＳＡ等ともいう。
【0034】
上述の通り、タップ領域Ｔａｐと階段領域ＳＳＡ等とは、スリットＳＴを介してＹ方向に隣接している。図６に示すように、タップ領域Ｔａｐと階段領域ＳＳＡ等とは、Ｙ方向に交互に設けられている。また、図示しないが、タップ領域Ｔａｐと階段領域ＳＳＡ等とは、Ｘ方向にも交互に設けられている。即ち、タップ領域Ｔａｐと階段領域ＳＳＡ等とは、Ｙ方向に、スリットＳＴを挟んで交互に設けられ、Ｘ方向にはメモリ領域Ｃｅｌｌ（ブロックＢＬＫ）を挟んで交互に設けられている。
【0035】
階段領域ＳＳＡでは、選択ゲート線（ソース側選択ゲート）ＳＧＳおよび複数のワード線ＷＬのそれぞれの端部が下層から順番にＸ方向に段差が設けられ、階段状に形成されている。言い換えると、階段領域ＳＳＡにおいて選択ゲート線ＳＧＳおよび複数のワード線ＷＬのそれぞれは、端部において下層の配線層（導電層）と重ならないテラス部分（階段、階段部、引き出し部とも言う）を有している。各テラス部分上には図５のコンタクトプラグコンタクトプラグＣＣが形成されている。選択ゲート線ＳＧＳおよび複数のワード線ＷＬは、コンタクトプラグＣＣを介して、それぞれ別々に電圧が印加され得る。このように、階段領域ＳＳＡは、選択ゲート線ＳＧＳおよび複数のワード線ＷＬに接続される複数の導電層のそれぞれに複数のコンタクトを接続するためのテラス領域として設けられている。
【0036】
尚、コンタクトプラグＣＣは、図５のタップ領域のコンタクトプラグＣ４に上層配線（図示せず）を介して電気的に接続され、コンタクトプラグＣ４を介してメモリセルアレイの下に設けられたロウデコーダに電気的に接続される。これにより、ロウデコーダは、コンタクトプラグＣＣを介して各導電層２１（ワード線ＷＬ）の電圧を制御することができる。コンタクトプラグＣＣおよびＣ４の径は、絶縁体柱ＣＬＨＲの径よりも大きい。
【0037】
ブリッジ領域ＢＲＡには、選択ゲート線ＳＧＳおよび複数のワード線ＷＬのそれぞれに対応する複数の第３導電層がＺ方向に互いに間隔をあけて積層されている。第３導電層は、第１メモリセル領域１００ａ＿１の導電層２１（選択ゲート線ＳＧＳおよび複数のワード線ＷＬ）と第２メモリセル領域１００ａ＿２の導電層２１（選択ゲート線ＳＧＳおよび複数のワード線ＷＬ）との間をそれぞれ電気的に接続する。従って、第１および第２メモリセル領域１００ａ＿１、１００ａ＿２は、１つのメモリセルアレイＭＣＡとして機能することができる。
【0038】
このように、接続領域１０１がメモリセルアレイＭＣＡの中間部に配置されていることによって、コンタクトプラグＣＣがワード線ＷＬの配線の中間に位置し、コンタクトプラグＣＣａからワード線ＷＬの端部までの距離を短くすることができる。これにより、半導体記憶装置１００は、コンタクトプラグＣＣを介してワード線ＷＬの端部まで素早く給電することができ、ワード線ＷＬの電圧制御を容易にする。また、１つの接続領域１０１の両側にメモリセル領域１００ａ＿１、１００ａ＿２を配置することができるので、動作速度を維持しつつ、メモリセルアレイＭＣＡの規模（記憶容量）を増大させることができる。
【0039】
ブリッジ領域ＢＲＡは、第１および第２メモリセル領域１００ａ＿１、１００ａ＿２と同じ積層体の構造を有する。従って、ブリッジ領域ＢＲＡの積層体は、複数の導電層２１と複数の絶縁層２２とをＺ軸方向に交互に積層して構成されている。即ち、複数の第３導電層としての複数の導電層２１は、絶縁層２２を挟んで互いに間隔をあけて積層されている。絶縁層２２は上述の通り、エアギャップであってもよい。
【0040】
図７Ａおよび図７Ｂは、或るブロックＢＬＫの接続領域１０１の概略を示す斜視図である。接続領域１０１の階段領域ＳＳＡは、複数の導電層２１（ワード線ＷＬ）のそれぞれに複数のコンタクトプラグＣＣを接続するために階段状に設けられている。ブリッジ領域ＢＲＡは、複数の導電層２１が第１および第２メモリセル領域１００ａ＿１、１００ａ＿２のそれぞれの導電層２１（ワード線ＷＬ）の間を電気的に接続している。
【0041】
ブリッジ領域ＢＲＡは、接続領域１０１において、階段領域ＳＳＡに対してＹ方向（スリットＳＴの延伸方向に対して略垂直方向）に隣接して設けられており、階段状には彫り込まれていない。従って、ブリッジ領域ＢＲＡは、第１および第２メモリセル領域１００ａ＿１、１００ａ＿２の積層体２と同数の導電層２１および同数の絶縁層２２を有する。
【0042】
図８Ａおよび図８Ｂは、接続領域１０１のいくつかの導電層２１をより詳細に示す平面図である。図８Ａは、導電層２１が積層された状態を示し、図８Ｂは、導電層２１のそれぞれの層を別々に示している。図８Ａおよび図８Ｂでは、５つの導電層２１が表示されている。勿論、導電層２１は、４層以下であってもよいし、６層以上であってもよい。尚、図８Ａおよび図８Ｂでは、１つのブロックＢＬＫ部分を示しており、図５に示す柱状部ＣＬ（メモリホールＭＨ）、絶縁体柱ＣＬＨＲ、スリットＳＨＥの図示は省略されている。
【0043】
接続領域１０１の階段領域ＳＳＡは、図８Ａに示すように、各導電層２１の表面（踏み面）がＺ方向から見えるように階段状に形成されている。各導電層２１の表面（踏み面）は、コンタクトプラグＣＣがＺ方向から接続可能な広さ（面積）を有する。図８Ａでは、階段領域ＳＳＡの階段部は、接続領域１０１のＸ方向の両側に対向するように設けられている。図８Ａおよび図８Ｂに示すように、コンタクトプラグＣＣは、階段領域ＳＳＡの導電層２１に１つずつ設けられており、導電層２１の踏み面上に接続されている。例えば、図８に示す例では、コンタクトプラグＣＣは、階段領域ＳＳＡの左右の階段部に交互に接続されている。より詳細には、最上層の導電層２１では、コンタクトプラグＣＣは、階段領域ＳＳＡの左側の階段部の踏み面に接続されている。２番目の導電層２１では、コンタクトプラグＣＣは、階段領域ＳＳＡの右側の階段部の踏み面に接続されている。３番目の導電層２１では、コンタクトプラグＣＣは、階段領域ＳＳＡの左側の階段部の踏み面に接続されている。４番目の導電層２１では、コンタクトプラグＣＣは、階段領域ＳＳＡの右側の階段部の踏み面に接続されている。５番目（最下層）の導電層２１では、コンタクトプラグＣＣは、階段領域ＳＳＡの左側の階段部の踏み面に接続されている。
尚、階段領域ＳＳＡは、接続領域１０１のＸ方向の片側のみに設けられていてもよい。この場合、コンタクトプラグＣＣは、接続領域１０１の片側に設けられた階段部の踏み面に接続される。
尚、階段領域ＳＳＡは、接続領域１０１のＸ方向の片側のみに設けられていてもよい。この場合、コンタクトプラグＣＣは、接続領域１０１の片側に設けられた階段部の踏み面に接続される。
【0044】
コンタクトプラグＣＣが各導電層２１に１つずつ設けられているので、コンタクトプラグＣＣが接続されていない側のメモリセル領域の導電層２１は、ブリッジ領域ＢＲＡを介してコンタクトプラグＣＣに電気的に接続される。例えば、右側の第２メモリセル領域１００ａ＿２の最上層の導電層２１には、コンタクトプラグＣＣが設けられていない。従って、右側の第２メモリセル領域１００ａ＿２の最上層の導電層２１は、ブリッジ領域ＢＲＡの最上層の導電層２１を介して、左側の第２メモリセル領域１００ａ＿２の最上層の導電層２１に設けられたコンタクトプラグＣＣに電気的に接続される。また、左側の第２メモリセル領域１００ａ＿２の２番目の導電層２１には、コンタクトプラグＣＣが設けられていない。従って、左側の第２メモリセル領域１００ａ＿２の２番目の導電層２１は、ブリッジ領域ＢＲＡの２番目の導電層２１を介して、右側の第２メモリセル領域１００ａ＿２の２番目の導電層２１に設けられたコンタクトプラグＣＣに電気的に接続される。このように、接続領域１０１の両側にあるメモリセル領域１００ａ＿１、１００ａ＿２の一方は、ブリッジ領域ＢＲＡを介して他方に設けられたコンタクトプラグＣＣに電気的に接続される。よって、ブリッジ領域ＢＲＡの各導電層２１の抵抗が高くなると、メモリセル領域１００ａ＿１、１００ａ＿２の電圧制御性が悪化する。従って、ブリッジ領域ＢＲＡの各導電層２１の抵抗は低い方が好ましい。即ち、ブリッジ領域ＢＲＡのＹ方向の幅Ｗは広い方が好ましい。
【0045】
一方、ブリッジ領域ＢＲＡのＹ方向の幅Ｗを広くすると、階段領域ＳＳＡが狭くなる。この場合、階段領域ＳＳＡにおいて、Ｚ方向への窪みの深さが変わらないまま、階段領域ＳＳＡが狭くなるので、階段領域ＳＳＡのアスペクト比が高くなる。よって、階段領域ＳＳＡをシリコン酸化膜（例えば、ＴＥＯＳ）で埋め込んだときに、シリコン酸化膜内にボイドが発生する可能性がある。この場合、コンタクトプラグＣＣがボイドを介して他のコンタクトプラグＣＣに短絡するおそれがある。
【0046】
そこで、本実施形態では、図９に示すように絶縁体柱ＣＬＨＲの大きさや配置を接続領域１０１において変更する。
【0047】
図９Ａは、図８Ａの破線枠Ｂの拡大平面図である。図９Ａでは、図５に示す絶縁体柱ＣＬＨＲが図示されている。絶縁体柱ＣＬＨＲは、接続領域１０１のブリッジ領域ＢＲＡおよび階段領域ＳＳＡの導電層２１の積層体内において積層方向（Ｚ方向）に延びている複数の絶縁体柱である。図９Ａでは、便宜的に、ブリッジ領域ＢＲＡに設けられている絶縁体柱ＣＬＨＲをＣＬＨＲ＿１と呼び、階段領域ＳＳＡに設けられている絶縁体柱ＣＬＨＲをＣＬＨＲ＿２と呼ぶ。
【0048】
メモリセル領域１００ａ＿１、１００ａ＿２および接続領域１０１の積層体は、まず、絶縁層２２（例えば、シリコン酸化膜）と犠牲膜（例えば、シリコン窒化膜）との積層体として形成され、犠牲膜（図示せず）を導電層２１（例えば、タングステン）にリプレースすることによって形成される。この犠牲膜を導電層２１にリプレースするリプレース工程において犠牲膜が除去されると、絶縁層２２間に導電層２１を埋め込むための空隙が形成される。絶縁体柱ＣＬＨＲは、接続領域１０１に形成されるこのような絶縁層２２間の空隙を保持するための支持部材として機能する。もし、絶縁体柱ＣＬＨＲがない場合、絶縁層２２は、支持がないため、自重で撓み、あるいは、つぶれてしまうおそれがある。従って、絶縁体柱ＣＬＨＲは、接続領域１０１に略均等に配置されている。これにより、犠牲膜から導電層２１へのリプレース工程において、絶縁体柱ＣＬＨＲは、絶縁層２２を支持し、絶縁層２２間の間隙を維持することができる。
【0049】
ここで、本実施形態では、導電層２１の積層方向（Ｚ方向）から見たときに、絶縁体柱ＣＬＨＲのうち、ブリッジ領域ＢＲＡに設けられた絶縁体柱ＣＬＨＲ＿１の径Ｒ１は、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値を低下させることができる。ブリッジ領域ＢＲＡの導電層２１の抵抗値を低下させることによって、コンタクトプラグＣＣを介して第１および第２メモリセル領域１００ａ＿１、１００ａ＿２の導電層２１（ワード線ＷＬ）の電圧制御が容易になる。その結果、選択メモリセルの読出し動作、書込み動作、消去動作を高速化することができる。尚、絶縁体柱ＣＬＨＲ＿１の径Ｒ１は、径Ｒ２よりも小さければよく、互いに相違していてもよい。
【0050】
尚、図９Ａでは、ブリッジ領域ＢＲＡが延伸するＸ方向に配列された１列の絶縁体柱ＣＬＨＲ＿１のみがブリッジ領域ＢＲＡに重複している。しかし、ブリッジ領域ＢＲＡに重複する絶縁体柱ＣＬＨＲ＿１は、複数列であってもよい。例えば、図９Ｂは、Ｘ方向に延伸する２列の絶縁体柱ＣＬＨＲ＿１を有するブリッジ領域ＢＲＡの一例を示す平面図である。この場合、ブリッジ領域ＢＲＡの積層体２が複数列の絶縁体柱ＣＬＨＲ＿１によって支持されるので、積層体２の導電層２１がより確実に指示される。また、複数列の絶縁体柱ＣＬＨＲ＿１の径Ｒ１を階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さくすることによって、ブリッジ領域ＢＲＡの抵抗値を小さくすることができる。
【0051】
図１０は、図９Ａまたは図９Ｂの１０－１０線（Ｙ方向）に沿った断面図である。図１０には、コンタクトプラグＣＣおよび絶縁体柱ＣＬＨＲ＿２が設けられている階段領域ＳＳＡと、絶縁体柱ＣＬＨＲ＿１が設けられているブリッジ領域ＢＲＡとが表示されている。コンタクトプラグＣＣは、階段領域ＳＳＡのうちテラス領域ＴＲＡに設けられている。テラス領域ＴＲＡにおいて、コンタクトプラグＣＣは下方の導電層２１に接続される。階段領域ＳＳＡおよびブリッジ領域ＢＲＡでは、絶縁体柱ＣＬＨＲ＿１、ＣＬＨＲ＿２が、導電層２１の積層体２をＺ方向に貫通している。階段領域ＳＳＡでは、導電層２１が階段状に形成されており、比較的径の大きな絶縁体柱ＣＬＨＲ＿２が階段状の導電層２１を貫通している。ブリッジ領域ＢＲＡでは、導電層２１は、積層体２の最上層まで設けられており、比較的径の小さな絶縁体柱ＣＬＨＲ＿１が積層体２の全導電層２１を貫通している。
【0052】
このように、ブリッジ領域ＢＲＡの絶縁体柱ＣＬＨＲ＿１の径Ｒ１を小さくすることによって、ブリッジ領域ＢＲＡの幅ＷＢＲＡを広げずに、ブリッジ領域ＢＲＡの導電層２１の抵抗値を低下させることができる。尚、絶縁体柱ＣＬＨＲ＿１の径Ｒ１は、絶縁体柱ＣＬＨＲ＿１が積層体２の導電層２１を支持することができる程度の大きさを有することが好ましい。径Ｒ１の適切な値は、導電層２１の積層数や厚みによって変わる。
【0053】
もし、ブリッジ領域ＢＲＡの幅ＷＢＲＡを広げると、階段領域ＳＳＡの領域が狭くなるため、階段領域ＳＳＡに埋め込まれているシリコン酸化膜１５０にボイドが発生しやすくなる。例えば、メモリセルアレイＭＣＡの中間部分に設けられた階段領域ＳＳＡを広げると、その両側のメモリセルアレイＭＣＡを接続するブリッジ領域ＢＲＡの抵抗が増大し、ワード線抵抗が上昇する。ワード線抵抗の上昇は、ワード線ＷＬの電圧制御性を悪化させるおそれがある。一方、ブリッジ領域ＢＲＡを広げるために階段領域ＳＳＡを狭めると、階段領域ＳＳＡを埋め込むシリコン酸化膜にボイドが発生するおそれがある。これは、半導体記憶装置の信頼性を低下させる原因となる。
【0054】
これに対し、本実施形態によれば、ブリッジ領域ＢＲＡの幅ＷＢＲＡを広げずに、ブリッジ領域ＢＲＡの導電層２１の抵抗値を実質的に低下させることができる。従って、シリコン酸化膜１５０にボイドが発生することを抑制しつつ、導電層２１（ワード線ＷＬ）の電圧制御を容易にすることができる。
【0055】
（第２実施形態）
図１１は、第２実施形態による接続領域１０１を示す平面図である。第２実施形態では、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに少なくとも一部分が重複する絶縁体柱ＣＬＨＲ＿１の径Ｒ１が、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。図１１では、Ｘ方向に並ぶ１列目の絶縁体柱ＣＬＨＲ＿１ａの全体がブリッジ領域ＢＲＡに重複し、それに隣接する２列目の絶縁体柱ＣＬＨＲ＿１ｂの一部がブリッジ領域ＢＲＡに重複している。即ち、Ｚ方向から見たときに、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に設けられている。従って、ブリッジ領域ＢＲＡに含まれる絶縁体柱ＣＬＨＲ＿１ａの径Ｒ１およびブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部に設けられた絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さく形成されている。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値をさらに低下させることができる。尚、絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂの径は、径Ｒ２よりも小さければよく、互いに相違していてもよい。第２実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
図１１は、第２実施形態による接続領域１０１を示す平面図である。第２実施形態では、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに少なくとも一部分が重複する絶縁体柱ＣＬＨＲ＿１の径Ｒ１が、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。図１１では、Ｘ方向に並ぶ１列目の絶縁体柱ＣＬＨＲ＿１ａの全体がブリッジ領域ＢＲＡに重複し、それに隣接する２列目の絶縁体柱ＣＬＨＲ＿１ｂの一部がブリッジ領域ＢＲＡに重複している。即ち、Ｚ方向から見たときに、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に設けられている。従って、ブリッジ領域ＢＲＡに含まれる絶縁体柱ＣＬＨＲ＿１ａの径Ｒ１およびブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部に設けられた絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さく形成されている。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値をさらに低下させることができる。尚、絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂの径は、径Ｒ２よりも小さければよく、互いに相違していてもよい。第２実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
【0056】
第２実施形態では、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、その一部がブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複している。しかし、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の近傍にあれば、重複していなくてもよい。例えば、仮に絶縁体柱ＣＬＨＲ＿１ｂが絶縁体柱ＣＬＨＲ＿２と同じ径Ｒ２を有するものとした場合に、絶縁体柱ＣＬＨＲ＿１ｂはブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複する場合がある。一方、このような場合に、絶縁体柱ＣＬＨＲ＿１ｂの径を小さくした結果、絶縁体柱ＣＬＨＲ＿１ｂはブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複しない場合もある。この場合、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の近傍にあるが、重複していない。
【0057】
（第３実施形態）
図１２は、第３実施形態による接続領域１０１を示す平面図である。第３実施形態では、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに一部分が重複する絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１が、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。一方、図１２では、全体がブリッジ領域ＢＲＡに重複している絶縁体柱ＣＬＨＲ＿１ａの径は、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２とほぼ等しい径Ｒ２となっている。このように、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複する絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１のみ小さくしてもよい。この場合であっても、導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値を或る程度低下させることができる。第２実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
図１２は、第３実施形態による接続領域１０１を示す平面図である。第３実施形態では、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに一部分が重複する絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１が、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。一方、図１２では、全体がブリッジ領域ＢＲＡに重複している絶縁体柱ＣＬＨＲ＿１ａの径は、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２とほぼ等しい径Ｒ２となっている。このように、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複する絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１のみ小さくしてもよい。この場合であっても、導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値を或る程度低下させることができる。第２実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
【0058】
第３実施形態も、第２実施形態と同様に、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の近傍にあり、重複していなくてもよい。
【0059】
（第４実施形態）
図１３は、第４実施形態による接続領域１０１を示す平面図である。第４実施形態では、Ｚ方向から見て、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに重複する絶縁体柱ＣＬＨＲ＿１は、ブリッジ領域ＢＲＡの延伸方向（即ち、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部の延伸方向：Ｘ方向）に長径を有する略楕円形となっている。この長径は、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２の径Ｒ２と同じかそれ以上であってもよい。一方、絶縁体柱ＣＬＨＲ＿１の短径Ｒ１は、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の実質的な幅を広げることができ、電気的抵抗値をさらに低下させることができる。第４実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第４実施形態は、第１実施形態の効果も得ることができる。
図１３は、第４実施形態による接続領域１０１を示す平面図である。第４実施形態では、Ｚ方向から見て、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに重複する絶縁体柱ＣＬＨＲ＿１は、ブリッジ領域ＢＲＡの延伸方向（即ち、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部の延伸方向：Ｘ方向）に長径を有する略楕円形となっている。この長径は、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２の径Ｒ２と同じかそれ以上であってもよい。一方、絶縁体柱ＣＬＨＲ＿１の短径Ｒ１は、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の実質的な幅を広げることができ、電気的抵抗値をさらに低下させることができる。第４実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第４実施形態は、第１実施形態の効果も得ることができる。
【0060】
尚、図１３では、ブリッジ領域ＢＲＡが延伸するＸ方向に配列された１列の絶縁体柱ＣＬＨＲ＿１のみがブリッジ領域ＢＲＡに重複している。しかし、図９Ｂを参照して説明したように、ブリッジ領域ＢＲＡに重複する絶縁体柱ＣＬＨＲ＿１は、複数列であってもよい。この場合、ブリッジ領域ＢＲＡの積層体２が複数列の絶縁体柱ＣＬＨＲ＿１によって支持されるので、積層体２の導電層２１がより確実に指示される。また、複数列の絶縁体柱ＣＬＨＲ＿１の短径Ｒ１を階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さくすることによって、ブリッジ領域ＢＲＡの抵抗値を小さくすることができる。
【0061】
（第５実施形態）
図１４は、第５実施形態による接続領域１０１を示す平面図である。第５実施形態では、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに少なくとも一部分が重複する絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡの延伸方向（即ち、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部の延伸方向：Ｘ方向）に長径を有する略楕円形となっている。即ち、第５実施形態は、第２実施形態と第４実施形態との組み合わせである。
図１４は、第５実施形態による接続領域１０１を示す平面図である。第５実施形態では、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに少なくとも一部分が重複する絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡの延伸方向（即ち、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部の延伸方向：Ｘ方向）に長径を有する略楕円形となっている。即ち、第５実施形態は、第２実施形態と第４実施形態との組み合わせである。
【0062】
図１４では、Ｘ方向に並ぶ１列の絶縁体柱ＣＬＨＲ＿１ａの全体がブリッジ領域ＢＲＡに重複しており、それに隣接する２列目の絶縁体柱ＣＬＨＲ＿１ｂの一部がブリッジ領域ＢＲＡに重複している。即ち、Ｚ方向から見たときに、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に設けられている。従って、ブリッジ領域ＢＲＡに含まれる絶縁体柱ＣＬＨＲ＿１ａの短径Ｒ１およびブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部に設けられた絶縁体柱ＣＬＨＲ＿１ｂの短径Ｒ１は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さく形成されている。
【0063】
絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂのＸ方向の長径は、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２の径Ｒ２と同じかそれ以上であってもよい。一方、絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂのＹ方向の短径Ｒ１は、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の実質的な幅を広げることができ、電気的抵抗値をさらに低下させることができる。第５実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第５実施形態は、第１実施形態の効果も得ることができる。
【0064】
第５実施形態では、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、その一部がブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複している。しかし、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の近傍にあり、重複していなくてもよい。例えば、仮に絶縁体柱ＣＬＨＲ＿１ｂの短径が絶縁体柱ＣＬＨＲ＿２と同じ径Ｒ２を有するものとした場合に、絶縁体柱ＣＬＨＲ＿１ｂはブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複する場合がある。一方、このような場合に、絶縁体柱ＣＬＨＲ＿１ｂの短径を小さくした結果、絶縁体柱ＣＬＨＲ＿１ｂはブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に重複しない場合もある。この場合、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の近傍にあるが、重複しない。
【0065】
（第６実施形態）
図１５は、第６実施形態による接続領域１０１を示す平面図である。第６実施形態では、Ｚ方向から見て、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部近傍に設けられているが、階段領域ＳＳＡ側へ位置がずれている。即ち、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部近傍に設けられた絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡ内にある絶縁体柱ＣＬＨＲ＿１ａよりも、階段領域ＳＳＡ内にある絶縁体柱ＣＬＨＲ＿２の近くに配置されている。換言すると、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、－Ｙ方向へピッチがずれている。絶縁体柱ＣＬＨＲ＿１ｂと絶縁体柱ＣＬＨＲ＿２との間隔(ピッチＰ１)は、絶縁体柱ＣＬＨＲ＿１ｂと絶縁体柱ＣＬＨＲ＿１ａとの間隔(ピッチＰ３)よりも狭い。これにより、２列目の絶縁体柱ＣＬＨＲ＿１ｂがブリッジ領域ＢＲＡと重複しなくなる。あるいは、２列目の絶縁体柱ＣＬＨＲ＿１とブリッジ領域ＢＲＡとの重複が小さくなる。また、絶縁体柱ＣＬＨＲ＿１ｂとそれに隣接する絶縁体柱ＣＬＨＲ＿２との間隔（ピッチＰ１）は、絶縁体柱ＣＬＨＲ＿２同士の間隔（ピッチＰ２）よりも狭い。このように、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部近傍に設けられた絶縁体柱ＣＬＨＲ＿１ｂのピッチをずらすことによって、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値をさらに低下させることができる。第６実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第６実施形態は、第１実施形態の効果も得ることができる。
図１５は、第６実施形態による接続領域１０１を示す平面図である。第６実施形態では、Ｚ方向から見て、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部近傍に設けられているが、階段領域ＳＳＡ側へ位置がずれている。即ち、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部近傍に設けられた絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡ内にある絶縁体柱ＣＬＨＲ＿１ａよりも、階段領域ＳＳＡ内にある絶縁体柱ＣＬＨＲ＿２の近くに配置されている。換言すると、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、－Ｙ方向へピッチがずれている。絶縁体柱ＣＬＨＲ＿１ｂと絶縁体柱ＣＬＨＲ＿２との間隔(ピッチＰ１)は、絶縁体柱ＣＬＨＲ＿１ｂと絶縁体柱ＣＬＨＲ＿１ａとの間隔(ピッチＰ３)よりも狭い。これにより、２列目の絶縁体柱ＣＬＨＲ＿１ｂがブリッジ領域ＢＲＡと重複しなくなる。あるいは、２列目の絶縁体柱ＣＬＨＲ＿１とブリッジ領域ＢＲＡとの重複が小さくなる。また、絶縁体柱ＣＬＨＲ＿１ｂとそれに隣接する絶縁体柱ＣＬＨＲ＿２との間隔（ピッチＰ１）は、絶縁体柱ＣＬＨＲ＿２同士の間隔（ピッチＰ２）よりも狭い。このように、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部近傍に設けられた絶縁体柱ＣＬＨＲ＿１ｂのピッチをずらすことによって、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値をさらに低下させることができる。第６実施形態のその他の構成は第１実施形態の対応する構成と同様でよい。従って、第６実施形態は、第１実施形態の効果も得ることができる。
【0066】
（第７実施形態）
図１６は、第７実施形態による接続領域１０１を示す平面図である。第７実施形態では、Ｚ方向から見て、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の最も近くに設けられているが、階段領域ＳＳＡ側へ位置がずれており階段領域ＳＳ内に設けられている。ブリッジ領域ＢＲＡに重複する１列目の絶縁体柱ＣＬＨＲ＿１ａは、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２とほぼ同じ径Ｒ２を有する。第７実施形態のその他の構成は第６実施形態の対応する構成と同様でよい。従って、Ｚ方向から見たときに、階段領域ＳＳＡ内に設けられブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に最も近い絶縁体柱ＣＬＨＲ＿１ｂとそれに隣接する絶縁体柱ＣＬＨＲ＿２とのピッチＰ１は、階段領域ＳＳＡ内に設けられ絶縁体柱ＣＬＨＲ＿１ｂに隣接する絶縁体柱ＣＬＨＲ＿２同士の間のピッチＰ２よりも狭い。また、ピッチＰ１は、ブリッジ領域ＢＲＡ内に設けられた絶縁体柱ＣＬＨＲ＿１ａと絶縁体柱ＣＬＨＲ＿１ｂとの間のピッチＰ３よりも狭い。
図１６は、第７実施形態による接続領域１０１を示す平面図である。第７実施形態では、Ｚ方向から見て、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部の最も近くに設けられているが、階段領域ＳＳＡ側へ位置がずれており階段領域ＳＳ内に設けられている。ブリッジ領域ＢＲＡに重複する１列目の絶縁体柱ＣＬＨＲ＿１ａは、階段領域ＳＳＡの絶縁体柱ＣＬＨＲ＿２とほぼ同じ径Ｒ２を有する。第７実施形態のその他の構成は第６実施形態の対応する構成と同様でよい。従って、Ｚ方向から見たときに、階段領域ＳＳＡ内に設けられブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部に最も近い絶縁体柱ＣＬＨＲ＿１ｂとそれに隣接する絶縁体柱ＣＬＨＲ＿２とのピッチＰ１は、階段領域ＳＳＡ内に設けられ絶縁体柱ＣＬＨＲ＿１ｂに隣接する絶縁体柱ＣＬＨＲ＿２同士の間のピッチＰ２よりも狭い。また、ピッチＰ１は、ブリッジ領域ＢＲＡ内に設けられた絶縁体柱ＣＬＨＲ＿１ａと絶縁体柱ＣＬＨＲ＿１ｂとの間のピッチＰ３よりも狭い。
【0067】
この場合であっても、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの境界部近傍に設けられた絶縁体柱ＣＬＨＲ＿１ｂのピッチをずらすことによって、２列目の絶縁体柱ＣＬＨＲ＿１ｂがブリッジ領域ＢＲＡと重複しなくなる。あるいは、２列目の絶縁体柱ＣＬＨＲ＿１とブリッジ領域ＢＲＡとの重複が小さくなる。よって、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値を或る程度低下させることができる。
【0068】
（変形例）
第７実施形態は、第１実施形態だけでなく、第２～第５実施形態と組み合わせてもよい。例えば、図１７は、第２実施形態と第７実施形態とを組み合わせた例を示す図である。図１７では、Ｚ方向から見て、１列目および２列目の絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂの径Ｒ１は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。尚且つ、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部近傍に設けられているが、階段領域ＳＳＡ側へ位置がずれている。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、電気的抵抗値をさらに低下させることができる。
第７実施形態は、第１実施形態だけでなく、第２～第５実施形態と組み合わせてもよい。例えば、図１７は、第２実施形態と第７実施形態とを組み合わせた例を示す図である。図１７では、Ｚ方向から見て、１列目および２列目の絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂの径Ｒ１は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。尚且つ、２列目の絶縁体柱ＣＬＨＲ＿１ｂは、ブリッジ領域ＢＲＡと階段領域ＳＳＡとの間の境界部近傍に設けられているが、階段領域ＳＳＡ側へ位置がずれている。これにより、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、電気的抵抗値をさらに低下させることができる。
【0069】
例えば、図１８は、第３実施形態と第７実施形態とを組み合わせた例を示す図である。図１８では、Ｚ方向から見て、１列目の絶縁体柱ＣＬＨＲ＿１ａの径は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２とほぼ等しい。しかし、２列目の絶縁体柱ＣＬＨＲ＿１ｂの径Ｒ１は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さく、かつ、２列目の絶縁体柱ＣＬＨＲ＿１ｂは階段領域ＳＳＡ側へ位置がずれている。これにより、２列目の絶縁体柱ＣＬＨＲ＿１ｂがブリッジ領域ＢＲＡと重複しなくなる。あるいは、２列目の絶縁体柱ＣＬＨＲ＿１とブリッジ領域ＢＲＡとの重複が小さくなる。よって、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値を或る程度低下させることができる。
【0070】
例えば、図１９は、第４実施形態と第７実施形態とを組み合わせた例を示す図である。図１９では、Ｚ方向から見て、絶縁体柱ＣＬＨＲのうちブリッジ領域ＢＲＡに重複する絶縁体柱ＣＬＨＲ＿１ａは、ブリッジ領域ＢＲＡの延伸方向（Ｘ方向）に長径を有する略楕円形となっている。一方、絶縁体柱ＣＬＨＲ＿１ａの短径Ｒ１は、階段領域ＳＳＡに設けられた絶縁体柱ＣＬＨＲ＿２の径Ｒ２よりも小さい。２列目の絶縁体柱ＣＬＨＲ＿１ｂの径は、絶縁体柱ＣＬＨＲ＿２の径Ｒ２とほぼ等しいが、２列目の絶縁体柱ＣＬＨＲ＿１ｂは階段領域ＳＳＡ側へ位置がずれている。これにより、２列目の絶縁体柱ＣＬＨＲ＿１ｂがブリッジ領域ＢＲＡと重複しなくなる。あるいは、２列目の絶縁体柱ＣＬＨＲ＿１とブリッジ領域ＢＲＡとの重複が小さくなる。
【0071】
このような構成により、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値をさらに低下させることができる。
【0072】
例えば、図２０は、第５実施形態と第７実施形態とを組み合わせた例を示す図である。図２０では、Ｚ方向から見て、絶縁体柱ＣＬＨＲ＿１ａ、ＣＬＨＲ＿１ｂの両方が、ブリッジ領域ＢＲＡの延伸方向（Ｘ方向）に長径を有する略楕円形となっている。また、２列目の絶縁体柱ＣＬＨＲ＿１ｂは階段領域ＳＳＡ側へ位置がずれている。これにより、２列目の絶縁体柱ＣＬＨＲ＿１ｂがブリッジ領域ＢＲＡと重複しなくなる。あるいは、２列目の絶縁体柱ＣＬＨＲ＿１とブリッジ領域ＢＲＡとの重複が小さくなる。
【0073】
このような構成により、ブリッジ領域ＢＲＡにおける導電層２１の幅ＷＢＲＡを広げることなく、ブリッジ領域ＢＲＡの導電層２１の電気的抵抗値をさらに低下させることができる。
【0074】
図２１は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００とメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【0075】
図２１に示すように、半導体記憶装置１００は、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。
【0076】
メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。
【0077】
コマンドレジスタ１０１１は、半導体記憶装置１００がメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0078】
アドレスレジスタ１０１２は、半導体記憶装置１００がメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄｄ、ページアドレスＰＡｄｄ、及びカラムアドレスＣＡｄｄを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡｄｄ、及びカラムアドレスＣＡｄｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0079】
シーケンサ１０１３は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0080】
ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡｄｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0081】
ロウデコーダモジュール１０１５は、複数のロウデコーダＲＤを備える。ロウデコーダＲＤは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡｄｄに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダＲＤは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0082】
センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ２００から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２００に転送する。
【0083】
以上で説明した半導体記憶装置１００及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0084】
図２２は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。
【0085】
各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0086】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。
【0087】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0088】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0089】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0090】
尚、本実施形態に係る半導体記憶装置１００が備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0091】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0092】
１００ａ 半導体装置、１ 基体部、２ 積層体、３ 板状部、ＣＬ 柱状部、ＣＬＨＲ絶縁体柱、１０ 基板、ＭＣＡ メモリセルアレイ、２１ 導電層、２２ 絶縁層、ＢＲＡ ブリッジ領域、１００ａ＿１、１００ａ＿２ メモリセル領域、ＣＣ コンタクトプラグ、ＳＴ スリット
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
