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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022121055
(43)【公開日】2022-08-19
(54)【発明の名称】演算装置及び演算回路
(51)【国際特許分類】
G06F 7/487 20060101AFI20220812BHJP
G06F 7/485 20060101ALI20220812BHJP
【ＦＩ】
G06F7/487
G06F7/485
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021018196
(22)【出願日】2021-02-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】白石 幹雄
(57)【要約】 （修正有）
【課題】面積の小さい演算装置及び演算回路を提供する。
【解決手段】演算装置ＯＰは、第１論理シフタＬＯ１と、第２論理シフタＬＯ２と、第３論理シフタＬＯ３と、第４論理シフタＬＯ４と、第１アンドゲートＡＧ１と、第２アンドゲートＡＧ２と、第３アンドゲートＡＧ３と、第１マルチプレクサＳＥＬ３と、第２マルチプレクサＳＥＬ４と、第３マルチプレクサＳＥＬ５と、第４マルチプレクサＳＥＬ６と、第５マルチプレクサＳＥＬ７と、第１加算器ＡＤ１と、第２加算器ＡＤ２と、第１算術シフタＲＦ１と、第２算術シフタＲＯ１と、第３算術シフタＲＯ２と、を備える。
【選択図】図２
【解決手段】演算装置ＯＰは、第１論理シフタＬＯ１と、第２論理シフタＬＯ２と、第３論理シフタＬＯ３と、第４論理シフタＬＯ４と、第１アンドゲートＡＧ１と、第２アンドゲートＡＧ２と、第３アンドゲートＡＧ３と、第１マルチプレクサＳＥＬ３と、第２マルチプレクサＳＥＬ４と、第３マルチプレクサＳＥＬ５と、第４マルチプレクサＳＥＬ６と、第５マルチプレクサＳＥＬ７と、第１加算器ＡＤ１と、第２加算器ＡＤ２と、第１算術シフタＲＦ１と、第２算術シフタＲＯ１と、第３算術シフタＲＯ２と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力ビット列を伝送する第１信号を受け取る第１入力端と、
第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、
前記第１信号によって示される値と前記第２信号によって示される値との積を示す信号を出力する出力端と、を備える演算装置であって、
前記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する第１論理シフタと、
前記第１ビット列のビットの並びを１ビット左にシフトすることにより得られる第２ビット列を出力する第２論理シフタと、
前記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する第３論理シフタと、
前記入力ビット列及び前記第１制御信号の値の論理積の演算結果である第４ビット列を出力する第１アンドゲートと、
前記第１ビット列及び前記第２制御信号の値の論理積の演算結果である第５ビット列を出力する第２アンドゲートと、
前記第３制御信号に基づいて、前記第２ビット列又は前記第３ビット列のいずれかである第６ビット列を出力する第１マルチプレクサと、
前記第６ビット列及び前記第４制御信号の値の論理積の演算結果である第７ビット列を出力する第３アンドゲートと、
前記第７ビット列及び前記第５ビット列の和である第８ビット列を出力する第１加算器と、
前記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する第４論理シフタと、
前記第５制御信号に基づいて、前記第８ビット列又は前記第９ビット列のいずれかである第１０ビット列を出力する第２マルチプレクサと、
前記第４ビット列及び前記第１０ビット列の和である第１１ビット列を出力する第２加算器と、
前記第１１ビット列のビットの並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する第１算術シフタと、
前記第１２ビット列のビットの並びを符号を維持したまま１ビットの右にシフトすることにより得られる第１３ビット列を出力する第２算術シフタと、
前記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する第３算術シフタと、
前記第６制御信号に基づいて、前記第１１ビット列又は前記第１２ビット列のいずれかである第１５ビット列を出力する第３マルチプレクサと、
前記第７制御信号に基づいて、前記第１３ビット列又は前記第１４ビット列のいずれかである第１６ビット列を出力する第４マルチプレクサと、
前記第８制御信号に基づいて、前記第１５ビット列又は前記第１６ビット列のいずれかを伝送する出力信号を、前記積を示す信号として出力する第５マルチプレクサと、
を備える演算装置。
第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、
前記第１信号によって示される値と前記第２信号によって示される値との積を示す信号を出力する出力端と、を備える演算装置であって、
前記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する第１論理シフタと、
前記第１ビット列のビットの並びを１ビット左にシフトすることにより得られる第２ビット列を出力する第２論理シフタと、
前記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する第３論理シフタと、
前記入力ビット列及び前記第１制御信号の値の論理積の演算結果である第４ビット列を出力する第１アンドゲートと、
前記第１ビット列及び前記第２制御信号の値の論理積の演算結果である第５ビット列を出力する第２アンドゲートと、
前記第３制御信号に基づいて、前記第２ビット列又は前記第３ビット列のいずれかである第６ビット列を出力する第１マルチプレクサと、
前記第６ビット列及び前記第４制御信号の値の論理積の演算結果である第７ビット列を出力する第３アンドゲートと、
前記第７ビット列及び前記第５ビット列の和である第８ビット列を出力する第１加算器と、
前記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する第４論理シフタと、
前記第５制御信号に基づいて、前記第８ビット列又は前記第９ビット列のいずれかである第１０ビット列を出力する第２マルチプレクサと、
前記第４ビット列及び前記第１０ビット列の和である第１１ビット列を出力する第２加算器と、
前記第１１ビット列のビットの並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する第１算術シフタと、
前記第１２ビット列のビットの並びを符号を維持したまま１ビットの右にシフトすることにより得られる第１３ビット列を出力する第２算術シフタと、
前記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する第３算術シフタと、
前記第６制御信号に基づいて、前記第１１ビット列又は前記第１２ビット列のいずれかである第１５ビット列を出力する第３マルチプレクサと、
前記第７制御信号に基づいて、前記第１３ビット列又は前記第１４ビット列のいずれかである第１６ビット列を出力する第４マルチプレクサと、
前記第８制御信号に基づいて、前記第１５ビット列又は前記第１６ビット列のいずれかを伝送する出力信号を、前記積を示す信号として出力する第５マルチプレクサと、
を備える演算装置。
【請求項2】
入力ビット列を伝送する第１信号を受け取る第１入力端と、
第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、
前記第１信号によって示される値と前記第２信号によって示される値との積を示す信号を出力する出力端と、を備える演算装置であって、
前記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する第１論理シフタと、
前記第１ビット列のビットの並びを１ビット左にシフトすることにより得られる第２ビット列を出力する第２論理シフタと、
前記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する第３論理シフタと、
前記入力ビット列及び前記第１制御信号の値の論理積の演算結果である第４ビット列を出力する第１アンドゲートと、
前記第１ビット列及び前記第２制御信号の値の論理積の演算結果である第５ビット列を出力する第２アンドゲートと、
前記第３制御信号に基づいて、前記第２ビット列又は前記第３ビット列のいずれかである第６ビット列を出力する第１マルチプレクサと、
前記第６ビット列及び前記第４制御信号の値の論理積の演算結果である第７ビット列を出力する第３アンドゲートと、
前記第７ビット列及び前記第５ビット列の和である第８ビット列を出力する第１加算器と、
前記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する第４論理シフタと、
前記第５制御信号に基づいて、前記第８ビット列又は前記第９ビット列のいずれかである第１０ビット列を出力する第２マルチプレクサと、
前記第４ビット列及び前記第１０ビット列の和である第１１ビット列を出力する第２加算器と、
前記第１１ビット列のビットの並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する第１算術シフタと、
前記第１２ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１３ビット列を出力する第２算術シフタと、
前記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する第３算術シフタと、
前記第６制御信号に基づいて、前記第１１ビット列又は前記第１２ビット列のいずれかである第１５ビット列を出力する第３マルチプレクサと、
前記第７制御信号に基づいて、前記第１３ビット列又は前記第１４ビット列のいずれかである第１６ビット列を出力する第４マルチプレクサと、
前記第１６ビット列のビットの並びを符号を維持したまま６ビット右にシフトすることにより得られる第１７ビット列を出力する第４算術シフタと、
前記第１７ビット列の各ビットが反転された値を有する第１８ビット列を出力するインバータと、
前記第１８ビット列及び１の和を有する第１９ビット列を出力するインクリメンタと、
前記第６制御信号に基づいて、前記第１７ビット列又は前記第１９ビット列のいずれかである第２０ビット列を出力する第５マルチプレクサと、
前記第１６ビット列及び前記第２０ビット列の和である第２１ビット列を出力する第３加算器と、
前記第８制御信号に基づいて、前記第１５ビット列又は前記第２１ビット列のいずれかを伝送する出力信号を出力する第６マルチプレクサと、
を備える演算装置。
第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、
前記第１信号によって示される値と前記第２信号によって示される値との積を示す信号を出力する出力端と、を備える演算装置であって、
前記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する第１論理シフタと、
前記第１ビット列のビットの並びを１ビット左にシフトすることにより得られる第２ビット列を出力する第２論理シフタと、
前記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する第３論理シフタと、
前記入力ビット列及び前記第１制御信号の値の論理積の演算結果である第４ビット列を出力する第１アンドゲートと、
前記第１ビット列及び前記第２制御信号の値の論理積の演算結果である第５ビット列を出力する第２アンドゲートと、
前記第３制御信号に基づいて、前記第２ビット列又は前記第３ビット列のいずれかである第６ビット列を出力する第１マルチプレクサと、
前記第６ビット列及び前記第４制御信号の値の論理積の演算結果である第７ビット列を出力する第３アンドゲートと、
前記第７ビット列及び前記第５ビット列の和である第８ビット列を出力する第１加算器と、
前記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する第４論理シフタと、
前記第５制御信号に基づいて、前記第８ビット列又は前記第９ビット列のいずれかである第１０ビット列を出力する第２マルチプレクサと、
前記第４ビット列及び前記第１０ビット列の和である第１１ビット列を出力する第２加算器と、
前記第１１ビット列のビットの並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する第１算術シフタと、
前記第１２ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１３ビット列を出力する第２算術シフタと、
前記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する第３算術シフタと、
前記第６制御信号に基づいて、前記第１１ビット列又は前記第１２ビット列のいずれかである第１５ビット列を出力する第３マルチプレクサと、
前記第７制御信号に基づいて、前記第１３ビット列又は前記第１４ビット列のいずれかである第１６ビット列を出力する第４マルチプレクサと、
前記第１６ビット列のビットの並びを符号を維持したまま６ビット右にシフトすることにより得られる第１７ビット列を出力する第４算術シフタと、
前記第１７ビット列の各ビットが反転された値を有する第１８ビット列を出力するインバータと、
前記第１８ビット列及び１の和を有する第１９ビット列を出力するインクリメンタと、
前記第６制御信号に基づいて、前記第１７ビット列又は前記第１９ビット列のいずれかである第２０ビット列を出力する第５マルチプレクサと、
前記第１６ビット列及び前記第２０ビット列の和である第２１ビット列を出力する第３加算器と、
前記第８制御信号に基づいて、前記第１５ビット列又は前記第２１ビット列のいずれかを伝送する出力信号を出力する第６マルチプレクサと、
を備える演算装置。
【請求項3】
入力ビット列を伝送する第１信号を受け取る第１入力端と、
第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、
前記第１信号によって示される値と前記第２信号によって示される値との積を示す信号を出力する出力端と、を備える演算装置であって、
前記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する第１論理シフタと、
前記第１ビット列のビットの並びを１ビット左にシフトすることにより得られる第２ビット列を出力する第２論理シフタと、
前記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する第３論理シフタと、
前記入力ビット列及び前記第１制御信号の値の論理積の演算結果である第４ビット列を出力する第１アンドゲートと、
前記第１ビット列及び前記第２制御信号の値の論理積の演算結果である第５ビット列を出力する第２アンドゲートと、
前記第３制御信号に基づいて、前記第２ビット列又は前記第３ビット列のいずれかである第６ビット列を出力する第１マルチプレクサと、
前記第６ビット列及び前記第４制御信号の値の論理積の演算結果である第７ビット列を出力する第３アンドゲートと、
前記第７ビット列及び前記第５ビット列の和である第８ビット列を出力する第１加算器と、
前記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する第４論理シフタと、
前記第５制御信号に基づいて、前記第８ビット列又は前記第９ビット列のいずれかである第１０ビット列を出力する第２マルチプレクサと、
前記第４ビット列及び前記第１０ビット列の和である第１１ビット列を出力する第２加算器と、
前記第１１ビット列のビットの並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する第１算術シフタと、
前記第１２ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１３ビット列を出力する第２算術シフタと、
前記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する第３算術シフタと、
前記第６制御信号に基づいて、前記第１１ビット列又は前記第１２ビット列のいずれかである第１５ビット列を出力する第３マルチプレクサと、
前記第７制御信号に基づいて、前記第１３ビット列又は前記第１４ビット列のいずれかである第１６ビット列を出力する第４マルチプレクサと、
前記第１６ビット列のビットの並びを符号を維持したまま６ビット右にシフトすることにより得られる第１７ビット列を出力する第４算術シフタと、
前記第１７ビット列の各ビットが反転された値を有する第１８ビット列を出力するインバータと、
前記第１８ビット列及び１の和を有する第１９ビット列を出力するインクリメンタと、
前記第６制御信号に基づいて、前記第１７ビット列又は前記第１９ビット列のいずれかである第２０ビット列を出力する第５マルチプレクサと、
前記第１６ビット列及び前記第２０ビット列の和である第２１ビット列を出力する第３加算器と、
前記第２１ビット列のビットの並びを符号を維持したまま１２ビット右にシフトすることにより得られる第２２ビット列を出力する第５算術シフタと、
前記第２１ビット列及び前記第２２ビット列の和である第２３ビット列を出力する第４加算器と、
前記第８制御信号に基づいて、前記第１５ビット列又は前記第２３ビット列のいずれかを伝送する出力信号を出力する第６マルチプレクサと、
を備える演算装置。
第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、
前記第１信号によって示される値と前記第２信号によって示される値との積を示す信号を出力する出力端と、を備える演算装置であって、
前記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する第１論理シフタと、
前記第１ビット列のビットの並びを１ビット左にシフトすることにより得られる第２ビット列を出力する第２論理シフタと、
前記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する第３論理シフタと、
前記入力ビット列及び前記第１制御信号の値の論理積の演算結果である第４ビット列を出力する第１アンドゲートと、
前記第１ビット列及び前記第２制御信号の値の論理積の演算結果である第５ビット列を出力する第２アンドゲートと、
前記第３制御信号に基づいて、前記第２ビット列又は前記第３ビット列のいずれかである第６ビット列を出力する第１マルチプレクサと、
前記第６ビット列及び前記第４制御信号の値の論理積の演算結果である第７ビット列を出力する第３アンドゲートと、
前記第７ビット列及び前記第５ビット列の和である第８ビット列を出力する第１加算器と、
前記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する第４論理シフタと、
前記第５制御信号に基づいて、前記第８ビット列又は前記第９ビット列のいずれかである第１０ビット列を出力する第２マルチプレクサと、
前記第４ビット列及び前記第１０ビット列の和である第１１ビット列を出力する第２加算器と、
前記第１１ビット列のビットの並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する第１算術シフタと、
前記第１２ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１３ビット列を出力する第２算術シフタと、
前記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する第３算術シフタと、
前記第６制御信号に基づいて、前記第１１ビット列又は前記第１２ビット列のいずれかである第１５ビット列を出力する第３マルチプレクサと、
前記第７制御信号に基づいて、前記第１３ビット列又は前記第１４ビット列のいずれかである第１６ビット列を出力する第４マルチプレクサと、
前記第１６ビット列のビットの並びを符号を維持したまま６ビット右にシフトすることにより得られる第１７ビット列を出力する第４算術シフタと、
前記第１７ビット列の各ビットが反転された値を有する第１８ビット列を出力するインバータと、
前記第１８ビット列及び１の和を有する第１９ビット列を出力するインクリメンタと、
前記第６制御信号に基づいて、前記第１７ビット列又は前記第１９ビット列のいずれかである第２０ビット列を出力する第５マルチプレクサと、
前記第１６ビット列及び前記第２０ビット列の和である第２１ビット列を出力する第３加算器と、
前記第２１ビット列のビットの並びを符号を維持したまま１２ビット右にシフトすることにより得られる第２２ビット列を出力する第５算術シフタと、
前記第２１ビット列及び前記第２２ビット列の和である第２３ビット列を出力する第４加算器と、
前記第８制御信号に基づいて、前記第１５ビット列又は前記第２３ビット列のいずれかを伝送する出力信号を出力する第６マルチプレクサと、
を備える演算装置。
【請求項4】
請求項１乃至請求項３のいずれか１項の演算装置と、
前記第１信号及び前記第２信号を出力する回路と、
前記演算装置の前記出力信号の値を累積的に加算する累積加算器と、
を備える演算回路。
前記第１信号及び前記第２信号を出力する回路と、
前記演算装置の前記出力信号の値を累積的に加算する累積加算器と、
を備える演算回路。
【請求項5】
請求項１乃至請求項３のいずれか１項の演算装置と、
前記第１信号及び前記第２信号を出力する回路と、
制御回路と、
を備え、前記制御回路は、
除数と前記除数の逆数の近似値との積を第１変数に代入するとともに被除数と前記除数の逆数の近似値との積を第２変数に代入することと、
前記第１変数と前記第１変数の逆数の近似値との積を前記第１変数に代入するとともに第２変数と前記第１変数の逆数の近似値との積を前記第２変数に代入することと、
前記第１変数と１以上の第１値の第１積が１未満である場合に前記第１積を前記第１変数に代入するとともに前記第２変数と前記第１値の第２積を前記第２変数に代入し、前記第１積が１以上である場合に前記第１変数及び前記第２変数を維持することと、
を含む処理を繰り返し実行するように前記演算装置及び前記回路を制御するように構成された演算回路。
前記第１信号及び前記第２信号を出力する回路と、
制御回路と、
を備え、前記制御回路は、
除数と前記除数の逆数の近似値との積を第１変数に代入するとともに被除数と前記除数の逆数の近似値との積を第２変数に代入することと、
前記第１変数と前記第１変数の逆数の近似値との積を前記第１変数に代入するとともに第２変数と前記第１変数の逆数の近似値との積を前記第２変数に代入することと、
前記第１変数と１以上の第１値の第１積が１未満である場合に前記第１積を前記第１変数に代入するとともに前記第２変数と前記第１値の第２積を前記第２変数に代入し、前記第１積が１以上である場合に前記第１変数及び前記第２変数を維持することと、
を含む処理を繰り返し実行するように前記演算装置及び前記回路を制御するように構成された演算回路。
【請求項6】
第１条件が充足するときの前記第２変数を前記除数と前記被除数の商として出力する、
請求項５に記載の演算回路。
請求項５に記載の演算回路。
【請求項7】
請求項１乃至請求項３のいずれか１項の演算装置と、
前記第１信号及び前記第２信号を出力する回路と、
制御回路と、
を備え、前記制御回路は、
除数と前記除数の逆数の近似値との積を第１変数に代入することと、
第１処理をｋ回繰り返すことであって、ｋは自然数であって、第ｋ回目の前記第１処理は、前記第１変数と前記第１変数の逆数の第ｋ近似値との積を前記第１変数に代入することと、前記第１変数と１以上の第１値の第ｋ積が１未満である場合に前記第ｋ積を前記第１変数に代入するとともに前記第ｋ積が１以上である場合に前記第ｋ積を維持することとを含む、第１処理を繰り返すことと、
被除数と前記除数の逆数の近似値との積を前記第１変数に代入することと、
第２処理をｋ回繰り返すことであって、第ｋ回目の前記第２処理は、前記第１変数と前記第ｋ近似値との積を前記第１変数に代入することと、前記第ｋ積が１未満である場合に前記第１変数と前記第１値との積を前記第１変数に代入することとを含む、第２処理を繰り返すことと、
を実行するように前記演算装置及び前記回路を制御するように構成された演算回路。
前記第１信号及び前記第２信号を出力する回路と、
制御回路と、
を備え、前記制御回路は、
除数と前記除数の逆数の近似値との積を第１変数に代入することと、
第１処理をｋ回繰り返すことであって、ｋは自然数であって、第ｋ回目の前記第１処理は、前記第１変数と前記第１変数の逆数の第ｋ近似値との積を前記第１変数に代入することと、前記第１変数と１以上の第１値の第ｋ積が１未満である場合に前記第ｋ積を前記第１変数に代入するとともに前記第ｋ積が１以上である場合に前記第ｋ積を維持することとを含む、第１処理を繰り返すことと、
被除数と前記除数の逆数の近似値との積を前記第１変数に代入することと、
第２処理をｋ回繰り返すことであって、第ｋ回目の前記第２処理は、前記第１変数と前記第ｋ近似値との積を前記第１変数に代入することと、前記第ｋ積が１未満である場合に前記第１変数と前記第１値との積を前記第１変数に代入することとを含む、第２処理を繰り返すことと、
を実行するように前記演算装置及び前記回路を制御するように構成された演算回路。
【請求項8】
前記除数の逆数の近似値は、２から前記除数が減じられた値であり
前記第１変数の逆数の近似値は、２から前記第１変数が減じられた値である、
請求項５又は請求項７に記載の演算回路。
前記第１変数の逆数の近似値は、２から前記第１変数が減じられた値である、
請求項５又は請求項７に記載の演算回路。
【請求項9】
前記第１値は１と１０のｎ乗分の１との和であり、ｎは自然数である、
請求項５又は請求項７に記載の演算回路。
請求項５又は請求項７に記載の演算回路。
【請求項10】
前記出力信号を第１ビット列として出力する請求項１乃至請求項３のいずれか１項の演算装置と、
前記第１信号及び前記第２信号を出力する回路と、
第３信号乃至第１２信号を出力する制御回路と、
前記第１ビット列と２のべき乗との和を含んだ第２ビット列を出力する第１加算器と、
前記第２ビット列の各ビットの反転された値を有する第３ビット列を出力するインバータと、
前記第３ビット列及び１の和を有する第４ビット列を出力するインクリメンタと、
前記第３信号に基づいて、前記第２ビット列又は前記第４ビット列のいずれかである第５ビット列を出力する第１マルチプレクサと、
受け取られた値を記憶し、記憶されている値を第６ビット列として出力する第１レジスタと、
受け取られた値を記憶し、記憶されている値を第７ビット列として出力する第２レジスタと、
前記第４信号に基づいて、前記第６ビット列、第１定数、又は第２定数のいずれかである第８ビット列を出力する、第２マルチプレクサと、
前記第５ビット列及び前記第８ビット列の和である第９ビット列を出力する第２加算器と、
前記第９ビット列の整数部の最下位ビットの値に基づいて、整数値０又は整数値１のいずれかである第３定数を出力する第３マルチプレクサと、
前記第５信号の値及び前記第９ビット列の整数部の最下位ビットの論理積の演算結果である第１ビットを出力する第１アンドゲートと、
前記第１ビットの反転された値を有する第２ビットを出力するインバータと、
前記第２ビット及び前記第６信号の論理積の演算結果である第３ビットを出力する第２アンドゲートと、
前記第３ビットに基づいて、前記第９ビット列又は前記第６ビット列のいずれかである第１０ビット列を前記第１レジスタに供給する第４マルチプレクサと、
前記第７信号に基づいて、前記第９ビット列又は前記第７ビット列のいずれかである第１１ビット列を前記第２レジスタに供給する第５マルチプレクサと、
前記第８信号に基づいて、前記第６ビット列、前記第７ビット列、第１値、又は第２値を前記入力ビット列として出力する第６マルチプレクサと、
前記第９信号に基づいて、前記第９ビット列の整数部の最下位から連続する複数のビット又は前記第３定数のいずれかである第１２ビット列を出力する第７マルチプレクサと、
先入れ先出しの原則で入力を出力し、直列接続された複数の記憶部を含み、前記直列接続された複数の記憶部は初段の記憶部と最終段の記憶部を含み、前記初段の記憶部において前記第１２ビット列を受け取るメモリと、
前記第１０信号に基づいて、前記初段の前記記憶部の出力又は前記最終段の前記記憶部の出力のいずれかである第１３ビット列を出力する第８マルチプレクサと、
前記第１１信号に基づいて、前記第１３ビット列又は第１４ビット列のいずれかである第１５ビット列を出力する第９マルチプレクサと、
前記第１２信号及び前記第１５ビット列に基づく値を有する前記第１制御信号乃至前記第８制御信号を出力するデコーダと、
を備える演算回路。
前記第１信号及び前記第２信号を出力する回路と、
第３信号乃至第１２信号を出力する制御回路と、
前記第１ビット列と２のべき乗との和を含んだ第２ビット列を出力する第１加算器と、
前記第２ビット列の各ビットの反転された値を有する第３ビット列を出力するインバータと、
前記第３ビット列及び１の和を有する第４ビット列を出力するインクリメンタと、
前記第３信号に基づいて、前記第２ビット列又は前記第４ビット列のいずれかである第５ビット列を出力する第１マルチプレクサと、
受け取られた値を記憶し、記憶されている値を第６ビット列として出力する第１レジスタと、
受け取られた値を記憶し、記憶されている値を第７ビット列として出力する第２レジスタと、
前記第４信号に基づいて、前記第６ビット列、第１定数、又は第２定数のいずれかである第８ビット列を出力する、第２マルチプレクサと、
前記第５ビット列及び前記第８ビット列の和である第９ビット列を出力する第２加算器と、
前記第９ビット列の整数部の最下位ビットの値に基づいて、整数値０又は整数値１のいずれかである第３定数を出力する第３マルチプレクサと、
前記第５信号の値及び前記第９ビット列の整数部の最下位ビットの論理積の演算結果である第１ビットを出力する第１アンドゲートと、
前記第１ビットの反転された値を有する第２ビットを出力するインバータと、
前記第２ビット及び前記第６信号の論理積の演算結果である第３ビットを出力する第２アンドゲートと、
前記第３ビットに基づいて、前記第９ビット列又は前記第６ビット列のいずれかである第１０ビット列を前記第１レジスタに供給する第４マルチプレクサと、
前記第７信号に基づいて、前記第９ビット列又は前記第７ビット列のいずれかである第１１ビット列を前記第２レジスタに供給する第５マルチプレクサと、
前記第８信号に基づいて、前記第６ビット列、前記第７ビット列、第１値、又は第２値を前記入力ビット列として出力する第６マルチプレクサと、
前記第９信号に基づいて、前記第９ビット列の整数部の最下位から連続する複数のビット又は前記第３定数のいずれかである第１２ビット列を出力する第７マルチプレクサと、
先入れ先出しの原則で入力を出力し、直列接続された複数の記憶部を含み、前記直列接続された複数の記憶部は初段の記憶部と最終段の記憶部を含み、前記初段の記憶部において前記第１２ビット列を受け取るメモリと、
前記第１０信号に基づいて、前記初段の前記記憶部の出力又は前記最終段の前記記憶部の出力のいずれかである第１３ビット列を出力する第８マルチプレクサと、
前記第１１信号に基づいて、前記第１３ビット列又は第１４ビット列のいずれかである第１５ビット列を出力する第９マルチプレクサと、
前記第１２信号及び前記第１５ビット列に基づく値を有する前記第１制御信号乃至前記第８制御信号を出力するデコーダと、
を備える演算回路。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して演算装置及び演算回路に関する。
【背景技術】
【0002】
乗算及び（又は）除算を行う演算装置が知られている。乗算及び除算は、加算又は減算の繰返しによって実現される。演算装置においては、占有面積が小さく、かつ演算速度が速いことが望まれる。ところが、演算装置の占有面積と演算速度はトレードオフの関係を有する。乗算及び除算を行う演算装置の面積を小さくするためには、加減算器と、加減算の結果を記憶するためのレジスタとを設け、加減算器及びレジスタにクロックを与えて、クロックの各エッジに基づいて行われた演算の結果をレジスタに記憶することを通じて、乗除算を行うことが有効である。演算速度を上げるためには、多数の加減算器を並べて、一度に演算を実施する方法が有効である。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Robert E. Goldschmidt, Applications of Division by Convergence, MSc dissertation, M.I.T., June 1964.
【非特許文献2】R. A. Vowels, “Divide by 10”, Australian Computer Journal, vol. 24, no. 3, pp. 81-85, Aug. 1992.
【発明の概要】
【発明が解決しようとする課題】
【0004】
面積の小さい演算装置及び演算回路を提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態による演算装置は、入力ビット列を伝送する第１信号を受け取る第１入力端と、第１制御信号乃至第８制御信号を含む第２信号を受け取る第２入力端と、上記第１信号によって示される値と上記第２信号によって示される値との積を示す信号を出力する出力端と、第１論理シフタと、第２論理シフタと、第３論理シフタと、第４論理シフタと、第１アンドゲートと、第２アンドゲートと、第３アンドゲートと、第１マルチプレクサと、第２マルチプレクサと、第３マルチプレクサと、第４マルチプレクサと、第５マルチプレクサと、第１加算器と、第２加算器と、第１算術シフタと、第２算術シフタと、第３算術シフタと、を備える。
【0006】
上記第１論理シフタは、上記入力ビット列のビットの並びを１ビット左にシフトすることにより得られる第１ビット列を出力する。上記第２論理シフタは、上記第１ビット列のビット列を１ビット左にシフトすることにより得られる第２ビット列を出力する。上記第３論理シフタは、上記第２ビット列のビットの並びを１ビット左にシフトすることにより得られる第３ビット列を出力する。上記第１アンドゲートは、上記入力ビット列及び上記第１制御信号の値の論理積の演算結果である第４ビット列を出力する。上記第２アンドゲートは、上記第１ビット列及び上記第２制御信号の値の論理積の演算結果である第５ビット列を出力する。上記第１マルチプレクサは、上記第３制御信号に基づいて、上記第２ビット列又は上記第３ビット列のいずれかである第６ビット列を出力する。上記第３アンドゲートは、上記第６ビット列及び上記第４制御信号の値の論理積の演算結果である第７ビット列を出力する。上記第１加算器は、上記第７ビット列及び上記第５ビット列の和である第８ビット列を出力する。上記第４論理シフタは、上記第８ビット列のビットの並びを１ビット左にシフトすることにより得られる第９ビット列を出力する。上記第２マルチプレクサは、上記第５制御信号に基づいて、上記第８ビット列又は上記第９ビット列のいずれかである第１０ビット列を出力する。上記第２加算器は、上記第４ビット列及び上記第１０ビット列の和である第１１ビット列を出力する。上記第１算術シフタは、上記第１１ビット列の並びを符号を維持したまま５ビット右にシフトすることにより得られる第１２ビット列を出力する。上記第２算術シフタは、上記第１２ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１３ビット列を出力する。上記第３算術シフタは、上記第１３ビット列のビットの並びを符号を維持したまま１ビット右にシフトすることにより得られる第１４ビット列を出力する。上記第３マルチプレクサは、上記第６制御信号に基づいて、上記第１１ビット列又は上記第１２ビット列のいずれかである第１５ビット列を出力する。上記第４マルチプレクサは、上記第７制御信号に基づいて、上記第１３ビット列又は上記第１４ビット列のいずれかである第１６ビット列を出力する。上記第５マルチプレクサは、上記第８制御信号に基づいて、上記第１５ビット列又は上記第１６ビット列のいずれかを伝送する出力信号を、上記積を示す信号として出力する。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
【0009】
或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合わせたものとして実現されることが可能である。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0010】
また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び（又は）別のステップと並行して起こることが可能である。
【0011】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素又は電波を介して第２要素に接続されていることを含む。
【0012】
【0013】
図１に示されるように、演算回路１００は、デジタルの入力信号ＳＩＮ及びデジタルの入力信号Ｓｍを受け取る。演算回路１００は、入力信号ＳＩＮによって伝送される値と入力信号Ｓｍによって伝送される値との積を算出する。以下、或る名称を有する信号によって伝送される値は、単に「信号の値」と称される場合がある。例えば、或る信号Ｓによって伝送される値は、「信号Ｓの値」と称され得る。
【0014】
演算回路１００は、算出された積をデジタルの出力信号ＳＯＵＴとして出力する。入力信号ＳＩＮは、複数のビットを伝送する。入力信号ＳＩＮは、例えば、二進数の被乗数Ｙを伝送する。入力信号Ｓｍは、例えば、二進化十進数（binary coded decimal, BCD）の値を伝送し、乗数Ｘを伝送する。
【0015】
演算回路１００は、複数の演算装置ＯＰ（ＯＰ１、ＯＰ２、ＯＰ３、…）、加算器２、及び選択変換回路４を含む。演算回路１００は、信号Ｓｍによって伝送される十進数の値の桁の数と同じかそれ以上の数の演算装置ＯＰを含む。以下、複数の演算装置ＯＰが含まれる形態は、演算回路１００が５つの演算装置ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、及びＯＰ５を含む例に基づく。演算回路１００が、４以下又は６以上の演算装置ＯＰを含む場合の詳細は、以下の５つの演算装置ＯＰについての記述から類推されることが可能である。
【0016】
選択変換回路４は、入力信号Ｓｍを複数の相違する制御信号Ｓｃ（Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４、及びＳｃ５）に変換し、変換された制御信号Ｓｃを各演算装置ＯＰに供給する。また、選択変換回路４は、入力信号ＳＩＮを複数の相違するデータ信号ＹＩＮ（ＹＩＮ１、ＹＩＮ２、ＹＩＮ３、ＹＩＮ４、及びＹＩＮ５）に変換し、変換されたデータ信号ＹＩＮを各演算装置ＯＰに供給する。
【0017】
各演算装置ＯＰは、同じ構成要素、及び構成要素の同じ接続を有する。各演算装置ＯＰは、第１入力及び第２入力を有し、第１入力及び第２入力の各々によって入力信号を受け取り、受け取られた信号に基づく値を伝送する信号を出力する。具体的には、以下の通りである。各演算装置ＯＰは、自身の第１入力によって制御信号Ｓｃを受け取る。より具体的には、演算装置ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、及びＯＰ５は、それぞれ、制御入力端子において、制御信号Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４、及びＳｃ５を受け取る。また、各演算装置ＯＰは、自身の第２入力によって、信号ＹＩＮを受け取る。より具体的には、演算装置ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、及びＯＰ５は、それぞれ、データ入力端子において、データ信号ＹＩＮ１、ＹＩＮ２、ＹＩＮ３、ＹＩＮ４、及びＹＩＮ５を受け取る。
【0018】
各演算装置ＯＰは、自身の第１入力によって受け取られた制御信号Ｓｃの値によって指定される値と、自身の第２入力によって受け取られた信号ＹＩＮの値との積を伝送する信号ＺＯＵＴ（ＺＯＵＴ１、ＺＯＵＴ２、ＺＯＵＴ３、ＺＯＵＴ４、及びＺＯＵＴ５）を、自身の出力端子から出力する。より具体的には、以下の通りである。演算装置ＯＰ１は、制御信号Ｓｃ１によって指定される値と信号ＹＩＮ１の値との積を伝送する信号ＺＯＵＴ１を出力する。演算装置ＯＰ２は、制御信号Ｓｃ２によって指定される値と信号ＹＩＮ２の値との積を伝送する信号ＺＯＵＴ２を出力する。演算装置ＯＰ３は、制御信号Ｓｃ３によって指定される値と信号ＹＩＮ３の値との積を伝送する信号ＺＯＵＴ３を出力する。演算装置ＯＰ４は制御信号Ｓｃ４によって指定される値と信号ＹＩＮ４の値との積を伝送する信号ＺＯＵＴ４を出力する。演算装置ＯＰ５は、制御信号Ｓｃ５によって指定される値と信号ＹＩＮ５の値との積を伝送する信号ＺＯＵＴ５を出力する。
【0019】
加算器２は、全ての演算装置ＯＰからの信号ＺＯＵＴを受け取る。加算器２は、受け取られた信号ＺＯＵＴに基づいて、信号ＳＯＵＴを出力する。信号ＳＯＵＴは、受け取られた信号ＺＯＵＴのそれぞれの値の和を伝送する。出力信号ＳＯＵＴの値は、二進数である。
【0020】
１．１．１．演算装置の構成
図２は、第１実施形態の演算装置ＯＰ中の構成要素及び構成要素の接続を示す。図２に示されるように、演算装置ＯＰは、信号ＹＩＮ、及び制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６、並びにＳＥＬ７を受け取り、信号ＺＯＵＴを出力する。制御信号ＳＥＬ０～ＳＥＬ７の各々は、１ビットの信号である。制御信号ＳＥＬ０～ＳＥＬ７の組は、制御信号Ｓｃを構成する。
図２は、第１実施形態の演算装置ＯＰ中の構成要素及び構成要素の接続を示す。図２に示されるように、演算装置ＯＰは、信号ＹＩＮ、及び制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６、並びにＳＥＬ７を受け取り、信号ＺＯＵＴを出力する。制御信号ＳＥＬ０～ＳＥＬ７の各々は、１ビットの信号である。制御信号ＳＥＬ０～ＳＥＬ７の組は、制御信号Ｓｃを構成する。
【0021】
演算装置ＯＰは、ＡＮＤゲートＡＧ１、ＡＧ２、及びＡＧ３、加算器ＡＤ１及びＡＤ２、マルチプレクサ（ＭＵＸ）ＭＸ１、ＭＸ２、ＭＸ３、ＭＸ４、及びＭＸ５、左１ビット論理シフタ（ＳＦＬ１）ＬＯ１、ＬＯ２、ＬＯ３、及びＬＯ４、右５ビット算術シフタ（ＡＳＦＲ５）ＲＦ１、並びに右１ビット算術シフタ（ＡＳＦＲ１）ＲＯ１及びＲＯ２を含む。
【0022】
図２において、信号を伝送する配線を示す太線は、複数ビットを伝送する配線の組（以下、配線群と称される）を示し、各配線は１ビットの信号を伝送する。すなわち、太線は、各々が１ビットを伝送する配線の組を示す。太線により示される配線群中の各配線は、固有のビット（桁）を伝送する。太線により示される配線群は、少なくとも信号ＹＩＮが有するビットと同じかそれより多い数の配線を含む。以下、信号ＹＩＮはｎ（ｎは２以上の自然数）ビットの値を伝送するとともに、各配線群はｎ本の配線を含むものとして記述される。すなわち、太線により示される配線群のうちの第１配線～第ｎ配線は、それぞれ、最下位の第１ビット目から、昇順に、最上位の第ｎビット目までの信号を伝送する。太線により示される配線群により伝送される信号は、符号付きの値を有する。
【0023】
同様に、複数ビット信号を受け取る（すなわち、太線と接続された）ＡＮＤゲートＡＧ、左１ビット論理シフタ（ＳＦＬ１）ＬＯ、右５ビット算術シフタ（ＡＳＦＲ５）ＲＦ、右１ビット算術シフタ（ＡＳＦＲ１）ＲＯ、及びマルチプレクサＭＸは、第１ビットを最下位ビットとし、第ｎビットを最上位ビットとして構成される複数ビット（ｎビット）信号を扱える。以下、このように構成される信号をｎビット信号と称する。
【0024】
具体的には以下の通りである。各ＡＮＤゲートＡＧは、第１のｎビット信号を受け取り、第２のｎビット信号を受け取る。各ＡＮＤゲートＡＧは、第１のｎビット信号の第１ビットから第ｎビットと、第２のｎビット信号の第１ビットから第ｎビットとの同じビットに対する論理積を生成する。各ＡＮＤゲートＡＧは、第１ビットから第ｎビットのそれぞれについての論理積を、第１ビットから第ｎビットにおいてそれぞれ含むｎビット信号を出力する。
【0025】
各左１ビット論理シフタＬＯは、ｎビット信号を受け取り、受け取られたｎビット信号のビットの並び（以下、ビット列と称される）を１ビットだけ左（第ｎビット又は最上位ビット側）に移す（左論理シフトを行う）。各左１ビット論理シフタＬＯは、論理シフトされることにより得られる新たなビット列を有する信号を出力する。左シフトによって最下位ビットが左に移動した後の最下位ビットには０が詰められる。
【0026】
各算術シフタＲＦ及びＲＯは、ｎビット信号を受け取り、受け取られたｎビット信号のビット列を、ＲＦは５ビット、ＲＯは１ビットだけ右（第１ビット又は最下位ビット側）に移す（右算術シフトを行う）。各算術シフタＲＦ及びＲＯは、算術シフトされることにより得られる新たなビット列を有する信号を出力する。通常、ｎビットデータの符号は、最上位ビット（第ｎビット）によって表される。右算術シフトによって最上位ビットが右に移動した後のビット（ＲＦの出力ビット列のうち最上位ビットを含む連続した５ビットと、ＲＯの出力ビット列の最上位ビット）には、シフト前の信号の最上位ビットと同じ値が詰められるので、シフトの前後でデータの符号は変化しない。
【0027】
各マルチプレクサＭＸは、第１入力によってｎビット信号を受け取り、第２入力によってｎビット信号を受け取る。第１入力は、図中のマルチプレクサＭＸのシンボルにおいて“０”を付されており、第２入力はマルチプレクサＭＸのシンボルにおいて“１”を付されている。各マルチプレクサＭＸは、選択入力によって信号（選択信号）を受け取り、第１入力で受け取られる信号と、第２入力で受け取られる信号のうち、選択信号によって指定される一方を出力する。マルチプレクサＭＸは、ローレベルの選択信号を受け取っている間、第１入力で受け取られている信号を出力する。マルチプレクサＭＸは、ハイレベルの選択信号を受け取っている間、第２入力で受け取られている信号を出力する。
【0028】
信号ＹＩＮは、左１ビット論理シフタＬＯ１によって受け取られる。左１ビット論理シフタＬＯ１は、ｎビットの信号ＹＩＮのビット列に対して１ビットの左論理シフトを行って、信号Ｓ１を生成する。信号Ｓ１は、ｎビットの値を伝送する。信号Ｓ１の値は、信号ＹＩＮの値の２１倍の大きさを有する。
【0029】
信号ＹＩＮはまた、ＡＮＤゲートＡＧ１の第１入力によって受け取られる。ＡＮＤゲートＡＧ１は、第２入力によって、制御信号ＳＥＬ０の値をｎビットの全てにおいて有する信号を受け取る。すなわち、ＡＮＤゲートＡＧ１の第２入力に与えられるｎビット信号の全てのビットは制御信号ＳＥＬ０に接続される。ＡＮＤゲートＡＧ１は、ｎビットの値を伝送する信号Ｓ２を出力する。
【0030】
信号Ｓ１は、左１ビット論理シフタＬＯ２によって受け取られる。左１ビット論理シフタＬＯ２は、ｎビットの信号Ｓ１のビット列に対して１ビットの左論理シフトを行って、信号Ｓ３を生成する。信号Ｓ３は、ｎビットの値を伝送する。信号Ｓ３の値は、信号ＹＩＮの値の２２倍の大きさを有する。
【0031】
信号Ｓ１はまた、ＡＮＤゲートＡＧ２の第１入力によって受け取られる。ＡＮＤゲートＡＧ２は、第２入力によって、制御信号ＳＥＬ１の値をｎビットの全てにおいて有する信号を受け取る。すなわち、ＡＮＤゲートＡＧ２の第２入力に与えられるｎビット信号の全てのビットは制御信号ＳＥＬ１に接続される。ＡＮＤゲートＡＧ２は、ｎビットの値を伝送する信号Ｓ４を出力する。
【0032】
信号Ｓ３は、左１ビット論理シフタＬＯ３によって受け取られる。左１ビット論理シフタＬＯ３は、ｎビットの信号Ｓ３のビット列に対して１ビットの左論理シフトを行って、信号Ｓ５を生成する。信号Ｓ５は、ｎビットの値を伝送する。信号Ｓ５の値は、信号ＹＩＮの値の２３倍の大きさを有する。
【0033】
信号Ｓ５は、マルチプレクサＭＸ１の第２入力によって受け取られる。マルチプレクサＭＸ１は、第１入力によって信号Ｓ３を受け取る。マルチプレクサＭＸ１は、選択信号として制御信号ＳＥＬ３を受け取る。マルチプレクサＭＸ１は、信号Ｓ３及び信号Ｓ５のうちの制御信号ＳＥＬ３に基づいて選択される一方を信号Ｓ６として出力する。信号Ｓ６は、ｎビットの値を伝送する。
【0034】
信号Ｓ６は、ＡＮＤゲートＡＧ３の第１入力によって受け取られる。ＡＮＤゲートＡＧ３は、第２入力によって、制御信号ＳＥＬ２の値をｎビットの全てにおいて有する信号を受け取る。すなわち、ＡＮＤゲートＡＧ３の第２入力に与えられるｎビット信号の全てのビットは制御信号ＳＥＬ２に接続される。ＡＮＤゲートＡＧ３は、ｎビットの値を伝送する信号Ｓ７を出力する。
【0035】
信号Ｓ７は、加算器ＡＤ１の第１入力によって受け取られる。加算器ＡＤ１は、第２入力によって、ＡＮＤゲートＡＧ２から信号Ｓ４を受け取る。加算器ＡＤ１は、信号Ｓ４及び信号Ｓ７に基づいて、信号Ｓ８を出力する。信号Ｓ８は、信号Ｓ７の値と信号Ｓ４の値の和を伝送する。信号Ｓ８は、ｎビットの値を有する。和を表現する信号のビット数として、加算前の２数よりも１ビット多いものが必要になる場合がある。ここでは、加算やシフトによるビットの増加を見込んだビット幅をｎビットと定め、入力信号の上位には符号ビット、下位には０を必要な数だけ拡張して与えるものとする。
【0036】
信号Ｓ８は、左１ビット論理シフタＬＯ４によって受け取られる。左１ビット論理シフタＬＯ４は、ｎビットの信号Ｓ８のビット列に対して１ビットの左論理シフトを行って、信号Ｓ９を生成する。信号Ｓ９は、ｎビットの値を伝送する。信号Ｓ９の値は、信号Ｓ８の値の２１倍の大きさを有する。
【0037】
信号Ｓ９は、マルチプレクサＭＸ２の第２入力によって受け取られる。マルチプレクサＭＸ２は、第１入力によって信号Ｓ８を受け取る。マルチプレクサＭＸ２は、選択信号として制御信号ＳＥＬ４を受け取る。マルチプレクサＭＸ２は、信号Ｓ８及び信号Ｓ９のうちの制御信号ＳＥＬ４に基づいて選択される一方を信号Ｓ１０として出力する。信号Ｓ１０は、ｎビットの値を伝送する。
【0038】
信号Ｓ１０は、加算器ＡＤ２の第１入力によって受け取られる。加算器ＡＤ２は、第２入力によって、ＡＮＤゲートＡＧ１から信号Ｓ２を受け取る。加算器ＡＤ２は、信号Ｓ２及び信号Ｓ１０に基づいて、信号Ｓ１４を出力する。信号Ｓ１４は、信号Ｓ１０の値と信号Ｓ２の値の和を伝送する。信号Ｓ１４は、ｎビットの値を有する。
【0039】
信号Ｓ１４は、右５ビット算術シフタＲＦ１によって受け取られる。右５ビット算術シフタＲＦ１は、信号Ｓ１４のビット列に対して５ビットの右算術シフトを行って、信号Ｓ１５を生成する。信号Ｓ１５は、ｎビットの値を伝送する。信号Ｓ１５の値は、信号Ｓ１４の値の２－５倍の大きさを有する。
【0040】
信号Ｓ１５は、マルチプレクサＭＸ３の第２入力によって受け取られる。マルチプレクサＭＸ３は、第１入力によって信号Ｓ１４を受け取る。マルチプレクサＭＸ３は、選択信号として制御信号ＳＥＬ５を受け取る。マルチプレクサＭＸ３は、信号Ｓ１４及び信号Ｓ１５のうちの制御信号ＳＥＬ５に基づいて選択される一方を信号Ｓ１６として出力する。信号Ｓ１６は、ｎビットの値を伝送する。
【0041】
信号Ｓ１５はまた、右１ビット算術シフタＲＯ１によって受け取られる。右１ビット算術シフタＲＯ１は、信号Ｓ１５のビット列に対して１ビットの右算術シフトを行って、信号Ｓ１７を生成する。信号Ｓ１７は、ｎビットの値を伝送する。信号Ｓ１７の値は、信号Ｓ１４の値の２－６倍の大きさを有する。
【0042】
信号Ｓ１７は、右１ビット算術シフタＲＯ２によって受け取られる。右１ビット算術シフタＲＯ２は、信号Ｓ１７のビット列に対して１ビットの右算術シフトを行って、信号Ｓ１８を生成する。信号Ｓ１８は、ｎビットの値を伝送する。信号Ｓ１８の値は、信号Ｓ１４の値の２－７倍の大きさを有する。
【0043】
信号Ｓ１８は、マルチプレクサＭＸ４の第２入力によって受け取られる。マルチプレクサＭＸ４は、第１入力によって信号Ｓ１７を受け取る。マルチプレクサＭＸ４は、選択信号として制御信号ＳＥＬ６を受け取る。マルチプレクサＭＸ４は、信号Ｓ１７及び信号Ｓ１８のうちの制御信号ＳＥＬ６に基づいて選択される一方を信号Ｓ１９として出力する。信号Ｓ１９は、ｎビットの値を伝送する。
【0044】
信号Ｓ１９は、マルチプレクサＭＸ５の第２入力によって受け取られる。マルチプレクサＭＸ５は第１入力によって信号Ｓ１６を受け取る。マルチプレクサＭＸ５は、選択信号として制御信号ＳＥＬ７を受け取る。マルチプレクサＭＸ５は、信号Ｓ１６及び信号Ｓ１９のうちの制御信号ＳＥＬ７に基づいて選択される一方を信号ＺＯＵＴとして出力する。
【0045】
上記の説明では、演算装置ＯＰを構成する各要素の入出力ビット幅は、すべて等しいもの（ｎビット）として説明しているが、左論理シフトまたは右算術シフトによって、上位側または下位側にシフトしたビット数だけビットを拡張する実現方法も可能である。この場合、ＡＮＤゲート、マルチプレクサ、及び加算器において、それぞれに入力される２つの信号のビット幅が異なる場合が生じるが、その場合はビット数が少ない入力の上位に最上位（符号）ビットを拡張するか、ビット数が少ない入力の下位に０を拡張することによって、両入力のビット幅をそろえる。また、加算によってもビット幅が１ビット増加することがあるが、その場合もビット数が少ない信号の上位に最上位（符号）ビットを拡張することによって、加算後の値と整合をとることができる。この実現方法の場合、出力ＺＯＵＴのビット幅は、入力ＹＩＮのビット幅よりも大きくなる。
【0046】
１．１．２．選択変換回路の構成
図３は、第１実施形態の選択変換回路及び加算器中の構成要素及び構成要素の接続を示す。図３に示されるように、選択変換回路４は、デコーダＤＣ１～ＤＣ５、及び演算装置ＯＣ１～ＯＣ５を含む。デコーダＤＣ１～ＤＣ５は、それぞれ、信号Ｓｍ１～Ｓｍ５を受け取る。信号Ｓｍ１～Ｓｍ５は、５桁の十進数を伝送する信号Ｓｍの各桁をそれぞれ伝送する。すなわち、信号Ｓｍ１～Ｓｍ５は、それぞれ、信号Ｓｍの最下位の桁、最下位から２番目、３番目、４番目、及び５番目の桁の値を伝送する。デコーダＤＣ１～ＤＣ５は、それぞれ、信号Ｓｍ１～Ｓｍ５を、制御信号Ｓｃ１～Ｓｃ５に変換する。
図３は、第１実施形態の選択変換回路及び加算器中の構成要素及び構成要素の接続を示す。図３に示されるように、選択変換回路４は、デコーダＤＣ１～ＤＣ５、及び演算装置ＯＣ１～ＯＣ５を含む。デコーダＤＣ１～ＤＣ５は、それぞれ、信号Ｓｍ１～Ｓｍ５を受け取る。信号Ｓｍ１～Ｓｍ５は、５桁の十進数を伝送する信号Ｓｍの各桁をそれぞれ伝送する。すなわち、信号Ｓｍ１～Ｓｍ５は、それぞれ、信号Ｓｍの最下位の桁、最下位から２番目、３番目、４番目、及び５番目の桁の値を伝送する。デコーダＤＣ１～ＤＣ５は、それぞれ、信号Ｓｍ１～Ｓｍ５を、制御信号Ｓｃ１～Ｓｃ５に変換する。
【0047】
演算装置ＯＣ１～ＯＣ５は、演算装置ＯＰ（ＯＰ１～ＯＰ５）と同じ構成を有し、それらの内部構成は図２によって示される。演算装置ＯＣ１は、制御入力端子（図２の制御信号ＳＥＬ７～ＳＥＬ０が受け取られる端子）によって、制御信号ＳｃＬを受け取る。制御信号ＳｃＬは、１／１０を指定する値を有する。演算装置ＯＣ１は、データ入力端子（図２の信号ＹＩＮが受け取られる端子）によって、信号ＹＩＮ２を受け取る。演算装置ＯＣ１は、信号ＹＩＮ１を出力する。
【0048】
演算装置ＯＣ２は、制御入力端子によって、制御信号ＳｃＬを受け取る。演算装置ＯＣ２は、データ入力端子によって、信号ＹＩＮ３を受け取る。演算装置ＯＣ２は、信号ＹＩＮ２を出力する。
【0049】
演算装置ＯＣ３は、制御入力端子によって、制御信号ＳｃＣを受け取る。制御信号ＳｃＣは、１を指定する値を有する。演算装置ＯＣ３は、データ入力端子によって、入力信号ＳＩＮを受け取る。演算装置ＯＣ３は、信号ＹＩＮ３を出力する。
【0050】
演算装置ＯＣ４は、制御入力端子によって、制御信号ＳｃＨを受け取る。制御信号ＳｃＨは、１０を指定する値を有する。演算装置ＯＣ４は、データ入力端子によって、信号ＹＩＮ３を受け取る。演算装置ＯＣ４は、信号ＹＩＮ４を出力する。
【0051】
演算装置ＯＣ５は、制御入力端子によって、制御信号ＳｃＨを受け取る。演算装置ＯＣ５は、データ入力端子によって、信号ＹＩＮ４を受け取る。演算装置ＯＣ５は、信号ＹＩＮ５を出力する。
【0052】
以上のような演算装置ＯＣ１～ＯＣ５の接続、及び制御信号ＳｃＬ、ＳｃＣ、並びにＳｃＨの値により、信号ＹＩＮ１～ＹＩＮ５は以下の値を有する。
信号ＹＩＮ１は、（１／１０）×（１／１０）×ＳＩＮの値を有する。
信号ＹＩＮ２は、（１／１０）×ＳＩＮの値を有する。
信号ＹＩＮ３は、１×ＳＩＮの値を有する。
信号ＹＩＮ４は、１０×ＳＩＮの値を有する。
信号ＹＩＮ５は、１０×１０×ＳＩＮの値を有する。
信号ＹＩＮ１は、（１／１０）×（１／１０）×ＳＩＮの値を有する。
信号ＹＩＮ２は、（１／１０）×ＳＩＮの値を有する。
信号ＹＩＮ３は、１×ＳＩＮの値を有する。
信号ＹＩＮ４は、１０×ＳＩＮの値を有する。
信号ＹＩＮ５は、１０×１０×ＳＩＮの値を有する。
【0053】
加算器２は、加算器ＡＤ２１、ＡＤ２２、ＡＤ２３、ＡＤ２４、及びＡＤ２５を含む。加算器ＡＤ２１は、値０を伝送する信号及び信号ＺＯＵＴ１を受け取り、０と信号ＺＯＵＴ１の値との和を伝送する信号を出力する。加算器ＡＤ２２は、加算器ＡＤ２１の出力及び信号ＺＯＵＴ２を受け取り、加算器ＡＤ２１の出力と信号ＺＯＵＴ２の値との和を伝送する信号を出力する。加算器ＡＤ２３は、加算器ＡＤ２２の出力及び信号ＺＯＵＴ３を受け取り、加算器ＡＤ２２の出力と信号ＺＯＵＴ３の値との和を伝送する信号を出力する。加算器ＡＤ２４は、加算器ＡＤ２３の出力及び信号ＺＯＵＴ４を受け取り、加算器ＡＤ２３の出力と信号ＺＯＵＴ４の値との和を伝送する信号を出力する。加算器ＡＤ２５は、加算器ＡＤ２４の出力及び信号ＺＯＵＴ５を受け取り、信号ＳＯＵＴを出力する。信号ＳＯＵＴは、加算器ＡＤ２４の出力と信号ＺＯＵＴ５の値との和を伝送する。
【0054】
１．２．動作
１．２．１．演算器の動作
演算装置ＯＰによる演算は、以下に記述される方法で行われる。演算装置ＯＰは、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算を行える。
１．２．１．演算器の動作
演算装置ＯＰによる演算は、以下に記述される方法で行われる。演算装置ＯＰは、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算を行える。
【0055】
図４は、第１実施形態の演算装置ＯＰでの演算のための制御信号ＳＥＬ０～ＳＥＬ７の値の組合せを示す。図２を参照して記述されるとともに図４に示されるように、制御信号ＳＥＬ０～ＳＥＬ７の値の或る組合せは、固有の乗数を指定する。すなわち、信号ＹＩＮと、或る乗数とによる乗算の結果を信号ＺＯＵＴとして得るために、制御信号ＳＥＬ０～ＳＥＬ７のレベルが、以下に記述されるレベルに設定される。以下の記述において、「Ｘ：αβγδεζθι」は、乗数Ｘを指定するために、制御信号ＳＥＬ７、ＳＥＬ６、ＳＥＬ５、ＳＥＬ４、ＳＥＬ３、ＳＥＬ２、ＳＥＬ１、及びＳＥＬ０のレベルが、それぞれ、α、β、γ、δ、ε、ζ、θ、及びιであることを示す。α、β、γ、δ、ε、ζ、θ、及びιの各々は、Ｈ（ハイレベル）、Ｌ（ローレベル）、又は－（ドントケア）である。Ｈは、二進数の１と同じであり、Ｌは二進数の０と同じである。
１０ ：Ｌ－ＬＬＨＨＨＬ
９ ：Ｌ－ＬＬＨＨＬＨ
８ ：Ｌ－ＬＬＨＨＬＬ
７ ：Ｌ－ＬＬＬＨＨＨ
６ ：Ｌ－ＬＬＬＨＨＬ
５ ：Ｌ－ＬＬＬＨＬＨ
４ ：Ｌ－ＬＬＬＨＬＬ
３ ：Ｌ－ＬＬ－ＬＨＨ
２ ：Ｌ－ＬＬ－ＬＨＬ
１ ：Ｌ－Ｌ－－ＬＬＨ
１／２ ：Ｌ－ＨＨＨＨＬＬ
１／３ ：ＨＬ－ＨＨＨＨＨ
１／４ ：Ｌ－ＨＬＨＨＬＬ
１／５ ：ＨＬ－ＨＬＨＨＨ
１／６ ：ＨＨ－ＨＨＨＨＨ
１／７ ：ＨＬ－ＬＨＨＬＨ
１／８ ：Ｌ－ＨＬＬＨＬＬ
１／９ ：ＨＬ－ＬＬＨＨＨ
１／１０：ＨＨ－ＨＬＨＨＨ
０ ：Ｌ－Ｌ－－ＬＬＬ
計算されることを求められる乗数を指定する制御信号ＳＥＬ０～ＳＥＬ７の値の組合せが演算装置ＯＰに入力されることにより、信号ＹＩＮと、この乗数との積が、信号ＺＯＵＴとして出力される。
１０ ：Ｌ－ＬＬＨＨＨＬ
９ ：Ｌ－ＬＬＨＨＬＨ
８ ：Ｌ－ＬＬＨＨＬＬ
７ ：Ｌ－ＬＬＬＨＨＨ
６ ：Ｌ－ＬＬＬＨＨＬ
５ ：Ｌ－ＬＬＬＨＬＨ
４ ：Ｌ－ＬＬＬＨＬＬ
３ ：Ｌ－ＬＬ－ＬＨＨ
２ ：Ｌ－ＬＬ－ＬＨＬ
１ ：Ｌ－Ｌ－－ＬＬＨ
１／２ ：Ｌ－ＨＨＨＨＬＬ
１／３ ：ＨＬ－ＨＨＨＨＨ
１／４ ：Ｌ－ＨＬＨＨＬＬ
１／５ ：ＨＬ－ＨＬＨＨＨ
１／６ ：ＨＨ－ＨＨＨＨＨ
１／７ ：ＨＬ－ＬＨＨＬＨ
１／８ ：Ｌ－ＨＬＬＨＬＬ
１／９ ：ＨＬ－ＬＬＨＨＨ
１／１０：ＨＨ－ＨＬＨＨＨ
０ ：Ｌ－Ｌ－－ＬＬＬ
計算されることを求められる乗数を指定する制御信号ＳＥＬ０～ＳＥＬ７の値の組合せが演算装置ＯＰに入力されることにより、信号ＹＩＮと、この乗数との積が、信号ＺＯＵＴとして出力される。
【0056】
図５は、第１実施形態の演算装置ＯＰ中で行われている演算を示す。より具体的には、図５は、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のそれぞれが乗数として用いられる計算のために演算装置ＯＰ中で行われている演算を示す。乗算については、実際の値に対する信号ＺＯＵＴの値の誤差（以下、単に誤差と称される）は、０％である。しかし、除算（分数の乗数が用いられる乗算）は、以下に記述されるように、近似によって演算されるため、誤差が生じる。
【0057】
【0058】
乗数９の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２３＋２０） 式（２）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２３＋２０） 式（２）
が算出される。この場合の誤差は０％である。
【0059】
乗数８の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２３） 式（３）
が算出され、誤差は０％である。
ＹＩＮ×（２３） 式（３）
が算出され、誤差は０％である。
【0060】
乗数７の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２２＋２１＋２０） 式（４）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２２＋２１＋２０） 式（４）
が算出される。この場合の誤差は０％である。
【0061】
乗数６の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２２＋２１） 式（５）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２２＋２１） 式（５）
が算出される。この場合の誤差は０％である。
【0062】
乗数５の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２１＋２０） 式（６）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２１＋２０） 式（６）
が算出される。この場合の誤差は０％である。
【0063】
乗数４の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２２） 式（７）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２２） 式（７）
が算出される。この場合の誤差は０％である。
【0064】
乗数３の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２１＋２０） 式（８）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２１＋２０） 式（８）
が算出される。この場合の誤差は０％である。
【0065】
乗数２の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２１） 式（９）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２１） 式（９）
が算出される。この場合の誤差は０％である。
【0066】
乗数１の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２０） 式（１０）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２０） 式（１０）
が算出される。この場合の誤差は０％である。
【0067】
乗数１／２の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２４／２５） 式（１１）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２４／２５） 式（１１）
が算出される。この場合の誤差は０％である。
【0068】
乗数１／３の場合、信号ＺＯＵＴの値として、
ＹＩＮ×［｛（２３＋２１）×２＋２０｝／２６）］ 式（１２）
が算出される。この場合の誤差は－１．５６２５％である。
ＹＩＮ×［｛（２３＋２１）×２＋２０｝／２６）］ 式（１２）
が算出される。この場合の誤差は－１．５６２５％である。
【0069】
乗数１／４の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２３／２５） 式（１３）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２３／２５） 式（１３）
が算出される。この場合の誤差は０％である。
【0070】
乗数１／５の場合、信号ＺＯＵＴの値として、
ＹＩＮ×［｛（２２＋２１）×２＋２０｝／２６］ 式（１４）
が算出される。この場合の誤差は１．５６２５％である。
ＹＩＮ×［｛（２２＋２１）×２＋２０｝／２６］ 式（１４）
が算出される。この場合の誤差は１．５６２５％である。
【0071】
乗数１／６の場合、信号ＺＯＵＴの値として、
ＹＩＮ×［｛（２３＋２１）×２＋２０｝／２７］ 式（１５）
が算出される。この場合の誤差は－１．５６２５％である。
ＹＩＮ×［｛（２３＋２１）×２＋２０｝／２７］ 式（１５）
が算出される。この場合の誤差は－１．５６２５％である。
【0072】
乗数１／７の場合、信号ＺＯＵＴの値として、
ＹＩＮ×｛（２３＋２０）／２６｝ 式（１６）
が算出される。この場合の誤差は－１．５６２５％である。
ＹＩＮ×｛（２３＋２０）／２６｝ 式（１６）
が算出される。この場合の誤差は－１．５６２５％である。
【0073】
乗数１／８の場合、信号ＺＯＵＴの値として、
ＹＩＮ×（２２／２５） 式（１７）
が算出される。この場合の誤差は０％である。
ＹＩＮ×（２２／２５） 式（１７）
が算出される。この場合の誤差は０％である。
【0074】
乗数１／９の場合、信号ＺＯＵＴの値として、
ＹＩＮ×｛（２２＋２１＋２０）／２６｝ 式（１８）
が算出される。この場合の誤差は－１．５６２５％である。
ＹＩＮ×｛（２２＋２１＋２０）／２６｝ 式（１８）
が算出される。この場合の誤差は－１．５６２５％である。
【0075】
乗数１／１０の場合、信号ＺＯＵＴの値として、
ＹＩＮ×［｛（２２＋２１）×２＋２０｝／２７］ 式（１９）
が算出される。この場合の誤差は１．５６２５％である。
ＹＩＮ×［｛（２２＋２１）×２＋２０｝／２７］ 式（１９）
が算出される。この場合の誤差は１．５６２５％である。
【0076】
乗数０の場合、信号ＺＯＵＴの値として、
ＹＩＮ×０ 式（２０）
が算出される。この場合の誤差は０％である。
ＹＩＮ×０ 式（２０）
が算出される。この場合の誤差は０％である。
【0077】
１．２．２．演算回路の動作
１．２．２．１ 乗算
以下、或る信号Ｓの値は、単に、値Ｓ又はＳと称される場合がある。例えば、入力信号ＳＩＮの値は、単に、値ＳＩＮ又はＳＩＮと称され得る。
１．２．２．１ 乗算
以下、或る信号Ｓの値は、単に、値Ｓ又はＳと称される場合がある。例えば、入力信号ＳＩＮの値は、単に、値ＳＩＮ又はＳＩＮと称され得る。
【0078】
まず、具体的な例として、Ｓｍが３１４．１５である例が記述される。この場合、ＳＯＵＴ＝ＳＩＮ×３１４．１５の計算は、以下の計算により置き換えられることが可能である。
【0079】
ＳＯＵＴ＝３×１０×１０×ＳＩＮ
＋１０×ＳＩＮ
＋４×ＳＩＮ
＋（１／１０）×ＳＩＮ
＋５×（１／１０）×（１／１０）×ＳＩＮ
すなわち、Ｓｍの各桁について、Ｓｍのその桁の値と、その桁の位に相当する１０のべき乗と、ＳＩＮとの積が求められ、全ての桁のそれぞれについての積が加算される。各桁についての計算が、１つの演算装置ＯＰを使用して行われる。以下、各桁についての計算のための式は、以下のように称される。Ｓｍの１００の位の値とＳＩＮとの積のための式「３×１０×１０×ＳＩＮ」は、式（２１）と称される。Ｓｍの１０の位の値とＳＩＮとの積のための式「１０×ＳＩＮ」は、式（２２）と称される。Ｓｍの１の位の値とＳＩＮとの積のための式「４×ＳＩＮ」は、式（２３）と称される。Ｓｍの１／１０の位の値とＳＩＮとの積のための式「（１／１０）×ＳＩＮ」は、式（２４）と称される。Ｓｍの１／１００の位の値とＳＩＮとの積のための式「５×（１／１０）×（１／１０）×ＳＩＮ」は、式（２５）と称される。
＋１０×ＳＩＮ
＋４×ＳＩＮ
＋（１／１０）×ＳＩＮ
＋５×（１／１０）×（１／１０）×ＳＩＮ
すなわち、Ｓｍの各桁について、Ｓｍのその桁の値と、その桁の位に相当する１０のべき乗と、ＳＩＮとの積が求められ、全ての桁のそれぞれについての積が加算される。各桁についての計算が、１つの演算装置ＯＰを使用して行われる。以下、各桁についての計算のための式は、以下のように称される。Ｓｍの１００の位の値とＳＩＮとの積のための式「３×１０×１０×ＳＩＮ」は、式（２１）と称される。Ｓｍの１０の位の値とＳＩＮとの積のための式「１０×ＳＩＮ」は、式（２２）と称される。Ｓｍの１の位の値とＳＩＮとの積のための式「４×ＳＩＮ」は、式（２３）と称される。Ｓｍの１／１０の位の値とＳＩＮとの積のための式「（１／１０）×ＳＩＮ」は、式（２４）と称される。Ｓｍの１／１００の位の値とＳＩＮとの積のための式「５×（１／１０）×（１／１０）×ＳＩＮ」は、式（２５）と称される。
【0080】
例示のＳｍが３１４．１５であることに基づいて、Ｓｍ１～Ｓｍ５は、それぞれ、５、１、４、１、及び３である。このことに基づいて、図３に示されるデコーダＤＣ１～ＤＣ５は、図４の表に従って、以下の制御信号Ｓｃ１～Ｓｃ５を出力する。
Ｓｃ１は、Ｌ－ＬＬＬＨＬＨ（十進数５のデコード結果）である。
Ｓｃ２は、Ｌ－Ｌ－－ＬＬＨ（十進数１のデコード結果）である。
Ｓｃ３は、Ｌ－ＬＬＬＨＬＬ（十進数４のデコード結果）である。
Ｓｃ４は、Ｌ－Ｌ－－ＬＬＨ（十進数１のデコード結果）である。
Ｓｃ５は、Ｌ－ＬＬ－ＬＨＨ（十進数３のデコード結果）である。
Ｓｃ１は、Ｌ－ＬＬＬＨＬＨ（十進数５のデコード結果）である。
Ｓｃ２は、Ｌ－Ｌ－－ＬＬＨ（十進数１のデコード結果）である。
Ｓｃ３は、Ｌ－ＬＬＬＨＬＬ（十進数４のデコード結果）である。
Ｓｃ４は、Ｌ－Ｌ－－ＬＬＨ（十進数１のデコード結果）である。
Ｓｃ５は、Ｌ－ＬＬ－ＬＨＨ（十進数３のデコード結果）である。
【0081】
また、図３を参照して記述されるように、制御信号ＳｃＬ、ＳｃＣ、及びＳｃＨは、それぞれ１／１０、１、及び１０指定するために、以下の値を有する。
ＳｃＬは、ＨＨ－ＨＬＨＨＨ（十進数１／１０のデコード結果）である。
ＳｃＣは、Ｌ－Ｌ－－ＬＬＨ（十進数１のデコード結果）である。
ＳｃＨは、Ｌ－ＬＬＨＨＨＬ（十進数１０のデコード結果）である。
ＳｃＬは、ＨＨ－ＨＬＨＨＨ（十進数１／１０のデコード結果）である。
ＳｃＣは、Ｌ－Ｌ－－ＬＬＨ（十進数１のデコード結果）である。
ＳｃＨは、Ｌ－ＬＬＨＨＨＬ（十進数１０のデコード結果）である。
【0082】
図３を参照して説明したように、信号ＹＩＮ１～ＹＩＮ５は、以下の値を有する。
ＹＩＮ１＝（１／１０）×（１／１０）×ＳＩＮ
ＹＩＮ２＝（１／１０）×ＳＩＮ
ＹＩＮ３＝１×ＳＩＮ
ＹＩＮ４＝１０×ＳＩＮ
ＹＩＮ５＝１０×１０×ＳＩＮ
信号ＹＩＮ１～ＹＩＮ５に基づいて、演算装置ＯＰ１～ＯＰ５は、ＹＩＮ１～ＹＩＮ５のそれぞれに対して、制御信号Ｓｃ１～Ｓｃ５によって定められる演算を実行する。Ｓｍが３１４．１５の例では、ＯＰ５、ＯＰ４、ＯＰ３、ＯＰ２、及びＯＰ１によって、式（２１）～（２５）の演算がそれぞれ実行され、演算の結果が信号ＺＯＵＴ５、ＺＯＵＴ４、ＺＯＵＴ３、ＺＯＵＴ２、及びＺＯＵＴ１として出力される。
ＹＩＮ１＝（１／１０）×（１／１０）×ＳＩＮ
ＹＩＮ２＝（１／１０）×ＳＩＮ
ＹＩＮ３＝１×ＳＩＮ
ＹＩＮ４＝１０×ＳＩＮ
ＹＩＮ５＝１０×１０×ＳＩＮ
信号ＹＩＮ１～ＹＩＮ５に基づいて、演算装置ＯＰ１～ＯＰ５は、ＹＩＮ１～ＹＩＮ５のそれぞれに対して、制御信号Ｓｃ１～Ｓｃ５によって定められる演算を実行する。Ｓｍが３１４．１５の例では、ＯＰ５、ＯＰ４、ＯＰ３、ＯＰ２、及びＯＰ１によって、式（２１）～（２５）の演算がそれぞれ実行され、演算の結果が信号ＺＯＵＴ５、ＺＯＵＴ４、ＺＯＵＴ３、ＺＯＵＴ２、及びＺＯＵＴ１として出力される。
【0083】
加算器２は、値ＺＯＵＴ１、ＺＯＵＴ２、ＺＯＵＴ３、ＺＯＵＴ４、及びＺＯＵＴ５を加算する。加算器２は、加算の結果を出力信号ＳＯＵＴとして出力する。Ｓｍが３１４．１５の例では、出力信号ＳＯＵＴの値は、ＳＩＮと３１４．１５との積に等しい。
【0084】
同様にして、５つの桁それぞれにおいて任意の値を有する入力信号Ｓｍと入力信号ＳＩＮとの積が算出されることが可能である。
【0085】
除算については、除数の逆数を小数に変換して、変換された小数を乗じることにより、任意の除数による除算が可能である。例えば、除数が１２．５の場合、１／１２．５＝０．０８である。このため、ＳＯＵＴはＳＩＮ×０．０８によって、算出されることが可能である。
【0086】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、小さい面積を有するとともに、十進１桁の乗数及び十進１桁の逆数の乗算を行える演算装置ＯＰが提供されることが可能である。
第１実施形態によれば、以下に記述されるように、小さい面積を有するとともに、十進１桁の乗数及び十進１桁の逆数の乗算を行える演算装置ＯＰが提供されることが可能である。
【0087】
比較例としての第１手法として、高速な乗算は、多数の加減算器を設けることによって行われることが可能である。デジタル信号処理のように乗算を頻繁に実施するような分野であれば、デジタル信号処理を行う装置への乗算器の搭載は効率的であり、そのための回路を設けることによる領域の消費は許容される。しかしながら、それ以外の分野、例えばアナログ回路のキャリブレーションをデジタル回路で制御する場合のような、動作期間中に１回しか要求されない乗算のために大きな回路面積の演算装置を使用することは非効率的である。比較例としての第２手法として、演算装置をできる限り小さい面積で構成することが考えられる。しかしながら、その場合、動作の間に必要な数のクロック・エッジが確保できないことがあり得る。
【0088】
このように、高速化のために多数の加減算器を用いる比較例としての第１手法は適用の形態によっては非効率であり得、小面積が可能な比較例としての第２手法では、制限時間内に動作が完了しないことがあり得る。これらの問題に対処するために、以下に記述されるような、これら２つの手法の中間的な手法の使用が考えられる。
【0089】
まず、乗算について記述される。以下では、記述が単純化されることを目的として、全ての数値の符号は正であると仮定される。被乗数Ｙと乗数Ｘが両方とも１６ビットである場合、ＹとＸとの積Ｚ（Ｚは３２ビットの値を有する）は、式（２６）のように表される。
Ｚ＝Ｙ×Ｘ 式（２６）
乗数Ｘが、式（２７）のように、隣り合う４ビットずつの互いに重なり合わない４つの部分Ｘ０、Ｘ１、Ｘ２、及びＸ３に分解される。
Ｘ＝１６３×Ｘ３＋１６２×Ｘ２＋１６１×Ｘ１＋１６０×Ｘ０ 式（２７）
この表現が使用されると、式（２７）は、（２８）のように変換される。
Ｚ＝Ｙ×１６３×Ｘ３＋Ｙ×１６２×Ｘ２＋Ｙ×１６×Ｘ１＋Ｙ×Ｘ０ 式（２８）
ある数を１６倍する演算は、その数のビット列を４ビット、左シフトすることと等価である。このため、被乗数４ビットと乗数１６ビットを乗算する乗算器を用いて乗算の結果がシフトされ、シフトされた値が、乗算の中でのこれまでの演算によって得られる結果に加算される演算が４回繰り返されることにより、Ｚが得られる。
Ｚ＝Ｙ×Ｘ 式（２６）
乗数Ｘが、式（２７）のように、隣り合う４ビットずつの互いに重なり合わない４つの部分Ｘ０、Ｘ１、Ｘ２、及びＸ３に分解される。
Ｘ＝１６３×Ｘ３＋１６２×Ｘ２＋１６１×Ｘ１＋１６０×Ｘ０ 式（２７）
この表現が使用されると、式（２７）は、（２８）のように変換される。
Ｚ＝Ｙ×１６３×Ｘ３＋Ｙ×１６２×Ｘ２＋Ｙ×１６×Ｘ１＋Ｙ×Ｘ０ 式（２８）
ある数を１６倍する演算は、その数のビット列を４ビット、左シフトすることと等価である。このため、被乗数４ビットと乗数１６ビットを乗算する乗算器を用いて乗算の結果がシフトされ、シフトされた値が、乗算の中でのこれまでの演算によって得られる結果に加算される演算が４回繰り返されることにより、Ｚが得られる。
【0090】
一方、除算の場合は、乗算と同じようにはいかない。除数Ｄと被除数Ｎが両方とも１６ビットである場合、ＮがＤで除されることにより得られる商Ｑは、式（２９）のように表される。
Ｑ＝Ｎ／Ｄ 式（２９）
除数Ｄが乗算の例と同様に分解されると、式（３０）のように表される。
Ｑ＝Ｎ／（１６３×Ｄ３＋１６２×Ｄ２＋１６１×Ｄ１＋１６０×Ｄ０） 式（３０）
式（３０）の計算は、容易ではない。そこで、除数Ｄに代えて、被除数Ｎが、式（３１）のように、隣り合う４ビットずつの互いに重なり合わない４つの部分Ｎ０、Ｎ１、Ｎ２、及びＮ３に分解される。このことに基づく、式（２９）は、式（３１）のように変換される。
Ｑ＝（１６３×Ｎ３＋１６２×Ｎ２＋１６１×Ｎ１＋１６０×Ｎ０）／Ｄ 式（３１）
＝１６３×Ｎ３／Ｄ＋１６２×Ｎ２／Ｄ＋１６１×Ｎ１／Ｄ＋１６０×Ｎ０／Ｄ
式（３２）
１６ｋ×Ｎｋ／Ｄ（ｋ＝０，１，２，３）の各項は、数式上は、式（３３）のように表される。
１６ｋ×（Ｎｋ／Ｄ）＝（１６ｋ×Ｎｋ）／Ｄ 式（３３）
しかしながら、たとえば、ｋ＝３、Ｎ３＝１、Ｄ＝１５のとき、式（３３）の演算の結果の小数点以下が切り捨てられると、式（３３）の左辺は０、右辺は２７３になる。式（３３）の右辺の計算には、Ｎ／Ｄと同じだけ時間がかかる。このため、除数の分解によっても、除算が高速に行われることができない。このように、除算のために除数または被除数が分解されたとしても、除算のための回路の面積と演算速度のトレードオフが容易に実現されない。
Ｑ＝Ｎ／Ｄ 式（２９）
除数Ｄが乗算の例と同様に分解されると、式（３０）のように表される。
Ｑ＝Ｎ／（１６３×Ｄ３＋１６２×Ｄ２＋１６１×Ｄ１＋１６０×Ｄ０） 式（３０）
式（３０）の計算は、容易ではない。そこで、除数Ｄに代えて、被除数Ｎが、式（３１）のように、隣り合う４ビットずつの互いに重なり合わない４つの部分Ｎ０、Ｎ１、Ｎ２、及びＮ３に分解される。このことに基づく、式（２９）は、式（３１）のように変換される。
Ｑ＝（１６３×Ｎ３＋１６２×Ｎ２＋１６１×Ｎ１＋１６０×Ｎ０）／Ｄ 式（３１）
＝１６３×Ｎ３／Ｄ＋１６２×Ｎ２／Ｄ＋１６１×Ｎ１／Ｄ＋１６０×Ｎ０／Ｄ
式（３２）
１６ｋ×Ｎｋ／Ｄ（ｋ＝０，１，２，３）の各項は、数式上は、式（３３）のように表される。
１６ｋ×（Ｎｋ／Ｄ）＝（１６ｋ×Ｎｋ）／Ｄ 式（３３）
しかしながら、たとえば、ｋ＝３、Ｎ３＝１、Ｄ＝１５のとき、式（３３）の演算の結果の小数点以下が切り捨てられると、式（３３）の左辺は０、右辺は２７３になる。式（３３）の右辺の計算には、Ｎ／Ｄと同じだけ時間がかかる。このため、除数の分解によっても、除算が高速に行われることができない。このように、除算のために除数または被除数が分解されたとしても、除算のための回路の面積と演算速度のトレードオフが容易に実現されない。
【0091】
第１実施形態の演算装置ＯＰは、図２に示される要素及び接続を有する。制御信号ＳＥＬの値の組合せによる乗数の指定により、図４を参照して記述されるように、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算が行われることが可能である。すなわち、ＳＩＮと、０、及び１以上１０以下の整数の乗数の乗算として、それぞれ、式（２０）、及び式（１）～式（１０）が行われる。ＳＩＮと、２、４、及び８の逆数の乗数の乗算として、それぞれ、式（１１）、式（１３）、及び式（１７）が行われる。ＳＩＮと、３、５、６、７、９、及び１０の逆数の乗算として、それぞれ、式（１２）、式（１４）、式（１５）、式（１６）、式（１８）、及び式（１９）に示される近似演算が行われる。
【0092】
このような乗算及び除算が、小さい面積を有する演算装置ＯＰによって行われることが可能である。図６は、比較例としての二進乗算器及び第１実施形態の演算装置ＯＰのそれぞれの構成要素の数並びに被乗数１ビット当たりの素子数を示す。比較例としての二進乗算器は、従来の演算器であり、固定小数点型であり、乗数として０以上１５以下の整数を使用でき、被乗数として任意の数のビット列を使用でき、動作にクロックを要しない並列アレイ型乗算器である。被乗数１ビット当たりの素子数の算出のために、ＡＮＤゲート、マルチプレクサ、及び加算器が、それぞれ６、１４、及び５６個の素子を有すると仮定されている。なお、ビット列のシフトは配線のみで行われることが可能なので、シフトに要する素子の数は０である。
【0093】
演算装置ＯＰは、乗算のみを行える比較例としての二進乗算器の素子数より４．２％多い素子を有するのみで、乗算及び除算を行える。
【0094】
演算装置ＯＰが、０、１桁の整数、及び１桁の整数の逆数を乗数として用いる乗算を行えることは、演算装置ＯＰを使用して、乗数の桁ごとの乗算の実行を可能にする。このような広く汎用な乗算を実行できる演算装置ＯＰの使用により、演算装置ＯＰを用いる演算回路１００は、任意の数（逆数を含む）の乗算を行える。このことは、演算回路１００が大きな面積を要することを抑制する。また、演算回路１００によって、除数または被除数の分解では実現できない演算回路の面積の抑制と高い演算速度の両立が可能である。さらに、演算回路１００の動作のためにクロック信号は不要であり、比較例としての第２手法による課題は生じない。
【0095】
２．第２実施形態
第２実施形態は、演算回路１００の構成及び動作の点で、第１実施形態と異なる。第２実施形態の演算回路１００は、第１実施形態の演算回路１００との区別のために、演算回路１００ｂと称される場合がある。
第２実施形態は、演算回路１００の構成及び動作の点で、第１実施形態と異なる。第２実施形態の演算回路１００は、第１実施形態の演算回路１００との区別のために、演算回路１００ｂと称される場合がある。
【0096】
２．１．構成
図７は、第２実施形態の演算装置中の構成要素及び構成要素の接続を示す。図７に示されるように、演算回路１００ｂは、演算装置ＯＰ、制御回路３、選択変換回路４ｂ、データ記憶回路ＬＣ１ｂ、及び累積加算器５を含む。
図７は、第２実施形態の演算装置中の構成要素及び構成要素の接続を示す。図７に示されるように、演算回路１００ｂは、演算装置ＯＰ、制御回路３、選択変換回路４ｂ、データ記憶回路ＬＣ１ｂ、及び累積加算器５を含む。
【0097】
制御回路３は、選択変換回路４ｂ、データ記憶回路ＬＣ１ｂ、及び累積加算器５を制御する。制御回路３は、カウンタＣＴ及びメモリＭＥを含む。カウンタＣＴは、リセット信号及びクロック信号を受け取る。カウンタＣＴは、クロック信号のエッジ（例えば、立上がりエッジ）を計数する。カウンタＣＴは、アサートされたリセット信号を受け取ると、記憶している値をリセットする。カウンタＣＴの出力（計数の結果）は、アドレス情報として、メモリＭＥに供給される。メモリＭＥは、アドレス情報により指定されるアドレスに記憶されているデータを出力する。
【0098】
選択変換回路４ｂは、入力信号Ｓｍから制御信号Ｓｃを生成し、生成された制御信号Ｓｃを演算装置ＯＰに供給する。選択変換回路４ｂは、また、入力信号ＳＩＮとデータ記憶回路ＬＣ１ｂからの出力（データ記憶回路ＬＣ１ｂに記憶されている値）のうちのいずれか一方を選んで、選択されたものを信号ＹＩＮとして演算装置ＯＰに供給する。
【0099】
選択変換回路４ｂは、ｎ：１選択回路（マルチプレクサ）ＭＸ１ｂ、４：１選択回路ＭＸ２ｂ、２：１選択回路ＭＸ３ｂ、及びデコーダＤＣｂを含む。ｎ：１選択回路ＭＸ１ｂは、信号Ｓｍ１～Ｓｍｎを受け取る。信号Ｓｍ１～Ｓｍｎは、ｎ桁の十進数を伝送する信号Ｓｍの各桁をそれぞれ伝送する。ｎ：１選択回路ＭＸ１ｂは、信号Ｓｍ１～Ｓｍｎのうちの制御回路３の制御に基づいて選択される１つを出力する。
【0100】
デコーダＤＣｂは、ｎ：１選択回路ＭＸ１ｂからの出力を受け取る。デコーダＤＣｂは、第１実施形態のデコーダＤＣ１～ＤＣ５と同じく、受け取られた信号（信号Ｓｍ１～ＳＭｎのいずれか）を、制御信号ＳｃＲに変換する。
【0101】
４：１選択回路ＭＸ２ｂは、制御信号ＳｃＲ、ＳｃＬ、ＳｃＣ、及びＳｃＨを受け取る。４：１選択回路ＭＸ２ｂは、制御信号ＳｃＲ、ＳｃＬ、ＳｃＣ、及びＳｃＨのうちの制御回路３の制御に基づいて選択される１つを制御信号Ｓｃとして出力する。
【0102】
２：１選択回路ＭＸ３ｂは、入力信号ＳＩＮ、及びデータ記憶回路ＬＣ１ｂからの出力を受け取る。２：１選択回路ＭＸ３ｂは、入力信号ＳＩＮ及びデータ記憶回路ＬＣ１ｂからの出力のうちの制御回路３の制御に基づいて選択される１つを信号ＹＩＮとして出力する。
【0103】
演算装置ＯＰは、制御信号Ｓｃの値によって指定される値と、信号ＹＩＮの値との積を伝送する信号ＺＯＵＴを出力する。
【0104】
データ記憶回路ＬＣ１ｂは、信号ＺＯＵＴを受け取り、制御回路３の制御に基づいて、受け取られた信号ＺＯＵＴの値を記憶する。データ記憶回路ＬＣ１ｂは、記憶されている値を、選択変換回路４ｂに供給する。データ記憶回路ＬＣ１ｂは、リセット信号及びクロック信号を受け取り、制御回路３からイネーブル信号を受け取る。データ記憶回路ＬＣ１ｂは、イネーブル信号に基づいて動作し、クロック信号に基づくタイミングで動作する。データ記憶回路ＬＣ１ｂは、アサートされているリセット信号を受け取ると、記憶している値をリセットする。
【0105】
累積加算器５は、加算器ＡＤ５１及びデータ記憶回路ＬＣ２ｂを含む。累積加算器５は、信号ＺＯＵＴを受け取る。累積加算器５において加算器ＡＤ５１は、受け取られた信号ＺＯＵＴの値を、この信号ＺＯＵＴを受け取る前にデータ記憶回路ＬＣ２ｂに記憶していた値に加えることで和を得る。累積加算器５においてデータ記憶回路ＬＣ２ｂは、得られる和を記憶し、得られた値を伝送する出力信号ＳＯＵＴを出力する。データ記憶回路ＬＣ２ｂは、リセット信号及びクロック信号を受け取り、制御回路３からイネーブル信号を受け取る。データ記憶回路ＬＣ２ｂは、イネーブル信号に基づいて動作し、クロック信号に基づくタイミングで動作する。データ記憶回路ＬＣ２ｂは、アサートされているリセット信号を受け取ると、記憶している値をリセットする。
【0106】
２．２．動作
図８は、第２実施形態の演算回路１００ｂの動作のフローを示す。図８のフローは、制御回路３が入力信号ＳＩＮ及び入力信号Ｓｍを受け取ると開始する。第１実施形態において記述されるように、入力信号Ｓｍは乗数Ｘを伝送し、入力信号ＳＩＮは被乗数Ｙを伝送する。フローは、第１実施形態における式（２１）～式（２５）の和の計算と同じく、乗数Ｘの各桁と被乗数Ｙとの積を累積的に加算することに相当する。
図８は、第２実施形態の演算回路１００ｂの動作のフローを示す。図８のフローは、制御回路３が入力信号ＳＩＮ及び入力信号Ｓｍを受け取ると開始する。第１実施形態において記述されるように、入力信号Ｓｍは乗数Ｘを伝送し、入力信号ＳＩＮは被乗数Ｙを伝送する。フローは、第１実施形態における式（２１）～式（２５）の和の計算と同じく、乗数Ｘの各桁と被乗数Ｙとの積を累積的に加算することに相当する。
【0107】
制御回路３は、変数Ｉ、Ｆ、ｋ、Ｙ０、Ｖ、及びＺに以下に記述される値をセットする（ＳＴ１）。制御回路３は、変数Ｉに乗数Ｘの整数部の桁数をセットする。制御回路３は、変数Ｆに乗数Ｘの小数部の桁数をセットする。制御回路３は、変数ｋを０にセットする。制御回路３は、変数Ｙ０に被乗数Ｙをセットする。制御回路３は、変数Ｖに変数Ｙ０をセットする。制御回路３は、変数Ｚに０をセットする。変数Ｉ、Ｆ、及びｋは制御回路３において、例えばメモリＭＥによって記憶される。変数Ｖは、例えば、データ記憶回路ＬＣ１ｂによって記憶される。変数Ｚは、例えば、累積加算器５において、データ記憶回路ＬＣ２ｂによって記憶される。
【0108】
乗数Ｘは、十進数であり、よって式（３４）のように表されることが可能である。
Ｘ＝１０Ｉ－１×ＸＩ－１＋ … ＋１００×Ｘ０＋１０－１×Ｘ－１＋…＋１０－Ｆ×Ｘ－Ｆ
式（３４）
ｋが正の範囲において、Ｘｋは、乗数Ｘの整数部のうちの最下の桁（最下位ビット）からｋ番目の桁の値を指す。ｋが負の範囲において、Ｘｋは、乗数Ｘの小数のうちの、小数第ｋ位の桁の値を指す。Ｘ０は、乗数Ｘの整数部の一の位の値を指す。
Ｘ＝１０Ｉ－１×ＸＩ－１＋ … ＋１００×Ｘ０＋１０－１×Ｘ－１＋…＋１０－Ｆ×Ｘ－Ｆ
式（３４）
ｋが正の範囲において、Ｘｋは、乗数Ｘの整数部のうちの最下の桁（最下位ビット）からｋ番目の桁の値を指す。ｋが負の範囲において、Ｘｋは、乗数Ｘの小数のうちの、小数第ｋ位の桁の値を指す。Ｘ０は、乗数Ｘの整数部の一の位の値を指す。
【0109】
制御回路３は、乗数Ｘの整数部の乗算と、乗数Ｘの小数部の乗算を、別々に行う。例えば、制御回路３は、ＳＴ３からＳＴ７の実行によって乗数Ｘの小数部の乗算を行い、ＳＴ１１からＳＴ１７の実行によって乗数Ｘの整数部の乗算を行う。具体的には、以下の通りである。
【0110】
制御回路３は、Ｆが０であるかを判断する（ＳＴ３）。
【0111】
Ｆが０でない場合（ＳＴ３＿Ｎｏ）、これは、乗数Ｘが小数部を含むことを意味する。このことに基づいて、制御回路３は、演算装置ＯＰを使用して（１／１０）×Ｖを計算し、算出された値でＶを更新する（ＳＴ４）。詳細は、第１実施形態において記述される方法の通りである。すなわち、制御回路３は、２：１選択回路ＭＸ３ｂに入力信号ＳＩＮを選択するよう制御するとともに、４：１選択回路ＭＸ２ｂに制御信号ＳｃＬ（１／１０を指定する信号）を選択するように制御する。この結果、選択変換回路４ｂは、演算装置ＯＰに、Ｖを伝送する信号ＹＩＮを供給するとともに、１／１０を指定する制御信号Ｓｃを供給する。以下、制御回路３による演算装置ＯＰを使用する計算は、積を算出される対象の２つの値が第１実施形態において記述されるように供給及び指定されることにより行われる。（１／１０）×Ｖの値は、信号ＺＯＵＴによって伝送され、信号ＺＯＵＴはデータ記憶回路ＬＣ１ｂにより受け取られる。データ記憶回路ＬＣ１ｂは、制御回路３の指示に基づいて、ＳＴ４の実行前に記憶されていたＶを、信号ＺＯＵＴの値（＝（１／１０）×Ｖ）によって更新する。信号ＺＯＵＴの値（＝（１／１０）×Ｖ）は、データ記憶回路ＬＣ１ｂによって記憶される。
【0112】
制御回路３は、ｋをｋ－１で更新する（ＳＴ５）。
【0113】
制御回路３は、Ｚ＋Ｘｋ×Ｖを計算し、算出された値でＺを更新する（ＳＴ６）。具体的には、以下の通りである。制御回路３は、演算装置ＯＰを使用して、Ｘｋ×Ｖを算出する。すなわち、制御回路３は、データ記憶回路ＬＣ１ｂを制御して、データ記憶回路ＬＣ１ｂに記憶されている値（＝（１／１０）×Ｖ）を含んだ信号を出力させ、出力された信号を２：１選択回路ＭＸ３ｂの制御によって信号ＹＩＮとして演算装置ＯＰに供給する。また、制御回路３は、４：１選択回路ＭＸ２ｂに制御信号ＳｃＲを選択させることによって、Ｘｋを指定する制御信号Ｓｃを供給する。信号ＺＯＵＴは、Ｘｋ×Ｖを伝送する。信号ＺＯＵＴは、累積加算器５により受け取られる。累積加算器５は、信号ＺＯＵＴの受信前に記憶していたＺと信号ＺＯＵＴの値の和を記憶する。
【0114】
制御回路３は、ｋが－Ｆと等しいかを判断する（ＳＴ７）。
【0115】
ｋが－Ｆと等しくない場合（ＳＴ７＿Ｎｏ）、これは、乗数Ｘの小数部の全ての桁と被乗数Ｙとの積の和の算出が完了していないことを意味する。このことに基づいて、制御回路３は、ＳＴ４を実行する。
【0116】
ｋが－Ｆと等しい場合（ＳＴ１１＿Ｙｅｓ）、これは、乗数Ｘの小数部の全ての桁と被乗数Ｙとの積の和の算出が完了したことを意味する。このことに基づいて、制御回路３は、乗数Ｘの整数部についての算出の処理に移る。その一環として、制御回路３は、Ｉが０であるかを判断する（ＳＴ１１）。Ｆが０である場合（ＳＴ３＿Ｙｅｓ）も、制御回路３は、ＳＴ１１を実行する。
【0117】
Ｉが０である場合（ＳＴ１１＿Ｙｅｓ）、これは、乗数Ｘが整数部を含まないことを意味する。よって、フローは終了する。図７のフローの終了の時点で累積加算器５（データ記憶回路ＬＣ２ｂ）に記憶されている値（Ｚ）が、被乗数Ｙと乗数Ｘとの積に等しい。
【0118】
Ｉが０でない場合（ＳＴ１１＿Ｎｏ）、これは、乗数Ｘが整数部を含むことを意味する。このことに基づいて、制御回路３は、ｋを０で更新する（ＳＴ１２）。
【0119】
制御回路３は、ＶをＹ０で更新する（ＳＴ１３）。
【0120】
制御回路３は、Ｚ＋Ｘｋ×Ｖを計算し、算出された値でＺを更新する（ＳＴ１４）。ＳＴ１４として行われる処理は、ＳＴ６として行われる処理と同じである。
【0121】
制御回路３は、ｋがＩ－１と等しいかを判断する（ＳＴ１５）。
【0122】
ｋがＩ－１と等しい場合（ＳＴ１５＿Ｙｅｓ）、これは、乗数Ｘの整数部の全ての桁と被乗数Ｙとの積の和の算出が完了したことを意味する。よって、フローは終了する。
【0123】
ｋがＩ－１と等しくない場合（ＳＴ１５＿Ｎｏ）、これは、乗数Ｘの整数部の全ての桁と被乗数Ｙとの積の和の算出が完了していないことを意味する。このことに基づいて、制御回路３は、演算装置ＯＰを使用して１０×Ｖを計算し、算出された値でＶを更新する（ＳＴ１６）。ＳＴ１６として行われる処理は、値の相違を除いて、ＳＴ４として行われる処理と同じである。ＳＴ４と異なる点として、ＳＴ１６として行われる処理では、制御信号ＳｃＬに代えて、制御信号ＳｃＨが使用される。
【0124】
制御回路３は、ｋをｋ＋１で更新する（ＳＴ１７）。ＳＴ１７の後、処理はＳＴ１４に継続する。
【0125】
２．３．利点
第２実施形態の演算回路１００ｂは、第１実施形態と同じく、演算装置ＯＰを含み、演算装置ＯＰを使用して、乗数の各桁と被乗数との積の和の算出によって、被乗数Ｙと乗数Ｘとの積を算出できる。よって、第１実施形態と同じ利点を得られる。第２実施形態の演算回路１００ｂは、第１実施形態の演算回路１００と比較して、演算装置ＯＰの数を少なく構成できるため回路面積をより小さくできる。
第２実施形態の演算回路１００ｂは、第１実施形態と同じく、演算装置ＯＰを含み、演算装置ＯＰを使用して、乗数の各桁と被乗数との積の和の算出によって、被乗数Ｙと乗数Ｘとの積を算出できる。よって、第１実施形態と同じ利点を得られる。第２実施形態の演算回路１００ｂは、第１実施形態の演算回路１００と比較して、演算装置ＯＰの数を少なく構成できるため回路面積をより小さくできる。
【0126】
２．４．その他及び変形例
乗数の桁数と小数点位置とが固定の場合は、制御回路３中のメモリＭＥとして読出し専用メモリ（Read Only Memory, ＲＯＭ）が使用されることが可能である。
乗数の桁数と小数点位置とが固定の場合は、制御回路３中のメモリＭＥとして読出し専用メモリ（Read Only Memory, ＲＯＭ）が使用されることが可能である。
【0127】
又は、メモリＭＥは、書換え可能なフラッシュメモリで構成されることも可能である。その場合、乗数の桁数と小数点位置とが可変にできる利点が生じる。
【0128】
図８を参照して記述されるように、制御回路３の動作が条件判断を伴う場合には、制御回路３をマイクロプロセッサで構成することが、一つの方法である。
【0129】
３．第３実施形態
第３実施形態は、演算装置ＯＰ中の構成要素及び構成要素の接続の点で、第１実施形態と異なる。第３実施形態の演算装置ＯＰは、第１実施形態の演算装置ＯＰとの区別のために、演算装置ＯＰｃと称される場合がある。第３実施形態の演算装置ＯＰｃは、第１実施形態の演算回路１００及び第２実施形態の演算回路１００ｂのいずれにも適用されることが可能である。以下、第１実施形態と異なる点が主に記述される。少なくも記述されない点については、第１実施形態と同じである。
第３実施形態は、演算装置ＯＰ中の構成要素及び構成要素の接続の点で、第１実施形態と異なる。第３実施形態の演算装置ＯＰは、第１実施形態の演算装置ＯＰとの区別のために、演算装置ＯＰｃと称される場合がある。第３実施形態の演算装置ＯＰｃは、第１実施形態の演算回路１００及び第２実施形態の演算回路１００ｂのいずれにも適用されることが可能である。以下、第１実施形態と異なる点が主に記述される。少なくも記述されない点については、第１実施形態と同じである。
【0130】
３．１．構成
図９は、第３実施形態の演算装置ＯＰｃ中の要素及び要素の接続を示す。図９に示されるように、演算装置ＯＰｃは、演算装置ＯＰが有する要素及び要素の接続に加えて、右６ビット算術シフタ（ＡＳＦＲ６）ＲＳ１、インバータＩＶ１、インクリメンタＩＮＣ１、マルチプレクサＭＸ１１、及び加算器ＡＤ１１を含む。
図９は、第３実施形態の演算装置ＯＰｃ中の要素及び要素の接続を示す。図９に示されるように、演算装置ＯＰｃは、演算装置ＯＰが有する要素及び要素の接続に加えて、右６ビット算術シフタ（ＡＳＦＲ６）ＲＳ１、インバータＩＶ１、インクリメンタＩＮＣ１、マルチプレクサＭＸ１１、及び加算器ＡＤ１１を含む。
【0131】
マルチプレクサＭＸ４からの信号Ｓ１９は、第１実施形態でのマルチプレクサＭＸ５に代えて、右６ビット算術シフタＲＳ１によって受け取られる。右６ビット算術シフタＲＳ１は、信号Ｓ１９のビット列に対して６ビットの右算術シフトを行って、信号Ｓ２１を生成する。信号Ｓ２１は、ｎビットの値を伝送する。信号Ｓ２１の値は、信号Ｓ１９の値の２－６倍の大きさを有する。
【0132】
信号Ｓ２１は、インバータＩＶ１によって受け取られる。インバータＩＶ１は、信号Ｓ２１に基づいて、信号Ｓ２２を出力する。信号Ｓ２２は、信号Ｓ２１の全ビットの各々において信号Ｓ２１の値から反転された値を伝送する。信号Ｓ２２は、ｎビットの値を伝送する。
【0133】
信号Ｓ２２は、インクリメンタＩＮＣ１により受け取られる。インクリメンタＩＮＣ１は、信号Ｓ２２に基づいて、信号Ｓ２３を出力する。信号Ｓ２３は、信号Ｓ２２によって伝送される値と１の和を伝送する。信号Ｓ２３は、ｎビットの値を伝送する。
【0134】
信号Ｓ２３は、マルチプレクサＭＸ１１の第２入力によって受け取られる。マルチプレクサＭＸ１１は、第１入力によって、信号Ｓ２１を受け取る。マルチプレクサＭＸ１１は、選択信号として制御信号ＳＥＬ５を受け取る。マルチプレクサＭＸ１１は、信号Ｓ２１及び信号Ｓ２３のうちの制御信号ＳＥＬ５に基づいて選択される一方を、信号Ｓ２４として出力する。信号Ｓ２４は、ｎビットの値を伝送する。
【0135】
信号Ｓ２４は、加算器ＡＤ１１の第１入力によって受け取られる。加算器ＡＤ１１は、第２入力によって、マルチプレクサＭＸ４から信号Ｓ１９を受け取る。加算器ＡＤ１１は、信号Ｓ１９と信号Ｓ２４に基づいて、信号Ｓ２５を出力する。信号Ｓ２５は、信号Ｓ２４の値と信号Ｓ１９の値の和を伝送する。信号Ｓ２５は、ｎビットの値を有する。
【0136】
マルチプレクサＭＸ５は、第２入力によって、第１実施形態での信号Ｓ１９に代えて、信号Ｓ２５を受け取る。
【0137】
３．２．動作
演算装置ＯＰｃは、第１実施形態の演算装置ＯＰと同じく、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算を行える。
演算装置ＯＰｃは、第１実施形態の演算装置ＯＰと同じく、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算を行える。
【0138】
図１０は、第３実施形態の演算装置ＯＰｃでの演算のための制御信号ＳＥＬ０～ＳＥＬ７の値の組合せを示す。各乗数Ｘの指定のために、制御信号ＳＥＬ７、ＳＥＬ６、ＳＥＬ５、ＳＥＬ４、ＳＥＬ３、ＳＥＬ２、ＳＥＬ１、及びＳＥＬ０のレベルは、図１０に示されるとともに以下に記述される組合せを有する。
１０ ：Ｌ－ＬＬＨＨＨＬ
９ ：Ｌ－ＬＬＨＨＬＨ
８ ：Ｌ－ＬＬＨＨＬＬ
７ ：Ｌ－ＬＬＬＨＨＨ
６ ：Ｌ－ＬＬＬＨＨＬ
５ ：Ｌ－ＬＬＬＨＬＨ
４ ：Ｌ－ＬＬＬＨＬＬ
３ ：Ｌ－ＬＬ－ＬＨＨ
２ ：Ｌ－ＬＬ－ＬＨＬ
１ ：Ｌ－Ｌ－－ＬＬＨ
１／２ ：Ｌ－ＨＨＨＨＬＬ
１／３ ：ＨＬＬＨＨＨＨＨ
１／４ ：Ｌ－ＨＬＨＨＬＬ
１／５ ：ＨＬＨＨＬＨＨＨ
１／６ ：ＨＨＬＨＨＨＨＨ
１／７ ：ＨＬＬＬＨＨＬＨ
１／８ ：Ｌ－ＨＬＬＨＬＬ
１／９ ：ＨＬＬＬＬＨＨＨ
１／１０：ＨＨＨＨＬＨＨＨ
０ ：Ｌ－Ｌ－－ＬＬＬ
図１０は、第１実施形態の図３と、幾つかの乗数における制御信号ＳＥＬ５のレベルにおいてのみ相違する。すなわち、図３において乗数１／３、１／５、１／６、１／７、１／９、及び１／１０でドントケアであったレベルが、それぞれ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、及びＨである。
１０ ：Ｌ－ＬＬＨＨＨＬ
９ ：Ｌ－ＬＬＨＨＬＨ
８ ：Ｌ－ＬＬＨＨＬＬ
７ ：Ｌ－ＬＬＬＨＨＨ
６ ：Ｌ－ＬＬＬＨＨＬ
５ ：Ｌ－ＬＬＬＨＬＨ
４ ：Ｌ－ＬＬＬＨＬＬ
３ ：Ｌ－ＬＬ－ＬＨＨ
２ ：Ｌ－ＬＬ－ＬＨＬ
１ ：Ｌ－Ｌ－－ＬＬＨ
１／２ ：Ｌ－ＨＨＨＨＬＬ
１／３ ：ＨＬＬＨＨＨＨＨ
１／４ ：Ｌ－ＨＬＨＨＬＬ
１／５ ：ＨＬＨＨＬＨＨＨ
１／６ ：ＨＨＬＨＨＨＨＨ
１／７ ：ＨＬＬＬＨＨＬＨ
１／８ ：Ｌ－ＨＬＬＨＬＬ
１／９ ：ＨＬＬＬＬＨＨＨ
１／１０：ＨＨＨＨＬＨＨＨ
０ ：Ｌ－Ｌ－－ＬＬＬ
図１０は、第１実施形態の図３と、幾つかの乗数における制御信号ＳＥＬ５のレベルにおいてのみ相違する。すなわち、図３において乗数１／３、１／５、１／６、１／７、１／９、及び１／１０でドントケアであったレベルが、それぞれ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、及びＨである。
【0139】
演算装置ＯＰｃによる０、及び１以上１０以下の整数のいずれかの乗数が使用される乗算については、第１実施形態の演算装置ＯＰでの乗算と同じである。除算（１以上１０以下の整数の逆数が乗数として用いられる乗算）は、以下の原理を使用する。以下、乗算記号×は省略される場合がある。
【0140】
或る誤差を含まない数ｘが１の大きさを有する場合の誤差をｅとすると、誤差を含む数
【0141】
【数1】
【0142】
は式（３５）のように表される。
【0143】
【数2】
【0144】
このとき、ｅが定数であるとすると、式（３５）の右辺に１－ｅが乗じられると、右辺は式（３６）のように表される。
【0145】
【数3】
【0146】
式（３６）では、誤差を含む項は、ｅから－ｅ２に補正される。
【0147】
さらに、式（３６）の右辺に１＋ｅ２が乗じられると、右辺は式（３７）のように表される。
【0148】
【数4】
【0149】
式（３７）では、誤差を含む項は、－ｅ２から－ｅ４に補正される。
【0150】
ここで、補正回数をＮとし、Ｎ回の補正を受けた誤差を含む数を
【0151】
【数5】
【0152】
とすると、それ（Ｎ回の補正を受けた誤差を含む数）は式（３８）のように表される。
【0153】
【数6】
【0154】
式（３８）の右辺中の「，」の右側の記載は、「，」の左側に記載の値が適用される条件を示す。
【0155】
図５に示されるように、第１実施形態の演算装置ＯＰは、乗数が１／５又は１／１０である場合、乗算の結果（信号Ｓ１９の値）に誤差１．５６２５％を生み、乗数が１／３、１／６、１／７、又は１／９である場合、乗算の結果に誤差－１．５６２５％を生む。これらの誤差を生じる場合というのは、それぞれ、式（３８）でｅ＝２－６、ｅ＝－２－６の場合に等しい。このことに基づいて、第１実施形態の演算装置ＯＰで、１．５６２５％の誤差が発生する演算、すなわち乗数が１／５又は１／１０である場合、乗算の結果に（１－２－６）が乗じられることにより、誤差はｅ＝－２－１２≒－０．０２４４％まで低減される。同様に、第１実施形態の演算装置ＯＰで、－１．５６２５％の誤差が発生する演算、すなわち乗数が１／３、１／６、１／７、又は１／９である場合、乗算の結果に（１＋２－６）が乗じられることにより、誤差はｅ＝－２－１２≒－０．０２４４％まで低減される。
【0156】
以上のような（１－２－６）又は（１＋２－６）の乗算が、右６ビット算術シフタＲＳ１、インバータＩＶ１、インクリメンタＩＮＣ１、マルチプレクサＭＸ１１、及び加算器ＡＤ１１により実現されている。
【0157】
第３実施形態による誤差の低減と類似の方法が非特許文献１に開示されている。また、非特許文献２は、除数１０による除算における処理方法をアルゴリズムの形で開示する。
【0158】
３．３．利点
第３実施形態の演算装置ＯＰｃは、第１実施形態の演算装置ＯＰと同じ構成要素及び構成要素の接続を含む。このため、第１実施形態と同じ利点を得られる。
第３実施形態の演算装置ＯＰｃは、第１実施形態の演算装置ＯＰと同じ構成要素及び構成要素の接続を含む。このため、第１実施形態と同じ利点を得られる。
【0159】
また、演算装置ＯＰｃは、図９に示されるように接続された右６ビット算術シフタＲＳ１、インバータＩＶ１、インクリメンタＩＮＣ１、マルチプレクサＭＸ１１、及び加算器ＡＤ１１を含む。これらは、第１実施形態の演算装置ＯＰによる除算の結果の値を伝送する信号Ｓ１９、すなわちマルチプレクサＭＸ４からの信号Ｓ１９に、（１－２－６）又は（１＋２－６）を乗じる。この乗算は、マルチプレクサＭＸ４からの信号Ｓ１９によって伝送される除算の結果の誤差を低減する。よって、演算装置ＯＰｃは、第１実施形態の演算装置ＯＰよりも低い誤差で除算を行える。
【0160】
このような乗算及び除算が、小さい面積を有する演算装置ＯＰｃによって行われることが可能である。図１１は、比較例としての二進乗算器及び演算装置ＯＰｃのそれぞれの構成要素の数並びに被乗数１ビット当たりの素子数を示す。比較例としての二進乗算器は、第１実施形態の図６に示されるものと同じである。素子数の算出のための仮定は、第１実施形態において記述される通りである。加えて、インクリメンタ、及びインバータが、それぞれ２２及び２個の素子を有すると仮定されている。なお、ビット列のシフトは配線のみで行われることが可能なので、シフトに要する素子数は０である。
【0161】
演算装置ＯＰｃは、乗算のみを行える比較例としての二進乗算器の素子数より５３％多い素子を有するのみで、乗算、及び誤差の小さい除算を行える。
【0162】
４．第４実施形態
第４実施形態は、演算装置ＯＰ中の要素及び要素の接続の点で、第１実施形態及び第３実施形態と異なる。第４実施形態の演算装置ＯＰは、第１実施形態の演算装置ＯＰ及び第３実施形態の演算装置ＯＰｃとの区別のために、演算装置ＯＰｄと称される場合がある。第４実施形態の演算装置ＯＰｄは、第１実施形態の演算回路１００及び第２実施形態の演算回路１００ｂのいずれにも適用されることが可能である。
第４実施形態は、演算装置ＯＰ中の要素及び要素の接続の点で、第１実施形態及び第３実施形態と異なる。第４実施形態の演算装置ＯＰは、第１実施形態の演算装置ＯＰ及び第３実施形態の演算装置ＯＰｃとの区別のために、演算装置ＯＰｄと称される場合がある。第４実施形態の演算装置ＯＰｄは、第１実施形態の演算回路１００及び第２実施形態の演算回路１００ｂのいずれにも適用されることが可能である。
【0163】
４．１．構成
図１２は、第４実施形態の演算装置ＯＰｄ中の構成要素及び構成要素の接続を示す。図１２に示されるように、演算装置ＯＰｄは、第３実施形態の演算装置ＯＰｃが有する要素及び要素の接続に加えて、右１２ビット算術シフタ（ＡＳＦＲ１２）ＲＴ１、及び加算器ＡＤ１５を含む。
図１２は、第４実施形態の演算装置ＯＰｄ中の構成要素及び構成要素の接続を示す。図１２に示されるように、演算装置ＯＰｄは、第３実施形態の演算装置ＯＰｃが有する要素及び要素の接続に加えて、右１２ビット算術シフタ（ＡＳＦＲ１２）ＲＴ１、及び加算器ＡＤ１５を含む。
【0164】
加算器ＡＤ１１からの信号Ｓ２５は、第３実施形態でのマルチプレクサＭＸ５に代えて、右１２ビット算術シフタＲＴ１によって受け取られる。右１２ビット算術シフタＲＴ１は、信号Ｓ２５のビット列に対して１２ビットの右算術シフトを行って、信号Ｓ２８を生成する。信号Ｓ２８は、ｎビットの値を伝送する。信号Ｓ２８の値は、信号Ｓ２５の値の２－１２倍の大きさを有する。
【0165】
信号Ｓ２８は、加算器ＡＤ１５の第１入力によって受け取られる。加算器ＡＤ１５は、第２入力によって、加算器ＡＤ１１から信号Ｓ２５を受け取る。加算器ＡＤ１５は、信号Ｓ２５の値と信号Ｓ２８に基づいて、信号Ｓ２９を出力する。信号Ｓ２９は、信号Ｓ２５の値と信号Ｓ２８の値の和を伝送する。信号Ｓ２９は、ｎビットの値を伝送する。
【0166】
マルチプレクサＭＸ５は、第２入力によって、第３実施形態での信号Ｓ２５に代えて、信号Ｓ２９を受け取る。
【0167】
４．２．動作
演算装置ＯＰｄは、第１実施形態の演算装置ＯＰ及び第３実施形態の演算装置ＯＰｃと同じく、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算を行える。
演算装置ＯＰｄは、第１実施形態の演算装置ＯＰ及び第３実施形態の演算装置ＯＰｃと同じく、０、１以上１０以下の整数、及び１以上１０以下の整数の逆数のうちの選択された１つを乗数として用いる乗算を行える。
【0168】
第４実施形態の演算装置ＯＰｄでの演算のための制御信号ＳＥＬ０～ＳＥＬ７の値の組合せは、第３実施形態での組合せと同じである。
【0169】
演算装置ＯＰｄでは、第３実施形態の演算装置ＯＰｃによる除算の結果、すなわち、加算器ＡＤ１１からの信号Ｓ２５に（１＋２－１２）が乗じられる。この結果、第３実施形態において記述される誤差の低減の原理と同じ原理に基づいて、信号Ｓ２５中の誤差（≒－０．０２４４％）は、信号Ｓ２９が有する誤差の約－５９．６ｐｐｂ（約－０．０００００５９６％）まで低減される。
【0170】
４．３．利点
第４実施形態の演算装置ＯＰｄは、第１実施形態の演算装置ＯＰと同じ構成要素及び構成要素の接続を含む。このため、第１実施形態と同じ利点を得られる。
第４実施形態の演算装置ＯＰｄは、第１実施形態の演算装置ＯＰと同じ構成要素及び構成要素の接続を含む。このため、第１実施形態と同じ利点を得られる。
【0171】
また、演算装置ＯＰｄは、第３実施形態の演算装置ＯＰｃと同じように接続された右６ビット算術シフタＲＳ１、インバータＩＶ１、インクリメンタＩＮＣ１、マルチプレクサＭＸ１１、及び加算器ＡＤ１１を含む。さらに、演算装置ＯＰｄは、図１２に示されるように接続された右１２ビット算術シフタＲＴ１、及び加算器ＡＤ１５を含む。これらは、第３実施形態の演算装置ＯＰｃによる除算の結果を示す信号Ｓ２５、すなわち加算器ＡＤ１１からの信号Ｓ２５に、（１＋２－１２）を乗じる。この乗算は、加算器ＡＤ１１からの信号Ｓ２５によって伝送される除算の結果の誤差を低減する。よって、演算装置ＯＰｄは、第３実施形態の演算装置ＯＰｃよりも低い誤差で除算を行える。
【0172】
このような乗算及び除算が、小さい面積を有する演算装置ＯＰｄによって行われることが可能である。図１３は、比較例としての二進乗算器及び第４実施形態の演算装置ＯＰｄのそれぞれの構成要素の数並びに被乗数１ビット当たりの素子数を示す。比較例としての二進乗算器は、第１実施形態の図６、及び第３実施形態の図１１に示されるものと同じである。素子数の算出のための仮定は、第３実施形態において記述される通りである。
【0173】
演算装置ＯＰｄは、乗算のみを行える比較例としての二進乗算器の素子数より８２％多い素子を有するのみで、乗算、及び誤差の小さい除算を行える。
【0174】
５．第５実施形態
第５実施形態は、演算回路１００の構成及び動作の点で、第１～第４実施形態と異なる。第５実施形態の演算回路１００は、第１実施形態の演算回路１００との区別のために、演算回路１００ｅと称される場合がある。
第５実施形態は、演算回路１００の構成及び動作の点で、第１～第４実施形態と異なる。第５実施形態の演算回路１００は、第１実施形態の演算回路１００との区別のために、演算回路１００ｅと称される場合がある。
【0175】
５．１．構成
図１４は、第５実施形態の演算回路中の構成要素及び構成要素の接続を示す。図１４に示されるように、演算回路１００ｅは、制御回路３（３ｅ）及び演算部９ｅを含む。第５実施形態の制御回路３は、第２実施形態の制御回路３との区別のために、制御回路３ｅと称される場合がある。第５実施形態における入力Ｓｍは、第１及び第２実施形態における入力Ｓｍとは異なり、二進数である。
図１４は、第５実施形態の演算回路中の構成要素及び構成要素の接続を示す。図１４に示されるように、演算回路１００ｅは、制御回路３（３ｅ）及び演算部９ｅを含む。第５実施形態の制御回路３は、第２実施形態の制御回路３との区別のために、制御回路３ｅと称される場合がある。第５実施形態における入力Ｓｍは、第１及び第２実施形態における入力Ｓｍとは異なり、二進数である。
【0176】
制御回路３ｅは、演算回路１００ｅの全体の動作を司る。制御回路３ｅは、リセット信号及びクロック信号を受け取る。制御回路３ｅは、クロック信号に基づくタイミングで動作する。制御回路３ｅは、アサートされたリセット信号を受け取ると、内部の状態をリセットする。制御回路３ｅは、複数の制御信号を生成し、生成された制御信号を演算部９ｅに供給する。演算部９ｅは、入力信号ＳＩＮ、入力信号Ｓｍ、及び制御信号を受け取り、受け取った各信号に基づく演算を行う。演算部９ｅは、制御回路３ｅの制御に基づいて、演算の結果を伝送する信号ＳＯＵＴを出力する。演算部９ｅは、除数の整数部（小数点よりも上位のビット）を伝送する信号（除数整数部信号）を制御回路３ｅに出力する。
【0177】
図１５は、第５実施形態の演算回路中の構成要素及び構成要素の接続のより詳細な例を示し、特に、演算部のより詳細な例を示す。図１５に示されるように、演算部９ｅは、選択変換回路４ｅ、演算装置ＯＰ１ｅ及びＯＰ２ｅ、加算器ＡＤ１ｅ及びＡＤ２ｅ、符号反転器ＣＭ１ｅ及びＣＭ２ｅ、並びにデータ記憶回路ＬＣ１ｅ、ＬＣ２ｅ、ＬＣ３ｅ、及びＬＣ４ｅを含む。
【0178】
制御回路３ｅは、選択変換回路４ｅ、データ記憶回路ＬＣ１ｅ～ＬＣ４ｅ、並びに符号反転器ＣＭ１ｅ及びＣＭ２ｅそれぞれに複数の制御信号Ｃｓ１ｅ、Ｃｓ２ｅ、Ｃｓ３ｅ、Ｃｓ４ｅ、Ｃｓ５ｅ、ＣｓＣＭ、ＣｓＬ１、及びＣｓＬ２を供給する。データ記憶回路ＬＣ４ｅから出力される信号ＳＬＯ４は除数を伝送する。信号ＳＬＯ４から除数整数部信号ＳＬＯ４Ｉが得られる。除数整数部信号ＳＬＯ４Ｉは、制御回路３ｅと選択変換回路４ｅとに供給される。
【0179】
選択変換回路４ｅは、４：１選択回路ＭＸ１ｅ及びＭＸ４ｅ、３：１選択回路ＭＸ２ｅ及びＭＸ５ｅ、２：１選択回路ＭＸ３ｅ、並びにデコーダＤＣｅを含む。４：１選択回路ＭＸ１ｅは、制御回路３ｅから供給される制御信号Ｃｓ１ｅを受け取る。４：１選択回路ＭＸ１ｅは、整数部において１を有するとともに小数部の全てのビットにおいて０を有する固定値（１．０…０）と、整数部及び小数部の全てのビットにおいて０を有する固定値（０．０…０）を受け取る。４：１選択回路ＭＸ１ｅは、データ記憶回路ＬＣ１ｅ及びＬＣ２ｅから、それぞれ供給される信号ＳＬＯ１及びＳＯＵＴを受け取る。４：１選択回路ＭＸ１ｅは、値１．０…０と、値０．０…０と、信号ＳＬＯ１、信号ＳＬＯとのうちの制御信号Ｃｓ１ｅに基づいて選択される１つを信号ＳＭＯ１として出力する。信号ＳＭＯ１は、加算器ＡＤ１ｅの第２入力によって受け取られる。
【0180】
３：１選択回路ＭＸ２ｅは、制御回路３ｅから供給される制御信号Ｃｓ２ｅを受け取る。３：１選択回路ＭＸ２ｅは、入力信号ＳＩＮと、信号ＳＬＯ１と、信号ＳＯＵＴとのうちの制御信号Ｃｓ２ｅに基づいて選択される１つを信号ＹＩＮ１ｅとして出力する。
【0181】
２：１選択回路ＭＸ３ｅは、制御回路３ｅから供給される制御信号ＣＳ３ｅを受け取る。２：１選択回路ＭＸ３ｅは、制御回路３ｅから供給される信号ＳＣＣｅと信号ＳＬＯＩ４のうち、制御信号ＣＳ３ｅに基づいて選択される１つをデコーダＤＣｅに供給する。
【0182】
デコーダＤＣｅは、２：１選択回路ＭＸ３ｅから供給される信号から、信号Ｓｃｅを生成する。
【0183】
４：１選択回路ＭＸ４ｅは、制御回路３ｅから供給される制御信号Ｃｓ４ｅを受け取る。４：１選択回路ＭＸ４ｅは、整数部において１を有するとともに小数部の全てのビットにおいて０を有する固定値（１．０…０）と、整数部及び小数部の全てのビットにおいて０を有する固定値（０．０…０）を受け取る。４：１選択回路ＭＸ４ｅは、データ記憶回路ＬＣ３ｅ及びＬＣ４ｅからそれぞれ供給される信号ＳＬＯ３及びＳＬＯ４を受け取る。４：１選択回路ＭＸ４ｅは、値１．０…０と、値０．０…０と、信号ＳＬＯ３と、信号ＳＬＯ４とのうちの制御信号Ｃｓ４ｅに基づいて選択される１つを信号ＳＭＯ２として出力する。信号ＳＭＯ２は、加算器ＡＤ２ｅの第２入力によって受け取られる。
【0184】
３：１選択回路ＭＸ５ｅは、制御回路３ｅから供給される制御信号Ｃｓ５ｅを受け取る。３：１選択回路ＭＸ５ｅは、入力信号Ｓｍと、信号ＳＬＯ３と、信号ＳＬＯ４とのうちの制御信号Ｃｓ５ｅに基づいて選択される１つを信号ＹＩＮ２ｅとして出力する。
【0185】
演算装置ＯＰ１ｅは、第１実施形態において記述される演算装置ＯＰと同じく、信号ＹＩＮ１ｅの値と制御信号Ｓｃｅの値によって指定される値との積を伝送する信号ＺＯＵＴ１ｅを出力する。演算装置ＯＰ２ｅは、第１実施形態において記述される演算装置ＯＰと同じく、信号ＹＩＮ２ｅの値と制御信号Ｓｃｅの値によって指定される値との積を伝送する信号ＺＯＵＴ２ｅを出力する。
【0186】
符号反転器ＣＭ１ｅは、信号ＺＯＵＴ１ｅを受け取るとともに、制御回路３ｅから供給される制御信号ＣｓＣＭを受け取る。符号反転器ＣＭ１ｅは、制御信号ＣｓＣＭに基づいて、信号ＺＯＵＴ１ｅによって伝送される値の符号を反転し、反転された符号を有する信号ＺＯＵＴ１ｅを加算器ＡＤ１ｅの第１入力に供給する。
【0187】
符号反転器ＣＭ２ｅは、信号ＺＯＵＴ２ｅ及び制御信号ＣｓＣＭを受け取る。符号反転器ＣＭ２ｅは、制御信号ＣｓＣＭに基づいて、信号ＺＯＵＴ２ｅによって伝送される値の符号を反転し、反転された符号を有する信号ＺＯＵＴ２ｅを加算器ＡＤ２ｅの第１入力に供給する。
【0188】
加算器ＡＤ１ｅは、その第１入力を介して、符号反転器ＣＭ１ｅから信号を受け取る。加算器ＡＤ１ｅは、その第２入力を介して、選択変換回路４ｅから信号ＳＭＯ１を受け取る。加算器ＡＤ１ｅは、第１入力を介して受け取った信号の値と信号ＳＭＯ１の値を加算する。加算器ＡＤ１ｅは、加算により得られた和を、データ記憶回路ＬＣ１ｅとＬＣ２ｅとに供給する。
【0189】
加算器ＡＤ２ｅは、その第１入力を介して、符号反転器ＣＭ２ｅから信号を受け取る。加算器ＡＤ２ｅは、その第２入力を介して、選択変換回路４ｅから信号ＳＭＯ２を受け取る。加算器ＡＤ２ｅは、第１入力を介して受け取った信号の値と信号ＳＭＯ２の値を加算する。加算器ＡＤ２ｅは、加算により得られた和をデータ記憶回路ＬＣ３ｅとＬＣ４ｅとに供給する。
【0190】
データ記憶回路ＬＣ１ｅ及びＬＣ２ｅは、加算器ＡＤ１ｅから信号を受け取り、制御回路３ｅの制御に基づいて、受け取られた信号の値を記憶する。データ記憶回路ＬＣ１ｅ及びＬＣ２ｅは、それぞれに記憶されている値を伝送する信号ＳＬＯ１及びＳＯＵＴを選択変換回路４ｅに供給する。データ記憶回路ＬＣ２ｅは、信号ＳＯＵＴを出力する。
【0191】
データ記憶回路ＬＣ３ｅ及びＬＣ４ｅは、加算器ＡＤ２ｅから信号を受け取り、制御回路３ｅの制御に基づいて、受け取られた信号の値を記憶する。データ記憶回路ＬＣ３ｅ及びＬＣ４ｅは、それぞれに記憶されている値を伝送する信号ＳＬＯ３及びＳＬＯ４を選択変換回路４ｅに供給する。信号ＳＬＯ４のうちの整数部を伝送する信号ＳＬＯ４Ｉは、制御回路３ｅと選択変換回路４ｅにおける２：１選択回路ＭＸ３ｅとに供給される。
【0192】
５．２．動作
演算回路１００ｅの動作の記述に先立ち、演算回路１００ｅによる演算が基づく原理について記述される。
演算回路１００ｅの動作の記述に先立ち、演算回路１００ｅによる演算が基づく原理について記述される。
【0193】
５．２．１ 演算回路による演算が基づく原理
演算回路１００ｅによる演算は、非特許文献１に開示されているゴールドシュミット法に基づく。以下、ゴールドシュミット法の概要が記述される。
演算回路１００ｅによる演算は、非特許文献１に開示されているゴールドシュミット法に基づく。以下、ゴールドシュミット法の概要が記述される。
【0194】
除数をＤとし、被除数をＮとし、商をＱとすると、被除数Ｎが除数Ｄで除されることによって得られる商Ｑは、式（３９）のように表される。
【0195】
Ｑ＝Ｎ／Ｄ 式（３９）
式（３９）の右辺の分母及び分子に同じ数Ｗが乗じてられてもＱの値は変わらないから、式（３９）は、式（４０）へと変形されることが可能である。
式（３９）の右辺の分母及び分子に同じ数Ｗが乗じてられてもＱの値は変わらないから、式（３９）は、式（４０）へと変形されることが可能である。
【0196】
Ｑ＝Ｎ／Ｄ＝ＮＷ／ＤＷ 式（４０）
式（４０）において、もしも変形された分母ＤＷが１であるならば、商Ｑは分子ＮＷに等しい。このことから、次のことが言える。無限数列Ｗｋ（ｋ＝１、２、３、…）が存在し、かつ
式（４０）において、もしも変形された分母ＤＷが１であるならば、商Ｑは分子ＮＷに等しい。このことから、次のことが言える。無限数列Ｗｋ（ｋ＝１、２、３、…）が存在し、かつ
【0197】
【数7】
【0198】
であるならば、
【0199】
【数8】
【0200】
である。したがって、以下のことが可能である。予め許容される誤差ｅａ（＞０）が定められる。そして、Ｗｋ（ｋ＝１、２、３、…）が順に次々と分母Ｄ及び分子Ｎに乗じられ、乗じられ続けている間に、
【0201】
【数9】
【0202】
になったときの
【0203】
【数10】
【0204】
が商Ｑの近似解と扱われることによって、Ｎ／Ｄが実行されることが可能である。このような数列Ｗｋ（ｋ＝１、２、３、…）は、式（４４）によって与えられる。
【0205】
【数11】
【0206】
式（４４）は、図１６に示されるように、変数ｘの逆数を表す関数ｙ＝１／ｘが、ｘ＝１の近傍では、式（４５）によって表される関数によってよく近似されることが可能である事実に基づいている。
【0207】
ｙ＝２－ｘ 式（４５）
分母（すなわち、除数）Ｄが１からあまりにも大きく離れていると、図１６に示される直線による近似が成り立たない。このことに基づいて、近似計算の開始の段階で、予め、除数Ｄが１≦Ｄ＜２の範囲に正規化される。
分母（すなわち、除数）Ｄが１からあまりにも大きく離れていると、図１６に示される直線による近似が成り立たない。このことに基づいて、近似計算の開始の段階で、予め、除数Ｄが１≦Ｄ＜２の範囲に正規化される。
【0208】
正規化は、例えば、プライオリティーエンコーダを用いて、二進数で表現された除数Ｄの最上位ビット（ＭＳＢ）から続く０の数を数え、その数に基づく数だけ、除数Ｄのビット列を右又は左へシフトすることにより実行されることができる。０の数に基づく除数Ｄのビット列のシフトは、２、４、及び８などの２のべき乗の数を乗じるかこれらで除することによって行われることが可能である。このシフトにより、除数Ｄの値における小数点よりも上のビットは１になり、小数点以下のビットは、除数Ｄのビット列から先頭の１を除いたものになる。小数点以下のビットは任意の値をとり得るが、１以上にはならないから、整数部と小数部の和であるところの正規化された除数Ｄの値は、１≦Ｄ＜２になる。
【0209】
Ｎ／Ｄが固定小数点除算である場合、除数Ｄに対する正規化のために除数Ｄに施された処理と同じ処理が、被除数Ｎに対して施される。例えば除数Ｄのビット列に対して１ビットの右シフトが行われた場合、被除数Ｎのビット列に対しても１ビットの右シフトが行われる。このようなシフトであるため、固定小数点除算の場合は、正規化後の被除数Ｎの範囲は一意には定まらない。
【0210】
一般に、浮動小数点除算では、数値は指数部と仮数部とに分けて表現される。このため、除数Ｄ及び被除数Ｎに対する正規化のためのシフトは、左方向を正、右方向を負として数値化されたシフト量が除数Ｄ及び被除数Ｎの仮数部から減じられることにより実行される。よって、除数Ｄ及び被除数Ｎは、それぞれ、独立に１≦Ｄ＜２及び１≦Ｎ＜２の範囲に正規化されることが可能である。
【0211】
以上が、ゴールドシュミット法の説明である。
【0212】
正規化のためのプライオリティーエンコーダは、例えば、制御回路３ｅの一部として実現されてもよいし、制御回路３ｅから独立して設けられてもよい。
【0213】
ゴールドシュミット法は、演算の高速化を目的に開発されたものである。高速化のために、ゴールドシュミット法の上記の説明の数式中に出現する繰返し乗算は、並列型多ビット乗算器により１サイクルで実行されることが前提である。また、ｈが小さいうちは、式（４１）中の
【0214】
【数12】
【0215】
の収束が遅い。このため、ゴールドシュミットの方の実行のために、一般に、ルックアップテーブルが用いられて、ｈが小さい場合の近似が高速に行われる。ルックアップテーブルは、例として浮動小数点３２ビット精度の場合、少なくとも４Ｋバイト（１Ｋバイトは１０２４バイト）のサイズを有しなければならない。このような大きなサイズのデータを記憶しておくための資源は、ゴールドシュミット法を用いる計算機などでは、許容され得る。一方、計算機以外の、第１実施形態の効果の項において記述されるような用途では、ルックアップテーブルの使用は望まれない。
【0216】
第５実施形態では、ルックアップテーブルを使用する処理は、以下の処理により代替される。除数Ｄと被除数Ｎはともに任意の桁数の二進数であり、上のゴールドシュミット法の説明で述べられるのと同じ形で正規化された値である。以下の各手順の実行の度に、除数Ｄは新たな除数Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、及びＤ５へと順に更新されていく。同様に、以下の各手順の実行の度に、被除数Ｎは新たな被除数Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｎ４、及びＮ５へと順に更新されていく。
【0217】
（手順１）
除数Ｄ及び被除数Ｎに５が乗じられることにより得られる値が、それぞれ、除数Ｄ１及び被除数Ｎ１とされる。１≦Ｄ＜２であるので、５≦Ｄ１＜１０であり、除数Ｄ１の整数部の集合は｛５、６、７、８、９｝である。
除数Ｄ及び被除数Ｎに５が乗じられることにより得られる値が、それぞれ、除数Ｄ１及び被除数Ｎ１とされる。１≦Ｄ＜２であるので、５≦Ｄ１＜１０であり、除数Ｄ１の整数部の集合は｛５、６、７、８、９｝である。
【0218】
（手順２）
除数Ｄ１及び被除数Ｎ１がそれぞれ除数Ｄ１の整数部で除されることにより得られる値が、それぞれ除数Ｄ２及び被除数Ｎ２とされる。除数Ｄ２の整数部は１であり、除数Ｄ２の小数部は１／５より小さいことが証明されることが可能である。このため、１≦Ｄ２＜１．２である。
除数Ｄ１及び被除数Ｎ１がそれぞれ除数Ｄ１の整数部で除されることにより得られる値が、それぞれ除数Ｄ２及び被除数Ｎ２とされる。除数Ｄ２の整数部は１であり、除数Ｄ２の小数部は１／５より小さいことが証明されることが可能である。このため、１≦Ｄ２＜１．２である。
【0219】
（手順３）
除数Ｄ２及び被除数Ｎ２に９が乗じられることにより得られる値が、それぞれ、除数Ｄ３及び被除数Ｎ３とされる。１≦Ｄ２＜１．２であるから、９≦Ｄ３＜１０．８である。よって、除数Ｄ３の整数部の集合は｛９、１０｝である。
除数Ｄ２及び被除数Ｎ２に９が乗じられることにより得られる値が、それぞれ、除数Ｄ３及び被除数Ｎ３とされる。１≦Ｄ２＜１．２であるから、９≦Ｄ３＜１０．８である。よって、除数Ｄ３の整数部の集合は｛９、１０｝である。
【0220】
（手順４）
除数Ｄ３及び被除数Ｎ３が除数Ｄ３の整数部で除されることにより得られる値が、それぞれ、除数Ｄ４及び被除数Ｎ４とされる。除数Ｄ４の整数部は１であり、除数Ｄ４の小数部は１／９より小さいことが証明されることが可能である。このため、１≦Ｄ４＜１．１１１…（１が無限に循環する数）である。
除数Ｄ３及び被除数Ｎ３が除数Ｄ３の整数部で除されることにより得られる値が、それぞれ、除数Ｄ４及び被除数Ｎ４とされる。除数Ｄ４の整数部は１であり、除数Ｄ４の小数部は１／９より小さいことが証明されることが可能である。このため、１≦Ｄ４＜１．１１１…（１が無限に循環する数）である。
【0221】
（手順５）
除数Ｄ４及び被除数Ｎ４に０．９（＝９×（１／１０））が乗じられることにより得られる値が、それぞれ、除数Ｄ５及び被除数Ｎ５とされる。１≦Ｄ４＜１．１１１…＝１０／９であるから、除数Ｄ５は、式（４６）に示される範囲に収まる。
０．９≦Ｄ５＜１ 式（４６）
手順１から手順５の結果、除数Ｄ５の分布は、その逆数が関数ｙ＝２－ｘで近似されることが可能な範囲に収まる。
除数Ｄ４及び被除数Ｎ４に０．９（＝９×（１／１０））が乗じられることにより得られる値が、それぞれ、除数Ｄ５及び被除数Ｎ５とされる。１≦Ｄ４＜１．１１１…＝１０／９であるから、除数Ｄ５は、式（４６）に示される範囲に収まる。
０．９≦Ｄ５＜１ 式（４６）
手順１から手順５の結果、除数Ｄ５の分布は、その逆数が関数ｙ＝２－ｘで近似されることが可能な範囲に収まる。
【0222】
この後、逆数の近似及び乗算が繰り返されることにより、最新の除数Ｄと最新の被除数Ｎの商の分母が１に近づけられることが可能である。近似は、ゴールドシュミット法と同じく、関数ｙ＝２－ｘを用いて行われる。乗算の乗数として、十進１桁の値又は数値１０のみが使用される。
【0223】
除数Ｄ５の逆数の近似値Ｒ５は、近似の式に基づいて、式（４７）のように表される。
Ｒ５＝２－Ｄ５ 式（４７）
０．９≦Ｄ５＜１であるから、Ｒ５は式（４８）に表される範囲に収まる。
１＜Ｒ５≦１．１ 式（４８）
Ｒ５は、１より大きいので、式（４９）のように表されることが可能である。
Ｒ５＝１＋ｒ５ 式（４９）
式（４８）に式（４９）の関係が代入されることにより、式（５０）が得られる。
０．００＜ｒ５≦０．１０ 式（５０）
よって、１００×ｒ５の整数部の集合は、｛１、２、…、９、１０｝である。このことに基づいて、以下の手順が行われる。
Ｒ５＝２－Ｄ５ 式（４７）
０．９≦Ｄ５＜１であるから、Ｒ５は式（４８）に表される範囲に収まる。
１＜Ｒ５≦１．１ 式（４８）
Ｒ５は、１より大きいので、式（４９）のように表されることが可能である。
Ｒ５＝１＋ｒ５ 式（４９）
式（４８）に式（４９）の関係が代入されることにより、式（５０）が得られる。
０．００＜ｒ５≦０．１０ 式（５０）
よって、１００×ｒ５の整数部の集合は、｛１、２、…、９、１０｝である。このことに基づいて、以下の手順が行われる。
【0224】
（手順６）
除数Ｄ５及び被除数Ｎ５に、式（５１）により表される除数Ｄ５の逆数の近似値が乗じられることにより得られる値が、それぞれ除数Ｄ６及び被除数Ｎ６とされる。
除数Ｄ５及び被除数Ｎ５に、式（５１）により表される除数Ｄ５の逆数の近似値が乗じられることにより得られる値が、それぞれ除数Ｄ６及び被除数Ｎ６とされる。
【0225】
【数13】
【0226】
【数14】
【0227】
は、ｘの床関数を示し、ｘの整数部を表す。
【0228】
ここで、式（４７）及び式（４９）から１－Ｄ５＝ｒ５であるため、式（５１）中の
【0229】
【数15】
【0230】
は、上で述べたように、１から１０までの整数のいずれかである。
【0231】
０．９≦Ｄ５＜１であるため、乗算が誤差なく実行されることが可能であるなら、除数Ｄ５とその逆数の近似値Ｒ５＝２－Ｄ５との積は、式（５２）に示される範囲に収まる。
０．９９≦Ｄ５Ｒ５＜１ 式（５２）
式（５２）は、以下のように証明される。Ｄ５Ｒ５＝Ｄ５（２－Ｄ５）は、Ｄ５＝０及びＤ５＝２である場合に０になる上に凸の２次曲線ｙ＝Ｄ５（２－Ｄ５）のうちの、０．９≦Ｄ５＜１の部分である。２次曲線ｙ＝Ｄ５（２－Ｄ５）の頂点の座標は、（１，１）である。よって、区間０．９≦Ｄ５＜１で曲線y＝Ｄ５（２－Ｄ５）は単調増加である。
０．９９≦Ｄ５Ｒ５＜１ 式（５２）
式（５２）は、以下のように証明される。Ｄ５Ｒ５＝Ｄ５（２－Ｄ５）は、Ｄ５＝０及びＤ５＝２である場合に０になる上に凸の２次曲線ｙ＝Ｄ５（２－Ｄ５）のうちの、０．９≦Ｄ５＜１の部分である。２次曲線ｙ＝Ｄ５（２－Ｄ５）の頂点の座標は、（１，１）である。よって、区間０．９≦Ｄ５＜１で曲線y＝Ｄ５（２－Ｄ５）は単調増加である。
【0232】
式（４６）に示されるＤ５の下限（＝０．９）が１－１０－１と表現されると、乗算が誤差なく理想的に行われることが可能であるとするなら、ゴールドシュミット法による繰返しによって次に得られる除数の下限は、（１－１０－１）［２－（１－１０－１）］＝（１－１０－１）（１＋１０－１）＝１－１０－２である。同じ近似が繰り返されると、近似された除数の下限は１－１０－４＝０．９９９９になる。
【0233】
よって、手順５での近似が１回の近似として定義され、ゴールドシュミット法による２回目以降の近似の回数がＭとされると、除数の下限は、１－（１０の－２Ｍ－１乗）である。この下限は、式（３８）においてｅ＝－０．１（＝－１０－１）である場合に相当する。
【0234】
ところが、手順６では、除数Ｄ５の逆数が式（５１）によって表されるように近似されているので、ゴールドシュミット法による逆数の近似値Ｒ５＝２－Ｄ５の小数第３位以下は切り捨てられる。このため、以下に記述される問題が発生する。
【0235】
図１７は、除数Ｄ５の種々の値の場合についての除数Ｄ６の値を示す。図１７の第１列に範囲を区切って示したＤ５の値に対して、同じ行の第２列に示した式（５１）の値が乗じられるので、第１列の値と第２列の値との積であるＤ６は、同じ行の第３列に示した範囲に分布する。例えば、式（５１）の値が１．０７である第５行（最上部の項目を示す行を第１行と数える）の場合、除数Ｄ５の下限０．９２に１．０７を乗じることによって、除数Ｄ６の下限０．９８４４が求まり、除数Ｄ５の上限０．９３に１．０７を乗じることによって除数Ｄ６の上限０．９９５１が求まる。図１７の第３列に示したＤ６の範囲のうち、下限が最も小さいものは、第３行の０．９８１０＜Ｄ６≦０．９９１９であり、上限が最も大きいものは、最終行の０．９９００＜Ｄ６＜１．００００である。したがって、除数Ｄ５に式（５１）の値を乗じることによって得られる除数Ｄ６は０．９８１＜Ｄ６＜１の範囲に分布する。図１７から、本来０．９９以上１未満の範囲に収まるべき除数Ｄ６の値は、式（５１）に含まれる切り捨てに起因して、０．９８１＜Ｄ６＜１であることがわかる。このことに基づいて、手順７が実行される。
【0236】
（手順７）
除数Ｄ６に数値１．０１＝１＋１／１００を乗じることにより得られる値が１未満である場合、除数Ｄ７がＤ６＋Ｄ６／１００とされ、被除数Ｎ７がＮ６＋Ｎ６／１００とされる。積が１未満でない場合、Ｄ７＝Ｄ６とされ、Ｎ７＝Ｎ６とされる。
除数Ｄ６に数値１．０１＝１＋１／１００を乗じることにより得られる値が１未満である場合、除数Ｄ７がＤ６＋Ｄ６／１００とされ、被除数Ｎ７がＮ６＋Ｎ６／１００とされる。積が１未満でない場合、Ｄ７＝Ｄ６とされ、Ｎ７＝Ｎ６とされる。
【0237】
手順７により、新しい除数Ｄ７は０．９９≦Ｄ７＜１の範囲に収まる。これは、以下のように証明される。０＜ａ≦ｘ＜１である場合、１＜ｂ＜１／ａを満たす数ｂが用いられて、式（５３）に示される変換が行われる。
【0238】
【数16】
【0239】
【0240】
【数17】
【0241】
手順７は、関数ｙ＝ｇ（ｘ）の式で、ａ＝０．９８１、ｂ＝１．０１の場合に相当する。ａｂ＝０．９９０８１、１／ｂ＝０．９９００…であるため、ｙ＝ｇ（ｘ）の下限は１／ｂ＝１／１．０１≧０．９９であることが証明される。
【0242】
この後は、手順６及び手順７に相当する２つの処理が交互に繰り返されることにより、Ｄｋは１に近づけられることが可能であり、被除数Ｎｋは商Ｑに近づけられることが可能である。この処理の一般化された形態は、以下の手順８及び手順９として行われる。
【0243】
（手順８）
除数Ｄ７及び被除数Ｎ７に、式（５５）に示される除数Ｄ７の逆数の近似値が乗じられることにより、それぞれ、除数Ｄ８及び被除数Ｎ８が得られる。
除数Ｄ７及び被除数Ｎ７に、式（５５）に示される除数Ｄ７の逆数の近似値が乗じられることにより、それぞれ、除数Ｄ８及び被除数Ｎ８が得られる。
【0244】
【数18】
【0245】
除数Ｄ７の逆数が式（４５）によって２－Ｄ７に近似され、この近似値と除数Ｄ７との乗算が誤差なく行われることが可能であるなら、除数Ｄ７は式（５６）に示される範囲に収まる。
０．９９９９≦Ｄ７（２－Ｄ７）＜１ 式（５６）
一方、手順６で記述される理由と同じ理由から、除数Ｄ８は式（５７）の範囲に分布する。
０．９９８９１＜Ｄ８＜１ 式（５７）
（手順９）
除数Ｄ８及び数値１．００１＝１＋１／１０００の積が１未満ならば、新しい除数Ｄ９及び被除数Ｎ９が、それぞれ、Ｄ９＝Ｄ８＋Ｄ８／１０００とされ、Ｎ９＝Ｎ８＋Ｎ８／１０００とされる。そうでなければ、Ｄ９＝Ｄ８、Ｎ９＝Ｎ８とされる。
０．９９９９≦Ｄ７（２－Ｄ７）＜１ 式（５６）
一方、手順６で記述される理由と同じ理由から、除数Ｄ８は式（５７）の範囲に分布する。
０．９９８９１＜Ｄ８＜１ 式（５７）
（手順９）
除数Ｄ８及び数値１．００１＝１＋１／１０００の積が１未満ならば、新しい除数Ｄ９及び被除数Ｎ９が、それぞれ、Ｄ９＝Ｄ８＋Ｄ８／１０００とされ、Ｎ９＝Ｎ８＋Ｎ８／１０００とされる。そうでなければ、Ｄ９＝Ｄ８、Ｎ９＝Ｎ８とされる。
【0246】
手順７について記述される理由と同じ理由から、除数Ｄ９は０．９９９≦Ｄ８＜１の範囲に分布する。
【0247】
手順６及び手順８によって、式（５１）は、演算前の除数Ｄｋ及び被除数Ｎｋの添え字ｋ（ｋは５以上の奇数（ｋ＝５、７、９、…））を用いて、式（５８）のように一般化される。
【0248】
【数19】
【0249】
手順７及び手順８で用いられる数値１．０１と１．００１は、１つ前の手順における演算前の除数Ｄｋ及び被除数Ｎｋの添え字ｋを用いて、式（５９）のように一般化される。
【0250】
１＋１／１０（ｋ－１）／２ 式（５９）
さらに、（ｋ－１）／２がｍ（ｍは２以上の自然数）で置換されることにより、式（５８）及び式（５９）は、それぞれ、式（６０）及び式（６１）として表される。
さらに、（ｋ－１）／２がｍ（ｍは２以上の自然数）で置換されることにより、式（５８）及び式（５９）は、それぞれ、式（６０）及び式（６１）として表される。
【0251】
【数20】
【0252】
１＋１／１０ｍ 式（６１）
式（６０）及び式（６１）に基づくと、図１８及び手順７についての記述における証明において用いられるａ及びｂの値は、それぞれ以下のように表される。
式（６０）及び式（６１）に基づくと、図１８及び手順７についての記述における証明において用いられるａ及びｂの値は、それぞれ以下のように表される。
【0253】
【数21】
【0254】
ｂ＝１＋１０－ｍ 式（６３）
１０－ｍがｃで置換されることにより、式（６２）及び式（６３）から式（６４）が得られる。
ａｂ２－１＞（１＋ｃ）２（１＋９ｃ）（１－１０ｃ）－１ 式（６４）
式（６４）は、０＜ｃ≦１０－２であるため、式（６５）のように変形される。
１０－ｍがｃで置換されることにより、式（６２）及び式（６３）から式（６４）が得られる。
ａｂ２－１＞（１＋ｃ）２（１＋９ｃ）（１－１０ｃ）－１ 式（６４）
式（６４）は、０＜ｃ≦１０－２であるため、式（６５）のように変形される。
【0255】
ａｂ２－１＞ｃ（１－９１ｃ－１８１ｃ２－９０ｃ３）＞０ 式（６５）
よって、ａｂ＞１／ｂが成り立つ。
よって、ａｂ＞１／ｂが成り立つ。
【0256】
また、１／ｂは、以下のように変形される。
１／ｂ＝１／（１＋ｃ）
＝１－ｃ＋ｃ２－ｃ３＋ｃ４－ｃ５＋ｃ６－…
＝１－ｃ＋ｃ２／（１＋ｃ）＞１－ｃ（∵ｃ＞０）
このため、式（６６）が成り立つ。
１／ｂ＞１－ｃ＝１－１０－ｍ＝１－１０－（ｋ－１）／２ 式（６６）
以上より、手順５よりも後の処理は、ｋ＝５、７、９、…であるとすると、次の２つの手順の繰返しとして、一般化される。
１／ｂ＝１／（１＋ｃ）
＝１－ｃ＋ｃ２－ｃ３＋ｃ４－ｃ５＋ｃ６－…
＝１－ｃ＋ｃ２／（１＋ｃ）＞１－ｃ（∵ｃ＞０）
このため、式（６６）が成り立つ。
１／ｂ＞１－ｃ＝１－１０－ｍ＝１－１０－（ｋ－１）／２ 式（６６）
以上より、手順５よりも後の処理は、ｋ＝５、７、９、…であるとすると、次の２つの手順の繰返しとして、一般化される。
【0257】
（手順（ｋ＋１））
除数Ｄｋ及び被除数Ｎｋに、式（６７）により示される除数Ｄｋの逆数の近似値が乗じられることにより、それぞれ、除数Ｄｋ＋１及び被除数Ｎｋ＋１が得られる。
除数Ｄｋ及び被除数Ｎｋに、式（６７）により示される除数Ｄｋの逆数の近似値が乗じられることにより、それぞれ、除数Ｄｋ＋１及び被除数Ｎｋ＋１が得られる。
【0258】
【数22】
【0259】
（手順（ｋ＋２））
Ｄｋ＋１＋Ｄｋ＋１／１０（ｋ－１）／２＜１である場合、Ｄｋ＋２はＤｋ＋１＋Ｄｋ＋１／１０（ｋ－１）／２とされ、Ｎｋ＋２はＮｋ＋１＋Ｎｋ＋１／１０（ｋ－１）／２とされる。Ｄｋ＋１＋Ｄｋ＋１／１０（ｋ－１）／２＜１でない場合、Ｄｋ＋２はＤｋ＋１とされ、Ｎｋ＋２はＮｋ＋１とされる。
Ｄｋ＋１＋Ｄｋ＋１／１０（ｋ－１）／２＜１である場合、Ｄｋ＋２はＤｋ＋１＋Ｄｋ＋１／１０（ｋ－１）／２とされ、Ｎｋ＋２はＮｋ＋１＋Ｎｋ＋１／１０（ｋ－１）／２とされる。Ｄｋ＋１＋Ｄｋ＋１／１０（ｋ－１）／２＜１でない場合、Ｄｋ＋２はＤｋ＋１とされ、Ｎｋ＋２はＮｋ＋１とされる。
【0260】
手順ｋ＋１及び手順ｋ＋２の処理の後、除数Ｄｋ＋２は１－１０－（ｋ－１）／２≦Ｄｋ＋２＜１の範囲に分布する。このため、商Ｑの演算精度が十進ｓ桁の場合は、（ｋ－１）／２＝ｓであるから、ｋ＋２＝２ｓ＋３までの手順が実行されるとともに商ＱがＮｋ＋２とされることにより除算が完了する。
５．２．２． 演算装置の動作
図１９は、第５実施形態の演算回路１００ｅの動作のフローを示す。特に、図１９は、除算の計算のためのフローを示す。
５．２．２． 演算装置の動作
図１９は、第５実施形態の演算回路１００ｅの動作のフローを示す。特に、図１９は、除算の計算のためのフローを示す。
【0261】
図１９のフローは、制御回路３ｅが入力信号ＳＩＮと入力信号Ｓｍを受け取ると開始する。入力信号ＳＩＮは被除数Ｎを伝送し、入力信号Ｓｍは除数Ｄを伝送する。
【0262】
ＳＴ２１、ＳＴ２２、ＳＴ２３、及びＳＴ２４は、それぞれ、上記の手順１、手順２、手順３、及び手順４の実行に相当する。ＳＴ２６及びＳＴ２７の組は、手順５の実行に相当する。ＳＴ３１、ＳＴ３２、ＳＴ３３、ＳＴ３４、ＳＴ３５、ＳＴ３６、ＳＴ３７、ＳＴ４１、ＳＴ４２、ＳＴ４３、ＳＴ４４、ＳＴ４５、及びＳＴ４６は、手順６、手順８、又は手順（ｋ＋１）の実行に相当する。ここで、ｋは５以上の奇数である。ＳＴ５１、ＳＴ５２、ＳＴ５３、ＳＴ５４、ＳＴ５５、ＳＴ５６、及びＳＴ５７の組は、手順７、手順９、又は手順（ｋ＋２）に相当する。
【0263】
図１９のフローでは、一連の手順の最後に変数ＱがＮｋ＋２とされる処理を省略するため、フローの開始直後に、被乗数が変数Ｑに置換されている。
【0264】
制御回路３ｅは、変数ｓ、Ｍ、Ｄ、及びＱに、以下に記述される値をセットする（ＳＴ２１）。制御回路３ｅは、変数ｓに、商の演算精度、すなわち十進の有効桁数をセットする。商の演算精度は、例えば、演算回路１００ｅの外部から供給される。制御回路３ｅは、変数Ｍに、１をセットする。制御回路３ｅは、変数Ｄに、１以上２未満の値に正規化された除数をセットする。制御回路３ｅは、変数Ｑに、正規化された被除数Ｎをセットする。また、制御回路３ｅは、一時変数ｉ、ｒ、Ｄ０、及びＱ０を準備する。Ｍは演算ループの繰返し回数を制御するために使用される変数である。Ｑは図１９のフローの終了のときに商となる値を格納している変数である。ｉはループの制御に使用される変数である。ｒは逆数の近似に用いられる変数である。Ｄ０はＤの値を一時的に維持するために使用される変数である。Ｑ０はＱの値を一時的に維持するために使用される変数である。変数ｉ、ｓ、及びＭは、例えば、制御回路３ｅにおいて記憶される。変数Ｄ、Ｑ、Ｄ０、Ｑ０、及びｒは、例えば、データ記憶回路ＬＣによって記憶される。
【0265】
制御回路３ｅは、演算装置ＯＰを使用して５×Ｄを計算し、算出された値でＤを更新するとともに、演算装置ＯＰを使用して５×Ｑを計算し、算出された値でＱを更新する（ＳＴ２２）。
【0266】
制御回路３ｅは、演算装置ＯＰを使用してＤをＤの整数部で除し、算出された値でＤを更新するとともに、演算装置ＯＰを使用してＱをＱの整数部で除し、算出された値でＱを更新する（ＳＴ２３）。ＳＴ２３での表記を含め、図では、「の整数部」は床関数を使用して表現されている。
【0267】
制御回路３ｅは、演算装置ＯＰを使用して９×Ｄを計算し、算出された値でＤを更新するとともに、演算装置ＯＰを使用して９×Ｑを計算し、算出された値でＱを更新する（ＳＴ２４）。
【0268】
制御回路３ｅは、演算装置ＯＰを使用してＤをＤの整数部で除し、算出された値でＤを更新するとともに、演算装置ＯＰを使用してＱをＱの整数部で除し、算出された値でＱを更新する（ＳＴ２５）。
【0269】
制御回路３ｅは、演算装置ＯＰを使用して９×Ｄを計算し、算出された値でＤを更新するとともに、演算装置ＯＰを使用して９×Ｑを計算し、算出された値でＱを更新する（ＳＴ２６）。
【0270】
制御回路３ｅは、演算装置ＯＰを使用してＤ／１０を計算し、算出された値でＤを更新するとともに、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する （ＳＴ２７）。
【0271】
制御回路３ｅは、ｓが１と等しいかを判断する（ＳＴ２８）。
【0272】
ｓが１と等しくない場合（ＳＴ２８＿Ｎｏ）、これは、ｓとして設定された演算精度を満たす除算が完了していないことを意味する。このことに基づいて、制御回路３ｅは、データ記憶回路ＬＣにおいて、Ｄ０をＤの値で更新するとともに、Ｑ０をＱの値で更新する（ＳＴ３１）。
【0273】
制御回路３ｅは、演算装置ＯＰ、符号反転器ＣＭ、及び加算器ＡＤを使用して１－Ｄを算出し、算出された値でｒを更新する（ＳＴ３２）。
【0274】
制御回路３ｅは、ＭをＭ＋１で更新する（ＳＴ３３）。
【0275】
制御回路３ｅは、ｉを０で更新する（ＳＴ３４）。
【0276】
制御回路３ｅは、演算装置ＯＰを使用して１０×ｒを算出し、算出された値でｒを更新する（ＳＴ３５）。
【0277】
制御回路３ｅは、ｉがＭ－１と等しいかを判断する（ＳＴ３６）。
【0278】
ｉがＭ－１と等しくない場合（ＳＴ３６＿Ｎｏ）、制御回路３ｅは、ｉをｉ＋１で更新する（ＳＴ３７）。処理は、ＳＴ３５に継続する。
【0279】
ｉがＭ－１と等しい場合（ＳＴ３６＿Ｙｅｓ）、制御回路３ｅは、演算装置ＯＰを使用してｒの整数部とＤとの積を算出し、算出された積でＤを更新するとともに、演算装置ＯＰを使用してｒの整数部とＱとの積を算出し、算出された積でＱを更新する（ＳＴ４１）。
【0280】
制御回路３ｅは、ｉを０で更新する（ＳＴ４２）。
【0281】
制御回路３ｅは、演算装置ＯＰを使用してＤ／１０を計算し、算出された値でＤを更新するとともに、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する （ＳＴ４３）。
【0282】
制御回路３ｅは、ｉがＭ－１と等しいかを判断する（ＳＴ４４）。
【0283】
ｉがＭ－１と等しくない場合（ＳＴ４４＿Ｎｏ）、制御回路３ｅは、ｉをｉ＋１で更新する（ＳＴ４５）。処理は、ＳＴ４３に継続する。
【0284】
ｉがＭ－１と等しい場合（ＳＴ４４＿Ｙｅｓ）、制御回路３ｅは、演算装置ＯＰ及び加算器ＡＤを使用してＤ０＋Ｄを算出し、算出された値でＤを更新するとともに、演算装置ＯＰ及び加算器ＡＤを使用してＱ０＋Ｑを算出し、算出された値でＱを更新する（ＳＴ４６）。
【0285】
制御回路３ｅは、ＳＴ５１、ＳＴ５２、ＳＴ５３、及びＳＴ５４として行われる処理を行う。ＳＴ５１、ＳＴ５２、ＳＴ５３、及びＳＴ５４として行われる処理は、それぞれ、ＳＴ３１、ＳＴ４２、ＳＴ４３、及びＳＴ４４として行われる処理と同じである。
【0286】
ｉがＭ－１と等しくない場合（ＳＴ５４＿Ｎｏ）、制御回路３ｅは、ｉをｉ＋１で更新する（ＳＴ５５）。処理は、ＳＴ５３に継続する。
【0287】
ｉがＭ－１と等しい場合（ＳＴ５４＿Ｙｅｓ）、制御回路３ｅは、演算装置ＯＰ及び加算器ＡＤを使用してＤ０＋Ｄを算出し、算出された値が１未満であるかを判断する（ＳＴ５６）。
【0288】
Ｄ０＋Ｄが１未満である場合（ＳＴ５６＿ＹＥＳ）、制御回路３ｅは、演算装置ＯＰ及び加算器ＡＤを使用してＤ０＋Ｄを算出し、算出された値でＤを更新するとともに、演算装置ＯＰ及び加算器ＡＤを使用してＱ０＋Ｑを算出し、算出された値でＱを更新する（ＳＴ４６）。
【0289】
Ｄ０＋Ｄが１未満でない場合（ＳＴ５６＿Ｎｏ）、制御回路３ｅは、ＤをＤ０で更新するとともに、ＱをＱ０で更新する（ＳＴ５８）。
【0290】
ＳＴ５７及びＳＴ５８の後、処理は、ＳＴ５９に継続する。制御回路３ｅは、ｓをｓ－１で更新する（ＳＴ５９）。ＳＴ５９の後、処理は、ＳＴ２８に継続する。
【0291】
ｓが１と等しい場合（ＳＴ２８＿Ｙｅｓ）、これは、ｓとして設定された演算精度を満たす除算が完了したことを意味する。よって、フローは終了する。図１９のフローの終了の時点のＱが、被除数Ｎが除数Ｄで除されることにより得られる値である。制御回路３ｅは、フローが終了すると、データ記憶回路ＬＣを制御して、商を伝送する信号ＳＯＵＴを出力する。
【0292】
５．３．利点
第５実施形態の演算回路１００ｅは、演算装置ＯＰを含み、演算装置ＯＰを使用して、被除数Ｎを除数Ｄで除した商を算出できる。また、演算回路１００ｅは、十進数で指定された桁数の演算精度で演算を行える。
第５実施形態の演算回路１００ｅは、演算装置ＯＰを含み、演算装置ＯＰを使用して、被除数Ｎを除数Ｄで除した商を算出できる。また、演算回路１００ｅは、十進数で指定された桁数の演算精度で演算を行える。
【0293】
６．第６実施形態
第６実施形態は、演算回路１００による動作の点で、第１～第５実施形態と異なる。第６実施形態の演算回路１００は、第１実施形態の演算回路１００との区別のために、演算回路１００ｆと称される場合がある。
第６実施形態は、演算回路１００による動作の点で、第１～第５実施形態と異なる。第６実施形態の演算回路１００は、第１実施形態の演算回路１００との区別のために、演算回路１００ｆと称される場合がある。
【0294】
６．１．構成
演算回路１００ｆは、後述の動作を実行できる限り、どのような構成を有していてもよい。演算回路１００ｆの構成の例は、第７実施形態において記述される。演算回路１００ｆは、第５実施形態の演算回路１００ｅと同じ構成を有していてもよい。第６実施形態における入力Ｓｍは、第１及び第２実施形態における入力Ｓｍとは異なり、二進数である。
演算回路１００ｆは、後述の動作を実行できる限り、どのような構成を有していてもよい。演算回路１００ｆの構成の例は、第７実施形態において記述される。演算回路１００ｆは、第５実施形態の演算回路１００ｅと同じ構成を有していてもよい。第６実施形態における入力Ｓｍは、第１及び第２実施形態における入力Ｓｍとは異なり、二進数である。
【0295】
６．２．動作
図２０及び図２１は、第６実施形態の演算回路１００ｆの動作のフローを示す。特に、図２０及び図２１は、除算のためのフローを示す。図２１のフローは、図２０のフローに後続する。以下、例として、演算回路１００ｆが第５実施形態の演算回路１００ｅの構成（図１５）と同じ構成を有するケースについて記述される。以下の記述で、第６実施形態の制御回路３は、第５実施形態の制御回路３ｅとの区別のために、制御回路３ｆと称される場合がある。図２０及び図２１のフローは、制御回路３ｆが、入力信号ＳＩＮと入力信号Ｓｍを受け取ると開始する。
図２０及び図２１は、第６実施形態の演算回路１００ｆの動作のフローを示す。特に、図２０及び図２１は、除算のためのフローを示す。図２１のフローは、図２０のフローに後続する。以下、例として、演算回路１００ｆが第５実施形態の演算回路１００ｅの構成（図１５）と同じ構成を有するケースについて記述される。以下の記述で、第６実施形態の制御回路３は、第５実施形態の制御回路３ｅとの区別のために、制御回路３ｆと称される場合がある。図２０及び図２１のフローは、制御回路３ｆが、入力信号ＳＩＮと入力信号Ｓｍを受け取ると開始する。
【0296】
制御回路３ｆは、変数ｓ、Ｍ、ｊ、及びＱに、以下に記述される値をセットする（ＳＴ６１）。制御回路３ｆは、変数ｓに商の演算精度、すなわち十進の有効桁数をセットする。制御回路３ｆは、変数Ｍに１をセットし、変数ｊに０をセットする。制御回路３ｆは、変数Ｑに１以上２未満の値に正規化された除数をセットする。また、制御回路３ｆは、一時変数ｉ、ｒ、及びＱ０、並びに配列Ｆを準備する。変数ｉ、ｓ、ｊ、及びＭ、並びに配列Ｆは、例えば、制御回路３ｆにおいて記憶される。変数ｒ、Ｑ０、及びＱは、例えば、データ記憶回路ＬＣによって記憶される。配列Ｆは、２ｓ＋２個の要素を有する。Ｆ［ｊ］は配列Ｆの第ｊ要素（ｊ＝０、１、…、２ｓ＋１）である。配列Ｆの各要素は０から９または１０の整数が記憶できればよいので、配列Ｆは、各要素に対して少なくも４ビットの大きさを有する。配列Ｆは、先入れ先出し記憶の原則に則って参照され、すなわちＦＩＦＯメモリと同じ動作をするように制御される。Ｍは演算ループの繰返し回数を制御するために使用される変数である。Ｑは図２０及び図２１のフローの終了のときに商となる値を格納している変数である。ｉはループの制御に使用される変数である。ｊは配列Ｆの要素を指定するために使用される変数である。
【0297】
固定小数点演算の場合、扱われる数の小数点の位置が固定されている。このため、除数の正規化によるビット列の論理シフト又は算術シフトの量と、被除数の正規化によるビット列の論理シフト又は算術シフトの量が一致している必要がある。この目的で、除数の正規化によって行われた論理シフト又は算術シフトの量が、或る符号付変数によって、例えば左方向（最上位ビット側）への論理シフト又は算術シフトが正と定義された上で、記憶される。そして、被除数のビット列は、符号付変数によって記憶された値だけ、論理シフト又は算術シフトされ、論理シフト又は算術シフトされたビット列がＱに代入される。又は、配列Ｆの各要素に割り当てられたビット幅が、除数に対する論理シフト又は算術シフトの量を記憶できるほどの大きさを有する場合、配列のＦに、除数に対する論理シフト又は算術シフトの量が記憶され、これが参照されてもよい。
【0298】
制御回路３ｆは、演算装置ＯＰを使用して５×Ｑを計算し、算出された値でＱを更新する（ＳＴ６２）。
【0299】
制御回路３ｆは、演算装置ＯＰを使用してＱをＱの整数部で除し、算出された値でＱを更新し、配列Ｆ［ｊ］にＱの整数部を入力し、ｊをｊ＋１で更新する（ＳＴ６３）。
【0300】
制御回路３ｆは、演算装置ＯＰを使用して９×Ｑを計算し、算出された値でＱを更新する（ＳＴ６４）。
【0301】
制御回路３ｆは、演算装置ＯＰを使用してＱをＱの整数部で除し、算出された値でＱを更新し、配列Ｆ［ｊ］にＱの整数部を入力し、ｊをｊ＋１で更新する（ＳＴ６５）。
【0302】
制御回路３ｆは、演算装置ＯＰを使用して９×Ｑを計算し、算出された値でＱを更新する（ＳＴ６６）。
【0303】
制御回路３ｆは、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する（ＳＴ６７）。
【0304】
制御回路３ｆは、ｓが１と等しいかを判断する（ＳＴ６８）。
【0305】
ｓが１と等しくない場合（ＳＴ６８＿Ｎｏ）、制御回路３ｆは、データ記憶回路ＬＣにおいて、Ｑ０をＱで更新する（ＳＴ７１）。
【0306】
制御回路３ｆは、演算装置ＯＰ、符号反転器ＣＭ、及び加算器ＡＤを使用して１－Ｑを算出し、算出された値でｒを更新する（ＳＴ７２）。
【0307】
制御回路３ｆは、ＭをＭ＋１で更新する（ＳＴ７３）。
【0308】
制御回路３ｆは、ｉを０で更新する（ＳＴ７４）。
【0309】
制御回路３ｆは、演算装置ＯＰを使用して１０×ｒを算出し、算出された値でｒを更新する（ＳＴ７５）。
【0310】
制御回路３ｆは、ｉがＭ－１と等しいかを判断する（ＳＴ７６）。
【0311】
ｉがＭ－１と等しくない場合（ＳＴ７６＿Ｎｏ）、制御回路３ｆは、ｉをｉ＋１で更新する（ＳＴ７７）。処理は、ＳＴ７５に継続する。
【0312】
ｉがＭ－１と等しい場合（ＳＴ７６＿Ｙｅｓ）、制御回路３ｆは、演算装置ＯＰを使用してｒの整数部とＱとの積を算出し、算出された積でＱを更新し、配列Ｆ［ｊ］にｒの整数部を入力し、ｊをｊ＋１で更新する（ＳＴ８１）。
【0313】
制御回路３ｆは、ｉを０で更新する（ＳＴ８２）。
【0314】
制御回路３ｆは、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する（ＳＴ８３）。
【0315】
制御回路３ｆは、ｉがＭ－１と等しいかを判断する（ＳＴ８４）。
【0316】
ｉがＭ－１と等しくない場合（ＳＴ８４＿Ｎｏ）、制御回路３ｆは、ｉをｉ＋１で更新する（ＳＴ８５）。処理は、ＳＴ８３に継続する。
【0317】
ｉがＭ－１と等しい場合（ＳＴ８４＿Ｙｅｓ）、制御回路３ｆは、演算装置ＯＣを使用してＱ０＋Ｑを算出し、算出された値でＱを更新する（ＳＴ８６）。
【0318】
制御回路３ｆは、ＳＴ９１、ＳＴ９２、ＳＴ９３、及びＳＴ９４として行われる処理を行う。ＳＴ９１、ＳＴ９２、ＳＴ９３、及びＳＴ９４として行われる処理は、それぞれ、ＳＴ７１、ＳＴ８２、ＳＴ８３、及びＳＴ８４として行われる処理と同じである。
【0319】
ｉがＭ－１と等しくない場合（ＳＴ９４＿Ｎｏ）、制御回路３ｆは、ｉをｉ＋１で更新する（ＳＴ９５）。処理は、ＳＴ９３に継続する。
【0320】
ｉがＭ－１と等しい場合（ＳＴ９４＿Ｙｅｓ）、制御回路３ｆは、演算装置ＯＰ及び加算器ＡＤを使用してＱ０＋Ｑを算出し、算出された値が１未満であるかを判断する（ＳＴ９６）。
【0321】
Ｑ０＋Ｑが１未満である場合（ＳＴ９６＿ＹＥＳ）、制御回路３ｆは、ＱをＱ０＋Ｑで更新し、配列Ｆ［ｊ］に１を入力し、ｊをｊ＋１で更新する（ＳＴ９７）。
【0322】
Ｑ０＋Ｑが１未満でない場合（ＳＴ９６＿Ｎｏ）、制御回路３ｆは、ＱをＱ０で更新し、配列Ｆ［ｊ］に０を入力し、ｊをｊ＋１で更新する（ＳＴ９８）。
【0323】
ＳＴ９７及びＳＴ９８の後、処理は、ＳＴ９９に継続する。制御回路３ｆは、ｓをｓ－１で更新する（ＳＴ９９）。ＳＴ９９の後、処理は、ＳＴ６８に継続する。
【0324】
ｓが１と等しい場合（ＳＴ６８＿Ｙｅｓ）、図２１に示されるように、制御回路３ｆは、変数ｓ、Ｍ、ｊ、及びＱに、以下に記述される値をセットする（ＳＴ１０１）。制御回路３ｆは、変数ｓに商の演算精度、すなわち十進の有効桁数をセットする。制御回路３ｆは、変数Ｍに１をセットし、変数ｊに０をセットする。制御回路３ｆは、変数Ｑに１以上２未満の値に正規化された被除数をセットする。
【0325】
制御回路３ｆは、演算装置ＯＰを使用して５×Ｑを計算し、算出された値でＱを更新する（ＳＴ１０２）。
【0326】
制御回路３ｆは、演算装置ＯＰを使用してＱをＦ［ｊ］で除し、ｊをｊ＋１で更新する（ＳＴ１０３）。
【0327】
制御回路３ｆは、演算装置ＯＰを使用して９×Ｑを計算し、算出された値でＱを更新する（ＳＴ１０４）。
【0328】
制御回路３ｆは、演算装置ＯＰを使用してＱをＦ［ｊ］で除し、ｊをｊ＋１で更新する（ＳＴ１０５）。
【0329】
制御回路３ｆは、演算装置ＯＰを使用して９×Ｑを計算し、算出された値でＱを更新する（ＳＴ１０６）。
【0330】
制御回路３ｆは、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する（ＳＴ１０７）。
【0331】
制御回路３ｆは、ｓが１と等しいかを判断する（ＳＴ１０８）。
【0332】
ｓが１と等しくない場合（ＳＴ１０８＿Ｎｏ）、制御回路３ｆは、データ記憶回路ＬＣにおいて、Ｑ０をＱで更新する（ＳＴ１１１）。
【0333】
制御回路３ｆは、ＭをＭ＋１で更新する（ＳＴ１１２）。
【0334】
制御回路３ｆは、演算装置ＯＰを使用してＦ［ｊ］にＱを乗じ、算出された値でＱを更新し、ｊをｊ＋１で更新する（ＳＴ１１３）。
【0335】
制御回路３ｆは、ｉを０で更新する（ＳＴ１１４）。
【0336】
制御回路３ｆは、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する（ＳＴ１１５）。
【0337】
制御回路３ｆは、ｉがＭ－１と等しいかを判断する（ＳＴ１１６）。
【0338】
ｉがＭ－１と等しくない場合（ＳＴ１１６＿Ｎｏ）、制御回路３ｆは、ｉをｉ＋１で更新する（ＳＴ１１７）。処理は、ＳＴ１１５に継続する。
【0339】
ｉがＭ－１と等しい場合（ＳＴ１１６＿Ｙｅｓ）、制御回路３ｆは、演算装置ＯＰを使用してＱ０＋Ｑを算出し、算出された値でＱを更新する（ＳＴ１２１）。
【0340】
制御回路３ｆは、Ｑ０をＱで更新する（ＳＴ１２２）。
【0341】
制御回路３ｆは、ｉを０で更新する（ＳＴ１２３）。
【0342】
制御回路３ｆは、演算装置ＯＰを使用してＱ／１０を計算し、算出された値でＱを更新する（ＳＴ１２４）。
【0343】
制御回路３ｆは、ｉがＭ－１と等しいかを判断する（ＳＴ１２５）。
【0344】
ｉがＭ－１と等しくない場合（ＳＴ１２５＿Ｎｏ）、制御回路３ｆは、ｉをｉ＋１で更新する（ＳＴ１２６）。処理は、ＳＴ１２４に継続する。
【0345】
ｉがＭ－１と等しい場合（ＳＴ１２５＿Ｙｅｓ）、
制御回路３ｆは、演算装置ＯＰを使用してＦ［ｊ］にＱを乗じ、算出された値でＱを更新し、ｊをｊ＋１で更新する（ＳＴ１２７）。
制御回路３ｆは、演算装置ＯＰを使用してＦ［ｊ］にＱを乗じ、算出された値でＱを更新し、ｊをｊ＋１で更新する（ＳＴ１２７）。
【0346】
制御回路３ｆは、演算装置ＯＰ及び加算器ＡＤを使用してＱ０＋Ｑを算出し、算出された値でＱを更新する（ＳＴ１２８）。
【0347】
制御回路３ｆは、ｓをｓ－１で更新する（ＳＴ１２９）。ＳＴ１２９の後、処理は、ＳＴ１０８に継続する。
【0348】
ｓが１と等しい場合（ＳＴ１０８＿Ｙｅｓ）、フローは終了する。図２０及び図２１のフローの終了の時点のＱが、被除数Ｙで除数Ｘが除されることにより得られる結果に等しい。制御回路３ｆは、フローが終了すると、データ記憶回路ＬＣを制御して、商を伝送する信号ＳＯＵＴを出力する。
【0349】
６．３．利点
第６実施形態の演算回路１００ｆは、演算装置ＯＰを含み、演算装置ＯＰを使用して、被除数Ｎを除数Ｄで除した商を算出できる。また、演算回路１００ｆは、十進数で指定された桁数の演算精度で演算を行える。
第６実施形態の演算回路１００ｆは、演算装置ＯＰを含み、演算装置ＯＰを使用して、被除数Ｎを除数Ｄで除した商を算出できる。また、演算回路１００ｆは、十進数で指定された桁数の演算精度で演算を行える。
【0350】
第５実施形態では、図１９の例えばＳＴ２２及びＳＴ２３として行われる処理から分かるように、被除数Ｑに対する処理と除数Ｄに対する処理が並行して行われる。これに対して、第６実施形態では、配列Ｆが使用されることによって、除数に対する処理と、被除数に対する処理が、フローのうちの互いに独立した部分で集中して行われる。すなわち、まず、図２０に示されるように、除数に対する処理が全て行われるとともに、除数に対する処理の結果の一部が配列Ｆに記憶される。次に、図２１に示されるように、被乗数に対する処理が、配列Ｆに記憶されている値が参照されながら行われる。このような処理によって、場合によっては、第５実施形態での商が得られるまでの時間よりも短い時間で商が得られる。例えば、除数が定数である場合のように、除数の値だけが決定されているが、被除数がまだ決定されておらず、決定までに時間を要する場合があり得る。このような場合に、第６実施形態によれば、除数が決定されてから被除数が決定されるまでの時間が、除数に対する処理に充てられることによって、被除数の決定と除算が部分的に並行して行われることが可能である。このため、被除数の決定まで除算の開始が待機する必要性を有さず、全体で、商が得られるまでの時間が第５実施形態での時間より短い。
【0351】
７．１．第７実施形態
第７実施形態は、第６実施形態の演算回路１００ｆの具体的な回路の例に関する。第７実施形態の演算回路１００は、第６実施形態との区別のために、演算回路１００ｇと称される場合がある。
第７実施形態は、第６実施形態の演算回路１００ｆの具体的な回路の例に関する。第７実施形態の演算回路１００は、第６実施形態との区別のために、演算回路１００ｇと称される場合がある。
【0352】
７．１．構成
図２２は、第７実施形態の演算回路中の構成要素及び構成要素の接続を示す。図２２に示されるように、演算回路１００ｇは、第６実施形態（すなわち、第５実施形態）と同じ構成を有する。ただし、第７実施形態の制御回路３及び演算部９は、第６実施形態の制御回路３ｆ及び演算部９とは異なっており、第６実施形態の制御回路３ｆとの区別のために、それぞれ、制御回路３ｇ及び演算部９ｇと称される場合がある。第７実施形態における入力Ｓｍは、第１及び第２実施形態における入力Ｓｍとは異なり、二進数である。
図２２は、第７実施形態の演算回路中の構成要素及び構成要素の接続を示す。図２２に示されるように、演算回路１００ｇは、第６実施形態（すなわち、第５実施形態）と同じ構成を有する。ただし、第７実施形態の制御回路３及び演算部９は、第６実施形態の制御回路３ｆ及び演算部９とは異なっており、第６実施形態の制御回路３ｆとの区別のために、それぞれ、制御回路３ｇ及び演算部９ｇと称される場合がある。第７実施形態における入力Ｓｍは、第１及び第２実施形態における入力Ｓｍとは異なり、二進数である。
【0353】
制御回路３ｇは、演算部９ｇを制御する。その目的で、制御回路３ｇは、制御信号として、演算部９ｇに種々のデジタル値を示す制御信号を供給する。制御回路３ｇは、演算部９ｇに、少なくとも２ビットの入力選択信号ＳＲＣ１＜１：０＞、少なくとも２ビットの入力選択信号ＳＲＣ２＜１：０＞、少なくとも５ビットの入力選択信号ＳＲＣ３＜４：０＞、少なくとも２ビットの書込みイネーブル信号ＤＳＴ＜１：０＞、少なくとも１ビットのイネーブル信号ＦＩＦＯＥＮ、少なくとも１ビットの条件付き演算選択信号ＣＮＤ、クロック信号ＣＬＫ、リセット信号￣ＲＳＴ、制御信号ＳＬ、少なくとも１ビットの加減算選択信号Ｓｐ１、及び少なくとも１ビットの乗除算選択信号Ｓｐ２を供給する。信号を特定する参照符号の末尾の「＜＞」により囲まれた値は、この信号のビットの位置を表す。例えば、「信号ＳＲＣ＜Ｐ＞」（Ｐは０または正の整数）は、信号ＳＲＣのビット列のうちの最下位ビットから最上位ビットに向かってＰ番目のビットを伝送することを指す。「信号ＳＲＣ＜Ｐ：Ｒ＞」（Ｐ及びＲは０または正の整数）は、信号ＳＲＣのビット列のうちの最下位ビットから最上位ビットに向かってＲ番目のビットから、最下位ビットから最上位ビットに向かってＰ番目のビットの信号を指す。信号名の先頭の記号「￣」は、否定の論理を指す。制御信号ＳＬは、値２－Ｌ－１を伝送する。なお、制御信号ＳＬは、固定値であってもよい。
【0354】
図２３は、第７実施形態の演算回路１００ｇ中の要素及び接続を示す。図２３に示されるように、演算回路１００ｇは、演算装置ＯＰ、マルチプレクサＭＸ２１～２４、２６、２７、ＭＸ３１～ＭＸ３４、ＭＸ４３、及びＭＸ４４、インバータＩＶ１１及びＩＶ１２、インクリメンタＩＮＣ１１、加算器ＡＤ３１及びＡＤ３２、レジスタＲＧ１及びＲＧ２、ＡＮＤゲートＡＧ１１及びＡＧ１２、デコーダＤＣ、及びＦＩＦＯメモリＦＭを含む。
【0355】
マルチプレクサＭＸ２１は、第１入力によって入力信号Ｓｍを受け取り、第２入力によって入力信号ＳＩＮを受け取る。入力信号ＳＩＮは、被除数Ｎを伝送する。入力信号Ｓｍは、除数Ｄを伝送する。マルチプレクサＭＸ２１は、選択信号として入力選択信号ＳＲＣ２＜０＞を受け取る。マルチプレクサＭＸ２１は、入力信号ＳＩＮ及び入力信号Ｓｍのうちの入力選択信号ＳＲＣ２＜０＞に基づいて選択される一方を信号Ｓ３１として出力する。信号Ｓ３１は、ｎビットの値を伝送する。
【0356】
信号Ｓ３１は、マルチプレクサＭＸ２２の第２入力によって受け取られる。マルチプレクサＭＸ２２は第１入力によってマルチプレクサＭＸ２３から出力される信号Ｓ３２を受け取る。マルチプレクサＭＸ２２は、選択信号として入力選択信号ＳＲＣ２＜１＞を受け取る。マルチプレクサＭＸ２２は、信号Ｓ３１及び信号Ｓ３２のうちの入力選択信号ＳＲＣ２＜１＞に基づいて選択される一方をｎビットの値を伝送する信号Ｓ３３として出力する。
【0357】
信号Ｓ３３は、演算装置ＯＰによって、信号ＹＩＮとして受け取られる。演算装置ＯＰは、第１実施形態、第３実施形態、及び第４実施形態のいずれの演算装置ＯＰであってもよい。演算装置ＯＰは、信号ＹＩＮに対して、第１～第７実施形態の何れかの処理を実行し、実行結果として信号ＺＯＵＴを出力する。
【0358】
演算装置ＯＰの信号ＺＯＵＴは、加算器ＡＤ３１の第１入力によって受け取られる。加算器ＡＤ３１は、第２入力によって、信号ＳＬを受け取る。信号ＳＬは、定数２－Ｌ－１を伝送する。Ｌは、演算回路１００ｇによって得られる演算の結果が有することを要求される二進数の小数点以下のビット（桁）の数を指定する。一般に、２つの二進数の積は、２つの二進数の各々のビット数の和に等しいビット数を有する。このため、乗算が繰り返されると、積のビット数が増え続け、積のビット数が非常に大きくなる。これを制限する方法は、２－Ｌ－１の位以下のビットを切り捨てる方法と、四捨五入による丸めを行う方法を含む。丸めを行う方が、一般に、結果の誤差が小さい。丸めは、被乗数の最下位ビットの重みが２－Ｌの場合、信号ＺＯＵＴによって伝送される値（積）に２－Ｌ－１が足されるとともに、２－Ｌ－１の位以下のビットがすべて破棄されることにより行われることが可能である。加算器ＡＤ３１は、この丸めを行うために設けられている。加算器ＡＤ３１は、信号Ｓ３４を出力する。信号Ｓ３４は、信号ＺＯＵＴによって伝送される値に２－Ｌ－１が加えられるとともに、２－Ｌ－１の位以下のビットがすべて破棄されることにより得られる値を伝送する。信号Ｓ３４は、信号ＺＯＵＴによって伝送されるビット列のうちの整数部のビット全てと小数点以下Ｌビット（以下、上位ビット列と称される場合がある）の組からなる値を伝送する。
【0359】
信号Ｓ３４は、インバータＩＶ１１によって受け取られる。インバータＩＶ１１は、信号Ｓ３５を出力する。信号Ｓ３５は、複数ビットの値を伝送する。
【0360】
信号Ｓ３５は、インクリメンタＩＮＣ１１によって受け取られる。インクリメンタＩＮＣ１１は、信号Ｓ３６を出力する。信号Ｓ３６は、信号Ｓ３５によって伝送される値の最下位ビットに１が加えられることによって得られる複数ビットの値を伝送する。したがって、信号Ｓ３６は、信号Ｓ３４の値（上位ビット列）が２の補数形式であるとともに信号Ｓ３５の符号から反転された符号を有する値を伝送する。
【0361】
信号Ｓ３６は、マルチプレクサＭＸ２４の第２入力によって受け取られる。マルチプレクサＭＸ２４は、第１入力によって、信号Ｓ３４の値（上位ビット列）を受け取る。マルチプレクサＭＸ２４は、選択信号として加減算選択信号Ｓｐ１を受け取る。マルチプレクサＭＸ２４は、信号Ｓ３４及び信号Ｓ３６のうちの加減算選択信号Ｓｐ１に基づいて選択される一方を信号Ｓ３７として出力する。信号Ｓ３７は、複数ビットの値を伝送する。
【0362】
信号Ｓ３７は、加算器ＡＤ３２の第１入力によって受け取られる。加算器ＡＤ３２は、第２入力によって信号Ｓ４１を受け取り、信号Ｓ４２を出力する。信号Ｓ４１は、後に詳述されるように、整数部において１を有するとともに小数部の全てのビットにおいて０を有する値（１．０…０）、整数部及び小数部の全てのビットにおいて０を有する値（０．０…０）、又は、レジスタＲＧ１から出力される信号Ｓ４３によって伝送される値を伝送する。より具体的には、以下の通りである。
【0363】
整数部及び小数部の全てのビットにおいて０を有する値は、マルチプレクサＭＸ２６の第１入力によって受け取られる。整数部において１を有するとともに小数部の全てのビットにおいて０を有する値は、マルチプレクサＭＸ２６の第２入力によって受け取られる。マルチプレクサＭＸ２６は、選択信号として、信号ＳＲＣ１＜０＞を受け取る。マルチプレクサＭＸ２６は、整数部及び小数部の全てのビットにおいて０を有する値と、整数部において１を有するとともに小数部の全てのビットにおいて０を有する値のうちの信号ＳＲＣ１＜０＞に基づいて選択される一方を信号Ｓ３８として出力する。信号Ｓ３８は、複数ビットの値を伝送する。
【0364】
信号Ｓ３８は、マルチプレクサＭＸ２７の第２入力によって受け取られる。マルチプレクサＭＸ２７は、第１入力によって、レジスタＲＧ１から出力される信号Ｓ４３を受け取る。マルチプレクサＭＸ２７は、選択信号として、信号ＳＲＣ１＜１＞を受け取る。マルチプレクサＭＸ３１は、信号Ｓ４３及び信号Ｓ３８のうちの信号ＳＲＣ１＜１＞に基づいて選択される一方を信号Ｓ４１として出力する。信号Ｓ４１は、複数ビットの値を伝送する。
【0365】
信号Ｓ４２は、マルチプレクサＭＸ３１の第２入力によって受け取られる。マルチプレクサＭＸ３１は、第１入力によって、レジスタＲＧ１から出力される信号Ｓ４３を受け取る。マルチプレクサＭＸ３１は、選択信号として、ＡＮＤゲートＡＧ１１から出力される信号Ｓ４４を受け取る。マルチプレクサＭＸ３１は、信号Ｓ４２及び信号Ｓ４３のうちの信号Ｓ４４に基づいて選択される一方を信号Ｓ４５として出力する。信号Ｓ４５は、複数ビットの値を伝送する。
【0366】
信号Ｓ４５は、レジスタＲＧ１のデータ入力によって受け取られる。レジスタＲＧ１は、クロック入力によってクロック信号ＣＬＫを受け取り、リセット入力によってリセット信号￣ＲＳＴを受け取る。レジスタＲＧ１は、データ入力によって受け取られる信号Ｓ４５の値を、クロック信号ＣＬＫの立上りエッジに基づいて取り込み、記憶する。レジスタＲＧ１は、記憶されている値を、クロック信号ＣＬＫの立上りエッジに基づいて、信号Ｓ４３として出力する。信号Ｓ４３は、演算回路１００ｇによる一連の処理が完了した時点で、被除数Ｎと除数Ｄとの商Ｑを伝送する。
【0367】
信号Ｓ４２は、マルチプレクサＭＸ３２の第２入力によって受け取られる。マルチプレクサＭＸ３２は、第１入力によって、レジスタＲＧ２から出力される信号Ｓ４７を受け取る。マルチプレクサＭＸ３２は、選択信号として、書込みイネーブル信号ＤＳＴ＜１＞を受け取る。マルチプレクサＭＸ３２は、信号Ｓ４２及び信号Ｓ４７のうちの書込みイネーブル信号ＤＳＴ＜１＞に基づいて選択される一方を信号Ｓ４８として出力する。信号Ｓ４８は、複数ビットの値を伝送する。
【0368】
信号Ｓ４８は、レジスタＲＧ２のデータ入力によって受け取られる。レジスタＲＧ２は、クロック入力によってクロック信号ＣＬＫを受け取り、リセット入力によってリセット信号￣ＲＳＴを受け取る。レジスタＲＧ２は、データ入力によって受け取られる信号Ｓ４８の値を、クロック信号ＣＬＫの立上りエッジに基づいて取り込み、記憶する。レジスタＲＧ２は、記憶されている値を、クロック信号ＣＬＫの立上りエッジに基づいて、信号Ｓ４７として出力する。信号Ｓ４７は、複数ビットの値Ｒを伝送する。
【0369】
信号Ｓ４７は、マルチプレクサＭＸ２３の第２入力によって受け取られる。マルチプレクサＭＸ２３は、第１入力によって、レジスタＲＧ１から出力される信号Ｓ４３を受け取る。マルチプレクサＭＸ２３は、選択信号として、信号ＳＲＣ２＜０＞を受け取る。マルチプレクサＭＸ２３は、信号Ｓ４３及び信号Ｓ４７のうちの入力選択信号ＳＲＣ２＜０＞に基づいて選択される一方を信号Ｓ３２として出力する。信号Ｓ３２は、複数ビットの値を伝送する。
【0370】
加算器ＡＤ３２からの信号Ｓ４２によって伝送される値のうちの整数部の最下位ビットから最上位ビットに向かって４つ目までのビットの組（以下、信号Ｕ＜３：０＞と称される場合がある）は、マルチプレクサＭＸ３３の第１入力によって受け取られる。マルチプレクサＭＸ３３は、第２入力によって、マルチプレクサＭＸ３４から４ビットの値を伝送する信号Ｓ５２を受け取る。マルチプレクサＭＸ３３、選択信号として、条件付き演算選択信号ＣＮＤを受け取る。マルチプレクサＭＸ３３は、信号Ｕ＜３：０＞及び信号Ｓ５２のうちの条件付き演算選択信号ＣＮＤに基づいて選択される一方を信号Ｓ５１として出力する。
【0371】
加算器ＡＤ３２からの信号Ｓ４２によって伝送される値のうちの整数部の最下位ビット（以下、信号Ｕ＜０＞と称される場合がある）は、マルチプレクサＭＸ３４によって、選択信号として受け取られる。マルチプレクサＭＸ３４は、第１入力によって４ビットの値“００００”を受け取り、第２入力によって４ビットの値“０００１”を受け取る。マルチプレクサＭＸ３４は、値“００００”又は値“０００１”のうちの信号Ｕ＜０＞に基づいて選択される一方を信号Ｓ５２として出力する。信号Ｓ５２は、４ビットの値を伝送する。
【0372】
信号Ｕ＜０＞は、ＡＮＤゲートＡＧ１２の第１入力によって受け取られる。ＡＮＤゲートＡＧ１２は、第２入力によって、条件付き演算選択信号ＣＮＤを受け取る。ＡＮＤゲートＡＧ１２は、信号Ｕ＜０＞と条件付き演算選択信号ＣＮＤとの論理積を演算し、演算結果の信号を出力する。
【0373】
ＡＮＤゲートＡＧ１２から出力される信号は、インバータＩＶ１２によって受け取られる。インバータＩＶ１２から出力される信号は、ＡＮＤゲートＡＧ１１の第１入力によって受け取られる。ＡＮＤゲートＡＧ１１は、第２入力によって、書込みイネーブル信号ＤＳＴ＜０＞を受け取る。ＡＮＤゲートＡＧ１２は、インバータＩＶ１２から出力される信号と書込みイネーブル信号ＤＳＴ＜０＞との論理積を演算する。ＡＮＤゲートＡＧ１１は、演算結果として、信号Ｓ４４を出力する。
【0374】
マルチプレクサＭＸ３３からの信号Ｓ５１は、ＦＩＦＯメモリＦＭによって受け取られる。ＦＩＦＯメモリＦＭは、先入れ先出し方式で、信号Ｓ５１の値を記憶及び出力する。ＦＩＦＯメモリＦＭは、イネーブル信号ＦＩＦＯＥＮ、クロック信号ＣＬＫ、及びリセット信号￣ＲＳＴを受け取る。ＦＩＦＯメモリＦＭは、ハイレベルのイネーブル信号ＦＩＦＯＥＮを受け取っている間、動作する。
【0375】
ＦＩＦＯメモリＦＭは、２（ｓ＋１）個の記憶部ＭＳ（ＭＳ０、ＭＳ１、…ＭＳ２ｓ＋１）を有する。２（ｓ＋１）個の記憶部ＭＳは、直列に接続されている。すなわち、ｑが０又は２ｓ＋１以下の正の整数の全てのケースについて、記憶部ＭＳｑは、信号ＦＩＦＯｑを出力する。ｑが０又は２ｓ以下の正の整数の全てのケースについて、信号ＦＩＦＯｑは、記憶部ＭＳｑ＋１によって受け取られる。各記憶部ＭＳは、イネーブル信号ＦＩＦＯＥＮ、クロック信号ＣＬＫ、及びリセット信号￣ＲＳＴを受け取る。
【0376】
ＦＩＦＯメモリＦＭは、クロック信号ＣＬＫの立上りエッジに基づいて、信号Ｓ５１の値を取り込むとともに各記憶部ＭＳに記憶されている値をこの記憶部ＭＳの出力に接続された次の記憶部ＭＳにおいて記憶する。
【0377】
記憶部ＭＳ０の出力ＦＩＦＯ０は、マルチプレクサＭＸ４３の第２入力によって受け取られる。マルチプレクサＭＸ４３は、第１入力によって、記憶部ＭＳ２ｓ＋１の出力ＦＩＦＯ２ｓ＋１を受け取る。マルチプレクサＭＸ４３は、選択信号として、入力選択信号ＳＲＣ３＜０＞を受け取る。マルチプレクサＭＸ４３は、信号ＦＩＦＯ２ｓ＋１及び信号ＦＩＦＯ０のうちの入力選択信号ＳＲＣ３＜０＞に基づいて選択される一方を信号Ｓ６１として出力する。信号Ｓ６１は、複数ビット値を伝送する。
【0378】
信号Ｓ６１は、マルチプレクサＭＸ４４の第２入力によって受け取られる。マルチプレクサＭＸ４４は、第１入力によって、入力選択信号ＳＲＣ３＜３：０＞を受け取る。マルチプレクサＭＸ４４は、選択信号として、入力選択信号ＳＲＣ３＜４＞を受け取る。マルチプレクサＭＸ４４は、信号Ｓ６１及び入力選択信号ＳＲＣ３＜３：０＞のうちの入力選択信号ＳＲＣ３＜４＞に基づいて選択される一方を４ビットの信号Ｓ６２＜３：０＞として出力する。
【0379】
信号Ｓ６２は、デコーダＤＣによって受け取られる。デコーダＤＣは、信号Ｓ６２＜３：０＞及び乗除算選択信号Ｓｐ２に基づく値を有する制御信号ＳＥＬ０～ＳＥＬ７を出力する。制御信号ＳＥＬ０～ＳＥＬ７は、演算装置ＯＰに供給される。
【0380】
図２４は、第７実施形態のＦＩＦＯメモリの構成要素及び構成要素の接続の例を示す。図２４に示されるように、ｑが０及び２（ｓ＋１）以下の正の整数の全てのケースについて、記憶部ＭＳｑは、マルチプレクサＭＸ４１ｑ、レジスタＲＧ１１ｑを含む。ｑが０及び２（ｓ＋１）以下の正の整数の全てのケースについて、マルチプレクサＭＸ４１ｑは、イネーブル信号ＦＩＦＯＥＮを選択信号として受け取り、第１入力及び第２入力で受け取られる信号のうちのイネーブル信号ＦＩＦＯＥＮに基づいて選択される一方を、レジスタＲＧ１１ｑのデータ入力に供給する。各レジスタＲＧ１１ｑは、クロック入力によってクロック信号ＣＬＫを受け取り、リセット入力によって信号￣ＲＳＴを受け取る。各レジスタＲＧ１１ｑは、データ入力によって受け取られる信号の値を、クロック信号ＣＬＫの立上りエッジに基づいて取り込み、記憶する。ｑが０及び２（ｓ＋１）以下の正の整数の全てのケースについて、レジスタＲＧ１１ｑは、記憶されている値を、クロック信号ＣＬＫの立上りエッジに基づいて、信号ＦＩＦＯｑとして出力する。信号ＦＩＦＯｑは、マルチプレクサＭＸ４１ｑの第１入力によって受け取られる。ｑが０及び２ｓ以下の正の整数の全てのケースについて、信号ＦＩＦＯｑは、マルチプレクサＭＸｑ＋１の第２入力によって受け取られる。
【0381】
７．２．動作
７．２．１．デコーダの動作
図２５は、第７実施形態の演算回路１００ｇ中のデコーダＤＣの入力と出力の組合せを示す。デコーダＤＣは、乗除算選択信号Ｓｐ２と信号Ｓ６２の値を使用して、乗除算選択信号Ｓｐ２と信号Ｓ６２＜３：０＞の値に基づく値を有する制御信号ＳＥＬ０～ＳＥＬ７を出力する。
７．２．１．デコーダの動作
図２５は、第７実施形態の演算回路１００ｇ中のデコーダＤＣの入力と出力の組合せを示す。デコーダＤＣは、乗除算選択信号Ｓｐ２と信号Ｓ６２の値を使用して、乗除算選択信号Ｓｐ２と信号Ｓ６２＜３：０＞の値に基づく値を有する制御信号ＳＥＬ０～ＳＥＬ７を出力する。
【0382】
以下の記述において、Ｖ：κλμν：αβγδεζθιは、以下の事項を表現する。Ｖは、乗除算選択信号Ｓｐ２の値（レベル）を表現する。κλμνは、それぞれ、信号Ｓ６２＜３＞、信号Ｓ６２＜２＞、信号Ｓ６２＜１＞、及び信号Ｓ６２＜０＞の値を表現する。α、β、γ、δ、ε、ζ、θ、及びιは、第１実施形態と同じく、それぞれ、制御信号ＳＥＬ７、ＳＥＬ６、ＳＥＬ５、ＳＥＬ４、ＳＥＬ３、ＳＥＬ２、ＳＥＬ１、及びＳＥＬ０のレベルを表現する。
Ｌ：１０１０：Ｌ－ＬＬＨＨＨＬ
Ｌ：１００１：Ｌ－ＬＬＨＨＬＨ
Ｌ：１０００：Ｌ－ＬＬＨＨＬＬ
Ｌ：０１１１：Ｌ－ＬＬＬＨＨＨ
Ｌ：０１１０：Ｌ－ＬＬＬＨＨＬ
Ｌ：０１０１：Ｌ－ＬＬＬＨＬＨ
Ｌ：０１００：Ｌ－ＬＬＬＨＬＬ
Ｌ：００１１：Ｌ－ＬＬ－ＬＨＨ
Ｌ：００１０：Ｌ－ＬＬ－ＬＨＬ
Ｌ：０００１：Ｌ－Ｌ－－ＬＬＨ
Ｈ：００１０：Ｌ－ＨＨＨＨＬＬ
Ｈ：００１１：ＨＬＬＨＨＨＨＨ
Ｈ：０１００：Ｌ－ＨＬＨＨＬＬ
Ｈ：０１０１：ＨＬＨＨＬＨＨＨ
Ｈ：０１１０：ＨＨＬＨＨＨＨＨ
Ｈ：０１１１：ＨＬＬＬＨＨＬＨ
Ｈ：１０００：Ｌ－ＨＬＬＨＬＬ
Ｈ：１００１：ＨＬＬＬＬＨＨＨ
Ｈ：１０１０：ＨＨＨＨＬＨＨＨ
Ｌ：００００：Ｌ－Ｌ－－ＬＬＬ
加減算選択信号Ｓｐ２と信号Ｓ６２の値の組合せにより、制御信号ＳＥＬ０～ＳＥＬ７の値が定まり、制御信号ＳＥＬ０～制御信号ＳＥＬ７の値によって演算装置ＯＰの動作が指定される。よって、加減算選択信号Ｓｐ２と信号Ｓ６２の値の組合せによって、演算装置ＯＰの動作が指定される。
Ｌ：１０１０：Ｌ－ＬＬＨＨＨＬ
Ｌ：１００１：Ｌ－ＬＬＨＨＬＨ
Ｌ：１０００：Ｌ－ＬＬＨＨＬＬ
Ｌ：０１１１：Ｌ－ＬＬＬＨＨＨ
Ｌ：０１１０：Ｌ－ＬＬＬＨＨＬ
Ｌ：０１０１：Ｌ－ＬＬＬＨＬＨ
Ｌ：０１００：Ｌ－ＬＬＬＨＬＬ
Ｌ：００１１：Ｌ－ＬＬ－ＬＨＨ
Ｌ：００１０：Ｌ－ＬＬ－ＬＨＬ
Ｌ：０００１：Ｌ－Ｌ－－ＬＬＨ
Ｈ：００１０：Ｌ－ＨＨＨＨＬＬ
Ｈ：００１１：ＨＬＬＨＨＨＨＨ
Ｈ：０１００：Ｌ－ＨＬＨＨＬＬ
Ｈ：０１０１：ＨＬＨＨＬＨＨＨ
Ｈ：０１１０：ＨＨＬＨＨＨＨＨ
Ｈ：０１１１：ＨＬＬＬＨＨＬＨ
Ｈ：１０００：Ｌ－ＨＬＬＨＬＬ
Ｈ：１００１：ＨＬＬＬＬＨＨＨ
Ｈ：１０１０：ＨＨＨＨＬＨＨＨ
Ｌ：００００：Ｌ－Ｌ－－ＬＬＬ
加減算選択信号Ｓｐ２と信号Ｓ６２の値の組合せにより、制御信号ＳＥＬ０～ＳＥＬ７の値が定まり、制御信号ＳＥＬ０～制御信号ＳＥＬ７の値によって演算装置ＯＰの動作が指定される。よって、加減算選択信号Ｓｐ２と信号Ｓ６２の値の組合せによって、演算装置ＯＰの動作が指定される。
【0383】
７．２．２．演算装置の動作
図２６は、第７実施形態の演算回路１００ｇによる演算の種類を示す。図２６及び以下の記述での「入力」は、演算回路１００ｇの外部からの入力と、演算回路１００ｇの内部信号、例えばレジスタＲＧ１又はＲＧ２により記憶されている値を含む。「第２演算」は、演算順序において「第１演算」の優先順位よりも高い優先順位を有する。各列は、選択されることが可能な項目を含む。
図２６は、第７実施形態の演算回路１００ｇによる演算の種類を示す。図２６及び以下の記述での「入力」は、演算回路１００ｇの外部からの入力と、演算回路１００ｇの内部信号、例えばレジスタＲＧ１又はＲＧ２により記憶されている値を含む。「第２演算」は、演算順序において「第１演算」の優先順位よりも高い優先順位を有する。各列は、選択されることが可能な項目を含む。
【0384】
「第１入力」として、信号Ｓ４３（Ｑを伝送する信号）、整数部及び小数部の全てのビットにおいて０を有する固定値（０．０…０）、及び整数部において１を有するとともに小数部の全てのビットにおいて０を有する固定値（１．０…０）のうちの選択された１つが使用される。
【0385】
「第１演算」として、加算及び減算のうちの選択された１つが使用される。以下、加算は記号「＋」と記載される場合があり、減算は記号「－」と記載される場合がある。
【0386】
「第２入力」として、信号Ｓｍ（除数Ｄを伝送する信号）、信号ＳＩＮ（被除数Ｎを伝送する信号）、信号Ｓ４３（Ｑを伝送する信号）、又は信号Ｓ４７（Ｒを伝送する信号）が使用される。
【0387】
「第２演算」として、乗算及び除算のうちの選択された１つが使用される。図では、乗算は記号「×」と記載される場合があり、除算は記号「／（÷）」と記載される場合がある。
【0388】
「第３入力」として、０、１以上１０以下の整数、信号ＦＩＦＯ０の値、及び信号ＦＩＦＯ２ｓ＋１の値のうちの選択された１つが使用される。
【0389】
「条件」として、条件なし、及びＵ＜０＞＝０のうちの選択された１つが使用される。
【0390】
「出力」として、信号Ｓ４３（Ｑ）及び信号Ｓ４７（Ｒ）のうちの選択された１つが使用される。
【0391】
第１入力、第１演算、第２入力、第２演算、第３入力、及び条件のそれぞれについての選択された項目の組合せに基づいて、種々の演算が行われる。
【0392】
演算回路１００ｇは、「第２入力」と「第３入力」とに対する「第２演算」の実行により第１演算結果を生成する。演算回路１００ｇは、第１演算結果と「第１入力」に対する「第１演算」の実行により得られる結果を、「条件」が成立した場合に、「出力」の列に記載の信号として出力する。
【0393】
条件は、Ｕ＜０＞の値に対して実行される。具体的には、第１入力がＱ、第１演算が＋、第２入力がＤ、第２演算が×、第３入力が１０、条件がＵ＜０＞＝０、出力がＱの例については以下の通りである。Ｑ＋Ｄ×１０の演算の結果、Ｕ＜０＞＝０である場合は、この演算結果がＱの値として更新され、Ｕ＜０＞＝０でない場合は、Ｑは更新されない。この演算は、以下、式（６８）のように記載される。
Ｑ←Ｑ＋Ｄ×１０（Ｕ＜１） 式（６８）
一方、条件が「なし」の場合の演算は、式（６９）のように記載される。
Ｑ←Ｑ＋Ｄ×１０ 式（６９）
さらに、同じく、第２入力がＤ、第２演算が×、第３入力が１０、及び出力がＱであるとともに、第１入力が０．０…０である場合の演算は、式（７０）のように記載される。
Ｑ←Ｄ×１０ 式（７０）
一方、第１入力が１．０…０である場合の演算は、式（７１）のように記載される。
Ｑ←１＋Ｄ×１０ 式（７１）
図２７は、第７実施形態の演算回路１００ｇでの演算のための制御信号の値の組合せを示す。具体的には、図２７は、図２６に示される項目の選択のための入力選択信号ＳＲＣ１、ＳＲＣ２、及びＳＲＣ３、加減算選択信号Ｓｐ１、乗除算選択信号Ｓｐ２、条件付き演算選択信号ＣＮＤ、及び書込みイネーブル信号ＤＳＴのそれぞれの値を示す。
Ｑ←Ｑ＋Ｄ×１０（Ｕ＜１） 式（６８）
一方、条件が「なし」の場合の演算は、式（６９）のように記載される。
Ｑ←Ｑ＋Ｄ×１０ 式（６９）
さらに、同じく、第２入力がＤ、第２演算が×、第３入力が１０、及び出力がＱであるとともに、第１入力が０．０…０である場合の演算は、式（７０）のように記載される。
Ｑ←Ｄ×１０ 式（７０）
一方、第１入力が１．０…０である場合の演算は、式（７１）のように記載される。
Ｑ←１＋Ｄ×１０ 式（７１）
図２７は、第７実施形態の演算回路１００ｇでの演算のための制御信号の値の組合せを示す。具体的には、図２７は、図２６に示される項目の選択のための入力選択信号ＳＲＣ１、ＳＲＣ２、及びＳＲＣ３、加減算選択信号Ｓｐ１、乗除算選択信号Ｓｐ２、条件付き演算選択信号ＣＮＤ、及び書込みイネーブル信号ＤＳＴのそれぞれの値を示す。
【0394】
第１入力についての選択のために、入力選択信号ＳＲＣ１＜１：０＞が使用される。
“００”は信号Ｓ４３（Ｑ）を選択する。“１０”は、０．０…０を選択する。“１１”は、１．０…０を選択する。
“００”は信号Ｓ４３（Ｑ）を選択する。“１０”は、０．０…０を選択する。“１１”は、１．０…０を選択する。
【0395】
第１演算についての選択のために、加減算選択信号Ｓｐ１が使用される。ローレベルは、＋を選択する。ハイレベルは、－を選択する。
【0396】
第２入力についての選択のために、入力選択信号ＳＲＣ２＜１：０＞が使用される。“００”は信号Ｓ４３（Ｑ）を選択する。“０１”は、信号Ｓ４７（Ｒ）を選択する。“１０”は、信号Ｓｍ（Ｄ）を選択する。“１１”は、信号ＳＩＮ（Ｎ）を選択する。
【0397】
第２演算についての選択のために、乗除算選択信号Ｓｐ２が使用される。ローレベルは、×を選択する。ハイレベルは、／（÷）を選択する。
【0398】
第３入力についての選択のために、入力選択信号ＳＲＣ３＜４：０＞が使用される。
“０００００”は、０を選択する。“００００１”は、１を選択する。“０００１０”は、２を選択する。“０００１１”は、３を選択する。“００１００”は、４を選択する。“００１０１”は、５を選択する。“００１１０”は、６を選択する。“００１１１”は、７を選択する。“０１０００”は、８を選択する。“０１００１”は、９を選択する。“０１０１０”は、１０を選択する。“１００００”は、ＦＩＦＯ０を選択する。“１０００１”は、ＦＩＦＯ２ｓ＋１を選択する。
“０００００”は、０を選択する。“００００１”は、１を選択する。“０００１０”は、２を選択する。“０００１１”は、３を選択する。“００１００”は、４を選択する。“００１０１”は、５を選択する。“００１１０”は、６を選択する。“００１１１”は、７を選択する。“０１０００”は、８を選択する。“０１００１”は、９を選択する。“０１０１０”は、１０を選択する。“１００００”は、ＦＩＦＯ０を選択する。“１０００１”は、ＦＩＦＯ２ｓ＋１を選択する。
【0399】
条件についての選択のために、条件付き演算選択信号ＣＮＤが使用される。ローレベルは、条件なしを選択する。ハイレベルは、Ｕ＜０＞＝０を選択する。
【0400】
出力についての選択のために、書込みイネーブル信号ＤＳＴ＜１：０＞が使用される。“００”は、出力なしを選択する。“０１”は、信号Ｓ４３（Ｑ）を選択する。“１０”は、信号Ｓ４７（Ｒ）を選択する。
【0401】
条件付き演算選択信号ＣＮＤ、書込みイネーブル信号ＤＳＴ、イネーブル信号ＦＩＦＯＥＮの値の組合せにより、演算回路１００ｇでは、以下に記述される動作が行われる。
【0402】
条件付き演算選択信号ＣＮＤがローレベルである場合、マルチプレクサＭＸ３１は選択信号としてＡＮＤゲートＡＧ１１を介して書込みイネーブル信号ＤＳＴ＜０＞を受け取る。また、条件付き演算選択信号ＣＮＤがローレベルである場合、ＦＩＦＯメモリＦＭは、マルチプレクサＭＸ３３を介して加算器ＡＤ３２からの信号Ｓ４２の値の整数部下位４ビットＵ＜３：０＞を受け取る。このとき、ＦＩＦＯメモリＦＭ及びレジスタＲＧ１に対して、それぞれ、イネーブル信号ＦＩＦＯＥＮ及び書込みイネーブル信号ＤＳＴ＜０＞の値に基づいて、書込みがなされ得る。
【0403】
条件付き演算選択信号ＣＮＤがハイレベルである場合、加算器ＡＤ３２からの信号Ｓ４２中の値Ｕ＜０＞の値に応じて、次の２通りの処理が実行される。
【0404】
信号Ｓ４２によって伝送される値の整数部最下位ビットＵ＜０＞の値が０である場合、ＦＩＦＯメモリＦＭはマルチプレクサＭＸ３３及びＭＸ３４を介して整数値１（“０００１”）を受け取る。また、Ｕ＜０＞の値が０である場合、マルチプレクサＭＸ３１は選択信号として、ＡＮＤゲートＡＧ１１を介して書込みイネーブル信号ＤＳＴ＜０＞を受け取る。このとき、ＦＩＦＯメモリＦＭ及びレジスタＲＧ１に対して、それぞれ、イネーブル信号ＦＩＦＯＥＮ及び書込みイネーブル信号ＤＳＴ＜０＞の値に基づいて、書込みがなされ得る。
【0405】
信号Ｓ４２によって伝送される値の整数部最下位ビットＵ＜０＞の値が１である場合、ＦＩＦＯメモリＦＭにはマルチプレクサＭＸ３３及びＭＸ３４を介して整数値０（“０００１”）を受け取る。マルチプレクサＭＸ３１は、選択信号として、ＡＮＤゲートＡＧ１１を介してローレベルを受け取る。よって、ＦＩＦＯメモリＦＭには書込みイネーブル信号ＦＩＦＯＥＮに基づいて書込みがなされ得るが、レジスタＲＧ１には書込みはなされない。レジスタＲＧ１は、マルチプレクサＭＸ３１を介して自身の出力を受け取る。
【0406】
図２８は、第７実施形態の演算回路１００ｇでの演算のための制御信号の値の組合せを示す。具体的には、図２８は、ＦＩＦＯメモリＦＭの制御のための条件付き演算選択信号ＣＮＤ及びイネーブル信号ＦＩＦＯＥＮのそれぞれの値を示す。
【0407】
項目欄における「入力」は、ＦＩＦＯメモリＦＭへの入力の選択を含む。「入力」についての選択のために、条件付き演算選択信号ＣＮＤが使用される。ローレベルは、Ｕ＜３：０＞をＦＩＦＯメモリＦＭに入力することを指定する。ハイレベルは、Ｕ＜０＞＝０の場合に整数値１をＦＩＦＯメモリＦＭに入力することを指定し、Ｕ＜０＞≠０の場合に整数値０をＦＩＦＯメモリＦＭに入力することを指定する。
【0408】
項目欄における「更新」は、演算中の値に対する処理を指す。「更新」についての選択のために、イネーブル信号ＦＩＦＯＥＮが使用される。ローレベルは、ＦＩＦＯメモリＦＭに、ＦＩＦＯメモリＦＭへの入力（信号Ｓ５１の値）に関わらず、記憶している値をそのまま記憶し続ける記憶「保持」動作を指示する。ハイレベルは、ＦＩＦＯメモリＦＭに、信号Ｓ５１の値を入力として、先入れ先出し動作を行う記憶「更新」動作を指示する。
【0409】
以下、ＦＩＦＯメモリＦＭに対する入力の選択及び更新の有無は、式（７２）及び式（７３）のように記載される。
ＦＩＦＯ←Ｕ 式（７２）
ＦＩＦＯ←（Ｕ＜１） 式（７３）
式（７２）は、条件付き演算選択信号ＣＮＤがローレベルであり、このことに基づいてＦＩＦＯメモリＦＭにＵ＜３：０＞が無条件に入力される動作を表現する。式（７３）は、条件付き演算選択信号ＣＮＤがハイレベルであり、このことに基づいてＵ＜０＞＝０の場合は１が入力され、Ｕ＜０＞≠０場合は０が入力される動作を表現する。
ＦＩＦＯ←Ｕ 式（７２）
ＦＩＦＯ←（Ｕ＜１） 式（７３）
式（７２）は、条件付き演算選択信号ＣＮＤがローレベルであり、このことに基づいてＦＩＦＯメモリＦＭにＵ＜３：０＞が無条件に入力される動作を表現する。式（７３）は、条件付き演算選択信号ＣＮＤがハイレベルであり、このことに基づいてＵ＜０＞＝０の場合は１が入力され、Ｕ＜０＞≠０場合は０が入力される動作を表現する。
【0410】
図２７及び図２８から、演算回路１００ｇに選択された動作をさせるための各種の信号の値がわかる。このため、信号の値の組合せの選択によって、式（６８）～式（７３）により表現される動作が実現されることが可能である。例えば、Ｑ←Ｒ／５，ＦＩＦＯ←Ｕという演算が行われるための、信号の値の組合せは以下の通りである。
ＳＲＣ１＜１：０＞＝１０
Ｓｐ１＝“Ｌ”
ＳＲＣ２＜１：０＞＝０１
Ｓｐ２＝“Ｈ”
ＳＲＣ３＜４：０＞＝００１０１
ＣＮＤ＝“Ｌ”
ＤＳＴ＜１：０＞＝０１
ＦＩＦＯＥＮ＝“Ｈ”
式（６８）～式（７３）により表現される動作が各項目についての相違する値が使用されながら繰り返されることによって、第６実施形態として記述される演算が行われることが可能である。その目的で、第６実施形態として記述される演算を演算回路１００ｇに行わせるための各ステップ（例えば、上の例のＱ←Ｒ／５，ＦＩＦＯ←Ｕの演算）を指定する値を有する複数の信号が、演算回路１００ｇに供給される。この複数の信号は、入力選択信号ＳＲＣ１＜１：０＞、ＳＲＣ２＜１：０＞、及びＳＲＣ３＜４：０＞、加減算選択信号Ｓｐ１、乗除算選択信号Ｓｐ２、条件付き演算選択信号ＣＮＤ、書込みイネーブル信号ＤＳＴ＜１：０＞、並びにイネーブル信号ＦＩＦＯＥＮを含む。以下、１ステップの実行のための値を有する入力選択信号ＳＲＣ１＜１：０＞、ＳＲＣ２＜１：０＞、及びＳＲＣ３＜４：０＞、加減算選択信号Ｓｐ１、乗除算選択信号Ｓｐ２、条件付き演算選択信号ＣＮＤ、書込みイネーブル信号ＤＳＴ＜１：０＞、及びイネーブル信号ＦＩＦＯＥＮの値は、命令と称される。複数ステップの動作をそれぞれ指定する複数の命令が、順に供給されることにより、第６実施形態として記述される演算が行われる。図２９は、そのような演算のための第７実施形態の演算回路１００ｇのいくつかの信号（命令を含む）の状態を時間に沿って示す。
ＳＲＣ１＜１：０＞＝１０
Ｓｐ１＝“Ｌ”
ＳＲＣ２＜１：０＞＝０１
Ｓｐ２＝“Ｈ”
ＳＲＣ３＜４：０＞＝００１０１
ＣＮＤ＝“Ｌ”
ＤＳＴ＜１：０＞＝０１
ＦＩＦＯＥＮ＝“Ｈ”
式（６８）～式（７３）により表現される動作が各項目についての相違する値が使用されながら繰り返されることによって、第６実施形態として記述される演算が行われることが可能である。その目的で、第６実施形態として記述される演算を演算回路１００ｇに行わせるための各ステップ（例えば、上の例のＱ←Ｒ／５，ＦＩＦＯ←Ｕの演算）を指定する値を有する複数の信号が、演算回路１００ｇに供給される。この複数の信号は、入力選択信号ＳＲＣ１＜１：０＞、ＳＲＣ２＜１：０＞、及びＳＲＣ３＜４：０＞、加減算選択信号Ｓｐ１、乗除算選択信号Ｓｐ２、条件付き演算選択信号ＣＮＤ、書込みイネーブル信号ＤＳＴ＜１：０＞、並びにイネーブル信号ＦＩＦＯＥＮを含む。以下、１ステップの実行のための値を有する入力選択信号ＳＲＣ１＜１：０＞、ＳＲＣ２＜１：０＞、及びＳＲＣ３＜４：０＞、加減算選択信号Ｓｐ１、乗除算選択信号Ｓｐ２、条件付き演算選択信号ＣＮＤ、書込みイネーブル信号ＤＳＴ＜１：０＞、及びイネーブル信号ＦＩＦＯＥＮの値は、命令と称される。複数ステップの動作をそれぞれ指定する複数の命令が、順に供給されることにより、第６実施形態として記述される演算が行われる。図２９は、そのような演算のための第７実施形態の演算回路１００ｇのいくつかの信号（命令を含む）の状態を時間に沿って示す。
【0411】
図２９に示さるように、クロック信号ＣＬＫが供給され続ける。時刻ｔ１まで、リセット信号￣ＲＳＴはローレベルにとどまっており、よって、レジスタＲＧ１、ＲＧ２、及びＲＧ１１はリセットされている。時刻ｔ１から、リセット信号￣ＲＳＴはハイレベルにとどまり、よって、レジスタＲＧ１、ＲＧ２、及びＲＧ１１は動作が可能な状態にある。
【0412】
また、時刻ｔ１から、除数Ｄを伝送する入力信号ＳＩＮの送信によって、除数Ｄが供給され続ける。同じく、被除数Ｎを伝送する入力信号Ｓｍの送信によって、被除数Ｎが供給され続ける。
【0413】
時刻ｔ１から、リセット信号￣ＲＳＴがハイレベルにとどまっているとともに除数Ｄ及び被除数Ｎが供給され続けている間に、クロック信号ＣＬＫの複数の立上りエッジ（クロック信号ＣＬＫのサイクル）にそれぞれ合わせて、複数の相違する命令（第１命令、第２命令、…、最終命令）が順に供給される。
【0414】
各命令の供給の結果、クロック信号ＣＬＫ中のこの命令が供給されるサイクルの次のサイクルにおいて、信号Ｓ４３はこの命令に基づく演算の結果Ｑを伝送する。最終命令の供給のサイクルの次のサイクルにおける信号Ｓ４３は、商Ｑを伝送する。最終命令の完了後に、書込みイネーブル信号ＤＳＴ＜１：０＞の値が“００”とされることにより、商Ｑを伝送する信号Ｓ４３が出力され続ける。
【0415】
図３０、図３１、及び図３２は、第７実施形態の演算回路１００ｇによる演算のフローを示す。図３０のフローは、図３１のフローに継続する。図３１のフローは、図３２のフローに継続する。各ステップ（ＳＴ）は、クロック信号ＣＬＫの１サイクル中に行われる処理に相当する。上記のように、第７実施形態は、第６実施形態の演算回路１００ｆの具体的な回路の例に関する。しかしながら、第６実施形態のフロー（図２０及び図２１）では、或る条件が充足するまで１又は複数の処理（ステップ）の組が繰り返される。一方、図３０～図３２のフローでは、例として、第６実施形態での処理の組に対応する処理の組が予め定められた回数だけ行われる。また、演算回路１００ｇの回路の構成によって条件付き命令が実行されることが可能なので、図３０～図３２のフローは、条件に基づく分岐の処理を含まない。図３０～図３２のフローは、商の十進有効桁数ｓが３である例を示す。
【0416】
図２９を参照して記述されるように、図３０～図３２のフローは、図２９の時刻ｔ１での処理の開始により開始する。図３０に示されるように、フローの開始により、Ｑ←Ｄ／５，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１４１）。制御回路３ｇは、Ｑ←Ｄ／５，ＦＩＦＯ←Ｕの演算が行われるように、命令を演算部９ｇに供給する。以下、各ステップとして行われる演算についての記述は、この演算の実行のための制御回路３ｇによる命令の出力を含むものとする。
【0417】
Ｑ←Ｑ／ＦＩＦＯ０の演算が行われる（ＳＴ１４２）。
【0418】
Ｑ←Ｑ×９，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１４３）。
【0419】
Ｑ←Ｑ／ＦＩＦＯ０の演算が行われる（ＳＴ１４４）。
【0420】
Ｑ←Ｑ×９の演算が行われる（ＳＴ１４５）。
【0421】
Ｑ←Ｑ／１０の演算が行われる（ＳＴ１４６）。
【0422】
Ｒ←１－Ｑ×１の演算が行われる（ＳＴ１４７）。
【0423】
Ｒ←Ｒ×１０の演算が行われる（ＳＴ１４８）。
【0424】
Ｒ←Ｒ×１０，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１４９）。
【0425】
Ｒ←Ｑ×ＦＩＦＯ０の演算が行われる（ＳＴ１５０）。
【0426】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１５１）。
【0427】
Ｑ←Ｑ＋Ｒ／１０の演算が行われる（ＳＴ１５２）。
【0428】
Ｒ←Ｑ／１０の演算が行われる（ＳＴ１５３）。
【0429】
Ｑ←Ｑ＋Ｒ／１０（Ｕ＜１），ＦＩＦＯ←（Ｕ＜１）の演算が行われる（ＳＴ１５４）。
【0430】
Ｒ←１－Ｑ×１の演算が行われる（ＳＴ１５５）。
【0431】
Ｒ←Ｒ×１０の演算が行われる（ＳＴ１５６）。
【0432】
Ｒ←Ｒ×１０の演算が行われる（ＳＴ１５７）。
【0433】
Ｒ←Ｒ×１０，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１５８）。
【0434】
Ｒ←Ｑ×ＦＩＦＯ０の演算が行われる（ＳＴ１５９）。
【0435】
引き続き、図３１に示されるように、Ｒ←Ｒ／１０の演算が行われる（ＳＴ１６０）。
【0436】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１６１）。
【0437】
Ｑ←Ｑ＋Ｒ／１０の演算が行われる（ＳＴ１６２）。
【0438】
Ｒ←Ｑ／１０の演算が行われる（ＳＴ１６３）。
【0439】
Ｒ←Ｑ／１０の演算が行われる（ＳＴ１６４）。
【0440】
Ｑ←Ｑ＋Ｒ／１０（Ｕ＜１），ＦＩＦＯ←（Ｕ＜１）の演算が行われる（ＳＴ１６５）。
【0441】
Ｑ←Ｎ×５の演算が行われる（ＳＴ１６６）。
【0442】
Ｑ←Ｑ／ＦＩＦＯ２ｓ＋１，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１６７）。
【0443】
Ｑ←Ｑ×９の演算が行われる（ＳＴ１６８）。
【0444】
Ｑ←Ｑ／ＦＩＦＯ２ｓ＋１，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１６９）。
【0445】
Ｑ←Ｑ×９の演算が行われる（ＳＴ１７０）。
【0446】
Ｑ←Ｑ／１０の演算が行われる（ＳＴ１７１）。
【0447】
Ｒ←Ｑ×ＦＩＦＯ２ｓ＋１，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１７２）。
【0448】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１７３）。
【0449】
Ｑ←Ｑ＋Ｒ／１０の演算が行われる（ＳＴ１７４）。
【0450】
Ｒ←Ｑ×ＦＩＦＯ２ｓ＋１，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１７５）。
【0451】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１７６）。
【0452】
Ｑ←Ｑ＋Ｒ／１０の演算が行われる（ＳＴ１７７）。
【0453】
Ｒ←Ｑ×ＦＩＦＯ２ｓ＋１，ＦＩＦＯ←Ｕの演算が行われる（ＳＴ１７８）。
【0454】
引き続き、図３２に示されるように、Ｒ←Ｒ／１０の演算が行われる（ＳＴ１７９）。
【0455】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１８０）。
【0456】
Ｑ←Ｑ＋Ｒ／１０の演算が行われる（ＳＴ１８１）。
【0457】
Ｒ←Ｑ×ＦＩＦＯ２ｓ＋１の演算が行われる（ＳＴ１８２）。
【0458】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１８３）。
【0459】
Ｒ←Ｒ／１０の演算が行われる（ＳＴ１８４）。
【0460】
Ｑ←Ｑ＋Ｒ／１０の演算が行われる（ＳＴ１８５）。ＳＴ１８５を以てフローは終了する。
【0461】
７．３．利点
第７実施形態の演算回路１００ｇは、図２３に示される要素及び接続を有する。このような演算回路１００ｇによって、第６実施形態として記述される演算が行われることが可能である。このため、第６実施形態の利点と同じ利点を得られる。
第７実施形態の演算回路１００ｇは、図２３に示される要素及び接続を有する。このような演算回路１００ｇによって、第６実施形態として記述される演算が行われることが可能である。このため、第６実施形態の利点と同じ利点を得られる。
【0462】
すなわち、第７実施形態の演算回路１００ｇは、演算装置ＯＰを含み、演算装置ＯＰを使用して、被除数Ｎを除数Ｄで除した商を算出できる。また、演算回路１００ｇは、十進数で指定された桁数の演算精度で演算を行える。また、第７実施形態の制御回路３ｇは、条件判断を行わないので、第２実施形態の制御回路３と同様に、カウンタとメモリの組み合わせによって実現することが容易である。
【0463】
８．変形例
ここまでの記述において、乗数は０以上であるとともに除数は０より大きい正の値であると仮定されている。乗数または除数が負の場合は、予め乗数または除数の符号が反転されてから上記の実施形態による乗算又は除算が実行され、積又は商の符号が反転される。こうすることにより、乗数または除数が負の場合でも演算が実行されることが可能である。
ここまでの記述において、乗数は０以上であるとともに除数は０より大きい正の値であると仮定されている。乗数または除数が負の場合は、予め乗数または除数の符号が反転されてから上記の実施形態による乗算又は除算が実行され、積又は商の符号が反転される。こうすることにより、乗数または除数が負の場合でも演算が実行されることが可能である。
【0464】
実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【0465】
１００…演算回路、ＯＰ…演算装置、２…加算器、３…制御回路、５…累積加算器、ＳＩＮ…入力信号、Ｓｍ…入力信号、ＳＯＵＴ…出力信号、ＬＣ…データ記憶回路、Ｓｃ…制御信号、ＺＯＵＴ…信号、ＹＩＮ…信号、ＡＧ…ＡＮＤゲート、ＡＤ…加算器、ＭＸ…マルチプレクサ、ＬＯ…左１ビット論理シフタ、ＲＦ…右５ビット算術シフタ、ＲＯ…右１ビット算術シフタ、ＲＳ…右６ビット算術シフタ、ＲＴ…右１２ビット算術シフタ、ＩＮＣ…インクリメンタ、ＩＶ…インバータ、Ｓ…信号、ＲＧ…レジスタ、ＤＣ…デコーダ、ＦＭ…ＦＩＦＯメモリ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
