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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022123052
(43)【公開日】2022-08-23
(54)【発明の名称】欠陥検出を備えるエラー補正ハードウェア
(51)【国際特許分類】
G06F 11/10 20060101AFI20220816BHJP
【ＦＩ】
G06F11/10 648
【審査請求】有
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022096954
(22)【出願日】2022-06-16
(62)【分割の表示】P 2019511460の分割
【原出願日】2017-08-22
(31)【優先権主張番号】15/244,739
(32)【優先日】2016-08-23
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】サケット ジャラン
(72)【発明者】
【氏名】インドゥ プラサパン
(72)【発明者】
【氏名】アブヒシェック ガナパティ カルキサヴァル
(57)【要約】 （修正有）
【課題】ロックステップＥＣＣ回路ハードウェアのＥＣＣロジック要件の低減と半導体チップ面積の節約。
【解決手段】ＥＣＣメモリ回路４００は、書き込みＧＥＮ ＥＣＣロジック１１５ｂ及びメモリ回路１３０のＥＣＣ出力に結合されるチェックＥＣＣブロック１２０ｂを含む。第１のＭＵＸ１１５ａが、書き込みデータを受け取り、書き込みＧＥＮ ＥＣＣロジックへの入力と直列であり、第２のＭＵＸ１２０ｅが読み出しＧＥＮ ＥＣＣロジックの入力と直列にメモリ回路１３０から読み出しデータを受け取る。クロスカップリングコネクタ１５０、１５０’が、メモリ回路からの読み出しデータを、第１のＭＵＸの第２の入力に結合するか又は書き込みデータを第２のＭＵＸの第２の入力に結合する。ＥＣＣビットコンパレータ１３５が書き込みＧＥＮ ＥＣＣロジック１２０ｂ１の出力を読み出しＧＥＮ ＥＣＣロジック出力と比較する。
【選択図】図４
【解決手段】ＥＣＣメモリ回路４００は、書き込みＧＥＮ ＥＣＣロジック１１５ｂ及びメモリ回路１３０のＥＣＣ出力に結合されるチェックＥＣＣブロック１２０ｂを含む。第１のＭＵＸ１１５ａが、書き込みデータを受け取り、書き込みＧＥＮ ＥＣＣロジックへの入力と直列であり、第２のＭＵＸ１２０ｅが読み出しＧＥＮ ＥＣＣロジックの入力と直列にメモリ回路１３０から読み出しデータを受け取る。クロスカップリングコネクタ１５０、１５０’が、メモリ回路からの読み出しデータを、第１のＭＵＸの第２の入力に結合するか又は書き込みデータを第２のＭＵＸの第２の入力に結合する。ＥＣＣビットコンパレータ１３５が書き込みＧＥＮ ＥＣＣロジック１２０ｂ１の出力を読み出しＧＥＮ ＥＣＣロジック出力と比較する。
【選択図】図４
【特許請求の範囲】
【請求項1】
単一ポートメモリ回路のためのエラー補正コード（ＥＣＣ）ハードウェアであって、
書き込みデータから第１のＥＣＣビットを生成するための及び前記第１のＥＣＣビット及び前記書き込みデータを前記メモリ回路に書き込むための、書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素、
前記メモリ回路のＥＣＣ出力に結合するための入力を有するＸＯＲ回路に結合される読み出しＧｅｎ ＥＣＣロジックを含む前記メモリ回路からの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出（ＭＥＤ）割り込み信号を生成するためのシンドローム信号を提供する、前記読み出し経路回路要素、
前記書き込みＥＣＣ生成ロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、又は前記読み出しＧｅｎ ＥＣＣロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸ、
前記メモリ回路から前記第１のＭＵＸの第２の入力に前記読み出しデータを結合するためのクロスカップリングコネクタ、又は前記書き込みデータを前記第２のＭＵＸの第2の入力に結合するためのクロスカップリングコネクタ、及び
前記書き込みＧｅｎ ＥＣＣロジックの出力を前記読み出しＧｅｎ ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータ、
を含む、ＥＣＣハードウェア。
書き込みデータから第１のＥＣＣビットを生成するための及び前記第１のＥＣＣビット及び前記書き込みデータを前記メモリ回路に書き込むための、書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素、
前記メモリ回路のＥＣＣ出力に結合するための入力を有するＸＯＲ回路に結合される読み出しＧｅｎ ＥＣＣロジックを含む前記メモリ回路からの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出（ＭＥＤ）割り込み信号を生成するためのシンドローム信号を提供する、前記読み出し経路回路要素、
前記書き込みＥＣＣ生成ロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、又は前記読み出しＧｅｎ ＥＣＣロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸ、
前記メモリ回路から前記第１のＭＵＸの第２の入力に前記読み出しデータを結合するためのクロスカップリングコネクタ、又は前記書き込みデータを前記第２のＭＵＸの第2の入力に結合するためのクロスカップリングコネクタ、及び
前記書き込みＧｅｎ ＥＣＣロジックの出力を前記読み出しＧｅｎ ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータ、
を含む、ＥＣＣハードウェア。
【請求項2】
請求項１に記載のＥＣＣハードウェアであって、
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として及び前記ＳＥＣブロックへのイネーブル入力として結合される、ＥＣＣハードウェア。
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として及び前記ＳＥＣブロックへのイネーブル入力として結合される、ＥＣＣハードウェア。
【請求項3】
請求項１に記載のＥＣＣハードウェアであって、
前記ＥＣＣハードウェア及び前記単一ポートメモリ回路が、少なくとも半導体表面を有する共通基板上に形成される、ＥＣＣハードウェア。
前記ＥＣＣハードウェア及び前記単一ポートメモリ回路が、少なくとも半導体表面を有する共通基板上に形成される、ＥＣＣハードウェア。
【請求項4】
請求項１に記載のＥＣＣハードウェアであって、
前記ＥＣＣハードウェアが、前記第１のＭＵＸ及び前記第２のＭＵＸを含む、ＥＣＣハードウェア。
前記ＥＣＣハードウェアが、前記第１のＭＵＸ及び前記第２のＭＵＸを含む、ＥＣＣハードウェア。
【請求項5】
単一ポートメモリ回路のためのエラー補正コード（ＥＣＣ）ハードウェアであって、
書き込みデータから第１のＥＣＣビットを生成するための、及び、前記第１のＥＣＣビット及び前記書き込みデータを前記メモリ回路に書き込むための、書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素、
前記メモリ回路のＥＣＣ出力に結合するための入力を有するＸＯＲ回路に結合される読み出しＧｅｎ ＥＣＣロジックを含む前記メモリ回路からの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出（ＭＥＤ）割り込み信号を生成するためのシンドローム信号を提供する、
前記書き込みＥＣＣ生成ロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、及び、前記読み出しＧｅｎ ＥＣＣロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸ、
前記メモリ回路からの前記読み出しデータを前記第１のＭＵＸの第２の入力に結合し、前記書き込みデータを前記第２のＭＵＸの第2の入力に結合するためのクロスカップリン
グコネクタ、
受信した前記書き込みＧｅｎ ＥＣＣロジックの出力を、前記読み出しＧｅｎ ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータ、
を含む、ＥＣＣハードウェア。
書き込みデータから第１のＥＣＣビットを生成するための、及び、前記第１のＥＣＣビット及び前記書き込みデータを前記メモリ回路に書き込むための、書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素、
前記メモリ回路のＥＣＣ出力に結合するための入力を有するＸＯＲ回路に結合される読み出しＧｅｎ ＥＣＣロジックを含む前記メモリ回路からの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出（ＭＥＤ）割り込み信号を生成するためのシンドローム信号を提供する、
前記書き込みＥＣＣ生成ロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、及び、前記読み出しＧｅｎ ＥＣＣロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸ、
前記メモリ回路からの前記読み出しデータを前記第１のＭＵＸの第２の入力に結合し、前記書き込みデータを前記第２のＭＵＸの第2の入力に結合するためのクロスカップリン
グコネクタ、
受信した前記書き込みＧｅｎ ＥＣＣロジックの出力を、前記読み出しＧｅｎ ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータ、
を含む、ＥＣＣハードウェア。
【請求項6】
請求項５に記載のＥＣＣハードウェアであって、
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として、及び前記ＳＥＣブロックへのイネーブル入力として結合される、ＥＣＣハードウェア。
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として、及び前記ＳＥＣブロックへのイネーブル入力として結合される、ＥＣＣハードウェア。
【請求項7】
請求項５に記載のＥＣＣハードウェアであって、
前記ＥＣＣハードウェア及び前記単一ポートメモリ回路が、少なくとも半導体表面を有する共通基板上に形成される、ＥＣＣハードウェア。
前記ＥＣＣハードウェア及び前記単一ポートメモリ回路が、少なくとも半導体表面を有する共通基板上に形成される、ＥＣＣハードウェア。
【請求項8】
書き込み経路回路要素における書き込み生成（Ｇｅｎ）ＥＣＣロジックと読み出し経路回路要素における読み出しＧｅｎ ＥＣＣロジックを含むチェックＥＣＣロジックとを有する単一ポートメモリ回路のためのエラー補正コード（ＥＣＣ）ハードウェアのための欠陥検出の方法であって、
前記読み出しＧｅｎ ＥＣＣロジックの出力を前記書き込みＧｅｎ ＥＣＣロジックの出力と比較すること、
前記比較からの比較出力が、前記書き込みＧｅｎ ＥＣＣロジックの前記出力の値が前記読み出しＧｅｎ ＥＣＣロジックの前記出力の値と等しくないと判定する場合、前記書き込みＧｅｎ ＥＣＣロジックにおける又は前記読み出しＧｅｎ ＥＣＣロジックにおける欠陥を検出すること、及び
前記欠陥が単一ビットエラーである場合前記単一ビットエラーを補正すること、及び前記欠陥がマルチビットエラーである場合マルチビットエラー割込み信号を送ること、
を含む、方法。
前記読み出しＧｅｎ ＥＣＣロジックの出力を前記書き込みＧｅｎ ＥＣＣロジックの出力と比較すること、
前記比較からの比較出力が、前記書き込みＧｅｎ ＥＣＣロジックの前記出力の値が前記読み出しＧｅｎ ＥＣＣロジックの前記出力の値と等しくないと判定する場合、前記書き込みＧｅｎ ＥＣＣロジックにおける又は前記読み出しＧｅｎ ＥＣＣロジックにおける欠陥を検出すること、及び
前記欠陥が単一ビットエラーである場合前記単一ビットエラーを補正すること、及び前記欠陥がマルチビットエラーである場合マルチビットエラー割込み信号を送ること、
を含む、方法。
【請求項9】
請求項８に記載の方法であって、
前記読み出し経路回路要素が、前記メモリ回路のＥＣＣ出力に結合される別の入力を有する前記読み出しＧｅｎ ＥＣＣロジックの出力に結合されるＸＯＲ回路を更に含み、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロック及びマルチビットエラー生成回路要素に結合されるシンドロームデコードブロックにシンドローム出力を提供し、
前記方法が更に、前記比較出力を、マルチビットエラー検出（ＭＥＤ）回路要素のイネーブル入力として及びＳＥＣブロックのイネーブル入力として結合すること、
を含む、方法。
前記読み出し経路回路要素が、前記メモリ回路のＥＣＣ出力に結合される別の入力を有する前記読み出しＧｅｎ ＥＣＣロジックの出力に結合されるＸＯＲ回路を更に含み、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロック及びマルチビットエラー生成回路要素に結合されるシンドロームデコードブロックにシンドローム出力を提供し、
前記方法が更に、前記比較出力を、マルチビットエラー検出（ＭＥＤ）回路要素のイネーブル入力として及びＳＥＣブロックのイネーブル入力として結合すること、
を含む、方法。
【請求項10】
請求項８に記載の方法であって、
前記比較及び前記検出が、クロックサイクル毎に連続的に実施される、方法。
前記比較及び前記検出が、クロックサイクル毎に連続的に実施される、方法。
【請求項11】
請求項８に記載の方法であって、
前記シングルポートメモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、方法。
前記シングルポートメモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、方法。
【請求項12】
請求項８に記載の方法であって、
前記単一ポートメモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、方法。
前記単一ポートメモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、方法。
【請求項13】
先進運転支援システム（ＡＤＡＳ）システムであって、
シーンから画像データを生成するための画像センサと、
ビデオ認識プロセッサ及びトランシーバを含む、前記画像センサから前記画像データを受信するように結合される画像認識システムと、
前記画像認識システムに結合されるプロセッサコアを含むプロセッサブロックであって、前記プロセッサコアが、ＥＣＣメモリハードウェア及びシングルポートプロセッサメモリを含む少なくとも一つのＥＣＣメモリ回路を用いるように結合される、前記プロセッサブロックと、
を含み、
前記ＥＣＣメモリハードウェアが、
書き込みデータから第１のＥＣＣビットを生成するための、及び前記第１のＥＣＣビット及び前記書き込みデータを前記プロセッサメモリに書き込むための、書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素、
前記プロセッサメモリのＥＣＣ出力に結合するための入力を有するＸＯＲ回路に結合される読み出しＧｅｎ ＥＣＣロジックを含む前記プロセッサメモリからの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出（ＭＥＤ）割り込み信号を生成するためのシンドローム信号を提供する、前記読み出し経路回路要素、
前記書き込みＥＣＣ生成ロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、又は、前記読み出しＧｅｎ ＥＣＣロジックの入力と直列に前記プロセッサメモリから前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸ、
前記メモリ回路からの前記読み出しデータを前記第１のＭＵＸの第２の入力に結合、又は、前記書き込みデータを前記第２のＭＵＸの第2の入力に結合するためのクロスカップリングコネクタ、及び
前記書き込みＧｅｎ ＥＣＣロジックの出力を、前記読み出しＧｅｎ ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータ、
を含む、ＡＤＡＳシステム。
シーンから画像データを生成するための画像センサと、
ビデオ認識プロセッサ及びトランシーバを含む、前記画像センサから前記画像データを受信するように結合される画像認識システムと、
前記画像認識システムに結合されるプロセッサコアを含むプロセッサブロックであって、前記プロセッサコアが、ＥＣＣメモリハードウェア及びシングルポートプロセッサメモリを含む少なくとも一つのＥＣＣメモリ回路を用いるように結合される、前記プロセッサブロックと、
を含み、
前記ＥＣＣメモリハードウェアが、
書き込みデータから第１のＥＣＣビットを生成するための、及び前記第１のＥＣＣビット及び前記書き込みデータを前記プロセッサメモリに書き込むための、書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素、
前記プロセッサメモリのＥＣＣ出力に結合するための入力を有するＸＯＲ回路に結合される読み出しＧｅｎ ＥＣＣロジックを含む前記プロセッサメモリからの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記ＸＯＲ回路の出力が、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出（ＭＥＤ）割り込み信号を生成するためのシンドローム信号を提供する、前記読み出し経路回路要素、
前記書き込みＥＣＣ生成ロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、又は、前記読み出しＧｅｎ ＥＣＣロジックの入力と直列に前記プロセッサメモリから前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸ、
前記メモリ回路からの前記読み出しデータを前記第１のＭＵＸの第２の入力に結合、又は、前記書き込みデータを前記第２のＭＵＸの第2の入力に結合するためのクロスカップリングコネクタ、及び
前記書き込みＧｅｎ ＥＣＣロジックの出力を、前記読み出しＧｅｎ ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータ、
を含む、ＡＤＡＳシステム。
【請求項14】
請求項１３に記載のＡＤＡＳシステムであって、
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として及び前記ＳＥＣブロックへのイネーブル入力として結合される、ＡＤＡＳシステム。
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として及び前記ＳＥＣブロックへのイネーブル入力として結合される、ＡＤＡＳシステム。
【請求項15】
請求項１３に記載のＡＤＡＳシステムであって、
前記ＥＣＣメモリハードウェア及び前記プロセッサメモリが、少なくとも半導体表面を有する共通基板上に形成される、ＡＤＡＳシステム。
前記ＥＣＣメモリハードウェア及び前記プロセッサメモリが、少なくとも半導体表面を有する共通基板上に形成される、ＡＤＡＳシステム。
【請求項16】
請求項１３に記載のＡＤＡＳシステムであって、
前記ＥＣＣメモリハードウェアが、前記第１のＭＵＸ及び前記第２のＭＵＸを含む、ＡＤＡＳシステム。
前記ＥＣＣメモリハードウェアが、前記第１のＭＵＸ及び前記第２のＭＵＸを含む、ＡＤＡＳシステム。
【請求項17】
請求項１３に記載のＡＤＡＳシステムであって、
前記プロセッサメモリが、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、ＡＤＡＳシステム。
前記プロセッサメモリが、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、ＡＤＡＳシステム。
【請求項18】
請求項１３に記載のＡＤＡＳシステムであって、
前記ＥＣＣメモリハードウェア及び前記プロセッサメモリが、少なくとも半導体表面を有する共通基板上に形成される、ＡＤＡＳシステム。
前記ＥＣＣメモリハードウェア及び前記プロセッサメモリが、少なくとも半導体表面を有する共通基板上に形成される、ＡＤＡＳシステム。
【請求項19】
請求項１８に記載のＡＤＡＳシステムであって、
共通基板及び前記半導体表面がいずれもシリコンを含む、ＡＤＡＳシステム。
共通基板及び前記半導体表面がいずれもシリコンを含む、ＡＤＡＳシステム。
【請求項20】
請求項１３に記載のＡＤＡＳシステムであって、
前記画像センサがカラーカメラを含む、ＡＤＡＳシステム。
前記画像センサがカラーカメラを含む、ＡＤＡＳシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概してエラー補正コード（ＥＣＣ）に関し、更に特定して言えば、ＥＣＣロジック回路要素の欠陥検出のためのハードウェアに関連する。
【背景技術】
【0002】
エラー補正コード（ＥＣＣ）メモリは、殆どの従来のタイプの内部データ破損を検出及び補正し得る或るタイプのコンピュータデータストレージである。ＥＣＣメモリ回路は、科学的な、又は機能的セーフティ要件に準拠する必要があるセーフティクリティカルな先進運転支援システム（ＡＤＡＳ）のためのオートモーティブメモリのためなど、データ破損が概して許容され得ないコンピュータにおいて用いることができる。
【0003】
メモリ（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリ）にＥＣＣを実装することは、メモリ内のデータ完全性を確実にするためにセーフティクリティカル応用例において用いられる、標準のセーフティメカニズムである。従来、メモリが読み出し経路ＥＣＣロジック回路要素により読みだされるときメモリにストアされたデータのチェックを提供するために、（例えば、ハミングコードの）ＥＣＣ冗長ビットが、書き込み経路ＥＣＣロジック回路要素によりメモリデータ内容に付加され、同じサイクルにおいて共に書き込まれる。本明細書において用いられるようなＥＣＣは、概してハミングコードの冗長ビットを用いる、単一ビットエラーのための単一ビットエラー補正及びマルチビットエラー（例えば、ダブルビットエラー）のためのマルチビットエラー検出のためである。
【0004】
従来、生成ＥＣＣハードウェアユニットは、書き込み経路において及び読み出し経路において提供され、生成ＥＣＣユニットが書き込み経路にあり、別の生成ＥＣＣユニットを含むチェックＥＣＣブロックが読み出し経路にある。書き込み経路回路要素及び読み出し経路回路要素は、クロス結合接続を有さず、そのため、互いに独立して動作する。メモリ読み出しオペレーションの間、ＥＣＣはチェックＥＣＣブロックにより再演算され、ＥＣＣは、ＸＯＲ回路により、ストアされたＥＣＣと比較される。このＸＯＲ回路の結果（出力）はシンドロームと呼ばれる。シンドロームがゼロである場合、エラーは生じていない。シンドロームが非ゼロである場合、それは、単一ビットエラー補正（ＳＥＣ）の場合、どのビットがエラーであるかを判定するためにテーブルを「シンドロームデコード」にインデックスするため用いることができ、或いは、ダブルビットエラー検出（ＤＥＤ）の場合、そのエラーは補正不能である。従って、従来のＥＣＣメモリは、概して、メモリシステムを事実上殆どのビットエラーがなく保ち得る。
【発明の概要】
【0005】
記載される例において、ロックステップＥＣＣ回路ハードウェアが、書き込み経路回路要素と読み出し経路回路要素との間のクロス結合された接続を用いるエラー補正回路を含み、これにより、メモリ回路の一方の側での他方の側のエラーをチェックするためのＥＣＣ生成ロジックの再利用が可能となり、そのため、ＥＣＣロジック要件が低減され、かなりの半導体チップ面積が節約される。記載される例は、書き込み経路回路要素における書き込み生成（Ｇｅｎ）ＥＣＣロジックと、読み出しＧｅｎ ＥＣＣロジックを含む読み出し経路回路要素におけるチェックＥＣＣロジックとを有する、メモリ回路のためのＥＣＣ回路要素のための欠陥検出、の方法を含む。読み出しＧｅｎ ＥＣＣロジックの出力及び書き込みＧｅｎ ＥＣＣロジックの出力は、それぞれのビットストリングが合致するか否かをチェックするために、デジタルコンパレータにより演算される。ビットストリングが合致しないとき、書き込みＧｅｎ ＥＣＣロジック又は読み出しＧｅｎ ＥＣＣロジックにおける欠陥が検出される。書き込みオペレーションの間のロックステップエラー（コンパレータ出力におけるミスマッチ）の場合、書き込みオペレーションが反復され得る。読み出しオペレーションの間のロックステップエラーの場合、単一ビットエラーが補正され得、マルチビットエラー割込み信号が送られ得る。
【図面の簡単な説明】
【0006】
【図1】例示の一実施例に従った、ＥＣＣ生成ロジックへの入力と直列に書き込みデータを受信するための第１の入力を備えるマルチプレクサを有する読み出し側ＥＣＣロジックにおける欠陥検出のための、説明されるロックステップＥＣＣ回路ハードウェアを有する例示のＥＣＣメモリ回路のブロック図である。書き込みデータは、通常書き込みオペレーションの間、選択され、読み出しデータは、読み込みオペレーションの間、選択される。
【0007】
【図2】例示の一実施例に従った、ＥＣＣロジックにおける欠陥検出のためのＧｅｎ ＥＣＣロジックの入力と直列にメモリ回路から読み出しデータを受信するための第１の入力を備えるマルチプレクサを有する書き込み側ＥＣＣロジックにおける欠陥検出のための、説明されるロックステップＥＣＣ回路ハードウェアを有する別の例示のＥＣＣメモリ回路のブロック図である。
【0008】
【図3】例示の一実施例に従った、ＥＣＣ回路要素のための欠陥検出の例示の方法における工程を示すフローチャートである。
【0009】
【0010】
【発明を実施するための形態】
【0011】
図面は必ずしも一定の縮尺で描いてはいない。図面において、同様の参照数字は同様の又は等価の要素を示す。幾つかの例示される行為又は事象は、異なる順序で、及び／又は他の行為又は事象と同時に成されてもよい。また、幾つかの例示される行為又は事象は、例示の実施例に従った手法を実装するためのオプションである。
【0012】
本明細書でさらなる制約なしに用いられる「に結合される」又は「と結合される」という用語（及びそれに類するもの）は、間接的又は直接的な電気接続を述べたものである。そのため、第１のデバイスが第２のデバイスに「結合する」場合、その接続は、経路に寄生のみがある直接的な電気接続を介するものであり得、又は、他のデバイス及び接続を含めて介在物を介した間接的な電気接続を介するものであり得る。間接的結合の場合、介在物は、概して、信号の情報を改変しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調整し得る。
【0013】
ＥＣＣメモリ回路のＥＣＣロジックハードウェアにおいて、一時的又は永久エラーが書き込み側に存在し得、これは、書き込みオペレーションの間メモリに書き込まれている誤ったＥＣＣビットとなり得る。ＥＣＣメモリ回路の読み出し側におけるＥＣＣロジックハードウェアにおける一時的又は永久エラーは、メモリ読み出しデータの破損となり得るか、又は読み出しデータが実際には破損していないとき破損されたとしてメモリ読み出しデータの誤ったフラグとなり得る。書き込み経路回路要素及び読み出し経路回路要素が独立して動作する場合、ＥＣＣメモリ回路のＥＣＣロジックにおける一時的／永久エラーの検出が可能となり得るが、このような検出の実装は、ＥＣＣメモリ回路の両側の余分のＥＣＣ生成ロジックを含む、かなりの付加的なロジックを必要とし得る。
【0014】
図１は、メモリ回路１３０（例えば、ＳＲＡＭ、ＲＯＭ、又はフラッシュメモリチップ）、及び、読み出し経路回路要素１２０における読み出し経路Ｇｅｎ ＥＣＣ１２０ｂ１のビット出力を検証するために構成されるそのＥＣＣロジック回路要素における欠陥検出を有する説明される「ロックステップ」ＥＣＣハードウェア１１０を含む、ＥＣＣメモリ回路１００を示す。メモリ回路１３０は、所与のクロックパルスに対して一つのオペレーション（読み出し又は書き込み）のみが実施され得る、単一ポートメモリを含む。この単一ポートメモリの特徴は、ＥＣＣ ＧＥＮロジックの一つ（特定の時間／クロックにおいてアクティブではない側、図１に示すように書き込みがアクティブではない、及び、図２に示すように読み出しがアクティブではない）からのビット出力を、説明されるロックステップエラー検出を可能とするための参照として利用可能とする。
【0015】
メモリ回路１３０は、少なくとも半導体表面を有する共通基板１０５を含む。例えば、基板１０５は、バルクシリコン基板、又は、バルクシリコン基板上のエピタキシャル層を含み得る。
【0016】
メモリ回路１３０は、個別のデータ出力及び個別のＥＣＣ出力を有する。ｋビットとして示されるデータが、ｒビットとして示されるＥＣＣビットと共にストアされる。例えば、非ＥＣＣメモリが６４ビットのデータをストアする場合、ＥＣＣメモリが、ＥＣＣの余分の８ビットと共に、同じ６４ビットのデータをストアし得る。そのため、６４＋８ビットが書き込まれ、６４＋８ビットが読みだされる。ＥＣＣ８ビットは、６４データビットを有効化するために用いられ、チェックＥＣＣにおけるＸＯＲロジックに向かう。
【0017】
書き込み経路回路要素１１５は、書き込み生成（Ｇｅｎ）ＥＣＣロジック１１５ｂを含み、チェックＥＣＣロジック１２０ｂは、読み出し経路回路要素１２０における読み出しＧｅｎ ＥＣＣロジック１２０ｂ１を含む。書き込みモードで動作している（後述される図２において書き込みモードがアクティブである）間、データビット（６４ビットなど、ＷＲデータとして示される）及び書き込みＥＣＣＧｅｎロジック１１５ｂからの対応する演算されたＥＣＣビット（例えば、８ビット）は、各々、同じクロックサイクルにおいてメモリ回路１００に書き込まれる。図１及び２においてメモリ回路１３０に対するデータ幅は、一例において６４ビット（データ）＋８ビット（ＥＣＣ）を含む７２ビット（７２ビット幅のメモリ）であり得、これは、幅６４及び幅８の２つの個別のメモリとして実現され得、又は単一の７２ビット幅のメモリとし得る。
【0018】
上述したように、６４情報／データビット及び８ＥＣＣビットは単なる例である。ＥＣＣビットの実際の数は、下記の例において与えられるものなど、データ（情報）のため対応するビット幅に基づき得る。
【0019】
概してプロセッサからの書き込み（ｗｒ）データを有するメモリ回路１３０からのｋビットとして示されるクロス結合接続１５０により提供されるクロス結合読み出しデータにおいて多重化するために書き込みＧＥＮ ＥＣＣロジック１１５ｂの入力においてマルチプレクサ（Ｍｕｘ）１１５ａが提供される。プロセッサは、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、又はマイクロコントローラユニット（ＭＣＵ）を含み得る。ＭＵＸ１１５ａは、メモリ回路１３０が、Ｍｕｘ１１５ａの出力に送るために一つのライン上のメモリからのｒｄデータ及び他のライン上のｗｒデータを含む入力ラインのどちらかを選択するために用いられるプロセッサからの読み出しモードにあることに基づいて示されている選択ラインを有して示されている。読み出しモードにあるとき、ｒｄデータがＭＵＸ１１５ａにより選択され、書き込みモードにあるとき、ｗｒデータが選択される。
【0020】
デジタルコンパレータ１３５が、一つの入力において書き込みＧｅｎ ＥＣＣロジック１１５ｂからの出力（読み出しの間それがイナクティブであるとした参照として）を、及び、その別の出力において読み出し経路Ｇｅｎ ＥＣＣ１２０ｂ１の出力を受信するように結合される。そのため、デジタルコンパレータ１３５は、読み出し経路Ｇｅｎ ＥＣＣ１２０ｂ１のビット出力を検証するため書き込みＧｅｎ ＥＣＣロジック１１５ｂからの出力を再使用し、いずれも、単なる一例として８ビットであるように示されている。読み出しＧｅｎ ＥＣＣ１２０ｂ１は、ＸＯＲ回路１２０ｂ２と共に、チェックＥＣＣブロック１２０ｂを構成する。ＸＯＲ回路１２０ｂ２の出力は、「シンドローム」信号をシンドロームデコードブロック１２０ｃに提供する。シンドロームがゼロである場合、エラーは生じていない。シンドロームが非ゼロである場合、シンドロームデコードブロック１２０ｃは、どのビットがエラーであるか（ＳＥＣ）、又はエラーが補正不能である（例えば、エラーがダブルビットエラーである）と判定する。単一ビットエラーはＳＥＣブロック１２０ｄに提供され、ＳＥＣブロック１２０ｄは、ｒｄデータとして示される補正された読み出しデータを出力する。
【0021】
ＥＣＣハードウェア１１０では、デジタルコンパレータ１３５の出力は、イネーブルとしてマルチビット（２又はそれ以上の）エラー割り込み生成に、及びイネーブルとしてＳＥＣブロック１２０ｄに接続される。そのため、ＳＥＣブロック１２０ｄによるメモリ読み出しデータのＳＥＣ、及びシンドロームデコード１２０ｃにより提供されるシンドローム演算を用いるマルチビットエラーフラグは、いずれも、書き込み経路におけるＥＣＣ演算と読み出し経路におけるＥＣＣ演算とが互いに合致する（図１において同じｒビットとして示される）場合に及びその場合にのみ、デジタルコンパレータ１３５からのイネーブル信号によりイネーブルされる。書き込み経路におけるＥＣＣ演算と読み出し経路におけるＥＣＣ演算とが互いに合致しない場合、読み出しオペレーションの間、ロックステップエラーが存在し、単一ビットエラーが補正され得、ダブルビットエラーなどのマルチビットエラーの場合は、ビットエラー割り込み（ディセーブル）信号が送られ得る。
【0022】
図２は、書き込みＧｅｎ ＥＣＣロジック１１５ｂを含むその書き込み経路における欠陥検出のための説明されるＥＣＣハードウェア１１０’を含む例示のＥＣＣメモリ回路２００を示す。ここで、読み出し経路回路要素１２０’においてＭＵＸ１２０ｅが付加され、メモリ回路１３０から読み出された書き込みデータに多重化するため、クロス結合接続１５０’が、書き込み経路回路要素１１５’から読み出し経路回路要素１２０’におけるＭＵＸ１２０ｅに付加される。ここでは、そのＥＣＣロジック回路要素において欠陥検出を有する説明されたロックステップＥＣＣハードウェア１１０は、書き込みモードがアクティブである間、書き込みＧｅｎ ＥＣＣロジック１１５ｂのビット出力を検証するために構成される。「メモリ書き込み」として示される制御入力が、ＭＵＸ１２０ｅの入力選択ノードを制御する制御信号である。書き込みモードにあるとき、ｗｒデータがＭＵＸ１２０ｅにより選択され、読み出しモードにあるとき、ｒｄデータが選択される。
【0023】
読み出しＧｅｎ ＥＣＣロジック１２０ｂ１によるＥＣＣビット出力は、書き込みＧｅｎ ＥＣＣロジック１１５ｂのオペレーションを検証するためにデジタルコンパレータ１３５により用いられ、デジタルコンパレータ１３５は、それぞれのＧｅｎ ＥＣＣロジック１１５ｂ及び１２０ｂ１により生成されたＥＣＣビットを比較する。生成されたデジタルコンパレータ１３５の出力は、書き込み処理を反復するため、プロセッサ（例えば、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、又はマイクロコントローラユニット（ＭＣＵ））への割り込みとして用いられる。書き込みオペレーションの間、デジタルコンパレータ１３５によりエラーがフラグされている場合、メモリ回路１３０に書き込まれるデータがエラーではないことを確実にするため、書き込みオペレーションが反復され得る。エラーが一時的欠陥である場合、書き込みの反復は、ハードウェアエラーの問題を概して修復し得る。永久欠陥の場合、デジタルコンパレータ１３５は、再び、エラーを生成し続け、この場合プロセッサは、システムにおいて永久欠陥が生じたことをアプリケーションソフトウェアに示すなどの適切なアクションを取り得る。読み出しオペレーション場合もこの同じ欠陥応答が当てはまる。
【0024】
図３は、例示の一実施例に従って、単一ポートメモリ回路に関連するＥＣＣ回路要素のための欠陥検出の一例の方法３００における工程を示すフローチャートである。工程３０１が、読み出しＧｅｎ ＥＣＣロジック（図１及び図２における１２０ｂ１）の出力を、書き込みＧｅｎ ＥＣＣロジックの出力（図１及び図２における１１５ｂ）と比較することを含む。工程３０２が、この比較からの比較出力が、書き込みＧｅｎ ＥＣＣロジックの出力の値が読み出しＧｅｎ ＥＣＣロジック１２０ｂ１の出力の値と等しくないと判定する場合、書き込みＧｅｎ ＥＣＣロジックにおける又は読み出しＧｅｎ ＥＣＣロジックにおける欠陥を検出することを含む。
【0025】
工程３０３が、欠陥が、読み出しオペレーションの間の単一ビットエラーである場合、この単一ビットエラーを補正すること、及び、欠陥が、読み出しオペレーションの間のマルチビットエラーである場合、マルチビットエラー割込み信号を送ることを含む。欠陥が、書き込みオペレーションの間のエラーであるとき、書き込みを反復する。読み出し側における欠陥検出を実装する図１のメモリ回路１００に対して上述したように、単一ビットエラーはＳＥＣブロック１２０ｄに提供され、ＳＥＣブロック１２０ｄは、ｒｄデータとして示される補正された読み出しデータを出力する。書き込み側における欠陥検出を実装する図２のメモリ回路２００に対して上述したように、メモリチップに書き込まれるデータがエラーではないこと確実にするため、書き込みオペレーションが反復され得る。
【0026】
図１（書き込み側エラーチェック）及び図２（読み出し側エラーチェック）に関連して上述した実施例は、メモリ回路１３０の一方の側のエラーを検出するために独立して（他方の側なしで１つで）実施され得る。代替として、図１及び図２に関連して上述した読み出し側及び書き込み側エラーチェックの実施例は、メモリ回路１３０の両側でのエラーチェックを可能にするために、共に組み合わされ得る。
【0027】
図４は、図１及び図２に関連して上述した読み出し側及び書き込み側エラーチェックの実施例を本質的に組み合わせる、その読み出し経路及び書き込み経路両方における欠陥検出のための説明されたＥＣＣハードウェア１１０’’を含む例示のＥＣＣメモリ回路４００である。ＭＵＸ１１５ａのほかに、ＥＣＣメモリ回路４００は、読み出しＧｅｎ ＥＣＣロジック１２０ｂ１と直列の、メモリ回路４００の入力からの読み出しデータを受信するための第１の入力を有する第２のＭＵＸ１２０ｅ、及び、書き込みデータを第２のＭＵＸ１２０ｅの第２の入力に結合するためのクロス結合された接続１５０’を含む。ここでは、デジタルコンパレータ１３５は、読み出し側エラーチェック及び書き込み側エラーチェック両方に関与する。
【0028】
本願において説明されるＥＣＣメモリ回路とは対照的に、従来のＥＣＣロジックは、内部メモリ（例えば、ＲＡＭ）エラーを検出及び補正するためにのみ用いられる。本願において説明されるＥＣＣロジックを有するＥＣＣメモリ回路では、内部メモリエラーの検出及び補正に加えて、ＥＣＣロジックにおける欠陥検出が達成され、ここで、ＥＣＣ演算及び生成ロジックにおける任意の一時的／永久エラーも検出され、これにより補正のアクションがなされ得る。上述したように、読み出しＧｅｎ ＥＣＣ１２０ｂ１のロックステップエラーの場合（図１参照）、この単一ビットエラーが補正され得、マルチビットエラー割込み信号が生成され得る。書き込みＧｅｎ ＥＣＣロジック１１５ｂ（図２参照）におけるエラーのロックステップロジックの場合、書き込みオペレーションが反復される。また、説明されるロックステップＥＣＣ回路ハードウェアは、非侵入性であり、付加的なＭｕｘ及びコンパレータに関してエリアが限られているという不利益を伴うだけで、メモリＥＣＣロジックをチェックするために（クロックサイクル毎に、オンザフライで）継続的に動作し得る。
【0029】
説明される実施例を下記の例で更に図示する。図５は、プロセッサメモリ１３０１（プロセッサメモリ１として示される）及び１３０２（プロセッサメモリＮとして示される）を含む４００１及び４００２として示される図４に示した説明されたＥＣＣメモリ回路の２つの場合を含む例示のＡＤＡＳシステム５００のシステム図である。ＥＣＣメモリ回路は、プロセッサメモリの読み出し経路及び書き込み経路における欠陥検出のためのＥＣＣロジック１１０１及び１１０２として示される説明されたロックステップＥＣＣ回路ハードウェアを有する。画像センサ５０５（例えば、ＣＭＯＳカラーカメラ）が、シーンから（例えば、車両からの後方ビューから）画像データを生成する。画像データは、カメラインタフェース５１０により画像認識システム５１５に結合される。画像認識システム５１５は、ビデオ認識プロセッサ５１５ａ、フラッシュメモリ５１５ｂ、外部ＤＤＲメモリ５１５ｃ、及びコントローラエリアネットワーク（ＣＡＮ）バスＴｘ／Ｒｘ（トランシーバ）５１５ｄを含んで示されている。
【0030】
画像認識システム５１５は、プロセッサコア５３０ａを含むプロセッサブロック５３０にＣＡＮバス５２０により結合される。プロセッサコア５３０ａは、ＥＣＣメモリ回路４００１及び４００２のプロセッサメモリ１３０１及び１３０２を用いるためバスインタフェース５３５により結合されて示されている。上述したように、ＡＤＡＳシステム５００のオペレーションの間、ＥＣＣメモリ回路４００１及び４００２は、書き込み経路回路要素と読み出し経路回路要素との間のクロス結合された接続を備える、説明されたロックステップＥＣＣ回路ハードウェアを用い、これにより、プロセッサメモリの一つの側の、他の側のエラーをチェックするためのＥＣＣ生成ロジックの再利用が可能となり、これは、ＥＣＣロジック要件を低減し、かなりの半導体チップ面積を節約する。
【0031】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2022-07-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
方法であって、
メモリ回路のための読み出し経路回路要素における読み出し生成エラー訂正コード（ＥＣＣ）ロジックの出力を前記メモリ回路のための書き込み経路回路要素における書き込み生成ＥＣＣロジックの出力と比較することと、
前記比較することに基づいて、前記書き込み生成ＥＣＣロジックの出力が前記読み出し生成ＥＣＣロジックの出力と等しくないときに、前記書き込み生成ＥＣＣロジックにおける又は前記読み出し生成ＥＣＣロジックにおける欠陥を検出することと、
を含む、方法。
メモリ回路のための読み出し経路回路要素における読み出し生成エラー訂正コード（ＥＣＣ）ロジックの出力を前記メモリ回路のための書き込み経路回路要素における書き込み生成ＥＣＣロジックの出力と比較することと、
前記比較することに基づいて、前記書き込み生成ＥＣＣロジックの出力が前記読み出し生成ＥＣＣロジックの出力と等しくないときに、前記書き込み生成ＥＣＣロジックにおける又は前記読み出し生成ＥＣＣロジックにおける欠陥を検出することと、
を含む、方法。
【請求項2】
請求項１に記載の方法であって、
前記比較することと前記検出することとが、クロックサイクル毎に連続的に実施される、方法。
前記比較することと前記検出することとが、クロックサイクル毎に連続的に実施される、方法。
【請求項3】
請求項１に記載の方法であって、
前記メモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、方法。
前記メモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、方法。
【請求項4】
請求項１に記載の方法であって、
前記メモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、方法。
前記メモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、方法。
【請求項5】
請求項１に記載の方法であって、
前記欠陥が単一ビットエラーであるときに前記単一ビットエラーを訂正することを更に含む、方法。
前記欠陥が単一ビットエラーであるときに前記単一ビットエラーを訂正することを更に含む、方法。
【請求項6】
請求項１に記載の方法であって、
前記欠陥がマルチビットエラーであるときにマルチビットエラー割り込み信号を送信することを更に含む、方法。
前記欠陥がマルチビットエラーであるときにマルチビットエラー割り込み信号を送信することを更に含む、方法。
【請求項7】
装置であって、
書き込み経路回路要素における書き込み生成エラー訂正コード（ＥＣＣ）ロジックの出力をメモリ回路の読み出し経路回路要素における読み出し生成ＥＣＣロジックの出力と比較する回路要素と、
前記比較する回路要素からの比較出力が前記書き込み生成ＥＣＣロジックの出力の値が前記読み出し生成ＥＣＣロジックの出力の値と等しくないと判定するときに、前記書き込み生成ＥＣＣロジック又は前記読み出し生成ＥＣＣロジックにおける欠陥を検出することと、
を含む、装置。
書き込み経路回路要素における書き込み生成エラー訂正コード（ＥＣＣ）ロジックの出力をメモリ回路の読み出し経路回路要素における読み出し生成ＥＣＣロジックの出力と比較する回路要素と、
前記比較する回路要素からの比較出力が前記書き込み生成ＥＣＣロジックの出力の値が前記読み出し生成ＥＣＣロジックの出力の値と等しくないと判定するときに、前記書き込み生成ＥＣＣロジック又は前記読み出し生成ＥＣＣロジックにおける欠陥を検出することと、
を含む、装置。
【請求項8】
請求項７に記載の装置であって、
前記読み出し経路回路要素が、前記読み出し生成ＥＣＣロジックの出力に結合される第１の入力と前記メモリ回路のＥＣＣ出力に結合される第２の入力とシンドロームデコードブロックにシンドローム出力を提供する出力とを有するＸＯＲ回路を含み、
前記シンドロームデコードブロックが単一ビットエラー訂正（ＳＥＣ）ブロックとマルチビットエラー生成回路要素とに結合され、
前記装置が、
前記比較出力をイネーブル入力としてマルチビットエラー検出（ＭＥＤ）回路要素に提供し、前記比較出力をイネーブル入力として前記ＳＥＣブロックに提供する回路要素を更に含む、装置。
前記読み出し経路回路要素が、前記読み出し生成ＥＣＣロジックの出力に結合される第１の入力と前記メモリ回路のＥＣＣ出力に結合される第２の入力とシンドロームデコードブロックにシンドローム出力を提供する出力とを有するＸＯＲ回路を含み、
前記シンドロームデコードブロックが単一ビットエラー訂正（ＳＥＣ）ブロックとマルチビットエラー生成回路要素とに結合され、
前記装置が、
前記比較出力をイネーブル入力としてマルチビットエラー検出（ＭＥＤ）回路要素に提供し、前記比較出力をイネーブル入力として前記ＳＥＣブロックに提供する回路要素を更に含む、装置。
【請求項9】
請求項７に記載の装置であって、
前記比較することと前記検出することとが、クロックサイクル毎に連続的に実施される、装置。
前記比較することと前記検出することとが、クロックサイクル毎に連続的に実施される、装置。
【請求項10】
請求項７に記載の装置であって、
前記メモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリである、装置。
前記メモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリである、装置。
【請求項11】
請求項７に記載の装置であって、
前記メモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、装置。
前記メモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、装置。
【請求項12】
請求項７に記載の装置であって、
前記比較する回路要素がデジタル比較器である、装置。
前記比較する回路要素がデジタル比較器である、装置。
【請求項13】
請求項７に記載の装置であって、
前記欠陥が単一ビットエラーであるときに前記単一ビットエラーを訂正する回路要素を更に含む、装置。
前記欠陥が単一ビットエラーであるときに前記単一ビットエラーを訂正する回路要素を更に含む、装置。
【請求項14】
請求項７に記載の装置であって、
前記欠陥がマルチビットエラーであるときにマルチビットエラー割り込み信号を送信する回路要素を更に含む、装置。
前記欠陥がマルチビットエラーであるときにマルチビットエラー割り込み信号を送信する回路要素を更に含む、装置。