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特開2022-123928ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022123928
(43)【公開日】2022-08-25
(54)【発明の名称】ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
(51)【国際特許分類】
H01L 21/337 20060101AFI20220818BHJP
H01L 21/338 20060101ALI20220818BHJP
【ＦＩ】
H01L29/80 C
H01L29/80 H
【審査請求】有
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021021398
(22)【出願日】2021-02-15
(11)【特許番号】
(45)【特許公報発行日】2021-09-29
(71)【出願人】
【識別番号】301041553
【氏名又は名称】株式会社パウデック
(74)【代理人】
【識別番号】100120640
【弁理士】
【氏名又は名称】森 幸一
(72)【発明者】
【氏名】河合 弘治
(72)【発明者】
【氏名】八木 修一
(72)【発明者】
【氏名】成井 啓修
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GM07
5F102GM08
5F102GQ01
5F102GS01
5F102GT01
5F102HC01
(57)【要約】 （修正有）
【課題】Ａｌx Ｇａ1-x Ｎ層に溝を形成するなど素子構造を複雑化させることなく、容易にノーマリーオフ型トランジスタを実現することができるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを提供する。
【解決手段】トランジスタは、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２（０＜ｘ＜１）、島状のアンドープＧａＮ層１３、ｐ型ＧａＮ層１４、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５（０≦ｙ＜１）、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上のゲート電極１６、Ａｌx Ｇａ1-x Ｎ層１２上のソース電極１７およびドレイン電極１８を有する。Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１１との間のヘテロ界面およびＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の分極電荷量をＮPZ、Ａｌx Ｇａ1-x Ｎ層１２の厚さをｄとしたとき、ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］が成立する。
【選択図】図１
【解決手段】トランジスタは、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２（０＜ｘ＜１）、島状のアンドープＧａＮ層１３、ｐ型ＧａＮ層１４、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５（０≦ｙ＜１）、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上のゲート電極１６、Ａｌx Ｇａ1-x Ｎ層１２上のソース電極１７およびドレイン電極１８を有する。Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１１との間のヘテロ界面およびＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の分極電荷量をＮPZ、Ａｌx Ｇａ1-x Ｎ層１２の厚さをｄとしたとき、ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］が成立する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項2】
上記Ａｌx Ｇａ1-x Ｎ層と上記第１アンドープＧａＮ層との間のヘテロ界面および上記Ａｌx Ｇａ1-x Ｎ層と上記第２アンドープＧａＮ層との間のヘテロ界面の分極電荷量をＮPZ、上記Ａｌx Ｇａ1-x Ｎ層の厚さをｄとしたとき、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項3】
基板の全面に上記第１アンドープＧａＮ層、上記Ａｌx Ｇａ1-x Ｎ層、上記第２アンドープＧａＮ層、上記ｐ型ＧａＮ層および上記ｐ型Ｉｎy Ｇａ1-y Ｎ層が積層された状態のエピ基板のシート抵抗が２０ｋΩ／□以上である請求項２記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項4】
上記エピ基板のシート抵抗が４５ｋΩ／□以上である請求項３記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項5】
少なくとも一つのトランジスタを有し、
前記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
前記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、ノーマリーオフ型分極超接合ＧａＮ（窒化ガリウム）系電界効果トランジスタおよびこのノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いた電気機器に関する。
【背景技術】
【0002】
従来、パワートランジスタとして分極超接合（polarization super junction;ｐｓｊ）ＧａＮ系電界効果トランジスタ（ＦＥＴ）が知られている（特許文献１、２参照。）。この分極超接合ＧａＮ系電界効果トランジスタは、アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層およびアンドープＧａＮ層が順次積層された構造を含む分極超接合領域を有する。この分極超接合ＧａＮ系電界効果トランジスタは、シリコン（Ｓｉ）系のパワートランジスタでは実現が難しい、高耐圧、高出力、高効率、高速動作が可能である。
【0003】
なお、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ（high electron mobility transistor)においては、ＡｌＧａＮ層上にアンドープＩｎＧａＮ層あるいはｐ型ＩｎＧａＮ層を設け、その上にゲート電極を設けた構造とすることでノーマリーオフ型とすることが知られている（非特許文献１、２参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第５８２８４３５号明細書
【特許文献2】特許第５６６９１１９号明細書
【非特許文献】
【0005】
【非特許文献1】Mizutani et al.,“AlGaN/GaN HEMTs with thin InGaN cap layerfor normally-off operation”，IEEE Electron Device Letters, Vol.28, No.7,p.549,July(2007)
【非特許文献2】李旭、他、“ｐ－ＩｎＧａＮ ｃａｐ層を用いたノーマリーオフ型ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ”，信学技報（ＩＥＩＣＥ technical report），２００８
【非特許文献3】O.Ambacher et al.,“Two dimensional electron gas induced byspontaneous and piezoelectric polarization charges in N-face and Ga-face AlGaN/GaN heterostructures ”，J.Appl.Phys.,85,pp.3222-3233,1999
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタは、主として、平衡状態のときにゲート電極直下の部分も含めて、下層のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層に２次元電子ガス（２ＤＥＧ）が存在しているため、ゲート電圧Ｖg ＝０Ｖやオープン状態のときに、ソース電極とドレイン電極との間に電圧を印加したとき、ソース電極とドレイン電極との間に電流が流れる、所謂ノーマリーオン型のトランジスタであった。
【0007】
一方、トランジスタには、制御信号（ゲート信号）喪失のときにトランジスタがオフ状態である、所謂フェールセーフ動作が求められることも多い。特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタでもノーマリーオフ型のものを得ることは可能であるが、Ａｌx Ｇａ1-x Ｎ層に溝を形成する必要があるなど、素子構造が複雑化する点で不利であった。
【0008】
そこで、この発明が解決しようとする課題は、Ａｌx Ｇａ1-x Ｎ層に溝を形成するなど素子構造を複雑化させることなく容易にノーマリーオフ型トランジスタを実現することができるノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよびこのノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いた高性能の電気機器を提供することである。
【課題を解決するための手段】
【0009】
上記課題を解決するために、この発明は、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである。
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである。
【0010】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、ゲート閾値電圧＞０Ｖである。このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、非動作時（熱平衡状態）において、Ａｌx Ｇａ1-x Ｎ層と第２アンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２アンドープＧａＮ層に２次元正孔ガス（２ＤＨＧ）が形成され、かつ、ゲート電極の直下の部分を除いて第１アンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に２次元電子ガス（２ＤＥＧ）が形成されている。典型的には、Ａｌx Ｇａ1-x Ｎ層と第１アンドープＧａＮ層との間のヘテロ界面およびＡｌx Ｇａ1-x Ｎ層と第２アンドープＧａＮ層との間のヘテロ界面の分極電荷量をＮPZ、Ａｌx Ｇａ1-x Ｎ層の厚さをｄとしたとき、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
が成立する。また、基板の全面に第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層、ｐ型ＧａＮ層およびｐ型Ｉｎy Ｇａ1-y Ｎ層が積層されたエピ基板のシート抵抗は、好適には２０ｋΩ／□以上、より好適には４５ｋΩ／□以上である。これらの条件については後に詳述する。ｐ型Ｉｎy Ｇａ1-y Ｎ層のＩｎ組成ｙは、典型的には０＜ｙ＜１である。
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
が成立する。また、基板の全面に第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層、ｐ型ＧａＮ層およびｐ型Ｉｎy Ｇａ1-y Ｎ層が積層されたエピ基板のシート抵抗は、好適には２０ｋΩ／□以上、より好適には４５ｋΩ／□以上である。これらの条件については後に詳述する。ｐ型Ｉｎy Ｇａ1-y Ｎ層のＩｎ組成ｙは、典型的には０＜ｙ＜１である。
【0011】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタが特許文献１と類似の構造を有する場合、分極超接合領域は、ｐ型ＧａＮ層が存在しない部分の第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２アンドープＧａＮ層からなる。第１アンドープＧａＮ層の厚さ、第２アンドープＧａＮ層の厚さなどは、典型的には、特許文献１に準拠して選択される。このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタが特許文献２と類似の構造を有する場合、分極超接合領域は、第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層およびｐ型ＧａＮ層からなる。第１アンドープＧａＮ層の厚さ、第２アンドープＧａＮ層の厚さ、ｐ型ＧａＮ層の厚さおよび不純物濃度などは、典型的には、特許文献２に準拠して選択される。Ａｌx Ｇａ1-x Ｎ層は、典型的にはアンドープであるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌx Ｇａ1-x Ｎ層であってもよい。Ａｌx Ｇａ1-x Ｎ層は典型的にはアンドープである。
【0012】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、必要に応じて、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間に、典型的にはアンドープのＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第２アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２アンドープＧａＮ層に形成される２次元正孔ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第１アンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１アンドープＧａＮ層に形成される２次元電子ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層またはＡｌＮ層は一般的には十分に薄くてよく、例えば０．５～２ｎｍ程度で足りる。
【0013】
また、この発明は、
少なくとも一つのトランジスタを有し、
上記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器である。
少なくとも一つのトランジスタを有し、
上記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎx Ｇａ1-x Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器である。
【0014】
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
【0015】
この電気機器の発明においては、上記以外のことについては、その性質に反しない限り、上記のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタの発明に関連して説明したことが成立する。
【発明の効果】
【0016】
この発明によれば、Ａｌx Ｇａ1-x Ｎ層に溝を形成するなど素子構造を複雑化させることなく、非動作時（熱平衡時）においてゲート電極の直下の部分に２次元電子ガスが存在しないノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを容易に実現することができ、このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタを用いて高性能の電子機器を実現することができる。
【図面の簡単な説明】
【0017】
【図1】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。
【図2】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ１のドレイン電流－ドレイン電圧特性を示す略線図である。
【図3】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ２のドレイン電流－ドレイン電圧特性を示す略線図である。
【図4】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ１のドレイン電流－ゲート電圧特性を示す略線図である。
【図5】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ２のドレイン電流－ゲート電圧特性を示す略線図である。
【図6】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ１のドレイン電流－ドレイン電圧特性を示す略線図である。
【図7】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ２のドレイン電流－ドレイン電圧特性を示す略線図である。
【図8】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ３、４、５のドレイン電流－ゲート電圧特性を示す略線図である。
【図9】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ１、２、３、４、５のＡｌx Ｇａ1-x Ｎ層（ｘ＝０．２１）の厚さｄに対して閾値電圧Ｖthをプロットした略線図である。
【図10】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製した試料１、２、３のＡｌx Ｇａ1-x Ｎ層（ｘ＝０．２１）の厚さｄに対してエピ基板のシート抵抗をプロットした略線図である。
【図11】この発明の第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの考察のために作製したＦＥＴ１、２、３、４、５のＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘと分極電荷量との関係を示す略線図である。
【図12】この発明の第２の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを示す断面図である。
【発明を実施するための形態】
【0018】
以下、発明を実施するための形態（以下、実施の形態という。）について説明する。
〈第１の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
〈第１の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
【0019】
図１に示すように、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、基板１０上に、バッファ層（図示せず）を介して、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３が順次積層されている。基板１０は、好適には、ＧａＮ系半導体がＣ面成長する基板、例えば、Ｃ面サファイア基板、Ｓｉ基板、ＳｉＣ基板などである。バッファ層は、例えば、多結晶あるいは非晶質のＧａＮやＡｌＮやＡｌＧａＮ、さらにはＡｌＧａＮ／ＧａＮ超格子などからなる。Ａｌx Ｇａ1-x Ｎ層１２は典型的にはアンドープであるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層であってもよい。アンドープＧａＮ層１３は島状の形状を有し、その両側にはＡｌx Ｇａ1-x Ｎ層１２が露出している。アンドープＧａＮ層１３上には全面にｐ型ＧａＮ層１４が積層されている。ｐ型ＧａＮ層１４のうちの後述のドレイン電極１８側の片側部分の厚さは後述のソース電極１７側の片側部分の厚さに比べて小さくなっている。ｐ型ＧａＮ層１４のこの厚さが小さい部分は分極超接合領域（ｐｓｊ領域）に対応する。厚さが大きい部分のｐ型ＧａＮ層１４上には全面にｐ型Ｉｎy Ｇａ1-y Ｎ層１５が積層されている。ｐ型ＧａＮ層１４にはｐ型不純物としてマグネシウム（Ｍｇ）がドープされ、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５には同じくＭｇがドープされている。
【0020】
ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６が設けられている。ゲート電極１６はｐ型Ｉｎy Ｇａ1-y Ｎ層１５にオーミックコンタクトさせるため、仕事関数が大きい金属、例えば典型的にはニッケル（Ｎｉ）により形成される。ゲート電極１６は、Ｎｉ膜上に他の金属膜を積層した積層膜からなるものであってもよい。また、Ａｌx Ｇａ1-x Ｎ層１２上に、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５からなる島状の積層構造に関してｐ型Ｉｎy Ｇａ1-y Ｎ層１５側の部分にソース電極１７が、反対側の部分にドレイン電極１８がそれぞれ設けられている。ソース電極１７およびドレイン電極１８は、後述のとおり、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧにオーミックコンタクトすることができるように、仕事関数が小さい金属、典型的には例えばチタン（Ｔｉ）により構成される。ソース電極１７およびドレイン電極１８は、Ｔｉ膜の上にアルミニウム（Ａｌ）膜、ニッケル（Ｎｉ）膜、金（Ａｕ）膜などを積層した積層膜からなるものであってもよい。
【0021】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ｐ型ＧａＮ層１４のうちの厚さが小さい部分、この部分の直下のアンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２よびアンドープＧａＮ層１１が分極超接合領域（真性分極超接合領域）を構成する。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５、その直下の部分のｐ型ＧａＮ層１４、アンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１１はゲート電極コンタクト領域を構成する。
【0022】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ピエゾ分極および自発分極により、基板１０側のアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、基板１０と反対側のアンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、この分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）に、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ１９が形成され、かつ、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧ２０が形成されている。
【0023】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）において、ゲート電極１６の直下の部分においては２ＤＥＧ２０が形成されていない。すなわち、ゲート閾値電圧Ｖth＞０である。ゲート電極１６の直下の部分においても２ＤＥＧ２０を形成するためにはゲート電極１６にＶthより大きい正のゲート電圧Ｖg を印加する必要がある。
【0024】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１１との間のヘテロ界面およびＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の分極電荷量をＮPZ、Ａｌx Ｇａ1-x Ｎ層１２の厚さをｄとしたとき、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
が成立する。また、基板１０の全面にアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５を積層したエピ基板のシート抵抗は、好適には２０ｋΩ／□以上、より好適には４５ｋΩ／□以上である。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙおよび厚さｔは必要に応じて選ばれるが、Ｉｎ組成ｙは典型的には０．２０以下に選ばれる。Ｉｎ組成ｙおよび厚さｔは典型的には概ねｙ×ｔ＝０．２０×５［ｎｍ］を満たすように選ばれる。例えば、ｙ＝０．１０の場合には概ねｔ＝１０ｎｍに選ばれる。
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
が成立する。また、基板１０の全面にアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５を積層したエピ基板のシート抵抗は、好適には２０ｋΩ／□以上、より好適には４５ｋΩ／□以上である。ｐ型Ｉｎy Ｇａ1-y Ｎ層１５のＩｎ組成ｙおよび厚さｔは必要に応じて選ばれるが、Ｉｎ組成ｙは典型的には０．２０以下に選ばれる。Ｉｎ組成ｙおよび厚さｔは典型的には概ねｙ×ｔ＝０．２０×５［ｎｍ］を満たすように選ばれる。例えば、ｙ＝０．１０の場合には概ねｔ＝１０ｎｍに選ばれる。
【0025】
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
まず、基板１０上に、例えば、従来公知のＭＯＣＶＤ（有機金属化学気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、バッファ層、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５を順次成長させる。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は例えば１１００℃程度、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長温度はアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度より例えば１５０℃程度低い温度、すなわち９５０℃程度である。基板１０としては、サファイア基板（例えば、Ｃ面サファイア基板）、Ｓｉ基板、ＳｉＣ基板などを用いることができる。バッファ層は、ＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子層などを用いることができる。バッファ層１１として例えばＧａＮ層を用いる場合には例えば５３０℃程度の低温で成長させる。ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長の際のｐ型ドーパントとしてはビスシクロペンタジエニルマグネシウム（Ｃｐ2 Ｍｇ）を用い、ｐ型ＧａＮ層１４の成長の際のキャリアガスとしては水素（Ｈ2 ）および窒素（Ｎ2 ）、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長の際のキャリアガスとしては典型的には１００％Ｎ2 を用いる。
まず、基板１０上に、例えば、従来公知のＭＯＣＶＤ（有機金属化学気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、バッファ層、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５を順次成長させる。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は例えば１１００℃程度、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長温度はアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度より例えば１５０℃程度低い温度、すなわち９５０℃程度である。基板１０としては、サファイア基板（例えば、Ｃ面サファイア基板）、Ｓｉ基板、ＳｉＣ基板などを用いることができる。バッファ層は、ＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子層などを用いることができる。バッファ層１１として例えばＧａＮ層を用いる場合には例えば５３０℃程度の低温で成長させる。ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長の際のｐ型ドーパントとしてはビスシクロペンタジエニルマグネシウム（Ｃｐ2 Ｍｇ）を用い、ｐ型ＧａＮ層１４の成長の際のキャリアガスとしては水素（Ｈ2 ）および窒素（Ｎ2 ）、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長の際のキャリアガスとしては典型的には１００％Ｎ2 を用いる。
【0026】
次に、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に素子形成領域に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型Ｉｎy Ｇａ1-y Ｎ層１５、ｐ型ＧａＮ層１４、アンドープＧａＮ層１３、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１１をアンドープＧａＮ層１１の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングすることにより素子分離を行う。この後、マスクを除去する。
【0027】
次に、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に、図１に示すｐ型Ｉｎy Ｇａ1-y Ｎ層１５の平面形状に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてｐ型Ｉｎy Ｇａ1-y Ｎ層１５およびｐ型ＧａＮ層１４をｐ型ＧａＮ層１４の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングする。この後、マスクを除去する。
【0028】
次に、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５およびｐ型ＧａＮ層１４を覆うようにして図１に示すアンドープＧａＮ層１３の平面形状に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてアンドープＧａＮ層１３をＡｌx Ｇａ1-x Ｎ層１２が露出するまでエッチングして所定形状にパターニングする。この後、マスクを除去する。
【0029】
次に、Ａｌx Ｇａ1-x Ｎ層１２上にソース電極１７およびドレイン電極１８を形成した後、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上にゲート電極１６を形成する。
【0030】
以上により、図１に示す目的とするノーマリーオフ型分極超接合ＧａＮ系ＦＥＴが製造される。
【0031】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴについて考察を行った。その結果について説明する。
【0032】
まず、考察のために試料を作製した。すなわち、基板１０としてＣ面サファイア基板を用い、その上に、ＭＯＣＶＤ法により、厚さ３０ｎｍのＧａＮ低温バッファ層、厚さ３０００ｎｍのアンドープＧａＮ層１１、厚さ２０ｎｍでｘ＝０．２１のＡｌx Ｇａ1-x Ｎ層１２、厚さ３０ｎｍのアンドープＧａＮ層１３、厚さ２０ｎｍでＭｇ濃度［Ｍｇ］＝５×１０19ｃｍ-3のｐ型ＧａＮ層１４および厚さ５ｎｍでｙ＝０．２０、Ｍｇ濃度［Ｍｇ］＝１×１０20ｃｍ-3のｐ型Ｉｎy Ｇａ1-y Ｎ層１５を順次エピタキシャル成長させた。アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４の成長温度は１１００℃、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５の成長温度は９５０℃とした。成長時のキャリアガスとしては１００％Ｎ2 を用いた。こうして得られたエピ基板を試料１とする。Ａｌx Ｇａ1-x Ｎ層１２の厚さだけ１５ｎｍに変えてＣ面サファイア基板上に同様なエピタキシャル成長を行った。こうして得られたエピ基板を試料２とする。
【0033】
試料１、２のシート抵抗を渦電流法で測定した。その結果、シート抵抗値（平均値）は試料１が４５３００Ω／□、試料２が７７５００Ω／□であった。
【0034】
試料１、２とは別に、試料１の基底層であるアンドープＧａＮ層１１およびＡｌx Ｇａ1-x Ｎ層１２だけをＣ面サファイア基板上にエピタキシャル成長させた。こうして得られたエピ基板を試料３とする。試料３のシート抵抗を渦電流法で測定した。その結果、シート抵抗値（平均値）は５７８Ω／□であった。試料３に比べて試料１、２のシート抵抗が桁違いに高いことは、試料１、２では、ＡｌＧａＮ／ＧａＮ基底層（アンドープＧａＮ層１１およびＡｌx Ｇａ1-x Ｎ層１２）の上部に積層したｐ型Ｉｎy Ｇａ1-y Ｎ層１５／ｐ型ＧａＮ層１４／アンドープＧａＮ層１３によってエネルギーバンドが大幅に引き上げられたために２ＤＥＧ濃度が大きく減少し、ほぼ枯渇したことを示している。
【0035】
試料１、２を用いて上述の製造方法に基づき分極超接合ＧａＮ系ＦＥＴを作製した。
【0036】
まず、素子分離を行うためのエッチングを、Ｃｌ系ガスによるＩＣＰ（誘導結合プラズマ）－ＲＩＥ（反応性イオンエッチング）により試料１、２の表面から約２００ｎｍの深さまで行った。
【0037】
次に、ゲート電極コンタクト領域をマスクしてｐ型ＧａＮ層１４の厚さ方向の途中の深さまで、１０ｎｍを残してエッチングした。次に、ゲート電極コンタクト領域とｐｓｊ領域とをマスクしてアンドープＧａＮ層１３までエッチングしてＡｌx Ｇａ1-x Ｎ層１２を露出させた。
【0038】
次に、ソース電極１７およびドレイン電極１８を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ソース電極形成部およびドレイン電極形成部に真空蒸着法によりＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜を形成してソース電極１７およびドレイン電極１８を形成した後、Ｎ2 中、８００℃、６０秒間のオーミックアロイ処理を行った。
【0039】
次に、ゲート電極１６を形成する部位を除いた領域の表面をＳｉＯ2 膜でマスクし、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５上に真空蒸着法によりＴｉ／Ｎｉ／Ａｕ積層膜を形成してゲート電極１６を形成した後、Ｎ2 中、５００℃、１００秒間の急速熱処理（Rapid Thermal
Annealing;ＲＴＡ）を行い、オーミックアロイ処理を行った。
Annealing;ＲＴＡ）を行い、オーミックアロイ処理を行った。
【0040】
この後、ポリイミドをマスクとし、ソース電極１７およびドレイン電極１８上に電気メッキによりＡｕを約２μｍ積層した。
【0041】
本分極超接合ＧａＮ系ＦＥＴの耐圧はｐｓｊ領域の長さに依存するが、ここではｐｓｊ長は２０μｍとした。
【0042】
試料１を用いて作製されたＦＥＴをＦＥＴ１、試料２を用いて作製されたＦＥＴをＦＥＴ２とする。
【0043】
ＦＥＴ１およびＦＥＴ２のトランジスタ特性を測定した。
【0044】
（ドレイン電流（Ｉd ）－ドレイン電圧（Ｖd ）特性）
図２および図３にそれぞれＦＥＴ１およびＦＥＴ２のＩd －Ｖd 特性を示す。ＦＥＴ１およびＦＥＴ２のゲート幅（Ｗg ）は約１９０ｍｍである。ゲート電圧Ｖg は０Ｖから＋４Ｖまで印加した。ＦＥＴ１ではＶg ＝０ＶでＩd ＝０Ａを示し、ＦＥＴ２ではＶg ＝＋１ＶでＩd ＝０Ａを示している。これはＦＥＴ１およびＦＥＴ２がノーマリーオフ型のＦＥＴであることを示している。ＦＥＴ１のＩd がＦＥＴ２のＩd よりも大きくなっているのは、ＦＥＴ１のＡｌx Ｇａ1-x Ｎ層１２の厚さが２０ｎｍと、ＦＥＴ１のＡｌx Ｇａ1-x Ｎ層１２の厚さ（１５ｎｍ）よりも大きいので、ｐｓｊ領域の２ＤＥＧ濃度が大きく、チャネルの抵抗値が小さくなるからである。
図２および図３にそれぞれＦＥＴ１およびＦＥＴ２のＩd －Ｖd 特性を示す。ＦＥＴ１およびＦＥＴ２のゲート幅（Ｗg ）は約１９０ｍｍである。ゲート電圧Ｖg は０Ｖから＋４Ｖまで印加した。ＦＥＴ１ではＶg ＝０ＶでＩd ＝０Ａを示し、ＦＥＴ２ではＶg ＝＋１ＶでＩd ＝０Ａを示している。これはＦＥＴ１およびＦＥＴ２がノーマリーオフ型のＦＥＴであることを示している。ＦＥＴ１のＩd がＦＥＴ２のＩd よりも大きくなっているのは、ＦＥＴ１のＡｌx Ｇａ1-x Ｎ層１２の厚さが２０ｎｍと、ＦＥＴ１のＡｌx Ｇａ1-x Ｎ層１２の厚さ（１５ｎｍ）よりも大きいので、ｐｓｊ領域の２ＤＥＧ濃度が大きく、チャネルの抵抗値が小さくなるからである。
【0045】
（ドレイン電流（Ｉd ）－ゲート電圧（Ｖg ）特性）
閾値電圧Ｖthを見積もるために、ＦＥＴ１およびＦＥＴ２について、Ｉd －Ｖg 特性を測定した結果を図４および図５に示す。図４および図５の縦軸は対数軸である。Ｖg は－２Ｖから＋４Ｖまでとしたが、図４および図５では＋２Ｖまで表示されている。使用した測定系の理由によりＩd の最大値を１Ａとしてある。図２および図３では飽和電流はそれぞれ２０Ａ、１５Ａであったが、図４および図５ではその１／１００のＩd 値を示すＶg を示している。このＶg を仮にＶthとすると、ＦＥＴ１のＶthは約＋０．３Ｖであり、ＦＥＴ２のＶthは＋１．０Ｖである。なお、Ｖthとして、最大定格電流の１／１００としたのは、ノーマリーオフ型ＦＥＴとしてゲート信号喪失時に回路系を実質的に保護できる範囲であるからである。
閾値電圧Ｖthを見積もるために、ＦＥＴ１およびＦＥＴ２について、Ｉd －Ｖg 特性を測定した結果を図４および図５に示す。図４および図５の縦軸は対数軸である。Ｖg は－２Ｖから＋４Ｖまでとしたが、図４および図５では＋２Ｖまで表示されている。使用した測定系の理由によりＩd の最大値を１Ａとしてある。図２および図３では飽和電流はそれぞれ２０Ａ、１５Ａであったが、図４および図５ではその１／１００のＩd 値を示すＶg を示している。このＶg を仮にＶthとすると、ＦＥＴ１のＶthは約＋０．３Ｖであり、ＦＥＴ２のＶthは＋１．０Ｖである。なお、Ｖthとして、最大定格電流の１／１００としたのは、ノーマリーオフ型ＦＥＴとしてゲート信号喪失時に回路系を実質的に保護できる範囲であるからである。
【0046】
（耐圧特性）
ＦＥＴ１およびＦＥＴ２の耐圧を評価するために、ＦＥＴ１ではＶg ＝－２Ｖに、ＦＥＴ２ではＶg ＝０Ｖに設定し、Ｖd を最大１２００Ｖまで印加してＩd を測定した。図６および図７にそれぞれＦＥＴ１およびＦＥＴ２のＩd －Ｖd 特性の測定結果を示す。図６および図７に示すように、ＦＥＴ１およびＦＥＴ２とも耐圧は非常に高く、Ｖd ＝１２００Ｖにおいてもリーク電流値は１μＡ程度であった。
ＦＥＴ１およびＦＥＴ２の耐圧を評価するために、ＦＥＴ１ではＶg ＝－２Ｖに、ＦＥＴ２ではＶg ＝０Ｖに設定し、Ｖd を最大１２００Ｖまで印加してＩd を測定した。図６および図７にそれぞれＦＥＴ１およびＦＥＴ２のＩd －Ｖd 特性の測定結果を示す。図６および図７に示すように、ＦＥＴ１およびＦＥＴ２とも耐圧は非常に高く、Ｖd ＝１２００Ｖにおいてもリーク電流値は１μＡ程度であった。
【0047】
（Ａｌx Ｇａ1-x Ｎ層の厚さとＶthとの関係）
ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層の成長は格子定数差およびＭｇドーパントの溶解度の点から制約があり、良好な分極超接合ＧａＮ系ＦＥＴの作製においては、Ｉｎ組成ｙは約０．２（約２０％）、Ｍｇ濃度は１×１０20ｃｍ-3が限界であった。従って、このｐ型Ｉｎy Ｇａ1-y Ｎ層の条件は固定して、Ｖthに最も影響の大きなＡｌx Ｇａ1-x Ｎ層１２の厚さについて検討を行った。Ａｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘは０．２１（２１％）とした。
ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層の成長は格子定数差およびＭｇドーパントの溶解度の点から制約があり、良好な分極超接合ＧａＮ系ＦＥＴの作製においては、Ｉｎ組成ｙは約０．２（約２０％）、Ｍｇ濃度は１×１０20ｃｍ-3が限界であった。従って、このｐ型Ｉｎy Ｇａ1-y Ｎ層の条件は固定して、Ｖthに最も影響の大きなＡｌx Ｇａ1-x Ｎ層１２の厚さについて検討を行った。Ａｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘは０．２１（２１％）とした。
【0048】
新たに、Ａｌx Ｇａ1-x Ｎ層１２の厚さを２５ｎｍ、２７ｎｍ、３０ｎｍの３水準に変化させ、その他は全てＦＥＴ１およびＦＥＴ２と同様な構造を有するＦＥＴを作製した。ただし、Ｗg ＝１ｍｍとした。Ａｌx Ｇａ1-x Ｎ層１２の厚さが２５ｎｍのＦＥＴをＦＥＴ３、２７ｎｍのＦＥＴをＦＥＴ４、３０ｎｍのＦＥＴをＦＥＴ５とした。
【0049】
ＦＥＴ３、ＦＥＴ４およびＦＥＴ５のＩd －Ｖg 特性を測定した結果を図８に示す。図８に示すように、Ａｌx Ｇａ1-x Ｎ層１２の厚さが順次大きくなるＦＥＴ３、ＦＥＴ４、ＦＥＴ５の順でＶthは深く（負側に）シフトした。
【0050】
ＦＥＴ３、ＦＥＴ４、ＦＥＴ５の図８の飽和電流値の１／１００のところのＶthをＡｌx Ｇａ1-x Ｎ層１２の厚さに対してプロットした図を図９に示す。図９には、ＦＥＴ１およびＦＥＴ２のＶthもプロットしてある。図９より、Ｖth＞０となるのは、Ａｌx Ｇａ1-x Ｎ層１２の厚さが２２ｎｍ以下であるときであることが分かった。Ａｌx Ｇａ1-x Ｎ層１２の厚さが２５ｎｍのときのエピ基板のシート抵抗を調べた。Ａｌx Ｇａ1-x Ｎ層１２の厚さが２５ｎｍであるＦＥＴ３を作製したエピ基板（試料３とする）の渦電流法によるシート抵抗は３．８７９ｋΩ／□（平均値）であった。図１０は試料１、試料２および試料３のシート抵抗をプロットした図である。図１０より、Ｖthがジャスト０Ｖとなる、Ａｌx Ｇａ1-x Ｎ層１２の厚さが２２ｎｍのエピ基板のシート抵抗は概ね２０ｋΩ／□となる。従って、これ以上のシート抵抗値を持つエピ基板がノーマリーオフ化の条件となる。図１０より、試料１のシート抵抗は４５ｋΩ／□であるから、４５ｋΩ／□以上であることによりノーマリーオフ化をより確実に図ることができる。
【0051】
（ノーマリーオフを実現するＡｌx Ｇａ1-x Ｎ層の条件について）
以上の結果から、ｘ＝０．２１（２１％）のＡｌx Ｇａ1-x Ｎ層１２の厚さが概ね２２ｎｍ以下であれば分極超接合ＧａＮ系ＦＥＴがノーマリーオフとなることが分かった。しかし、Ｖth＞０となる構造は上記の構造に限らないと考えられる。
以上の結果から、ｘ＝０．２１（２１％）のＡｌx Ｇａ1-x Ｎ層１２の厚さが概ね２２ｎｍ以下であれば分極超接合ＧａＮ系ＦＥＴがノーマリーオフとなることが分かった。しかし、Ｖth＞０となる構造は上記の構造に限らないと考えられる。
【0052】
そこで、上記の知見に基づいて、分極超接合ＧａＮ系ＦＥＴについてノーマリーオフを実現するための条件について改めて検討を行った。
【0053】
Ａｌx Ｇａ1-x Ｎ層１２について改めて考察する。
【0054】
通常のＡｌＧａＮ／ＧａＮ ＨＥＭＴのＶthは以下の式で表される。
ここで、φB はショットキ障壁高さ、ｑは電子電荷、εs は誘電率、ＮPZ は分極電荷量、ｄはＡｌＧａＮ層の厚さ、ΔＥc はＡｌＧａＮ／ＧａＮの伝導帯障壁高さである。ここで、分極電荷量ＮPZ はＡｌＧａＮ層のＡｌ組成ｘと関係している。
【数1】
【0055】
Ｖth＝０Ｖとは、要するに、Ｖg ＝０Ｖでゲート電極下の２ＤＥＧが枯渇する条件である。
【0056】
本分極超接合ＧａＮ系ＦＥＴの下地のＡｌＧａＮ／ＧａＮ ＨＥＭＴの電子濃度は、電子の移動度を～１０００ｃｍ2 ／Ｖｓとすると、既に述べたシート抵抗の実験値よりシート抵抗は５７５Ω／□であるから、これから逆算して、２ＤＥＧ濃度は１．０８×１０13ｃｍ-2程度である。この濃度は通常ＨＥＭＴとしてのＶthは－４Ｖと非常に深い負の値である。従って、本ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴは通常のＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造では負のＶthとなるところを、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造への、ｐ型Ｉｎy Ｇａ1-y Ｎ層１５／ｐ型ＧａＮ層１４／アンドープＧａＮ層１３の積層構造の上乗せによって、式（１）のφB を上方に持ち上げたものである。
【0057】
式（１）の第２項に着目すると、今回、実験的には、Ａｌx Ｇａ1-x Ｎ層１２のｘ＝０．２１（２１％）でｄ＝２２ｎｍがＶth＝０となったのであるから、Ｖth≦０なる限定条件は
ＮPZｄ≦ＮPZ（ｘ＝０．２１）×２２［ｎｍ］ （２）
である。ここで、ＮPZ（ｘ＝０．２１）はｘ＝０．２１のときのＮPZを意味する。
ＮPZｄ≦ＮPZ（ｘ＝０．２１）×２２［ｎｍ］ （２）
である。ここで、ＮPZ（ｘ＝０．２１）はｘ＝０．２１のときのＮPZを意味する。
【0058】
図１１は、Ａｌx Ｇａ1-x Ｎ／ＧａＮ ＨＥＭＴ構造の分極電荷量ＮPZとＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘとの関係を示したものである（非特許文献３のFIG.9 に一部加筆して転載）。図１１より、ＮPZ（ｘ＝０．２１）は
１．２×１０13［ｃｍ-2］ （３）
である。
１．２×１０13［ｃｍ-2］ （３）
である。
【0059】
従って、下地Ａｌx Ｇａ1-x Ｎ／ＧａＮの条件は式（２）および式（３）より、
ＮPZｄ≦ＮPZ（ｘ＝０．２１）×２２［ｎｍ］＝２６．４×１０13［ｃｍ-2ｎｍ］すなわち、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］ （４）
となる。
ＮPZｄ≦ＮPZ（ｘ＝０．２１）×２２［ｎｍ］＝２６．４×１０13［ｃｍ-2ｎｍ］すなわち、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］ （４）
となる。
【0060】
つまり、下地Ａｌx Ｇａ1-x Ｎ／ＧａＮのスタックの条件は、Ａｌ組成ｘを０．２１に限定しないで、式（４）を条件とすることができる。
【0061】
以上のように、この第１の実施の形態によれば、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ型Ｉｎy Ｇａ1-y Ｎ層１５の積層構造に加えてＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］などの条件の規定により、Ａｌx Ｇａ1-x Ｎ層１２に溝を形成するなどの複雑な形状を用いることなく、容易にノーマリーオフ型分極超接合ＧａＮ系ＦＥＴを実現することができる。
【0062】
〈第２の実施の形態〉
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴ］
【0063】
図１２に示すように、第２の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、特許文献１と同様に、分極超接合領域にｐ型ＧａＮ層１４が存在しないことが第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと異なる。その他のことは第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴと同様である。
【0064】
［ノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法］
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法は、分極超接合領域におけるアンドープＧａＮ層１３上に最終的にｐ型ＧａＮ層１４を形成しないことを除いて、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法は、分極超接合領域におけるアンドープＧａＮ層１３上に最終的にｐ型ＧａＮ層１４を形成しないことを除いて、第１の実施の形態によるノーマリーオフ型分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。
【0065】
この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【0066】
以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【0067】
例えば、上述の実施の形態において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
【符号の説明】
【0068】
１０…基板、１１…アンドープＧａＮ層、１２…Ａｌx Ｇａ1-x Ｎ層、１３…アンドープＧａＮ層、１４…ｐ型ＧａＮ層、１５…ｐ型Ｉｎy Ｇａ1-y Ｎ層、１６…ゲート電極、１７…ソース電極、１８…ドレイン電極、１９…２ＤＨＧ、２０…２ＤＥＧ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【手続補正書】
【提出日】2021-02-22
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
上記課題を解決するために、この発明は、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである。
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、ゲート閾値電圧＞０Ｖである。このノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタにおいては、非動作時（熱平衡状態）において、Ａｌx Ｇａ1-x Ｎ層と第２アンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２アンドープＧａＮ層に２次元正孔ガス（２ＤＨＧ）が形成され、かつ、ゲート電極の直下の部分を除いて第１アンドープＧａＮ層とＡｌ
x Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に２次元電子ガス（２ＤＥＧ）が形成されている。典型的には、Ａｌx Ｇａ1-x Ｎ層と第１アンドープＧａＮ層との間のヘテロ界面およびＡｌx Ｇａ1-x Ｎ層と第２アンドープＧａＮ層との間のヘテロ界面の分極電荷量をＮPZ、Ａｌx Ｇａ1-x Ｎ層の厚さをｄとしたとき、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
が成立する。また、基板の全面に第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層、ｐ型ＧａＮ層およびｐ型Ｉｎy Ｇａ1-y Ｎ層が積層されたエピ基板のシート抵抗は、好適には２０ｋΩ／□以上、より好適には４５ｋΩ／□以上である。これらの条件については後に詳述する。ｐ型Ｉｎy Ｇａ1-y Ｎ層のＩｎ組成ｙは、典型的には０＜ｙ＜１である。
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
が成立する。また、基板の全面に第１アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、第２アンドープＧａＮ層、ｐ型ＧａＮ層およびｐ型Ｉｎy Ｇａ1-y Ｎ層が積層されたエピ基板のシート抵抗は、好適には２０ｋΩ／□以上、より好適には４５ｋΩ／□以上である。これらの条件については後に詳述する。ｐ型Ｉｎy Ｇａ1-y Ｎ層のＩｎ組成ｙは、典型的には０＜ｙ＜１である。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【0013】
また、この発明は、
少なくとも一つのトランジスタを有し、
上記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器である。
少なくとも一つのトランジスタを有し、
上記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器である。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【0022】
このノーマリーオフ型分極超接合ＧａＮ系ＦＥＴにおいては、ピエゾ分極および自発分極により、基板１０側のアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、基板１０と反対側のＡｌ
x Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、この分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）に、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ１９が形成され、かつ、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧ２０が形成されている。
【手続補正5】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項2】
上記Ａｌx Ｇａ1-x Ｎ層と上記第１アンドープＧａＮ層との間のヘテロ界面および上記Ａｌx Ｇａ1-x Ｎ層と上記第２アンドープＧａＮ層との間のヘテロ界面の分極電荷量をＮPZ、上記Ａｌx Ｇａ1-x Ｎ層の厚さをｄとしたとき、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項3】
基板の全面に上記第１アンドープＧａＮ層、上記Ａｌx Ｇａ1-x Ｎ層、上記第２アンドープＧａＮ層、上記ｐ型ＧａＮ層および上記ｐ型Ｉｎy Ｇａ1-y Ｎ層が積層された状態のエピ基板のシート抵抗が２０ｋΩ／□以上である請求項２記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項4】
上記エピ基板のシート抵抗が４５ｋΩ／□以上である請求項３記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項5】
少なくとも一つのトランジスタを有し、
前記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
前記トランジスタが、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎ y Ｇａ 1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
【手続補正書】
【提出日】2021-06-11
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記Ａｌ x Ｇａ 1-x Ｎ層は溝を有せず、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記Ａｌ x Ｇａ 1-x Ｎ層は溝を有せず、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項2】
上記Ａｌx Ｇａ1-x Ｎ層と上記第１アンドープＧａＮ層との間のヘテロ界面および上記Ａｌx Ｇａ1-x Ｎ層と上記第２アンドープＧａＮ層との間のヘテロ界面の分極電荷量をＮPZ、上記Ａｌx Ｇａ1-x Ｎ層の厚さをｄとしたとき、
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
ＮPZｄ≦２．６４×１０14［ｃｍ-2ｎｍ］
である請求項１記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項3】
基板の全面に上記第１アンドープＧａＮ層、上記Ａｌx Ｇａ1-x Ｎ層、上記第２アンドープＧａＮ層、上記ｐ型ＧａＮ層および上記ｐ型Ｉｎy Ｇａ1-y Ｎ層が積層された状態のエピ基板のシート抵抗が２０ｋΩ／□以上である請求項２記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項4】
上記エピ基板のシート抵抗が４５ｋΩ／□以上である請求項３記載のノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタ。
【請求項5】
少なくとも一つのトランジスタを有し、
上記トランジスタは、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記Ａｌ x Ｇａ 1-x Ｎ層は溝を有せず、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。
上記トランジスタは、
第１アンドープＧａＮ層と、
上記第１アンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
上記Ａｌx Ｇａ1-x Ｎ層上の、島状の形状を有する第２アンドープＧａＮ層と、
上記第２アンドープＧａＮ層上のｐ型ＧａＮ層と、
上記ｐ型ＧａＮ層上のｐ型Ｉｎy Ｇａ1-y Ｎ層（０＜ｙ＜１）と、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層と電気的に接続されたゲート電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のソース電極と、
上記Ａｌx Ｇａ1-x Ｎ層上のドレイン電極と、
を有し、
上記Ａｌ x Ｇａ 1-x Ｎ層は溝を有せず、
上記ｐ型ＧａＮ層は上記第２アンドープＧａＮ層の全面または上記ソース電極側の片側部分にのみ存在し、
上記ｐ型Ｉｎy Ｇａ1-y Ｎ層は、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の全面に存在する場合は上記ｐ型ＧａＮ層の上記ソース電極側の片側部分にのみ存在し、上記ｐ型ＧａＮ層が上記第２アンドープＧａＮ層の上記ソース電極側の片側部分にのみ存在する場合は上記ｐ型ＧａＮ層の全面または一部に存在するノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタである電気機器。