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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022124684
(43)【公開日】2022-08-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20220819BHJP
H01L 21/822 20060101ALI20220819BHJP
H01L 29/41 20060101ALI20220819BHJP
H01L 27/088 20060101ALI20220819BHJP
H01L 21/8234 20060101ALI20220819BHJP
【ＦＩ】
H01L29/78 301C
H01L27/04 H
H01L29/78 301K
H01L29/44 Y
H01L29/78 301J
H01L27/088 331G
H01L27/088 B
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021022458
(22)【出願日】2021-02-16
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき国際特許業務法人
(74)【代理人】
【識別番号】100104709
【弁理士】
【氏名又は名称】松尾 誠剛
(72)【発明者】
【氏名】神田 良
【テーマコード（参考）】
4M104
5F038
5F048
5F140
【Ｆターム（参考）】
4M104BB01
4M104BB02
4M104BB03
4M104BB21
4M104CC05
4M104FF10
4M104HH18
5F038BH04
5F038BH07
5F038BH15
5F038BH18
5F048AA05
5F048AB10
5F048AC01
5F048BA01
5F048BB05
5F048BB08
5F048BB09
5F048BC03
5F048BC06
5F048BC07
5F048BF02
5F048BF15
5F048BF16
5F048BF18
5F048BG12
5F048CC06
5F048CC08
5F048CC18
5F140AA17
5F140AA25
5F140AB01
5F140AB09
5F140AC21
5F140BB11
5F140BB12
5F140BB15
5F140BD19
5F140BF04
5F140BF05
5F140BF08
5F140BH15
5F140BH17
5F140BH30
5F140CB01
5F140CD09
(57)【要約】
【課題】整流素子をゲートドライバＩＣに内蔵することが可能で、かつ、漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じ難い半導体装置を提供する
【解決手段】ｐ型の基板１１１及びｎ型の第１半導体層１１２を有する半導体基体１１０と、第１電極１２０と、第２電極１３０と、素子分離膜１４０と、絶縁膜１５０と、絶縁膜１５０上に配置された第３電極１６０とを備え、第１電極１２０は、第１電源Ｖｉｎと接続された第１回路Ｃ１と電気的に接続され、第２電極１３０は、第２電源Ｖｃｃと接続された第２回路Ｃ２と電気的に接続され、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成され、不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にあるｐ型のバックゲート領域１１３を更に有することを特徴とする半導体装置１００。
【選択図】図２
【解決手段】ｐ型の基板１１１及びｎ型の第１半導体層１１２を有する半導体基体１１０と、第１電極１２０と、第２電極１３０と、素子分離膜１４０と、絶縁膜１５０と、絶縁膜１５０上に配置された第３電極１６０とを備え、第１電極１２０は、第１電源Ｖｉｎと接続された第１回路Ｃ１と電気的に接続され、第２電極１３０は、第２電源Ｖｃｃと接続された第２回路Ｃ２と電気的に接続され、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成され、不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にあるｐ型のバックゲート領域１１３を更に有することを特徴とする半導体装置１００。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１導電型の基板、及び、前記基板上に形成された第２導電型の第１半導体層を有する半導体基体と、
前記半導体基体の上方に配置され、前記半導体基体とコンタクトされた第１電極と、
前記半導体基体の上方において前記第１電極とは離隔した位置に配置され、前記半導体基体とコンタクトされた第２電極と、
前記半導体基体の表面上における前記第１電極と前記第２電極との間の領域に形成された素子分離膜と、
前記半導体基体の表面上における前記第２電極と前記素子分離膜との間に配置された絶縁膜と、
前記絶縁膜上に配置された第３電極と、を備え、
前記第１電極は、第１電源と接続された第１回路と電気的に接続されるものであり、
前記第２電極は、第２電源と接続された第２回路と電気的に接続されるものであり、
前記半導体基体は、
少なくとも前記絶縁膜を介して前記第３電極と対向する領域に前記基板に達する深さで形成され、不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にある第１導電型のバックゲート領域を更に有することを特徴とする半導体装置。
前記半導体基体の上方に配置され、前記半導体基体とコンタクトされた第１電極と、
前記半導体基体の上方において前記第１電極とは離隔した位置に配置され、前記半導体基体とコンタクトされた第２電極と、
前記半導体基体の表面上における前記第１電極と前記第２電極との間の領域に形成された素子分離膜と、
前記半導体基体の表面上における前記第２電極と前記素子分離膜との間に配置された絶縁膜と、
前記絶縁膜上に配置された第３電極と、を備え、
前記第１電極は、第１電源と接続された第１回路と電気的に接続されるものであり、
前記第２電極は、第２電源と接続された第２回路と電気的に接続されるものであり、
前記半導体基体は、
少なくとも前記絶縁膜を介して前記第３電極と対向する領域に前記基板に達する深さで形成され、不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にある第１導電型のバックゲート領域を更に有することを特徴とする半導体装置。
【請求項2】
前記第２電源の出力電圧である第２電源電圧は、前記第１電源の出力電圧である第１電源電圧よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第３電極は、前記第２電極と電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記第３電極には、信号に基づいて所定の電圧が印加されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項5】
前記基板は、基準電位と接続されていることを特徴とする請求項１～４のいずれかに記載の半導体装置。
【請求項6】
前記第１電極は、前記第１回路のスイッチ素子のオンオフを制御する駆動回路及び前記駆動回路に接続された容量と電気的に接続されるものであり、
前記第２電極は、前記第２電源である駆動用電源と電気的に接続されるものであり、
前記半導体装置は、前記駆動回路と同一の半導体基体に形成されていることを特徴とする請求項１～５のいずれかに記載の半導体装置。
前記第２電極は、前記第２電源である駆動用電源と電気的に接続されるものであり、
前記半導体装置は、前記駆動回路と同一の半導体基体に形成されていることを特徴とする請求項１～５のいずれかに記載の半導体装置。
【請求項7】
前記半導体基体は、前記第２電極と接続する領域に形成された、前記第１半導体層よりも高濃度の第２導電型のコンタクト領域を更に有し、
前記バックゲート領域は、前記コンタクト領域と前記基板との間の領域にも形成されていることを特徴とする請求項１～６のいずれかに記載の半導体装置。
前記バックゲート領域は、前記コンタクト領域と前記基板との間の領域にも形成されていることを特徴とする請求項１～６のいずれかに記載の半導体装置。
【請求項8】
前記半導体基体は、前記第２電極と接続する領域に形成された、前記第１半導体層よりも高濃度の第２導電型のコンタクト領域と、前記コンタクト領域を囲む領域に形成された、前記コンタクト領域よりも低濃度の第２導電型半導体領域とを更に有し、
前記バックゲート領域は、前記第２導電型半導体領域と前記基板との間にも形成されていることを特徴とする請求項１～６のいずれかに記載の半導体装置。
前記バックゲート領域は、前記第２導電型半導体領域と前記基板との間にも形成されていることを特徴とする請求項１～６のいずれかに記載の半導体装置。
【請求項9】
前記半導体基体は、前記第２電極と接続する領域に形成された、前記第１半導体層よりも高濃度の第２導電型のコンタクト領域と、前記コンタクト領域を囲む領域に形成された、前記コンタクト領域よりも低濃度の第２導電型半導体領域とを更に有し、
前記第２導電型半導体領域は、前記基板と接していることを特徴とする請求項１～６のいずれかに記載の半導体装置。
前記第２導電型半導体領域は、前記基板と接していることを特徴とする請求項１～６のいずれかに記載の半導体装置。
【請求項10】
前記第２導電型半導体領域の不純物濃度は、前記第１半導体層の不純物濃度と同じ不純物濃度であることを特徴とする請求項８又は９に記載の半導体装置。
【請求項11】
前記第２導電型半導体領域の不純物濃度は、前記第１半導体層の不純物濃度よりも低い不純物濃度であることを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
高圧電源（直流入力電源Ｖｉｎ）と接続されたハイサイドスイッチと、ハイサイドスイッチと接続されたローサイドスイッチとを備える電力変換回路（例えば、インバータ）が知られている。このような電力変換回路（以下、従来の電力変換回路と呼称する）において、ハイサイドスイッチとして、オン抵抗が小さいｎチャネルのトランジスタが用いられた場合、ハイサイドスイッチをオンするためには、ハイサイドスイッチのゲートソース間に閾値電圧Ｖｇｓ（Ｖｔｈ）を超えるゲート電圧を印加する必要があるところ、ソース電圧は直流入力電源Ｖｉｎの電圧まで上昇することから、直流入力電源Ｖｉｎの電圧より高いゲート電圧を印加する必要があり、そのような高電圧のゲート電圧を生成するためにブートストラップ回路を設けることが一般に知られている（例えば、特許文献１参照。）。
【0003】
図８は、従来の電力変換回路９を示す回路図である。
従来の電力変換回路９は、図８に示すように、ハイサイドスイッチＱ１と、ローサイドスイッチＱ２と、ゲートドライバＩＣ１０（ＩＣ： Integrated Circuit、集積回路）と、ブートストラップ回路２０とを備える。
ブートストラップ回路２０は、容量２２（ブートストラップ容量）と、整流素子としてのブートストラップダイオード２４とを有する。容量２２は、一方の電極がハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎに接続されており、他方の電極がゲートドライバＩＣ１０のハイサイド駆動回路１１に接続されている。ブートストラップダイオード２４は、アノード電極が低電圧源である駆動用電源Ｖｃｃと接続されており、カソード電極が容量２２及びハイサイド駆動回路１１と接続されている。ハイサイドスイッチＱ１及びローサイドスイッチＱ２は高電圧領域に配置され、ゲートドライバＩＣ１０のローサイド駆動回路１２は比較的低電圧の領域に配置される。なお、一般にブートストラップ回路２０の容量２２及びブートストラップダイオード２４は、ゲートドライバＩＣ１０の外付け部品として実装される。
従来の電力変換回路９は、図８に示すように、ハイサイドスイッチＱ１と、ローサイドスイッチＱ２と、ゲートドライバＩＣ１０（ＩＣ： Integrated Circuit、集積回路）と、ブートストラップ回路２０とを備える。
ブートストラップ回路２０は、容量２２（ブートストラップ容量）と、整流素子としてのブートストラップダイオード２４とを有する。容量２２は、一方の電極がハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎに接続されており、他方の電極がゲートドライバＩＣ１０のハイサイド駆動回路１１に接続されている。ブートストラップダイオード２４は、アノード電極が低電圧源である駆動用電源Ｖｃｃと接続されており、カソード電極が容量２２及びハイサイド駆動回路１１と接続されている。ハイサイドスイッチＱ１及びローサイドスイッチＱ２は高電圧領域に配置され、ゲートドライバＩＣ１０のローサイド駆動回路１２は比較的低電圧の領域に配置される。なお、一般にブートストラップ回路２０の容量２２及びブートストラップダイオード２４は、ゲートドライバＩＣ１０の外付け部品として実装される。
【0004】
従来のブートストラップ回路２０においては、ハイサイドスイッチＱ１がオフ、ローサイドスイッチＱ２がオンのときに駆動用電源Ｖｃｃからブートストラップダイオード２４を介して容量２２が充電される。そして、ローサイドスイッチＱ２をオフにすると、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎの電圧Ｖｓ（ハイサイドスイッチＱ１のソース電圧）が直流入力電源Ｖｉｎの出力電圧にまで上昇し、接続点Ｎの電圧Ｖｓに容量２２の電圧を重畳した電圧がハイサイド駆動回路１１に印加される。これにより、ハイサイドスイッチＱ１に直流入力電源Ｖｉｎの電圧より高いゲート電圧を印加することができ、ハイサイドスイッチＱ１をオンすることができる。
また、整流素子としてのブートストラップダイオード２４は、ハイサイドスイッチＱ１がオフ、ローサイドスイッチＱ２がオンのときには、駆動用電源Ｖｃｃから容量２２に向かって電流を流すことができ（順バイアス）、容量２２の電圧がハイサイド駆動回路１１に重畳されるときには、逆バイアスとなって容量２２側から駆動用電源Ｖｃｃ側に電流が逆流することを防ぐことができる。
また、整流素子としてのブートストラップダイオード２４は、ハイサイドスイッチＱ１がオフ、ローサイドスイッチＱ２がオンのときには、駆動用電源Ｖｃｃから容量２２に向かって電流を流すことができ（順バイアス）、容量２２の電圧がハイサイド駆動回路１１に重畳されるときには、逆バイアスとなって容量２２側から駆動用電源Ｖｃｃ側に電流が逆流することを防ぐことができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平９－６５５７１号
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、近年、電気機器の小型化の要請に伴い、外付け部品として実装されていた整流素子をゲートドライバＩＣ１０に内蔵することが求められている。この場合、整流素子を半導体基体に一体として形成することで小型化を実現することが望ましい。そこで、以下のような構成の半導体装置を用いることで、ブートストラップダイオード２４を半導体基体に形成することが考えられる（以下、背景技術に係る半導体装置９００と呼称する）。
【0007】
図９は、背景技術に係る半導体装置９００を説明するために示す断面図である。
背景技術に係る半導体装置９００は、図９に示すように、ｐ型（ｐ－型）の基板９１１、ｎ型（ｎ－型）の第１半導体層９１２、ｎ型（ｎ＋型）の第１コンタクト領域ＣＲ１、及び、ｐ型（ｐ＋型）のアノード領域９１９を有する半導体基体９１０と、半導体基体９１０の上方に配置され、半導体基体９１０とコンタクトされた第１電極９２０と、半導体基体９１０の上方において第１電極９２０とは離隔した位置に配置され、半導体基体９１０とコンタクトされた第２電極９３０と、半導体基体９１０の表面上における第１電極９２０と第２電極９３０との間の領域に形成された素子分離膜９４０と、半導体基体９１０の表面上における第２電極９３０と素子分離膜９４０との間に配置された絶縁膜９５０と、絶縁膜９５０上に配置された第３電極９６０とを備え、ｐ型のアノード領域９１９とｎ型の第１半導体層９１２とでブートストラップダイオード２４を構成する。
背景技術に係る半導体装置９００は、図９に示すように、ｐ型（ｐ－型）の基板９１１、ｎ型（ｎ－型）の第１半導体層９１２、ｎ型（ｎ＋型）の第１コンタクト領域ＣＲ１、及び、ｐ型（ｐ＋型）のアノード領域９１９を有する半導体基体９１０と、半導体基体９１０の上方に配置され、半導体基体９１０とコンタクトされた第１電極９２０と、半導体基体９１０の上方において第１電極９２０とは離隔した位置に配置され、半導体基体９１０とコンタクトされた第２電極９３０と、半導体基体９１０の表面上における第１電極９２０と第２電極９３０との間の領域に形成された素子分離膜９４０と、半導体基体９１０の表面上における第２電極９３０と素子分離膜９４０との間に配置された絶縁膜９５０と、絶縁膜９５０上に配置された第３電極９６０とを備え、ｐ型のアノード領域９１９とｎ型の第１半導体層９１２とでブートストラップダイオード２４を構成する。
【0008】
しかしながら、背景技術に係る半導体装置９００においては、ｐ型のアノード領域９１９、ｎ型の第１半導体層９１２及びｐ型の基板９１１で構成される寄生トランジスタがオンしてしまい、第２電極９３０と基板９１１との間に寄生電流が流れて漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じるおそれがあり、整流素子としてのブートストラップダイオードを半導体基体に形成することが難しい、という問題がある。
【0009】
そこで本発明は、上記した問題を解決するためになされたものであり、整流素子を半導体基体に形成しても漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じ難く、整流素子を半導体基体に形成することが可能で、整流素子をゲートドライバＩＣに内蔵することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の半導体装置は、第１導電型の基板、及び、前記基板上に形成された第２導電型の第１半導体層を有する半導体基体と、前記半導体基体の上方に配置され、前記半導体基体とコンタクトされた第１電極と、前記半導体基体の上方において前記第１電極とは離隔した位置に配置され、前記半導体基体とコンタクトされた第２電極と、前記半導体基体の表面上における前記第１電極と前記第２電極との間の領域に形成された素子分離膜と、前記半導体基体の表面上における前記第２電極と前記素子分離膜との間に配置された絶縁膜と、前記絶縁膜上に配置された第３電極と、を備え、前記第１電極は、第１電源と接続された第１回路と電気的に接続されるものであり、前記第２電極は、第２電源と接続された第２回路と電気的に接続されるものであり、前記半導体基体は、少なくとも前記絶縁膜を介して前記第３電極と対向する領域に前記基板に達する深さで形成され、不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にある第１導電型のバックゲート領域を更に有することを特徴とする。
【0011】
本発明の半導体装置によれば、半導体基体は、少なくとも絶縁膜を介して第３電極と対向する領域に基板に達する深さで形成された第１導電型のバックゲート領域を有するため、第２電極、バックゲート領域、第１半導体層、絶縁膜及び第３電極で電界効果トランジスタを構成する。従って、第２電極の電圧Ｖｃｃが第１電極の電圧Ｖｂよりも大きいときには、第３電極をオンして第２電極から第１電極に向かって電流を流して容量を充電することができ、第２電極の電圧Ｖｃｃが第１電極の電圧Ｖｂよりも小さいときには、第３電極をオフにして電流を遮断することができる。従って、従来のブートストラップダイオードと同様に、整流素子の機能を実現することができる。
【0012】
ところで、ブートストラップ回路において、整流素子としてブートストラップダイオードを用いた場合には、ダイオードの特性であるフォワード電圧分の電圧降下が生じることから、駆動用電源Ｖｃｃから容量に印加される電圧が低下してしまい、容量を駆動用電源Ｖｃｃに近い電圧まで充電することが難しい。これに対して、本発明の半導体装置によれば、第２電極、バックゲート領域、第１半導体層、絶縁膜及び第３電極で構成される電界効果トランジスタを整流素子として用いるため、ブートストラップダイオードを用いた場合のようにフォワード電圧分の電圧降下が生じる、ということがなく、容量を駆動用電源Ｖｃｃに近い電圧まで充電することができる（図５参照）。
【0013】
ところで、電界効果トランジスタをオンするためには、ソース電極よりも高い電圧をゲートソース間に印加する必要があるため、ブートストラップ回路において、整流素子として電界効果トランジスタを用いた場合には、駆動用電源Ｖｃｃよりも高い電圧をゲート電極（第３電極）に印加しなければ電界効果トランジスタをオンすることができない。さらに、基板に印加する電圧を低くしようとする場合には、基板バイアス効果が生じることによって閾値電圧がより高くなるため、ゲート電極（第３電極）に印加する電圧を更に高くする必要がある。しかしながら、本発明の半導体装置によれば、バックゲート領域の不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にあるため、閾値電圧が極めて小さくなり（０Ｖに近くなり）、チャネルが形成し易くなる。また、バックゲート領域に広がる電界が小さくなることから基板バイアス効果の影響を低減することができる。その結果、半導体装置をオンさせるために、第３電極に必要以上に高い電圧を印加する必要がなくなり、適切な電圧で半導体装置のオンオフをすることができる。
【0014】
本発明の半導体装置によれば、半導体基体は、少なくとも絶縁膜を介して第３電極と対向する領域に基板に達する深さで形成された第１導電型のバックゲート領域を有し、第２電極、バックゲート領域、第１半導体層、絶縁膜及び第３電極で電界効果トランジスタを構成する。従って、第２電極１３０と基板との間に流れる寄生電流の要因となる寄生トランジスタが形成され難くなる。従って、寄生電流による漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じ難く、整流素子を半導体基体に形成することができる。その結果、整流素子をゲートドライバＩＣに内蔵することができる。
【0015】
また、本発明の半導体装置によれば、半導体基体の表面上における第１電極と第２電極との間の領域に形成された素子分離膜を備え、半導体基体の基板及び第１半導体層、並びに素子分離膜でリサーフ構造を有する半導体装置となることから、比較的高電圧の第１電極に印加された電圧を電圧降下させて比較的低電圧の回路と接続されている第２電極の電圧に近づけることができる。従って、比較的高電圧の領域と比較的低電圧の領域とを同一の半導体基体に形成することができる。
【図面の簡単な説明】
【0016】
【図1】実施形態１における電力変換回路１を説明するために示す回路図である。
【図2】実施形態１に係る半導体装置１００を示す断面図である。
【図3】導通時（充電時、Ｖｃｃ＞Ｖｂ）における実施形態１に係る半導体装置１００の様子を説明するために示す断面図である。
【図4】非導通時（逆バイアス時、Ｖｃｃ＜Ｖｂ）における実施形態１に係る半導体装置１００の様子を説明するために示す断面図である。
【図5】導通時（充電時）及び非導通時（逆バイアス時）における第１電極１２０側の電圧Ｖｂと充電電流Ｉｂとの関係を示すグラフである。
【図6】実施形態２に係る半導体装置１０１を説明するために示す断面図である。
【図7】実施形態３に係る半導体装置１０２を説明するために示す断面図である。
【図8】従来の電力変換回路９を説明するために示す回路図である。
【図9】背景技術に係る半導体装置９００を説明するために示す断面図である。なお、符号９２２は第１フィールドプレートを示し、符号９６２は第２フィールドプレートを示し、符号９６４は外部接続部を示す。
【発明を実施するための形態】
【0017】
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【0018】
［実施形態１］
１．実施形態１における電力変換回路１の構成
まず、本発明の半導体装置であるブートストラップＦＥＴ（実施形態１に係る半導体装置１００）が設けられている実施形態１における電力変換回路１について説明する。図１は、実施形態１における電力変換回路１を説明するために示す回路図である。実施形態１における電力変換回路１は、図１に示すように、ハイサイドスイッチＱ１と、ローサイドスイッチＱ２と、容量２２と、ゲートドライバＩＣ１０とを備える。
１．実施形態１における電力変換回路１の構成
まず、本発明の半導体装置であるブートストラップＦＥＴ（実施形態１に係る半導体装置１００）が設けられている実施形態１における電力変換回路１について説明する。図１は、実施形態１における電力変換回路１を説明するために示す回路図である。実施形態１における電力変換回路１は、図１に示すように、ハイサイドスイッチＱ１と、ローサイドスイッチＱ２と、容量２２と、ゲートドライバＩＣ１０とを備える。
【0019】
ハイサイドスイッチＱ１は、直流入力電源Ｖｉｎと接続されている。ローサイドスイッチＱ２は、一方端がハイサイドスイッチＱ１と接続され、他方端が基準電位と接続されている。ハイサイドスイッチＱ１及びローサイドスイッチＱ２としては適宜のスイッチ素子を用いることができ、実施形態１においては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いる。
ハイサイドスイッチＱ１とローサイドスイッチＱ２とは第１回路である主要回路Ｃ１の一部を構成し、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎには出力端子ＯＵＴが接続されている。主要回路Ｃ１は、直流入力電源Ｖｉｎ（第１電源）と接続される。
ハイサイドスイッチＱ１とローサイドスイッチＱ２とは第１回路である主要回路Ｃ１の一部を構成し、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎには出力端子ＯＵＴが接続されている。主要回路Ｃ１は、直流入力電源Ｖｉｎ（第１電源）と接続される。
【0020】
容量２２は、一方の電極がハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎに接続されており、他方の電極がゲートドライバＩＣ１０のハイサイド駆動回路１１に接続されている。容量２２は、ゲートドライバＩＣ１０の外付け部品として実装される。
【0021】
ゲートドライバＩＣ１０は、ハイサイド駆動回路１１と、ローサイド駆動回路１２と、ブートストラップＦＥＴ（実施形態１に係る半導体装置１００）と、複数の端子（端子Ｖｂ、端子Ｖｓ、端子ＨＯ、端子ＬＯ及び端子ＧＮＤ）とを備える。
【0022】
ハイサイド駆動回路１１は、ハイサイドスイッチＱ１のオンオフを制御する。ハイサイド駆動回路１１は、Ｖｓ端子を介して、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎと接続される。また、ハイサイド駆動回路１１は、ブートストラップＦＥＴ（実施形態１に係る半導体装置１００）と接続されるとともにＶｂ端子を介して容量２２と接続される。また、出力端子ＨＯを介してハイサイドスイッチＱ１のゲート電極と接続されている。
【0023】
ローサイド駆動回路１２は、ローサイドスイッチＱ２のオンオフを制御する。ローサイド駆動回路１２は、第２回路Ｃ２の一部を構成し、駆動用電源Ｖｃｃ（第２電源）と接続され、かつ、ＧＮＤ端子を介して接地電位と接続され、かつ、出力端子ＬＯを介してローサイドスイッチＱ２のゲート電極と接続されている。なお、駆動用電源Ｖｃｃ（第２電源）の出力電圧である第２電源電圧は、直流入力電源Ｖｉｎ（第１電源）の出力電圧である第１電源電圧よりも低い。
【0024】
ブートストラップＦＥＴ（実施形態１に係る半導体装置１００）は、一方の電極がローサイド駆動回路１２及び駆動用電源Ｖｃｃと接続されており、他方の電極が容量２２及びハイサイド駆動回路１１と接続されている。ブートストラップＦＥＴ（実施形態１に係る半導体装置１００）のゲート電極は、駆動用電源Ｖｃｃ側の電極（一方の電極）に接続され、バックゲートＢＧは、基準電位と接続されている。なお、ブートストラップＦＥＴ（実施形態１に係る半導体装置１００）と容量２２とでブートストラップ回路２０を構成する。
【0025】
本発明のブートストラップＦＥＴとしては、種々の構成の電界効果トランジスタを用いることができるが、実施形態１においては、ゲートドライバＩＣに内蔵することを可能とするため、電界効果トランジスタとして、ハイサイド駆動回路１１及びローサイド駆動回路１２と同一の半導体基体に形成される実施形態１に係る半導体装置１００を用いることとした。
【0026】
２．実施形態１に係る半導体装置１００の構成
図２は、実施形態１における半導体装置１００を説明するために示す断面図である。実施形態１に係る半導体装置１００は、図２に示すように、半導体基体１１０と、第１電極１２０と、第１フィールドプレート１２２と、第２電極１３０と、素子分離膜１４０と、絶縁膜１５０，１５２と、第３電極１６０と、第２フィールドプレート１６２と、接続部１６４と、第４電極１７０とを備える。実施形態１に係る半導体装置１００は、図示はしないが、ハイサイド駆動回路１１及びローサイド駆動回路１２の少なくとも一部と同一の半導体基体に形成されており、ゲートドライバＩＣ１０に内蔵される。
図２は、実施形態１における半導体装置１００を説明するために示す断面図である。実施形態１に係る半導体装置１００は、図２に示すように、半導体基体１１０と、第１電極１２０と、第１フィールドプレート１２２と、第２電極１３０と、素子分離膜１４０と、絶縁膜１５０，１５２と、第３電極１６０と、第２フィールドプレート１６２と、接続部１６４と、第４電極１７０とを備える。実施形態１に係る半導体装置１００は、図示はしないが、ハイサイド駆動回路１１及びローサイド駆動回路１２の少なくとも一部と同一の半導体基体に形成されており、ゲートドライバＩＣ１０に内蔵される。
【0027】
半導体基体１１０は、所定の半導体物質からなる。半導体基体１１０の下側の部分には、全域にわたってｐ型（ｐ－型）の基板１１１が形成されている。基板１１１上における所定の領域にはｎ型（ｎ－型）の第１半導体層１１２が形成されており、基板１１１上における第１半導体層１１２と隣接する領域にはｐ型（ｐ－型）のバックゲート領域１１３が形成されている。なお、第１半導体層１１２とバックゲート領域１１３とが隣接する境界は半導体基体１１０の表面上に形成された絶縁膜１５０を挟んで後述する第３電極１６０と対向する位置にあり、バックゲート領域１１３の一部は、絶縁膜１５０を介して第３電極１６０と対向する領域に形成されている。
【0028】
バックゲート領域１１３は、基板１１１と同じ組成を有し、基板１１１から連続して形成されている。バックゲート領域１１３は、半導体基体１１０の表面から基板１１１に達する深さで形成されている。基板１１１及びバックゲート領域１１３の不純物濃度は１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にあり、一般的なバックゲート領域と比較して低濃度となっている。
【0029】
第１半導体層１１２が形成されている領域において、バックゲート領域１１３側とは反対側の領域の第１半導体層１１２の表面の一部にはｎ型（ｎ＋型）の第１コンタクト領域ＣＲ１が形成されている。言い換えると、後述する素子分離膜１４０を挟んでバックゲート領域１１３側とは反対側の第１半導体層１１２の表面に第１コンタクト領域ＣＲ１が形成されている。第１コンタクト領域ＣＲ１の不純物濃度は、第１半導体層１１２の不純物濃度よりも高濃度となっている。
【0030】
バックゲート領域１１３が形成されている領域において、バックゲート領域１１３の表面の一部にｎ型（ｎ＋型）の第２コンタクト領域ＣＲ２が形成されている。また、第１半導体層１１２から第２コンタクト領域ＣＲ２よりも遠く、第２コンタクト領域ＣＲ２と離隔した位置におけるバックゲート領域１１３の表面の一部にｐ型（ｐ＋型）の第３コンタクト領域ＣＲ３が形成されている。第２コンタクト領域ＣＲ２の不純物濃度は、第１半導体層１１２の不純物濃度よりも高濃度となっており、第３コンタクト領域ＣＲ３の不純物濃度は、基板１１１の不純物濃度よりも高濃度となっている。
【0031】
第１半導体層１１２の中央の領域の表面には素子分離膜１４０が形成されている。素子分離膜１４０に対してバックゲート領域１１３とは反対側の半導体基体１１０（第１半導体層１１２）の表面上には絶縁膜１５２が形成されている。素子分離膜１４０に対してバックゲート領域１１３側の半導体基体１１０（第１半導体層１１２及びバックゲート領域１１３）の表面上には絶縁膜１５０が形成されている。素子分離膜１４０は、ＳｉＯ２からなるＬＯＣＯＳ膜であり、厚みの約半分は半導体基体１１０に埋まっている。なお、素子分離膜１４０、半導体基体１１０の基板１１１及び第１半導体層１１２でリサーフ構造が形成されている。絶縁膜１５０，１５２は、熱酸化膜である。
【0032】
第１電極１２０は、半導体基体１１０の上方における、素子分離膜１４０に対してバックゲート領域１１３が形成されている側とは反対側の位置に配置されている。第１電極１２０は、絶縁膜１５２に形成された開口を介して半導体基体１１０の第１コンタクト領域ＣＲ１とコンタクトされている。第１電極１２０は、ハイサイド駆動回路１１、及び、容量２２と接続されており、容量２２を介して主要回路Ｃ１と電気的に接続される（図１参照）。第１電極１２０は、金属（例えば、アルミニウム）で構成されている。
【0033】
第１フィールドプレート１２２は、絶縁膜１５２の表面上から素子分離膜１４０の表面上にかけて絶縁膜１５２及び素子分離膜１４０を覆うように形成されており、第１電極１２０と接続されている。実施形態１において、第１フィールドプレート１２２は、ポリシリコンで構成されているが、金属（例えば、アルミニウム）やシリサイド（例えば、アルミシリサイド（ＡｌＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド）その他適宜の導電体で構成されていてもよい。
【0034】
第２電極１３０は、半導体基体１１０の上方における素子分離膜１４０を挟んで第１電極１２０の反対側の位置に配置されている（従って、素子分離膜１４０は第１電極１２０と第２電極１３０との間の領域に形成されていることとなる）。第２電極１３０は、外部の駆動用電源Ｖｃｃ及びローサイド駆動回路１２と電気的に接続されている。第２電極１３０は、絶縁膜１５０に形成された開口を介して半導体基体１１０の第２コンタクト領域ＣＲ２とコンタクトされている。第２電極１３０は、金属（例えば、アルミニウム）で構成されている。
【0035】
第３電極１６０は、絶縁膜１５０上において、素子分離膜１４０と接する位置に配置されている膜状の部材である。なお、実施形態１において、第３電極１６０を膜状の部材としているが、膜状の部材でなくてもよい。第３電極１６０は、絶縁膜１５０を介してバックゲート領域１１３の一部及び第１半導体層１１２の一部と対向している。
第２フィールドプレート１６２は、第３電極１６０と繋がっており、素子分離膜１４０の表面上に形成されている。第２フィールドプレート１６２は、第３電極１６０と一体化されている。実施形態１において、第３電極１６０及び第２フィールドプレート１６２は、ポリシリコンで構成されているが、金属（例えば、アルミニウム）やシリサイド（例えば、アルミシリサイド（ＡｌＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド）その他適宜の導電体で構成されていてもよい。
接続部１６４は、一方側が第２電極１３０と接続されており、他方側が第２フィールドプレート１６２上に延び、第２フィールドプレート１６２と接続されている。接続部１６４は、金属（例えば、アルミニウム）で構成されている。
第２フィールドプレート１６２は、第３電極１６０と繋がっており、素子分離膜１４０の表面上に形成されている。第２フィールドプレート１６２は、第３電極１６０と一体化されている。実施形態１において、第３電極１６０及び第２フィールドプレート１６２は、ポリシリコンで構成されているが、金属（例えば、アルミニウム）やシリサイド（例えば、アルミシリサイド（ＡｌＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド）その他適宜の導電体で構成されていてもよい。
接続部１６４は、一方側が第２電極１３０と接続されており、他方側が第２フィールドプレート１６２上に延び、第２フィールドプレート１６２と接続されている。接続部１６４は、金属（例えば、アルミニウム）で構成されている。
【0036】
第４電極１７０は、絶縁膜１５０に形成された開口を介して半導体基体１１０の第３コンタクト領域ＣＲ３及びバックゲート領域１１３と接続されている。第４電極１７０は、外部の基準電位と接続されていることから、基板１１１及びバックゲート領域１１３の電位は基準電位となる。
【0037】
３．実施形態１に係る半導体装置１００の動作
次に、実施形態1に係る半導体装置１００は、ブートストラップ回路の整流素子としての機能を有することを説明する。図３は、導通時（充電時、Ｖｃｃ＞Ｖｂ）における実施形態１に係る半導体装置１００の様子を説明するために示す断面図である。図４は、非導通時（逆バイアス時、Ｖｃｃ＜Ｖｂ）における実施形態１に係る半導体装置１００の様子を説明するために示す断面図である。
次に、実施形態1に係る半導体装置１００は、ブートストラップ回路の整流素子としての機能を有することを説明する。図３は、導通時（充電時、Ｖｃｃ＞Ｖｂ）における実施形態１に係る半導体装置１００の様子を説明するために示す断面図である。図４は、非導通時（逆バイアス時、Ｖｃｃ＜Ｖｂ）における実施形態１に係る半導体装置１００の様子を説明するために示す断面図である。
【0038】
（１）導通時（充電時、Ｖｃｃ＞Ｖｂ）
ローサイドスイッチＱ２をオンにスイッチングしたとき、駆動用電源の電圧Ｖｃｃは、容量２２側の電圧Ｖｂよりも大きくなる。実施形態１に係る半導体装置１００において、第１電極１２０は容量２２と接続され、第２電極１３０は駆動用電源Ｖｃｃと接続されていることから、実施形態１に係る半導体装置１００は、第１電極１２０がソース電極、第２電極１３０がドレイン電極、第３電極１６０がゲート電極となるｎチャネルＭＯＳと同様の構成となる（図３参照）。そして、ゲート電極である第３電極１６０は、ドレイン電極である第２電極１３０と接続されているため、ゲートソース間電圧が生じ、ゲート電極がオンされている状態となり、第３電極１６０と絶縁膜１５０を挟んで対向するバックゲート領域１１３にチャネル領域１１３’が形成される。従って、駆動用電源Ｖｃｃから第２電極１３０、チャネル領域１１３’、第１半導体層１１２、第１コンタクト領域ＣＲ１、第１電極１２０を経由して容量２２へと電流が流れ、容量２２が充電される。
ローサイドスイッチＱ２をオンにスイッチングしたとき、駆動用電源の電圧Ｖｃｃは、容量２２側の電圧Ｖｂよりも大きくなる。実施形態１に係る半導体装置１００において、第１電極１２０は容量２２と接続され、第２電極１３０は駆動用電源Ｖｃｃと接続されていることから、実施形態１に係る半導体装置１００は、第１電極１２０がソース電極、第２電極１３０がドレイン電極、第３電極１６０がゲート電極となるｎチャネルＭＯＳと同様の構成となる（図３参照）。そして、ゲート電極である第３電極１６０は、ドレイン電極である第２電極１３０と接続されているため、ゲートソース間電圧が生じ、ゲート電極がオンされている状態となり、第３電極１６０と絶縁膜１５０を挟んで対向するバックゲート領域１１３にチャネル領域１１３’が形成される。従って、駆動用電源Ｖｃｃから第２電極１３０、チャネル領域１１３’、第１半導体層１１２、第１コンタクト領域ＣＲ１、第１電極１２０を経由して容量２２へと電流が流れ、容量２２が充電される。
【0039】
（２）非導通時（ボディダイオードの逆バイアス時、Ｖｃｃ＜Ｖｂ）
ローサイドスイッチＱ２をオフにスイッチングしたとき、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎの電圧Ｖｓが上昇し、それに伴って、電圧Ｖｂも上昇し、やがて、駆動用電源の電圧Ｖｃｃは、容量２２側の電圧Ｖｂよりも小さくなる。従って、実施形態１に係る半導体装置１００は、第１電極１２０がドレイン電極、第２電極１３０がソース電極、第３電極１６０がゲート電極となるｎチャネルＭＯＳと同様の構成となる（図４参照）。そして、ゲート電極である第３電極１６０は、ソース電極である第２電極１３０と接続されているため、ゲートソース間電圧が０になり、バックゲート領域１１３にチャネル領域１１３’が形成されず、半導体装置１００がオンされない状態となる（ｐ型のバックゲート領域１１３とｎ型の第１半導体層１１２とで構成されるボディダイオードの逆バイアスとなる）。従って、容量２２の電圧がハイサイド駆動回路１１に重畳されるときには、容量２２から駆動用電源Ｖｃｃに電流が流れなくなり、容量２２から駆動用電源Ｖｃｃに電流が逆流することを阻止することができる。
ローサイドスイッチＱ２をオフにスイッチングしたとき、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎの電圧Ｖｓが上昇し、それに伴って、電圧Ｖｂも上昇し、やがて、駆動用電源の電圧Ｖｃｃは、容量２２側の電圧Ｖｂよりも小さくなる。従って、実施形態１に係る半導体装置１００は、第１電極１２０がドレイン電極、第２電極１３０がソース電極、第３電極１６０がゲート電極となるｎチャネルＭＯＳと同様の構成となる（図４参照）。そして、ゲート電極である第３電極１６０は、ソース電極である第２電極１３０と接続されているため、ゲートソース間電圧が０になり、バックゲート領域１１３にチャネル領域１１３’が形成されず、半導体装置１００がオンされない状態となる（ｐ型のバックゲート領域１１３とｎ型の第１半導体層１１２とで構成されるボディダイオードの逆バイアスとなる）。従って、容量２２の電圧がハイサイド駆動回路１１に重畳されるときには、容量２２から駆動用電源Ｖｃｃに電流が流れなくなり、容量２２から駆動用電源Ｖｃｃに電流が逆流することを阻止することができる。
【0040】
次に、電圧Ｖｂと半導体装置１００を流れる充電電流Ｉｂとの関係について説明する。図５は、電圧Ｖｂと半導体装置１００を流れる充電電流Ｉｂとの関係を示すグラフである。
【0041】
図５に示すように、電圧Ｖｂが小さいときは、駆動用電源の電圧Ｖｃｃは、容量２２側の電圧Ｖｂよりも大きくなることから、半導体装置１００がオンし、駆動用電源Ｖｃｃから容量２２に向かって充電電流Ｉｂが流れる。そして、容量２２が充電されていくと、電圧Ｖｂが徐々に大きくなり、駆動用電源Ｖｃｃの電圧Ｖｃｃと容量２２の電圧Ｖｂとの差が小さくなると、充電電流Ｉｂは徐々に小さくなる
【0042】
ここで、整流素子として、電界効果トランジスタである実施形態１に係る半導体装置を用いるため、ブートストラップダイオードを用いた場合のような電圧降下が起きにくい。従って、電圧Ｖｂが電圧Ｖｃｃに近い電圧となるまで充電電流Ｉｂが流れることとなる。また、実施形態１に係る半導体装置１００においては、バックゲート領域１１３の不純物濃度が極めて低いため、閾値電圧が極めて低く、電圧Ｖｂが電圧Ｖｃｃに近くなった場合であっても充電電流Ｉｂの電流が所定の値を維持することができる。
【0043】
第２電極の電圧Ｖｃｃが第１電極の電圧Ｖｂとほぼ同じ電圧になると充電電流Ｉｂが急激に低下しほとんど流れなくなる。第２電極の電圧Ｖｃｃが第１電極の電圧Ｖｂよりも小さくなると、半導体装置１００のチャネル領域が消失して逆バイアスになり、充電電流Ｉｂはほとんど流れなくなる。
【0044】
このように、実施形態１に係る半導体装置１００は、容量の充放電を制御する整流素子としての機能を有する。
【0045】
４．実施形態１に係る半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成されたｎ型のバックゲート領域１１３を有し、第２電極１３０、バックゲート領域１１３、第１半導体層１１２、絶縁膜１５０及び第３電極１６０で電界効果トランジスタを構成する。従って、第２電極１３０の電圧Ｖｃｃが第１電極１２０の電圧Ｖｂよりも大きいときには、第３電極１６０をオンして第２電極１３０から第１電極１２０に向かって電流を流して容量を充電することができ、第２電極１３０の電圧Ｖｃｃが第１電極１２０の電圧Ｖｂよりも小さいときには、第３電極１６０をオフにして電流を遮断することができる。従って、従来のブートストラップダイオードと同様に、整流素子の機能を実現することができる。
実施形態１に係る半導体装置１００によれば、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成されたｎ型のバックゲート領域１１３を有し、第２電極１３０、バックゲート領域１１３、第１半導体層１１２、絶縁膜１５０及び第３電極１６０で電界効果トランジスタを構成する。従って、第２電極１３０の電圧Ｖｃｃが第１電極１２０の電圧Ｖｂよりも大きいときには、第３電極１６０をオンして第２電極１３０から第１電極１２０に向かって電流を流して容量を充電することができ、第２電極１３０の電圧Ｖｃｃが第１電極１２０の電圧Ｖｂよりも小さいときには、第３電極１６０をオフにして電流を遮断することができる。従って、従来のブートストラップダイオードと同様に、整流素子の機能を実現することができる。
【0046】
ところで、ブートストラップ回路において、整流素子としてブートストラップダイオードを用いた場合には、ダイオードの特性としてフォワード電圧分の電圧降下が生じることから、駆動用電源Ｖｃｃから容量に印加される電圧が低下してしまい、容量を駆動用電源Ｖｃｃに近い電圧まで充電することが難しい。これに対して、実施形態１に係る半導体装置１００によれば、第２電極１３０、バックゲート領域１１３、第１半導体層１１２、絶縁膜１５０及び第３電極１６０で構成される電界効果トランジスタを整流素子として用いるため、ブートストラップダイオードを用いた場合のようにフォワード電圧分の電圧降下が生じる、ということがなく、容量２２を駆動用電源Ｖｃｃに近い電圧まで充電することができる（図５参照）。
【0047】
ところで、電界効果トランジスタをオンするためには、ソース電極よりも高い電圧をゲートソース間に印加する必要があるため、ブートストラップ回路において、整流素子として電界効果トランジスタを用いた場合には、駆動用電源Ｖｃｃよりも高い電圧をゲート電極（第３電極）に印加しなければ電界効果トランジスタをオンすることができない。さらに、基板に印加する電圧を低くしようとする場合には、基板バイアス効果が生じることによって閾値電圧がより高くなるため、ゲート電極（第３電極）に印加する電圧を更に高くする必要がある。しかしながら、実施形態１に係る半導体装置１００によれば、バックゲート領域１１３の不純物濃度が１×１０１０ｃｍ－３～１×１０１５ｃｍ－３の範囲内にあるため、閾値電圧が極めて小さくなり（０Ｖに近くなり）、チャネル領域１１３’が形成し易くなる。また、バックゲート領域１１３に広がる電界が小さくなることから基板バイアス効果の影響を低減することができる。その結果、半導体装置をオンさせるために、第３電極１６０に必要以上に高い電圧を印加する必要がなくなり、適切な電圧で半導体装置のオンオフをすることができる。
【0048】
なお、バックゲート領域１１３の不純物濃度を１×１０１０ｃｍ－３以上としたのは、バックゲート領域１１３の不純物濃度が１×１０１０ｃｍ－３未満の場合には、逆バイアス時にバックゲート領域１１３と第１半導体層１１２との間のｐｎ接合が十分なポテンシャル障壁を形成することができず、逆バイアス時に第１電極１２０と第２電極１３０との間に逆方向電流が流れるおそれがあり、整流素子としての機能を保つことが難しいからである。また、バックゲート領域１１３の不純物濃度を１０１５ｃｍ－３以下としたのは、バックゲート領域１１３の不純物濃度を１０１５ｃｍ－３を超える場合には、閾値電圧が高くなり、チャネル領域１１３’が形成し難くなることから、第３電極１６０に比較的高い電圧を印加する必要があるからである。
【0049】
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成されたｐ型のバックゲート領域１１３を有し、第２電極１３０と基板１１１との間に流れる寄生電流の要因となる寄生トランジスタが形成され難くなる。従って、寄生電流による漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じ難く、整流素子を半導体基体に形成することができる。その結果、整流素子をゲートドライバＩＣに内蔵することができる。
【0050】
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０の表面上における第１電極１２０と第２電極１３０との間の領域に形成された素子分離膜１４０を備え、半導体基体１１０の基板１１１及び第１半導体層１１２、並びに、素子分離膜１４０でリサーフ構造を有する半導体装置となることから、比較的高電圧の第１電極１２０に印加された電圧を電圧降下させて比較的低電圧の回路と接続されている第２電極１３０の電圧に近づけることができる。従って、比較的高電圧の領域と比較的低電圧の領域とを同一の基板に形成することができる。
【0051】
また、実施形態１に係る半導体装置１００によれば、第３電極１６０は、第２電極１３０と接続されているため、スイッチングのための駆動回路等を設けなくても、第２電極１３０の電圧Ｖｃｃが第１電極１２０の電圧Ｖｂよりも大きいときは、順バイアスとなり、第２電極１３０の電圧Ｖｃｃが第１電極１２０の電圧Ｖｂよりも小さいときは、逆バイアスとなる。従って、簡便な構成で整流素子としての機能を有する半導体装置となる。
【0052】
また、実施形態１に係る半導体装置１００によれば、基板１１１は、基準電位と接続されているため、第３電極１６０に印加する電圧が小さい場合でもバックゲート領域１１３にチャネル領域１１３’が形成され易くなる。また、バックゲート領域１１３に広がる電界が小さくなることから基板バイアス効果の影響をより低減することができる。
【0053】
また、実施形態１に係る半導体装置１００によれば、第１電極１２０は、主要回路Ｃ１のハイサイドスイッチＱ１のオンオフを制御する駆動回路（ハイサイド駆動回路１１）及び容量２２と電気的に接続され、第２電極１３０は、駆動用電源Ｖｃｃと電気的に接続されているため、ブートストラップ回路の整流素子としての機能を有した半導体装置となる。
【0054】
また、実施形態１に係る半導体装置１００によれば、半導体装置１００は、第１回路のスイッチＱ１、Ｑ２のオンオフを制御するハイサイド駆動回路１１及びローサイド駆動回路１２と同一の半導体基体に形成されているため、整流素子である半導体装置１００をゲートドライバＩＣに内蔵することができ、電気機器の小型化の要請に適う半導体装置となる。
【0055】
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０は、第２電極１３０と接続する領域に、第１半導体層１１２よりも高濃度のｎ型の第２コンタクト領域ＣＲ２を有し、バックゲート領域１１３は、第２コンタクト領域ＣＲ２と基板１１１との間の領域にも形成されているため、ｐ型の半導体基板にｎ型の第１半導体層１１２、第１コンタクト領域ＣＲ１、第２コンタクト領域ＣＲ２及び第３コンタクト領域ＣＲ３を形成するだけで半導体基体１１０を構成することができ、シンプルな構成で上記した効果を有する半導体装置とすることができる。
【0056】
［実施形態２］
図６は、実施形態２に係る半導体装置１０１を説明するために示す断面図である。
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第４電極１７０が配置されておらず、かつ、ｎ型半導体領域１１８を更に有する点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０１において、半導体基体１１０は、図６に示すように、第２コンタクト領域ＣＲ２を囲む領域に形成された、第２コンタクト領域ＣＲ２よりも低濃度のｎ型半導体領域１１８を有する。ｎ型半導体領域１１８の不純物濃度は、第１半導体層１１２の不純物濃度よりも低い不純物濃度である。
図６は、実施形態２に係る半導体装置１０１を説明するために示す断面図である。
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第４電極１７０が配置されておらず、かつ、ｎ型半導体領域１１８を更に有する点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０１において、半導体基体１１０は、図６に示すように、第２コンタクト領域ＣＲ２を囲む領域に形成された、第２コンタクト領域ＣＲ２よりも低濃度のｎ型半導体領域１１８を有する。ｎ型半導体領域１１８の不純物濃度は、第１半導体層１１２の不純物濃度よりも低い不純物濃度である。
【0057】
実施形態２に係る半導体装置１０１においては、実施形態１の第４電極１７０が形成されていないが、基板１１１は基準電位と接続されている。また、第２電極１３０と第３電極１６０とは接続されておらず、第３電極１６０に電圧を印加してバックゲート領域１１３ａにチャネルを形成することができる。
【0058】
このように、実施形態２に係る半導体装置１０１は、第４電極１７０が配置されておらず、かつ、ｎ型半導体領域１１８を更に有する点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成されたｐ型のバックゲート領域１１３ａを有し、第２電極１３０と基板１１１との間に流れる寄生電流の要因となる寄生トランジスタが形成され難くなる。従って、寄生電流による漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じ難く、整流素子を半導体基体に形成することができる。その結果、整流素子をゲートドライバＩＣに内蔵することができる。
【0059】
また、実施形態２に係る半導体装置１０１によれば、半導体基体１１０は、第２電極１３０と接続する領域に、第１半導体層１１２よりも高濃度のｎ型の第２コンタクト領域ＣＲ２と、第２コンタクト領域ＣＲ２を囲む領域に形成された、第２コンタクト領域ＣＲ２よりも低濃度のｎ型半導体領域１１８を有するため、逆バイアス時において、ゲート電極である第３電極１６０とソース電極である第２電極１３０との間の耐圧を確保することができる。
【0060】
なお、実施形態２に係る半導体装置１０１は、第４電極１７０が配置されておらず、かつ、ｎ型半導体領域１１８を更に有する点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【0061】
［実施形態３］
図７は、実施形態３に係る半導体装置１０２を説明するために示す断面図である。
実施形態３に係る半導体装置１０２は、基本的には実施形態２に係る半導体装置１０１と同様の構成を有するが、ｎ型半導体領域１１８ａが基板と接している点で実施形態２に係る半導体装置１０１の場合とは異なる（図７参照）。すなわち、実施形態３に係る半導体装置１０２において、ｎ型半導体領域１１８ａは、第２電極１３０と接する領域に基板１１１に達する深さで形成されており、基板１１１と接している。
図７は、実施形態３に係る半導体装置１０２を説明するために示す断面図である。
実施形態３に係る半導体装置１０２は、基本的には実施形態２に係る半導体装置１０１と同様の構成を有するが、ｎ型半導体領域１１８ａが基板と接している点で実施形態２に係る半導体装置１０１の場合とは異なる（図７参照）。すなわち、実施形態３に係る半導体装置１０２において、ｎ型半導体領域１１８ａは、第２電極１３０と接する領域に基板１１１に達する深さで形成されており、基板１１１と接している。
【0062】
ｎ型半導体領域１１８ａ及びバックゲート領域１１３ｂの形成方法は適宜の方法を選択することができるが、実施形態３においては、基板１１１及びｎ型の半導体層が積層された半導体基体を準備し、ｎ型の半導体層に柱状（断面で見て柱状）のバックゲート領域を形成することで、当該ｎ型の半導体層をｎ型の第１半導体層１１２及びｎ型半導体領域１１８ａに分離して形成したものである。従って、ｎ型半導体領域１１８ａの不純物濃度は、第１半導体層１１２の不純物濃度と同じ不純物濃度であり、バックゲート領域１１３ｂは、絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成された柱状の領域となる。
【0063】
このように、実施形態３に係る半導体装置１０２は、ｎ型半導体領域が基板と接している点で実施形態２に係る半導体装置１０１の場合とは異なるが、実施形態２に係る半導体装置１０１の場合と同様に、半導体基体１１０は、少なくとも絶縁膜１５０を介して第３電極１６０と対向する領域に基板１１１に達する深さで形成されたｐ型のバックゲート領域１１３ｂを有し、第２電極１３０と基板１１１との間に流れる寄生電流の要因となる寄生トランジスタが形成され難くなる。従って、寄生電流による漏れ電流の増加や耐圧の低下、素子破壊などの不具合が生じ難く、整流素子を半導体基体に形成することができる。その結果、整流素子をゲートドライバＩＣに内蔵することができる。
【0064】
また、実施形態３に係る半導体装置１０２によれば、ｎ型半導体領域１１８ａの不純物濃度は、第１半導体層１１２の不純物濃度と同じ不純物濃度であるため、ｎ型の半導体層に柱状のバックゲート領域を形成することで、当該ｎ型の半導体層をｎ型の第１半導体層１１２及びｎ型半導体領域１１８ａに分離して形成することができる。このため、ｎ型半導体領域１１８ａを形成するために新たな工程を追加する必要がなく、簡便な方法で半導体装置を製造することができる。
【0065】
なお、実施形態３に係る半導体装置１０２は、ｎ型半導体領域が基板と接している点以外の点においては実施形態２に係る半導体装置１０１と同様の構成を有するため、実施形態２に係る半導体装置１０１が有する効果のうち該当する効果を有する。
【0066】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【0067】
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【0068】
（２）上記実施形態１において、第４電極を設けて基板１１１を基準電位と接続したが、本発明はこれに限定されるものではない。第４電極を設けずに基板１１１の電位を基準電位としてもよいし、基板１１１を基準電位と接続しなくてもよい。また、実施形態２及び３において、第４電極を設けないこととしたが、本発明はこれに限定されるものではない。第４電極を設けて基板１１１を基準電位と接続してもよいし、基準電位以外の電位としてもよい。
【0069】
（３）上記実施形態１において、第３電極を第２電極と接続したが、本発明はこれに限定されるものではない。第３電極を第２電極と接続せず、第３電極に電圧を印加して半導体装置のオンオフをしてもよい。また、実施形態２及び３において、第３電極を第２電極と接続せず、第３電極に電圧を印加して半導体装置のオンオフをしたが、本発明はこれに限定されるものではない。第３電極を第２電極と接続してもよい。
【0070】
（４）上記各実施形態において、バックゲート領域が基板１１１と接続されていることとしたが、本発明はこれに限定されるものではない。バックゲート領域が基板１１１と接続されていなくてもよい。また、基板１１１の不純物濃度とバックゲート領域の不純物濃度が異なっていてもよい。
【0071】
（５）上記各実施形態において、半導体装置をブートストラップ回路の整流素子として用いたが、本発明はこれに限定されるものではない。ブートストラップ回路の整流素子以外の整流素子として用いてもよい。
【符号の説明】
【0072】
１０…ハイサイド駆動回路、２０…ローサイド駆動回路、２２…容量、１００，１０１，１０２…半導体装置、１１０…半導体基体、１１１…基板、１１２…第１半導体層、ＣＲ１…第１コンタクト領域、ＣＲ２…第２コンタクト領域、ＣＲ３…第３コンタクト領域１１３，１１３ａ，１１３ｂ…バックゲート領域、１１８，１１８ａ…ｎ型半導体領域、１２０…第１電極、１３０…第２電極、１４０…素子分離膜、１５０，１５２…絶縁膜、１６０…第３電極、１７０…第４電極、Ｃ１…第１回路、Ｃ２…第２回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】