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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022124738
(43)【公開日】2022-08-26
(54)【発明の名称】不揮発性半導体記憶装置及びその動作方法
(51)【国際特許分類】
G11C 16/08 20060101AFI20220819BHJP
G11C 16/04 20060101ALI20220819BHJP
G11C 29/44 20060101ALI20220819BHJP
【ＦＩ】
G11C16/08 110
G11C16/04 170
G11C29/44 110
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021022542
(22)【出願日】2021-02-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】小松 幸生
【テーマコード（参考）】
5B225
5L206
【Ｆターム（参考）】
5B225BA19
5B225DE07
5B225EA05
5B225EB10
5B225FA01
5L206AA10
5L206DD24
(57)【要約】
【課題】多値データに基づいて、バッドブロックを含む非選択ブロックを使用可能にし、メモリセルアレイの歩留まりを向上する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数の選択ブロックと複数の非選択ブロックとを有するメモリセルアレイと、選択ブロック又は非選択ブロックを切り替えるブロックデコーダを有するロウデコーダとを備える。ブロックデコーダは、多値データに基づいて、バッドブロックであると判断された場合、非選択ブロックに切り替え、バッドブロックではないと判断された場合、選択ブロックに切り替える。また、ブロックデコーダは、多値データを記憶する複数のラッチ回路を有するバッドブロックフラグ回路を備える。
【選択図】図５
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数の選択ブロックと複数の非選択ブロックとを有するメモリセルアレイと、選択ブロック又は非選択ブロックを切り替えるブロックデコーダを有するロウデコーダとを備える。ブロックデコーダは、多値データに基づいて、バッドブロックであると判断された場合、非選択ブロックに切り替え、バッドブロックではないと判断された場合、選択ブロックに切り替える。また、ブロックデコーダは、多値データを記憶する複数のラッチ回路を有するバッドブロックフラグ回路を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
複数の選択ブロックと複数の非選択ブロックとを有するメモリセルアレイと、
前記選択ブロック又は前記非選択ブロックを切り替えるブロックデコーダを有するロウデコーダと、
を備え、
前記ブロックデコーダは、
多値データを記憶する複数のラッチ回路を有するバッドブロックフラグ回路を備え、
前記多値データに基づいて、バッドブロックであると判断された場合、前記非選択ブロックに切り替え、バッドブロックではないと判断された場合、前記選択ブロックに切り替える、
不揮発性半導体記憶装置。
前記選択ブロック又は前記非選択ブロックを切り替えるブロックデコーダを有するロウデコーダと、
を備え、
前記ブロックデコーダは、
多値データを記憶する複数のラッチ回路を有するバッドブロックフラグ回路を備え、
前記多値データに基づいて、バッドブロックであると判断された場合、前記非選択ブロックに切り替え、バッドブロックではないと判断された場合、前記選択ブロックに切り替える、
不揮発性半導体記憶装置。
【請求項2】
書き込み、読み込み、及び消去を実行するためのコマンドと、ブロックアドレスの情報を保持するレジスタを更に備え、
前記ロウデコーダは、
前記レジスタの前記コマンドによって、前記多値データに基づいて、前記非選択ブロックから前記選択ブロックに切り替える、
請求項１に記載の不揮発性半導体記憶装置。
前記ロウデコーダは、
前記レジスタの前記コマンドによって、前記多値データに基づいて、前記非選択ブロックから前記選択ブロックに切り替える、
請求項１に記載の不揮発性半導体記憶装置。
【請求項3】
前記多値データは、
複数のテストメモリ区分ごとのバッドブロックフラグの情報である、
請求項１または２に記載の不揮発性半導体記憶装置。
複数のテストメモリ区分ごとのバッドブロックフラグの情報である、
請求項１または２に記載の不揮発性半導体記憶装置。
【請求項4】
前記バッドブロックフラグの情報は、
セルテストのパス／フェイル情報、入力バッファの書き込み時間の合否判定情報、及びフェイルビットカウントの判定テストの少なくともいずれか１つである、
請求項３に記載の不揮発性半導体記憶装置。
セルテストのパス／フェイル情報、入力バッファの書き込み時間の合否判定情報、及びフェイルビットカウントの判定テストの少なくともいずれか１つである、
請求項３に記載の不揮発性半導体記憶装置。
【請求項5】
前記コマンドは、
１ビット情報である２値のシングルレベルセルバッファを実行するための第１のコマンドと、
３ビット情報である8値のトリプルレベルセルの書き込みを実行するための第２のコマンドとを有する、
請求項２に記載の不揮発性半導体記憶装置。
１ビット情報である２値のシングルレベルセルバッファを実行するための第１のコマンドと、
３ビット情報である8値のトリプルレベルセルの書き込みを実行するための第２のコマンドとを有する、
請求項２に記載の不揮発性半導体記憶装置。
【請求項6】
ロウデコーダは、レジスタからロウアドレスを受け取り、前記ロウアドレスに基づいて、複数のラッチ回路に多値データをセットし、前記多値データに基づいて、バッドブロックであると判断された場合、非選択ブロックに切り替え、前記バッドブロックではないと判断された場合、選択ブロックに切り替える、
不揮発性半導体記憶装置の動作方法。
不揮発性半導体記憶装置の動作方法。
【請求項7】
前記多値データは、
複数のテストメモリ区分ごとのバッドブロックフラグの情報である、
請求項６に記載の不揮発性半導体記憶装置の動作方法。
複数のテストメモリ区分ごとのバッドブロックフラグの情報である、
請求項６に記載の不揮発性半導体記憶装置の動作方法。
【請求項8】
前記バッドブロックフラグの情報は、
セルテストのパス／フェイル情報、入力バッファの書き込み時間の合否判定情報、及びフェイルビットカウントの判定テストの少なくともいずれか１つである、
請求項７に記載の不揮発性半導体記憶装置の動作方法。
セルテストのパス／フェイル情報、入力バッファの書き込み時間の合否判定情報、及びフェイルビットカウントの判定テストの少なくともいずれか１つである、
請求項７に記載の不揮発性半導体記憶装置の動作方法。
【請求項9】
ロウデコーダは、レジスタに保持されているコマンドによって、先頭のブロックから順に複数のラッチ回路にバッドブロックフラグのデータがセットされているか否かを検知し、
前記バッドブロックフラグのデータがセットされていることを検知した場合、バッドブロックアドレスから前記複数のラッチ回路に保持された前記バッドブロックフラグのデータを抽出し、
前記バッドブロックフラグのデータに基づいて、対象となるブロックが選択ブロックであると判定した場合、非選択ブロックから選択ブロックに切り替えて、メモリセルアレイに書き込みを実行する、
不揮発性半導体記憶装置の動作方法。
前記バッドブロックフラグのデータがセットされていることを検知した場合、バッドブロックアドレスから前記複数のラッチ回路に保持された前記バッドブロックフラグのデータを抽出し、
前記バッドブロックフラグのデータに基づいて、対象となるブロックが選択ブロックであると判定した場合、非選択ブロックから選択ブロックに切り替えて、メモリセルアレイに書き込みを実行する、
不揮発性半導体記憶装置の動作方法。
【請求項10】
前記コマンドは、
１ビット情報である２値のシングルレベルセルバッファを実行するための第１のコマンドと、
３ビット情報である8値のトリプルレベルセルの書き込みを実行するための第２のコマンドとを有する、
請求項９に記載の不揮発性半導体記憶装置の動作方法。
１ビット情報である２値のシングルレベルセルバッファを実行するための第１のコマンドと、
３ビット情報である8値のトリプルレベルセルの書き込みを実行するための第２のコマンドとを有する、
請求項９に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリは、バッドブロックがある場合、対応する論理ブロックに属するワード線の駆動を阻止することが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－１４６３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態が解決しようとする課題は、多値データに基づいて、バッドブロックを含む非選択ブロックを使用可能にし、メモリセルアレイの歩留まり向上する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【0005】
実施形態に係る不揮発性半導体記憶装置は、複数の選択ブロックと複数の非選択ブロックとを有するメモリセルアレイと、選択ブロック又は非選択ブロックを切り替えるブロックデコーダを有するロウデコーダとを備える。ブロックデコーダは、多値データを記憶する複数のラッチ回路を有するバッドブロックフラグ回路を備える。ブロックデコーダは、多値データに基づいて、バッドブロックであると判断された場合、非選択ブロックに切り替え、バッドブロックではないと判断された場合、選択ブロックに切り替える。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る不揮発性半導体記憶装置を適用したメモリシステムのブロック構成例を示す図。
【図2】実施形態に係る不揮発性半導体記憶装置のブロック構成例を示す図。
【図3】実施形態に係るメモリセルアレイの回路構成例を示す図。
【図4】実施形態に係るメモリセルアレイの断面構造例を示す図。
【図5】実施形態に係るロウデコーダのブロック構成例を示す図。
【図6】実施形態に係るブロックデコーダの回路構成例を示す図。
【図7】第１の実施形態に係るバッドブロックフラグ回路の回路構成例を示す図。
【図8A】第１の実施形態に係るＭＬＣ（４値）及びＳＬＣ（２値）のセルテストの動作例を示すフローチャート図。（その１）
【図8B】第１の実施形態に係るＭＬＣ（４値）及びＳＬＣ（２値）のセルテストの動作例を示すフローチャート図。（その２）
【図9】４値型メモリセルのセル分布と閾値の関係を示す概略図。
【図10】第１の実施形態に係るバッドブロックアドレスマップの表例を示す図。
【図11】第１の実施形態に係るバッドブロックフラグ情報と判定の関係例を示す図。
【図12】第１の実施形態に係るパワーオンリセット処理の動作例を示すフローチャート図。
【図13】第１の実施形態に係るＳＬＣ（２値）バッファの動作例を示すフローチャート図。
【図14】第２の実施形態に係るバッドブロックフラグ回路の回路構成例を示す図。
【図15A】第２の実施形態に係るＴＬＣ（８値）、ＴＬＣ（８値）ｔＰＲＯＧ、及びＳＬＣ（２値）のセルテストの動作例を示すフローチャート図。（その１）
【図15B】第２の実施形態に係るＴＬＣ（８値）、ＴＬＣ（８値）ｔＰＲＯＧ、及びＳＬＣ（２値）のセルテストの動作例を示すフローチャート図。（その２）
【図16】８値型メモリセルのセル分布と閾値の関係を示す概略図。
【図17】第２の実施形態に係るバッドブロックアドレスマップの表例を示す図。
【図18】第２の実施形態に係るバッドブロックフラグ情報と判定の関係例を示す図。
【図19】第２の実施形態に係るパワーオンリセット処理の動作例を示すフローチャート図。
【図20A】第２の実施形態に係るＳＬＣ（２値）バッファの動作例を示すフローチャート図。
【図20B】ＴＬＣ（８値）での書き込みの動作例を示すフローチャート図。
【図21A】第３の実施形態に係るフェイルビットカウントの１０ｂｉｔ、５０ｂｉｔ、及び１００ｂｉｔの判定テストの動作例を示すフローチャート図。（その１）
【図21B】第３の実施形態に係るフェイルビットカウントの１０ｂｉｔ、５０ｂｉｔ、及び１００ｂｉｔの判定テストの動作例を示すフローチャート図。（その２）
【図22】第３の実施形態に係るバッドブロックフラグ情報と判定の関係例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。
【0008】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0009】
以下の説明において、ＳＬＣ（Single-Level Cell）、ＭＬＣ（Multi-Level Cell）、ＴＬＣ（Triple-Level Cell）、ＱＬＣ（Quad-Level Cell）などの各種セルテストのパス／フェイル情報、及びｔＰＲＯＧ ＮＧブロック情報は、表現を簡単化してＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣ、及びｔＰＲＯＧと表記する場合がある。
【0010】
【0011】
メモリシステム１は、例えば、外部のホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【0012】
メモリシステム１は、図１に示すように、コントローラ１０及び不揮発性半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備える。コントローラ１０は、ホスト機器から命令を受け取り、受け取られた命令に基づいて不揮発性半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書き込みを指示されたデータを不揮発性半導体記憶装置２０に書き込み、ホスト機器から読み出しを指示されたデータを不揮発性半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって不揮発性半導体記憶装置２０に接続される。不揮発性半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【0013】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＰＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の配線を介して送受信を行う。信号／ＣＥは、不揮発性半導体記憶装置２０を有効（イネーブル）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ”（Ｈｉｇｈ）レベルである間に不揮発性半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを不揮発性半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に不揮発性半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを不揮発性半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ”（Ｌｏｗ）レベルである間に不揮発性半導体記憶装置２０に流れる信号Ｉ／Ｏを不揮発性半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、不揮発性半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性半導体記憶装置２０に指示する。信号／ＲＢは、不揮発性半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、不揮発性半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴを含む。データＤＡＴは、書き込み及び読み出しデータを含む。
【0014】
コントローラ１０は、図１に示すように、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備える。
【0015】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読み出し命令に応答して、ＮＡＮＤインタフェースに基づく読み出し命令を不揮発性半導体記憶装置２０に対して発行する。この動作は、書き込み及び消去の場合についても同様である。また、プロセッサ１１は、不揮発性半導体記憶装置２０からの読み出しデータに対して、種々の演算を実行する機能を有する。
【0016】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、不揮発性半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【0017】
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。具体的には、データの書き込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読み出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラー検出された際には、そのビット位置を特定し、エラーを訂正する。
【0018】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して不揮発性半導体記憶装置２０と接続され、不揮発性半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＤＭ、アドレスＡＤＤ、及び書き込みデータを不揮発性半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、不揮発性半導体記憶装置２０から読み出しデータを受信する。
【0019】
バッファメモリ１５は、コントローラ１０が不揮発性半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、不揮発性半導体記憶装置２０からの読み込みデータ、及び読み出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【0020】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータをそれぞれプロセッサ１１及びバッファメモリ１５に転送する。
【0021】
（不揮発性半導体記憶装置の構成）
実施形態に係る不揮発性半導体記憶装置２０のブロック構成の一例は、図２に示すように表される。実施形態に係る不揮発性半導体記憶装置２０は、図２に示すように、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備える。
実施形態に係る不揮発性半導体記憶装置２０のブロック構成の一例は、図２に示すように表される。実施形態に係る不揮発性半導体記憶装置２０は、図２に示すように、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備える。
【0022】
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタを含む。ブロックＢＬＫは、例えば、データの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。以下では、メモリセルトランジスタは、単に「セル」とも称する。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定可能である。
【0023】
入出力回路２２は、コントローラ１０との信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
【0024】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して不揮発性半導体記憶装置２０の状態を外部に通知する。
【0025】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
【0026】
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って不揮発性半導体記憶装置２０の全体を制御する。
【0027】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書き込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
【0028】
ドライバセット２７は、複数のドライバを備え、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
【0029】
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、ブロックＢＬＫ等を選択する。選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
【0030】
センスアンプモジュール２９は、データの読み出しには、メモリセルトランジスタからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受け取りカラムアドレスに基づくカラムのデータを出力する。
【0031】
（メモリセルアレイの回路構成例）
実施形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１の回路構成の一例は、図３に示すように表される。ＮＡＮＤストリングＮＳの各々は、図３に示すように、例えば、ｉ（ｉは自然数）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｉ）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数ｉは、例えば、８個、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲート構造を備える。また、メモリセルトランジスタＭＴは、制御ゲートとフローティングゲートとを含む積層ゲート構造を備えていてもよい。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では、『接続』とは、間に別の導電可能な要素が介在する場合も含む。
実施形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１の回路構成の一例は、図３に示すように表される。ＮＡＮＤストリングＮＳの各々は、図３に示すように、例えば、ｉ（ｉは自然数）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｉ）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数ｉは、例えば、８個、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲート構造を備える。また、メモリセルトランジスタＭＴは、制御ゲートとフローティングゲートとを含む積層ゲート構造を備えていてもよい。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では、『接続』とは、間に別の導電可能な要素が介在する場合も含む。
【0032】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ＭＴｉの制御ゲートは、それぞれワード線ＷＬ０～ＷＬｉに接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通に接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つに接続される。
【0033】
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０～ＢＬ（ｍ－１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通に接続される。
【0034】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通に接続される。
【0035】
データの消去は、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読み出し及び書き出しは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。セルユニットＣＵは、一括して書き込み、又は、読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【0036】
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間と定義される。
【0037】
（メモリセルアレイの断面構造例）
実施形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１の断面構造の一例は、図４に示すように表される。図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示す。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれのＮＡＮＤストリングＮＳと、その周辺の部分とを示している。そして、図４に示されるＮＡＮＤストリングＮＳの構造が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ報告に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
実施形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１の断面構造の一例は、図４に示すように表される。図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示す。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれのＮＡＮＤストリングＮＳと、その周辺の部分とを示している。そして、図４に示されるＮＡＮＤストリングＮＳの構造が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ報告に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
【0038】
メモリセルアレイ２１は、半導体基板３０上に設けられる。半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交する。
【0039】
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが配置される。ｐ型ウェル領域３０ｐ上に、図４に示すように、複数のＮＡＮＤストリングＮＳが配置される。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０～ＷＬｉとして機能するｉ＋１層の配線層３２（ＷＬ０～ＷＬｉ）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数想積層されていてもよい。積層された配線層３１～３３層間には、図示せぬ絶縁層が配置される。
【0040】
配線層３１は、例えば、１つのブロックＢＬＫ内のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通に接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通に接続される。
【0041】
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように配置される。メモリホールＭＨの側面上には、外側からブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に配置される。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込められている。半導体ピラー３７は、例えば、ノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が配置される。
【0042】
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応する。
【0043】
ｐ型ウェル領域３０ｐの上部には、ｎ+型不純物拡散領域３９及びｐ+型不純物拡散領域４０が配置される。ｎ+型不純物拡散領域３９の上面上には、コンタクトプラグ４１が配置される。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が配置される。ｐ+型不純物拡散層４０の上面上には、コンタクトプラグ４３が配置される。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が配置される。
【0044】
（ロウデコーダのブロック構成例）
実施形態に係る不揮発性半導体記憶装置２０のロウデコーダ２８のブロック構成の一例は、図５に示すように表される。ロウデコーダ２８は、図５に示すように、複数の転送スイッチ５１（５１Ａ、５１Ｂ、…）と、複数のブロックデコーダ５２（５２Ａ、５２Ｂ、…）とを備える。
実施形態に係る不揮発性半導体記憶装置２０のロウデコーダ２８のブロック構成の一例は、図５に示すように表される。ロウデコーダ２８は、図５に示すように、複数の転送スイッチ５１（５１Ａ、５１Ｂ、…）と、複数のブロックデコーダ５２（５２Ａ、５２Ｂ、…）とを備える。
【0045】
１つの転送スイッチ群５１及び１つのブロックデコーダ５２は、例えば、１つのブロックＢＬＫに割り当てられる。図５の一例では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａは、ブロックＢＬＫ０に割り当てられ、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂは、ブロックＢＬＫ１に割り当てられる。以下の説明では、書き込み、読み出し、及び消去の対象となるブロックを「選択ブロックＢＬＫ」と称し、選択ブロックＢＬＫ以外のブロックを「非選択ブロックＢＬＫ」と称する。
【0046】
また、以下の説明では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａに対応するノードと、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂに対応するノードとを区別する場合、符号の末尾に＿Ａ及び＿Ｂ等を付して区別する。例えば、転送スイッチ群５１Ａとブロックデコーダ５２Ａとの間を接続する選択ブロックノードＢＬＫＳＥＬは、選択ブロックノードＢＬＫＳＥＬ＿Ａと称し、転送スイッチ群５１Ｂとブロックデコーダ５２Ｂとの間を接続する選択ブロックノードＢＬＫＳＥＬは、選択ブロックノードＢＬＫＳＥＬ＿Ｂと称する。なお、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａに対応するノードと、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂに対応するノードとを区別しない場合、符号の末尾には＿Ａ及び＿Ｂ等を付さない。
【0047】
転送スイッチ群５１は、例えば、（ｉ＋６）個の転送トランジスタＴＴｒ（ＴＴｒ０～ＴＴｒ５）を備える。
【0048】
転送トランジスタＴＴｒ０～ＴＴｒｉはそれぞれ、ドライバセット２７から配線ＣＧ（ＣＧ０～ＣＧｉ）に供給された電圧を、選択ブロックＢＬＫのワード線ＷＬ０～ＷＬｉに転送する。転送トランジスタＴＴｒ０～ＴＴｒｉはそれぞれ、対応するブロックＢＬＫのワード線ＷＬ０～ＷＬｉに接続された第１端と、配線ＣＧ０～ＣＧｉに接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートとを備える。
【0049】
転送トランジスタＴＴｒ（ｉ＋１）～（ｉ＋４）はそれぞれ、ドライバセット２７から配線ＳＧＤＬ（ＳＧＤＬ０～ＳＧＤＬ３）に供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０～ＳＧＤ３に転送する。転送トランジスタＴＴｒ（ｉ＋１）～（ｉ＋４）はそれぞれ、対応するブロックＢＬＫの選択ゲート線ＳＧＤ０～ＳＧＤ３に接続された第１端と、配線ＳＧＤＬ０～配線ＳＧＤＬ３に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートとを備える。
【0050】
転送トランジスタＴＴｒ（ｉ＋５）は、ドライバセット２７から配線ＳＧＳＬに供給された電圧を、選択ブロックＢＬＫのゲート線ＳＧＳに転送する。転送トランジスタＴＴｒ（ｉ＋５）は、対応するブロックの選択ブロックゲート線ＳＧＳに接続された第１端と、配線ＳＧＳＬに接続された第２端と、ノードＢＬＫＳＥＬ接続されたゲートとを備える。
【0051】
ブロックデコーダ５２は、データの書き込み、読み出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードする。ブロックデコーダ５２は、デコードの結果、ブロックデコーダ５２に対応するブロックＢＬＫが選択ブロックであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。
【0052】
また、ブロックデコーダ５２は、対応するブロックＢＬＫが選択ブロックでないと判定した場合、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力する。ノードＢＬＫＳＥＬに出力される信号は、転送トランジスタＴＴｒ０～ＴＴｒ（ｉ＋５）を、“Ｈ”レベルでオン状態、“Ｌ”レベルでオフ状態とする。
【0053】
ブロックデコーダ５２は、多値データを記憶する複数のラッチ回路を有するバッドブロックフラグ回路５３を備える。具体的には、ブロックデコーダ５２Ａは、バッドブロックフラグ回路５３Ａを備え、ブロックデコーダ５２Ｂは、バッドブロックフラグ回路５３Ｂを備える。ここで、多値データとは、複数のテストメモリ区分ごとのバッドブロックフラグの情報である。また、複数のテストメモリ区分ごとのバッドブロックフラグの情報とは、各ブロックにセルテストなどの異常が発生しているか否かを示す情報である。以下の説明では、各ブロックＢＬＫにセルテストなどの異常が発生しているか否かを示す情報を多値データの一例として「バッドブロックフラグのデータ」とも称する。なお、バッドブロックフラグのデータは、例えば、セルテストのパス／フェイル情報、入力バッファの書き込み時間の合否判定情報、及びフェイルビットカウントの判定テストであってもよい。
【0054】
ブロックデコーダ５２は、例えば、選択ブロックＢＬＫに異常が発生している（バッドブロックである）場合、バッドブロックフラグ回路５３内のラッチ回路に保持された情報に基づいて、ノードＢＬＫＳＥＬに出力される信号を“Ｌ”にし得る。
【0055】
したがって、例えば、選択ブロックＢＬＫに対応する転送スイッチ群５１では、当該選択ブロックＢＬＫが正常である（バッドブロックでない）場合、転送トランジスタＴＴｒ０～ＴＴｒ（ｉ＋５）は、オン状態にする。これにより、ワード線ＷＬ０～ＷＬｉはそれぞれ、配線ＣＧ０～ＣＧｉに接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３はそれぞれ、配線ＳＧＤＬ０～ＳＧＤＬ３に接続される。選択ゲートＳＧＳは、配線ＳＧＳＬに接続される。
【0056】
他方、選択ブロックＢＬＫに対応する転送スイッチ群５１では、当該選択ブロックＢＬＫがバッドブロックである場合、転送トランジスタＴＴｒ０～ＴＴｒ（ｉ＋５）は、オフ状態にする。これにより、ワード線ＷＬは、配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【0057】
また、非選択ブロックＢＬＫに対応する転送スイッチ群５１では、非選択ブロックＢＬＫがバッドブロックである場合、転送トランジスタＴＴｒ０～ＴＴｒ（ｉ＋５）は、オフ状態にする。これにより、ワード線ＷＬは、配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【0058】
ブロックデコーダ５２は、例えば、コントローラ１０から発行されるコマンドによって、非選択ブロックＢＬＫがバッドブロックでない（バッドブロックフラグのデータの条件で使用が可能）場合、バッドブロックフラグ回路５３内のラッチ回路に保持された情報に基づいて、非選択ブロックＢＬＫにおいてノードＢＬＫＳＥＬに出力される信号を“Ｈ”にし得る。
【0059】
したがって、例えば、非選択ブロックＢＬＫに対応する転送スイッチ群５１では、当該非選択ブロックＢＬＫがバッドブロックでない（バッドブロックフラグのデータの条件で使用が可能）場合、転送トランジスタＴＴｒ０～ＴＴｒ（ｉ＋５）は、オン状態にする。これにより、ワード線ＷＬ０～ＷＬｉはそれぞれ、配線ＣＧ０～ＣＧｉに接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３はそれぞれ、配線ＳＧＤＬ０～ＳＧＤＬ３に接続される。選択ゲートＳＧＳは、配線ＳＧＳＬに接続される。
【0060】
ドライバセット２７は、レジスタ２４から受信したアドレスＡＤＤに従って、配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバセット２７から供給された各電圧を、転送スイッチ５１Ａ、５１Ｂ、…の各々に対して転送する。
【0061】
（ブロックデコーダの回路構成例）
実施形態に係る不揮発性半導体記憶装置２０のブロックデコーダ５２の回路構成の一例は、図６に示すように表される。図６では、ブロックデコーダ５２の一例として、ブロックＢＬＫ０に対応するブロックデコーダ５２Ａの構成が示される。ブロックデコーダ５２Ａは、図６に示すように、ｎチャネルＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ６～Ｔｒ１０と、ｐチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ５と、インバータＩＮＶ１～３と、バッドブロックフラグ回路５３Ａとを備える。
実施形態に係る不揮発性半導体記憶装置２０のブロックデコーダ５２の回路構成の一例は、図６に示すように表される。図６では、ブロックデコーダ５２の一例として、ブロックＢＬＫ０に対応するブロックデコーダ５２Ａの構成が示される。ブロックデコーダ５２Ａは、図６に示すように、ｎチャネルＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ６～Ｔｒ１０と、ｐチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ５と、インバータＩＮＶ１～３と、バッドブロックフラグ回路５３Ａとを備える。
【0062】
ｐチャネルＭＯＳトランジスタＴｒ１は、電圧ＶＤＤに接続された第１端と、ノードＮ２＿Ａに接続された第２端と、ノードＲＤＥＣに接続されたゲートとを備える。電圧ＶＤＤは、例えば、電源電圧であり、ブロックデコーダ５２Ａ内の各トランジスタＴｒをオン状態にし得る電圧である。ノードＲＤＥＣは、ブロックアドレスデコードのイネーブル信号が入力されるノードである。ノードＲＤＥＣは、例えば、ブロックデコーダ５２Ａをディセーブルにしている際に、“Ｌ”レベルに設定され、イネーブルにしている際に、“Ｈ”レベルに設定される。
【0063】
ｐチャネルＭＯＳトランジスタＴｒ２は、電圧ＶＤＤに接続された第１端と、ノードＮ２＿Ａに接続された第２端と、ノードＳＥＬに接続されたゲートとを備える。ノードＳＥＬは、ノードＮ２＿Ａの電圧レベルをインバータＩＮＶ１によって反転された信号が入力されるノードである。
【0064】
インバータＩＮＶ１は、ノードＮ２＿Ａに接続された入力端と、ノードＳＥＬに接続された出力端とを備える。すなわち、インバータＩＮＶ１は、ノードＮ２＿Ａにおける電圧レベルを反転し、これをノードＳＥＬに出力する。つまり、ノードＮ２＿Ａ及びノードＳＥＬは、互いに反転した論理レベルの信号を有する。
【0065】
インバータＩＮＶ２は、ノードＳＥＬに接続された入力端と、ノードＲＤＥＣＡＤｎに接続された出力端とを備える。すなわち、インバータＩＮＶ２は、ノードＳＥＬにおける電圧レベルを反転し、これをノードＲＤＥＣＡＤｎに出力する。つまり、ノードＳＥＬ及びノードＲＤＥＣＡＤｎは、互いに反転した論理レベルの信号を有する。ノードＲＤＥＣＡＤｎは、ノードＳＥＬの電圧レベルをインバータＩＮＶ２によって反転された信号が入力されるノードである。
【0066】
インバータＩＮＶ３は、ノードＲＤＥＣＡＤｎに接続された入力端と、ｎチャネルＭＯＳトランジスタＴｒ３の第１端に接続された出力端とを備える。すなわち、インバータＩＮＶ３は、ノードＲＤＥＣＡＤｎにおける電圧レベルを反転し、これをｎチャネルＭＯＳトランジスタＴｒ３の第１端に出力する。つまり、ノードＲＤＥＣＡＤｎ及びｎチャネルＭＯＳトランジスタＴｒ３の第１端は、互いに反転した論理レベルの信号を有する。
【0067】
ｎチャネルＭＯＳトランジスタＴｒ３、４は、インバータＩＮＶ３の出力端と、ノードＢＬＫＳＥＬ＿Ａと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ３の第１端がインバータＩＮＶ３の出力端に接続され、ｎチャネルＭＯＳトランジスタＴｒ４の第２端がノードＢＬＫＳＥＬ＿Ａに接続される。ｎチャネルＭＯＳトランジスタＴｒ３、４は、ゲートにおいてそれぞれ、信号ＢＳＴＯＮが供給される。
【0068】
ｐチャネルＭＯＳトランジスタＴｒ５は、ｎチャネルＭＯＳトランジスタＴｒ６の第２端に接続された第１端と、ノードＢＬＫＳＥＬ＿Ａに接続された第２端と、ノードＲＤＥＣＡＤｎに接続されたゲートとを備える。ノードＢＬＫＳＥＬ＿Ａは、例えば、ブロックＢＬＫ０が選択ブロックＢＬＫである場合に“Ｈ”レベルとなり得る。また、ノードＢＬＫＳＥＬ＿Ａは、ブロックＢＬＫ０が非選択ブロックＢＬＫである場合に“Ｌ”レベルとなり得る。
【0069】
ｎチャネルＭＯＳトランジスタＴｒ６は、ノードＶＲＤＥＣに接続された第１端と、ｐチャネルＭＯＳトランジスタＴｒ５の第１端に接続された第２端と、ノードＢＬＫＳＥＬ＿Ａに接続されたゲートとを備える。ノードＶＲＤＥＣは、高電圧を供給するためのノードである。
【0070】
ｎチャネルＭＯＳトランジスタＴｒ７～８は、ノードＮ２＿Ａと、ｎチャネルＭＯＳトランジスタＴｒ９の第１端と、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ７の第１端がノードＮ２＿Ａに接続され、ｎチャネルＭＯＳトランジスタＴｒ８の第２端がｎチャネルＭＯＳトランジスタＴｒ９の第１端に接続される。ｎチャネルＭＯＳトランジスタＴｒ７～８は、ゲートにおいてそれぞれ、信号ＡＲＯＷＡ～ＡＲＯＷＥが供給される。信号ＡＲＯＷＡ～ＡＲＯＷＥは、ブロックアドレス信号に基づいて生成される信号であり、ブロックＢＬＫ０が選択ブロックである場合、それぞれｎチャネルＭＯＳトランジスタＴｒ７～８をオン状態にする。
【0071】
ｎチャネルＭＯＳトランジスタＴｒ９は、ｎチャネルＭＯＳトランジスタＴｒ８の第２端に接続された第１端と、ノードＮ１＿Ａに接続された第２端と、信号ＲＤＥＣに接続されたゲートとを備える。ノードＮ１＿Ａは、後述するバッドブロックフラグ回路５３Ａに電圧レベルを供給するノードである。
【0072】
ｎチャネルＭＯＳトランジスタＴｒ１０は、ノードＮ１＿Ａに接続された第１端と、電圧ＶＳＳに接続された第２端と、信号ＲＯＭＢＡＥＮに接続されたゲートとを備える。
【0073】
これらｐチャネルＭＯＳトランジスタＴｒ１、ｎチャネルＭＯＳトランジスタＴｒ７～１０によって、入力アドレスデコード部が構成され、信号ＡＲＯＷＡ～ＡＲＯＷＥ、信号ＲＤＥＣ、及び信号ＲＯＭＢＡＥＮがすべて“Ｈ”レベルになると、ノードＮ２＿Ａは接地され、“Ｌ”レベルとなる。以下の説明では、ｐチャネルＭＯＳトランジスタＴｒ１及びｎチャネルＭＯＳトランジスタＴｒ７～１０の構成を入力アドレスデコード部と称する。
【0074】
これに対して、ノードＮ２＿Ａが接地されなければ、ノードＮ２＿Ａは“Ｈ”レベルを維持する。このように、入力アドレスデコード部は、インバータＩＮＶ１にノードＮ２＿Ａの電圧レベルを出力する。
【0075】
以下の第１～第３の実施形態に係る不揮発性半導体記憶装置２０の説明においてもロウデコーダ２８において、例えば、ブロックデコーダ５２Ａの共通部分は同一の表示を適用し、詳細説明は省略し、異なる部分について説明する。
【0076】
（第１の実施形態）
第１の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３の回路構成の一例は、図７に示すように表される。図７では、バッドブロックフラグ回路５３の一例として、ブロックＢＬＫ０に対応するバッドブロックフラグ回路５３Ａの構成が示される。第１の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３は、多値データの一例である２ビットのバッドブロックフラグのデータを有する。
第１の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３の回路構成の一例は、図７に示すように表される。図７では、バッドブロックフラグ回路５３の一例として、ブロックＢＬＫ０に対応するバッドブロックフラグ回路５３Ａの構成が示される。第１の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３は、多値データの一例である２ビットのバッドブロックフラグのデータを有する。
【0077】
（第１の実施形態に係るバッドブロックフラグ回路の回路構成例）
バッドブロックフラグ回路５３Ａは、図７に示すように、ｎチャネルＭＯＳトランジスタＴｒ１１～２５と、インバータＩＮＶ４～７により構成する。
バッドブロックフラグ回路５３Ａは、図７に示すように、ｎチャネルＭＯＳトランジスタＴｒ１１～２５と、インバータＩＮＶ４～７により構成する。
【0078】
ｎチャネルＭＯＳトランジスタＴｒ１１、１２は、ノードＮ１＿Ａと、電圧ＶＳＳと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ１１の第１端がノードＮ１＿Ａに接続され、ｎチャネルＭＯＳトランジスタＴｒ１２の第２端が電圧ＶＳＳに接続される。ｎチャネルＭＯＳトランジスタＴｒ１１は、ゲートにおいてノードＧＤ＿Ａ１が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ１２は、ゲートにおいて信号ＡＲＯＷ＿Ａ１が供給される。すなわち、ノードＧＤ＿Ａ１及び信号ＡＲＯＷ＿Ａ１が“Ｈ”レベルの場合、ノードＮ１＿Ａは、“Ｌ”レベルとなる。以下の説明では、このノードＧＤ＿Ａ１及び信号ＡＲＯＷ＿Ａ１が“Ｈ”レベルの場合、ノードＮ１＿Ａへ“Ｌ”レベルを転送するｎチャネルＭＯＳトランジスタＴｒ１１、１２を「第１のトランジスタ群」と称する。
【0079】
インバータＩＮＶ４、５は、クロス接続され、第１のラッチ回路を構成する。具体的には、インバータＩＮＶ４は、ノードＧＤ＿Ａ１に接続された入力端と、ノードＢＤ＿Ａ１に接続された出力端と、を備える。また、インバータＩＮＶ５は、ノードＢＤ＿Ａ１に接続された入力端と、ノードＧＤ＿Ａ１に接続された出力端と、を備える。すなわち、ノードＧＤ＿Ａ１及びノードＢＤ＿Ａ１は、互いに反転した論理レベルを有する。具体的には、１ビットのバッドブロックフラグのデータを有する。１ビットのバッドブロックフラグのデータは、例えば、ノードＧＤ＿Ａ１及びノードＢＤ＿Ａ１がそれぞれ、“Ｈ”レベル及び“Ｌ”レベルの場合、ブロックＢＬＫ０がバッドブロックではないことを示し、“Ｌ”レベル及び“Ｈ”レベルの場合、ブロックＢＬＫ０がバッドブロックであることを示す。以下の説明では、インバータＩＮＶ４、５がクロス接続された第１のラッチ回路の一例を「ラッチ回路Ａ」とも称する。
【0080】
ｎチャネルＭＯＳトランジスタＴｒ１３、１４は、ノードＧＤ＿Ａ１と、電圧ＶＳＳと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ１３の第１端がノードＧＤ＿Ａ１に接続され、ｎチャネルＭＯＳトランジスタＴｒ１４の第２端が電圧ＶＳＳに接続される。ｎチャネルＭＯＳトランジスタＴｒ１３は、ゲートにおいてノードＲＦＳＥＴ＿Ａ１が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ１４は、ノードＳＥＴが供給される。
【0081】
ノードＲＦＳＥＴ＿Ａ１は、ブロックＢＬＫ０がバッドブロックである旨の情報をラッチ回路Ａにセットするための信号が転送される。具体的には、ノードＲＦＳＥＴ＿Ａ１が“Ｈ”レベルの場合、ＧＤ＿Ａ１に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がバッドブロックフラグ回路５３Ａのラッチ回路Ａにセットされる。以下の説明では、バッドブロックである旨の情報をラッチ回路ＡにセットするｎチャネルＭＯＳトランジスタＴｒ１３、１４を「第１のデータセット部」と称する。
【0082】
ｎチャネルＭＯＳトランジスタＴｒ１５、１６は、ノードＢＤ＿Ａ１と、電圧ＶＳＳと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ１５の第１端がノードＢＤ＿Ａ１に接続され、ｎチャネルＭＯＳトランジスタＴｒ１６の第２端が電圧ＶＳＳに接続される。ｎチャネルＭＯＳトランジスタＴｒ１５は、ゲートにおいてノードＲＦＲＳＴ＿Ａ１が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ１６は、ノードＳＥＬが供給される。
【0083】
ノードＲＦＲＳＴ＿Ａ１は、ブロックＢＬＫ０がバッドブロックである旨の情報をラッチ回路Ａからリセットするための信号が転送される。具体的には、ノードＲＦＲＳＴ＿Ａ１が“Ｈ”レベルの場合、ＢＤ＿Ａ１に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックでない旨の情報がバッドブロックフラグ回路５３Ａのラッチ回路Ａからリセットされる。以下の説明では、バッドブロックである旨の情報をラッチ回路ＡからリセットするｎチャネルＭＯＳトランジスタＴｒ１５、１６を「第１のデータリセット部」と称する。
【0084】
ｎチャネルＭＯＳトランジスタＴｒ１７～１９は、ノードＰＢＵＳＢＳと、電圧ＶＳＳと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ１７の第１端がノードＰＢＵＳＢＳに接続され、ｎチャネルＭＯＳトランジスタＴｒ１９の第２端が電圧ＶＳＳに接続される。
【0085】
ｎチャネルＭＯＳトランジスタＴｒ１７は、ゲートにおいてノードＳＥＬが供給される。また、ｎチャネルＭＯＳトランジスタＴｒ１８は、ノードＢＬＫＳＥＮＳＥ＿Ａ１が供給される。さらに、ｎチャネルＭＯＳトランジスタＴｒ１９は、ノードＢＤ＿Ａ１が供給される。ノードＢＬＫＳＥＮＳＥ＿Ａ１は、ラッチ回路Ａの情報を対象にするか否かのノードである。
【0086】
ノードＰＢＵＳＢＳは、例えば、バッドブロックフラグ回路５３Ａを含む、すべてのバッドブロックフラグ回路５３に保持された情報をセンスするための信号が転送されるノード（バッドブロックフラグ回路５３のセンスノード）である。ノードＰＢＵＳＢＳは、例えば、センス対象のバッドブロックフラグ回路５３に対応するブロックＢＬＫがバッドブロックである場合、“Ｈ”レベルのフローティング状態になり、バッドブロックではない場合、“Ｌ”レベルとなる。以下の説明では、ラッチ回路Ａの情報をセンスするためのｎチャネルＭＯＳトランジスタＴｒ１７～１９を「第２のトランジスタ群」と称する。
【0087】
ｎチャネルＭＯＳトランジスタＴｒ２０、２１は、ノードＮ１＿Ａと、電圧ＶＳＳと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ２０の第１端がノードＮ１＿Ａに接続され、ｎチャネルＭＯＳトランジスタＴｒ２１の第２端が電圧ＶＳＳに接続される。ｎチャネルＭＯＳトランジスタＴｒ２０は、ゲートにおいてノードＧＤ＿Ａ２が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ２１は、ゲートにおいて信号ＡＲＯＷ＿Ａ２が供給される。すなわち、ノードＧＤ＿Ａ２及び信号ＡＲＯＷ＿Ａ２が“Ｈ”レベルの場合、ノードＮ１＿Ａは、“Ｌ”レベルとなる。以下の説明では、このノードＧＤ＿Ａ２及び信号ＡＲＯＷ＿Ａ２が“Ｈ”レベルの場合、ノードＮ１＿Ａへ“Ｌ”レベルを転送するｎチャネルＭＯＳトランジスタＴｒ２０、２１を「第３のトランジスタ群」と称する。
【0088】
インバータＩＮＶ６、７は、クロス接続され、第２のラッチ回路を構成する。具体的には、インバータＩＮＶ６は、ノードＧＤ＿Ａ２に接続された入力端と、ノードＢＤ＿Ａ２に接続された出力端とを備える。また、インバータＩＮＶ６は、ノードＢＤ＿Ａ２に接続された入力端と、ノードＧＤ＿Ａ２に接続された出力端と、を備える。すなわち、ノードＧＤ＿Ａ２及びノードＢＤ＿Ａ２は、互いに反転した論理レベルを有する。具体的には、１ビットのバッドブロックフラグのデータを有する。１ビットのバッドブロックフラグのデータは、例えば、ノードＧＤ＿Ａ２及びノードＢＤ＿Ａ２がそれぞれ、“Ｈ”レベル及び“Ｌ”レベルの場合、ブロックＢＬＫ０がバッドブロックではないことを示し、“Ｌ”レベル及び“Ｈ”レベルの場合、ブロックＢＬＫ０がバッドブロックであることを示す。以下の説明では、インバータＩＮＶ６、７がクロス接続された第２のラッチ回路の一例を「ラッチ回路Ｂ」とも称する。
【0089】
ｎチャネルＭＯＳトランジスタＴｒ２２は、ノードＧＤ＿Ａ２に接続された第１端と、ｎチャネルＭＯＳトランジスタＴｒ１４の第１端に接続された第２端と、信号ＲＦＳＥＴ＿Ａ２に接続されたゲートとを備える。
【0090】
ノードＲＦＳＥＴ＿Ａ２は、ブロックＢＬＫ０がバッドブロックである旨の情報をラッチ回路Ｂにセットするための信号が転送される。具体的には、ノードＲＦＳＥＴ＿Ａ２が“Ｈ”レベルの場合、ＧＤ＿Ａ２に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がバッドブロックフラグ回路５３Ａのラッチ回路Ｂにセットされる。以下の説明では、バッドブロックである旨の情報をラッチ回路ＢにセットするｎチャネルＭＯＳトランジスタＴｒ２２を「第２のデータセット部」と称する。
【0091】
ｎチャネルＭＯＳトランジスタＴｒ２３は、ノードＢＤ＿Ａ２に接続された第１端と、ｎチャネルＭＯＳトランジスタＴｒ１６の第１端に接続された第２端と、信号ＲＦＲＳＴ＿Ａ２に接続されたゲートとを備える。
【0092】
ノードＲＦＲＳＴ＿Ａ２は、ブロックＢＬＫ０がバッドブロックである旨の情報をラッチ回路Ｂからリセットするための信号が転送される。具体的には、ノードＲＦＳＥＴ＿Ａ２が“Ｈ”レベルの場合、ＧＤ＿Ａ２に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックでない旨の情報がバッドブロックフラグ回路５３Ａのラッチ回路Ｂにリセットされる。以下の説明では、バッドブロックである旨の情報をラッチ回路ＢからリセットするｎチャネルＭＯＳトランジスタＴｒ２３を「第２のデータリセット部」と称する。
【0093】
ｎチャネルＭＯＳトランジスタＴｒ２４、２５は、ｎチャネルＭＯＳトランジスタＴｒ１７の第２端と、電圧ＶＳＳとの間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ２４の第１端がｎチャネルＭＯＳトランジスタＴｒ１７の第２端に接続され、ｎチャネルＭＯＳトランジスタＴｒ２５の第２端が電圧ＶＳＳに接続される。
【0094】
ｎチャネルＭＯＳトランジスタＴｒ２４は、ゲートにおいてノードＢＬＫＳＥＮＳＥ＿Ａ２が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ２５は、ノードＢＤ＿Ａ２が供給される。ノードＢＬＫＳＥＮＳＥ＿Ａ２は、ラッチ回路Ｂの情報を対象にするか否かのノードである。以下の説明では、ラッチ回路Ｂの情報をセンスするためのｎチャネルＭＯＳトランジスタＴｒ２４、２５を「第４のトランジスタ群」と称する。
【0095】
以上説明したように、第１の実施の形態によれば、バッドブロックフラグ回路５３は、第１のラッチ回路及び第２のラッチ回路の一例であるラッチ回路Ａ及びラッチ回路Ｂを備え、多値データの一例である２ビットのバッドブロックフラグのデータを有することができる。すなわち、バッドブロックフラグ回路５３は、バッドブロックフラグのデータである２つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに状態を切り替えて使用することができる。なお、バッドブロックフラグ回路５３がバッドブロックとして登録された非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える動作については、後述で説明する。
【0096】
（セルテストの動作例）
次に、第１の実施形態に係るバッドブロックフラグ回路５３のセルテストの動作の一例について説明する。具体的には、バッドブロックフラグ回路５３は、２ビットのバッドブロックフラグのデータにおいて、２つのセルテスト結果のバッドブロックフラグのデータを設定する。１つ目は、ラッチ回路Ａに保持される１ビットであり、例えば、ＭＬＣである４値のセルテスト結果である。２つ目は、ラッチ回路Ｂに保持される１ビットであり、例えば、ＳＬＣである２値のセルテスト結果である。以下の説明では、ＭＬＣ方式である４値のセルテストをＭＬＣのセルテストと称する。また、ＳＬＣ方式である２値のセルテストをＳＬＣのセルテストと称する。
次に、第１の実施形態に係るバッドブロックフラグ回路５３のセルテストの動作の一例について説明する。具体的には、バッドブロックフラグ回路５３は、２ビットのバッドブロックフラグのデータにおいて、２つのセルテスト結果のバッドブロックフラグのデータを設定する。１つ目は、ラッチ回路Ａに保持される１ビットであり、例えば、ＭＬＣである４値のセルテスト結果である。２つ目は、ラッチ回路Ｂに保持される１ビットであり、例えば、ＳＬＣである２値のセルテスト結果である。以下の説明では、ＭＬＣ方式である４値のセルテストをＭＬＣのセルテストと称する。また、ＳＬＣ方式である２値のセルテストをＳＬＣのセルテストと称する。
【0097】
第１の実施形態に係る不揮発性半導体記憶装置２０のセルテストの動作の一例は、図８Ａ及び８Ｂに示すように表される。不揮発性半導体記憶装置２０に対するセルテストにおいて、テスタにより様々なテストが行われ、メモリセルアレイ２１からバッドブロックが検出される。この検出されたバッドブロックのアドレスは、メモリセルアレイ２１に書き込まれる。
【0098】
前述したように、バッドブロックフラグ回路５３内の複数のラッチ回路によって、各１ビットに異なるセルテストのバッドブロックフラグが登録される。すなわち、第１の実施形態に係るブロックデコーダ５２は、２ビットのバッドブロックフラグのデータを有するため、４値でメモリセルアレイ２１に書き込まれる。なお、各セルテストの１ビットのバッドブロックフラグのデータを２値でメモリセルアレイ２１に書き込んでもよい。ただし、実際には、これらの例に限定されない。
【0099】
ステップＳ１１において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。具体的には、ロウデコーダ２８は、例えば、ブロックデコーダ５２Ａによって、ノードＢＬＫＳＥＬ＿Ａに出力される信号を“Ｈ”にし、対象のブロックＢＬＫ０を選択ブロックＢＬＫに設定する。
【0100】
ステップＳ１２において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、ＭＬＣのセルテストを実行する。具体的には、ロウデコーダ２８は、例えば、ブロックデコーダ５２Ａによって、選択ブロックＢＬＫにしたブロックＢＬＫ０に対し、ＭＬＣのセルテストを実行する。
【0101】
ステップＳ１３において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップＳ１４へ進む。バッドブロックでない場合、処理はステップＳ１５へ進む。
【0102】
ステップＳ１４において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第１のラッチ回路の一例であるラッチ回路Ａに設定する。具体的には、ロウデコーダ２８は、例えば、対象であるＢＬＫ０のブロックデコーダ５２Ａ内のバッドブロックフラグ回路５３Ａによって、ノードＲＦＳＥＴ＿Ａ１を“Ｈ”レベルにする。バッドブロックフラグ回路５３Ａは、ノードＲＦＳＥＴ＿Ａ１を“Ｈ”レベルにすることで、ＧＤ＿Ａ１に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がラッチ回路Ａにセットされる。
【0103】
ステップＳ１５において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ１６に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ１１に戻る。
【0104】
ステップＳ１６において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。具体的には、ロウデコーダ２８は、例えば、ブロックデコーダ５２Ａによって、ノードＢＬＫＳＥＬ＿Ａに出力される信号を“Ｈ”にし、対象のブロックＢＬＫ０を選択ブロックＢＬＫに設定する。
【0105】
ステップＳ１７において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、ＳＬＣのセルテストを実行する。具体的には、ロウデコーダ２８は、例えば、ブロックデコーダ５２Ａによって、選択ブロックＢＬＫにしたブロックＢＬＫ０に対し、ＳＬＣのセルテストを実行する。
【0106】
ステップＳ１８において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップ１９へ進む。バッドブロックでない場合、処理はステップＳ２０へ進む。
【0107】
ステップＳ１９において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第２のラッチ回路の一例であるラッチ回路Ｂに設定する。具体的には、ロウデコーダ２８は、例えば、対象であるＢＬＫ０のブロックデコーダ５２Ａ内のバッドブロックフラグ回路５３Ａによって、ノードＲＦＳＥＴ＿Ａ２を“Ｈ”レベルにする。バッドブロックフラグ回路５３Ａは、ノードＲＦＳＥＴ＿Ａ２を“Ｈ”レベルにすることで、ＧＤ＿Ａ２に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がラッチ回路Ｂにセットされる。
【0108】
ステップＳ２０において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ２１に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ１６に戻る。
【0109】
ステップＳ２１において、ロウデコーダ２８は、ラッチ回路Ａ及びラッチ回路Ｂをサーチする。具体的には、ロウデコーダ２８は、ブロックＢＬＫ０から順にラッチ回路Ａ及びラッチ回路Ｂにバッドブロックフラグのデータがセットされているかを検知する。
【0110】
ステップＳ２２において、ロウデコーダ２８は、ラッチ回路Ａ及びラッチ回路Ｂにバッドブロックフラグのデータがセットされている場合、レジスタ２４のブロックアドレスをセンスアンプモジュール２９に転送される。
【0111】
ステップＳ２３において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ２４に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ２１に戻る。
【0112】
ステップＳ２４において、ロウデコーダ２８は、すべてのラッチ回路Ａ及びラッチ回路Ｂにバッドブロックフラグのデータとレジスタ２４のブロックアドレスのデータをセンスアンプモジュール２９に転送した後、メモリセルアレイ２１に書き込まれる。
【0113】
以上説明したように、第１の実施形態によれば、ロウデコーダ２８は、不揮発性半導体記憶装置２０のセルテストにおいて、異なるセルテストによる複数のバッドブロックフラグのデータをメモリセルアレイ２１に書き込むことができる。具体的には、ロウデコーダ２８は、セルテストにおいて、一方のラッチ回路Ａに保持される１ビットが、例えば、ＭＬＣのセルテスト結果と、他方のラッチ回路Ｂに保持される1ビットが、例えば、ＳＬＣのセルテスト結果とを含むバッドブロックフラグのデータが４値のデータでメモリセルアレイ２１に書き込まれる。
【0114】
図９は、４値のデータがメモリセルアレイ２１に書き込まれた場合のセル分布と閾値の関係を示す概略図である。すなわち、異なる閾値電圧でブロックＢＬＫに書き込むことで４値のデータをメモリセルアレイ２１に書き込むことができる。具体的には、図９は、例えば、セル分布に対し、Ｄａｔａ“１１”が閾値レベルＬｅｖｅｌ－０、Ｄａｔａ“１０”が閾値レベルＬｅｖｅｌ－１、Ｄａｔａ“０１”が閾値レベルＬｅｖｅｌ－２、及びＤａｔａ“００”が閾値レベルＬｅｖｅｌ－３を表している。
【0115】
図１０は、バッドブロックフラグのデータのアドレスマップを示している。このアドレスマップは、例えば、上記のセルテストの動作（Ｓ１１～Ｓ２４）によって、メモリセルアレイ２１に書き込まれたバッドブロックフラグのデータの一例である。
【0116】
図１０に示すように、バッドブロックフラグのデータのＡの領域は、ラッチ回路Ａに保持された１ビットであり、例えば、ＭＬＣのセルテスト結果である。また、バッドブロックフラグのデータのＢの領域は、ラッチ回路Ｂに保持された１ビットであり、例えば、ＳＬＣのセルテスト結果である。すなわち、ブロックアドレス（ブロックＢＬＫ０、ブロックＢＬＫ１、・・・）において、ＭＬＣのセルテスト、または、ＳＬＣのセルテストに対応し、バッドブロックの場合、ブロックアドレスに応じて“１”がセットされる。
【0117】
図１０において、“０”はブロックアドレスが良品を示す。また、“１”は、ブロックアドレスが不良を示す。すなわち、例えば、ブロックＢＬＫ０は、ＭＬＣのセルテスト及びＳＬＣのセルテストともに、良品となる。また、ブロックＢＬＫ１は、ＭＬＣのセルテストが不良で、ＳＬＣのセルテストが良品となる。ブロックＢＬＫ２は、ＭＬＣのセルテストが良品で、ＳＬＣのセルテストが不良となる。ブロックＢＬＫ３は、ＭＬＣのセルテストが不良で、ＳＬＣのセルテストが不良となる。
【0118】
図１１は、バッドブロックフラグのデータと判定の関係の一例を示す図である。第１の実施形態によれば、図１１に示すように、不揮発性半導体記憶装置２０は、バッドブロックフラグのＡである１ビットがＭＬＣのセルテストの結果及びバッドブロックフラグのＢであるもう１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックＢＬＫとして使用することができる。つまり、図１１において、例えば、ＭＬＣのセルテストの結果が不良で、ＳＬＣのセルテストの結果が良品の場合、ＭＬＣでは、使用できないがＳＬＣで使用することができる（「Ｂで可」となる。）。以下の説明では、ＭＬＣのセルテスト及びＳＬＣのセルテストともに、良品を完全良品と称する。また、ＭＬＣのセルテスト及びＳＬＣのセルテストともに、不良を完全不良と称する。ただし、実際には、これらの例に限定されない。
【0119】
（パワーオンリセットの動作例）
次に、第１の実施形態に係るバッドブロックフラグ回路５３のパワーオンリセットの動作の一例について説明する。
次に、第１の実施形態に係るバッドブロックフラグ回路５３のパワーオンリセットの動作の一例について説明する。
【0120】
第１の実施形態に係る不揮発性半導体記憶装置２０のパワーオンリセットの動作の一例は、図１２に示すように表される。説明の便宜上、例えば、パワーオンリセット処理におけるフラグを設定する動作方法を説明する。
【0121】
不揮発性半導体記憶装置２０は、電源が投入されたことが検出されると、シーケンサ２５により初期化動作としてパワーオンリセット処理を実行される。
【0122】
このパワーオンリセット処理において、メモリセルアレイ２１に記憶されたバッドブロックアドレスが読み出され、対応するラッチ回路Ａ及びラッチ回路Ｂの片方または両方にセットされる。
【0123】
ステップＳ３１において、シーケンサ２５は、センスアンプモジュール２９によってメモリセルアレイ２１からバッドブロックのデータを読み出す。具体的には、メモリセルアレイ２１からバッドブロックアドレス、カラム置換情報、及びトリミング情報を読み出され、センスアンプモジュール２９に転送する。なお、メモリセルアレイ２１に記憶されたバッドブロックアドレスが読み出されるデータは、バッドブロックアドレス、カラム置換情報、及びトリミング情報以外のデータであってもよく、限定されるものではない。
【0124】
ステップＳ３２において、シーケンサ２５は、センスアンプモジュール２９によって読み出されたバッドブロックアドレスのデータをセンスし、センスして読み出したバッドブロックのデータをレジスタ２４に転送する。
【0125】
ステップＳ３３において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、ラッチ回路Ａ及びラッチ回路Ｂにバッドブロックフラグのデータがセットする。具体的には、ロウデコーダ２８は、ブロックＢＬＫ０から順にラッチ回路Ａ及びラッチ回路Ｂにバッドブロックフラグのデータがセットする。さらに、ロウデコーダ２８は、ラッチ回路Ａ及びラッチ回路Ｂのデータがともに“０”である、つまり、ＭＬＣのセルテスト及びＳＬＣのセルテスト結果が完全良品を選択ＢＬＫにし、それ以外を非選択ＢＬＫにする。
【0126】
ステップＳ３４において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ３５に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ３３に戻る。
【0127】
ステップＳ３５において、シーケンサ２５は、すべてのブロックＢＬＫを選択すると、不揮発性半導体記憶装置２０がアクセス可能なチップレディ（chip ready）状態になり、コントローラ１０からコマンドを受け付け可能となる。
【0128】
以上説明したように、第１の実施形態によれば、ロウデコーダ２８は、不揮発性半導体記憶装置２０のパワーオンリセットにおいて、複数のバッドブロックフラグのデータをラッチ回路Ａ及びラッチ回路Ｂにセットを完了する。ロウデコーダ２８は、複数のバッドブロックフラグのデータをラッチ回路Ａ及びラッチ回路Ｂにセットを完了することで、異なるセルテストで不良と判断されたバッドブロックアドレスを非選択ブロックＢＬＫにする。すなわち、ロウデコーダ２８は、多値データに基づいて、バッドブロックであると判断された場合、非選択ブロックに切り替え、バッドブロックではないと判断された場合、選択ブロックに切り替える。つまり、すべてのブロックＢＬＫは、バッドブロックフラグがある場合、非選択ブロックＢＬＫになる。
【0129】
（ＳＬＣバッファの動作例）
次に、第１の実施形態に係るバッドブロックフラグ回路５３の第１のコマンドの一例であるＳＬＣバッファの動作の一例について説明する。ブロックＢＬＫは、図１１に示すように、異なるセルテストのうち、一方のＭＬＣのセルテストが不良でも、他方のＳＬＣのセルテストが良品であれば、ＳＬＣ専用として使用ができる。すなわち、パワーオンリセット処理後に、コントローラ１０からコマンドによって、例えば、第１のコマンドであるＳＬＣバッファを使用する際に、バッドブロックフラグのＡである１ビットがＭＬＣのセルテストの結果及びバッドブロックフラグのＢであるもう１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックに切り替えて使用することができる。なお、非選択ブロックＢＬＫを選択ブロックに切り替える動作方法は、コントローラ１０からコマンドだけでなく、例えば、シーケンサ２５がレジスタ２４から特定のコマンドレジスタを読み込むことで実行してもよい。ただし、実際には、これらの例に限定されない。
次に、第１の実施形態に係るバッドブロックフラグ回路５３の第１のコマンドの一例であるＳＬＣバッファの動作の一例について説明する。ブロックＢＬＫは、図１１に示すように、異なるセルテストのうち、一方のＭＬＣのセルテストが不良でも、他方のＳＬＣのセルテストが良品であれば、ＳＬＣ専用として使用ができる。すなわち、パワーオンリセット処理後に、コントローラ１０からコマンドによって、例えば、第１のコマンドであるＳＬＣバッファを使用する際に、バッドブロックフラグのＡである１ビットがＭＬＣのセルテストの結果及びバッドブロックフラグのＢであるもう１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックに切り替えて使用することができる。なお、非選択ブロックＢＬＫを選択ブロックに切り替える動作方法は、コントローラ１０からコマンドだけでなく、例えば、シーケンサ２５がレジスタ２４から特定のコマンドレジスタを読み込むことで実行してもよい。ただし、実際には、これらの例に限定されない。
【0130】
第１の実施形態に係る不揮発性半導体記憶装置２０のＳＬＣバッファの動作の一例は、図１３に示すように表される。ここでは、ＳＬＣバッファの動作は、例えば、電源が投入され、パワーオンリセット処理後にコントローラ１０からコマンドによってＳＬＣバッファを使用する際について説明する。
【0131】
ステップＳ４１において、シーケンサ２５は、電源が投入されると、パワーオンリセット処理を実施する。
【0132】
ステップＳ４２において、ロウデコーダ２８は、ラッチ回路Ａ及びラッチ回路Ｂをサーチする。具体的には、ロウデコーダ２８は、ブロックデコーダ５２によってブロックＢＬＫ０から順にラッチ回路Ａ及びラッチ回路Ｂにバッドブロックフラグのデータがセットされているかを検知する。
【0133】
ステップＳ４３において、ロウデコーダ２８は、バッドブロックアドレスからラッチ回路Ａが“１”で、かつ、ラッチ回路Ｂが“０”のバッドブロックを抽出し、この条件の対象バッドブロックである場合、ステップＳ４４に進む。ロウデコーダ２８は、バッドブロックアドレスからラッチ回路Ａが“１”で、かつ、ラッチ回路Ｂが“０”のバッドブロックを抽出し、この条件の対象バッドブロックでない場合、ステップＳ４５に進む。
【0134】
ステップＳ４４において、ロウデコーダ２８は、対象バッドブロックを非選択ブロックから選択ブロックに設定する。具体的には、ロウデコーダ２８は、ブロックデコーダによって、ラッチ回路Ａが“１”で、かつ、ラッチ回路Ｂが“０”の条件に基づいて、対象となるブロックＢＬＫが選択ブロックであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。すなわち、ロウデコーダ２８は、非選択ブロックから選択ブロックに切り替える。
【0135】
ステップＳ４５において、ロウデコーダ２８は、ブロックデコーダ５２によって、データの書き込み、読み出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードし、選択ブロックにデータの書き込み、読み出し、及び消去を実行する。すなわち、ロウデコーダ２８は、メモリセルアレイ２１に書き込みを実行する。
【0136】
以上説明したように、第１の実施形態によれば、ロウデコーダ２８は、レジスタのコマンドによって、多値データに基づいて、非選択ブロックから選択ブロックに切り替える。
具体的には、例えば、不揮発性半導体記憶装置２０の第１のコマンドの一例であるＳＬＣバッファを使用する際において、複数のバッドブロックフラグのデータであるラッチ回路Ａ及びラッチ回路Ｂのデータに基づいて、異なるセルテストで不良と判断されたバッドブロックアドレスを非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える。すなわち、非選択ブロックＢＬＫは、複数のバッドブロックフラグのデータに基づいて、非選択ブロックＢＬＫから選択ブロックになる。
具体的には、例えば、不揮発性半導体記憶装置２０の第１のコマンドの一例であるＳＬＣバッファを使用する際において、複数のバッドブロックフラグのデータであるラッチ回路Ａ及びラッチ回路Ｂのデータに基づいて、異なるセルテストで不良と判断されたバッドブロックアドレスを非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える。すなわち、非選択ブロックＢＬＫは、複数のバッドブロックフラグのデータに基づいて、非選択ブロックＢＬＫから選択ブロックになる。
【0137】
（第１の実施形態の効果）
第１の実施形態によれば、ロウデコーダ２８は、選択ブロックＢＬＫと非選択ブロックＢＬＫを切り替えるブロックデコーダ内に第１のラッチ回路及び第２のラッチ回路の一例であるラッチ回路Ａ及びラッチ回路Ｂを備え、多値データの一例である２ビットのバッドブロックフラグのデータを有することができる。つまり、バッドブロックフラグ回路５３は、バッドブロックフラグのデータである２つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに切り替えて使用することができる。
第１の実施形態によれば、ロウデコーダ２８は、選択ブロックＢＬＫと非選択ブロックＢＬＫを切り替えるブロックデコーダ内に第１のラッチ回路及び第２のラッチ回路の一例であるラッチ回路Ａ及びラッチ回路Ｂを備え、多値データの一例である２ビットのバッドブロックフラグのデータを有することができる。つまり、バッドブロックフラグ回路５３は、バッドブロックフラグのデータである２つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに切り替えて使用することができる。
【0138】
第１の実施形態によれば、ロウデコーダ２８は、バッドブロックを分類できるようになり、例えば、コントローラ１０から第１のコマンドによって、バッドブロックの中から一部を選択ブロックとして使用することができる。これにより、不揮発性半導体記憶装置２０は、ＮＡＮＤフラッシュメモリとしての単体テストの歩留まりが向上する。また、不揮発性半導体記憶装置２０は、バッドブロックの中から一部を選択ブロックとして使用することにより、コントローラ１０が使用できるブロックＢＬＫ数を増加することができる。
【0139】
（第２の実施形態）
第２の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３の回路構成の一例は、図１４に示すように表される。図１４では、バッドブロックフラグ回路５３の一例として、ブロックＢＬＫ０に対応するバッドブロックフラグ回路５３Ａ２の構成が示される。第２の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３は、多値データの一例である３ビットのバッドブロックフラグのデータを有する。
第２の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３の回路構成の一例は、図１４に示すように表される。図１４では、バッドブロックフラグ回路５３の一例として、ブロックＢＬＫ０に対応するバッドブロックフラグ回路５３Ａ２の構成が示される。第２の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３は、多値データの一例である３ビットのバッドブロックフラグのデータを有する。
【0140】
（第２の実施形態に係るバッドブロックフラグ回路の回路構成例）
バッドブロックフラグ回路５３Ａ２は、図１４に示すように、ｎチャネルＭＯＳトランジスタＴｒ３１～５１と、インバータＩＮＶ８～１３とを備える。
バッドブロックフラグ回路５３Ａ２は、図１４に示すように、ｎチャネルＭＯＳトランジスタＴｒ３１～５１と、インバータＩＮＶ８～１３とを備える。
【0141】
バッドブロックフラグ回路５３Ａ２は、例えば、第１の実施形態に係るバッドブロックフラグ回路５３Ａの構成に対し、さらに、第３のラッチ回路の一例であるラッチ回路Ｃと、バッドブロックである旨の情報をラッチ回路Ｃにセットする第３のデータセット部と、バッドブロックである旨の情報をラッチ回路Ｃからリセットする第３のデータリセット部と、ノードＮ１＿Ａへ“Ｌ”レベルを転送する第５のトランジスタ群と、ラッチ回路Ｃの情報をセンスするための第６のトランジスタ群とを備える。
【0142】
バッドブロックフラグ回路５３Ａ２は、図１４に示すように、ｎチャネルＭＯＳトランジスタＴｒ３１～４５と、インバータＩＮＶ８～１１からなる構成が第１の実施形態に係るバッドブロックフラグ回路５３ＡのｎチャネルＭＯＳトランジスタＴｒ１１～２５と、インバータＩＮＶ４～７からなる構成と同じである。
【0143】
ｎチャネルＭＯＳトランジスタＴｒ４６、４７は、ノードＮ１＿Ａと、電圧ＶＳＳと、の間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ４６の第１端がノードＮ１＿Ａに接続され、ｎチャネルＭＯＳトランジスタＴｒ４７の第２端が電圧ＶＳＳに接続される。ｎチャネルＭＯＳトランジスタＴｒ４６は、ゲートにおいてノードＧＤ＿Ａ３が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ４７は、信号ＡＲＯＷ＿Ａ３が供給される。すなわち、ノードＧＤ＿Ａ３及び信号ＡＲＯＷ＿Ａ３が“Ｈ”レベルの場合、ノードＮ１＿Ａは、“Ｌ”レベルとなる。以下の説明では、このノードＧＤ＿Ａ３及び信号ＡＲＯＷ＿Ａ３が“Ｈ”レベルの場合、ノードＮ１＿Ａへ“Ｌ”レベルを転送するｎチャネルＭＯＳトランジスタＴｒ４６、４７を「第５のトランジスタ群」と称する。
【0144】
インバータＩＮＶ１２、１３は、クロス接続され、第３のラッチ回路を構成する。具体的には、インバータＩＮＶ１２は、ノードＧＤ＿Ａ３に接続された入力端と、ノードＢＤ＿Ａ３に接続された出力端とを備える。また、インバータＩＮＶ１３は、ノードＢＤ＿Ａ３に接続された入力端と、ノードＧＤ＿Ａ３に接続された出力端と、を備える。すなわち、ノードＧＤ＿Ａ３及びノードＢＤ＿Ａ３は、互いに反転した論理レベルを有する。具体的には、１ビットのバッドブロックフラグのデータを有する。１ビットのバッドブロックフラグのデータは、例えば、ノードＧＤ＿Ａ３及びノードＢＤ＿Ａ３がそれぞれ、“Ｈ”レベル及び“Ｌ”レベルの場合、ブロックＢＬＫ０がバッドブロックではないことを示し、“Ｌ”レベル及び“Ｈ”レベルの場合、ブロックＢＬＫ０がバッドブロックであることを示す。以下の説明では、インバータＩＮＶ１２、１３がクロス接続された第３のラッチ回路の一例を「ラッチ回路Ｃ」とも称する。
【0145】
ｎチャネルＭＯＳトランジスタＴｒ４８は、ノードＧＤ＿Ａ３に接続された第１端と、ｎチャネルＭＯＳトランジスタＴｒ３４の第１端に接続された第２端と、信号ＲＦＳＥＴ＿Ａ３に接続されたゲートとを備える。
【0146】
ノードＲＦＳＥＴ＿Ａ３は、ブロックＢＬＫ０がバッドブロックである旨の情報をラッチ回路Ｃにセットするための信号が転送される。具体的には、ノードＲＦＳＥＴ＿Ａ３が“Ｈ”レベルの場合、ＧＤ＿Ａ３に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がバッドブロックフラグ回路５３Ａのラッチ回路Ｃにセットされる。以下の説明では、バッドブロックである旨の情報をラッチ回路ＣにセットするｎチャネルＭＯＳトランジスタＴｒ４８を「第３のデータセット部」と称する。
【0147】
ｎチャネルＭＯＳトランジスタＴｒ４９は、ノードＢＤ＿Ａ３に接続された第１端と、ｎチャネルＭＯＳトランジスタＴｒ３６の第１端に接続された第２端と、信号ＲＦＲＳＴ＿Ａ３に接続されたゲートとを備える。
【0148】
ノードＲＦＲＳＴ＿Ａ３は、ブロックＢＬＫ０がバッドブロックである旨の情報をラッチ回路Ｃからリセットするための信号が転送される。具体的には、ノードＲＦＳＥＴ＿Ａ３が“Ｈ”レベルの場合、ＧＤ＿Ａ３に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックでない旨の情報がバッドブロックフラグ回路５３Ａのラッチ回路Ｃにリセットされる。以下の説明では、バッドブロックである旨の情報をラッチ回路ＣからリセットするｎチャネルＭＯＳトランジスタＴｒ４９を「第３のデータリセット部」と称する。
【0149】
ｎチャネルＭＯＳトランジスタＴｒ５０、５１は、ｎチャネルＭＯＳトランジスタＴｒ３８の第２端と、電圧ＶＳＳとの間に直列に接続される。具体的には、ｎチャネルＭＯＳトランジスタＴｒ５０の第１端がｎチャネルＭＯＳトランジスタＴｒ３７の第２端に接続され、ｎチャネルＭＯＳトランジスタＴｒ５１の第２端が電圧ＶＳＳに接続される。
【0150】
ｎチャネルＭＯＳトランジスタＴｒ５０は、ゲートにおいてノードＢＬＫＳＥＮＳＥ＿Ａ３が供給される。また、ｎチャネルＭＯＳトランジスタＴｒ５１は、ゲートにおいてノードＢＤ＿Ａ３が供給される。ノードＢＬＫＳＥＮＳＥ＿Ａ３は、ラッチ回路Ｃの情報を対象にするか否かのノードである。以下の説明では、ラッチ回路Ｃの情報をセンスするためのｎチャネルＭＯＳトランジスタＴｒ５０、５１を「第６のトランジスタ群」と称する。
【0151】
以上説明したように、第２の実施の形態によれば、バッドブロックフラグ回路５３は、第１のラッチ回路、第２のラッチ回路、及び第３のラッチ回路の一例であるラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃを備え、多値データの一例である３ビットのバッドブロックフラグのデータを有することができる。すなわち、バッドブロックフラグ回路５３は、バッドブロックフラグのデータである３つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに切り替えて使用することができる。なお、バッドブロックフラグ回路５３がバッドブロックとして登録された非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える動作については、後述で説明する。
【0152】
（セルテストの動作例）
次に、第２の実施形態に係るバッドブロックフラグ回路５３のセルテストの動作の一例について説明する。具体的には、バッドブロックフラグ回路５３は、例えば、３ビットのバッドブロックフラグのデータにおいて、３つのセルテスト結果のバッドブロックフラグのデータを設定する。１つ目は、ラッチ回路Ａに保持される１ビットであり、例えば、ＴＬＣである８値のセルテスト結果である。２つ目は、ラッチ回路Ｂに保持される１ビットであり、例えば、ＴＬＣである８値のＴＬＣｔＰＲＯＧのセルテスト結果である。３つ目は、ラッチ回路Ｃに保持される１ビットであり、例えば、ＳＬＣである２値のセルテスト結果である。以下の説明では、ＴＬＣである８値のセルテストをＴＬＣのセルテストと称する。ここで、ＴＬＣｔＰＲＯＧとは、入力バッファのデータをメモリセルアレイ２１に書き込むまでの時間のことである。
次に、第２の実施形態に係るバッドブロックフラグ回路５３のセルテストの動作の一例について説明する。具体的には、バッドブロックフラグ回路５３は、例えば、３ビットのバッドブロックフラグのデータにおいて、３つのセルテスト結果のバッドブロックフラグのデータを設定する。１つ目は、ラッチ回路Ａに保持される１ビットであり、例えば、ＴＬＣである８値のセルテスト結果である。２つ目は、ラッチ回路Ｂに保持される１ビットであり、例えば、ＴＬＣである８値のＴＬＣｔＰＲＯＧのセルテスト結果である。３つ目は、ラッチ回路Ｃに保持される１ビットであり、例えば、ＳＬＣである２値のセルテスト結果である。以下の説明では、ＴＬＣである８値のセルテストをＴＬＣのセルテストと称する。ここで、ＴＬＣｔＰＲＯＧとは、入力バッファのデータをメモリセルアレイ２１に書き込むまでの時間のことである。
【0153】
第２の実施形態に係る不揮発性半導体記憶装置２０のセルテストの動作の一例は、図１５Ａ及び１５Ｂに示すように表される。
【0154】
前述したように、バッドブロックフラグ回路５３内の複数のラッチ回路によって、各１ビットに異なるセルテストのバッドブロックフラグが登録される。すなわち、第２の実施形態に係るブロックデコーダ５２は、３ビットのバッドブロックフラグのデータを有するため、８値でメモリセルアレイ２１に書き込まれる。なお、各セルテストの１ビットのバッドブロックフラグのデータを２値でメモリセルアレイ２１に書き込んでもよい。ただし、実際には、これらの例に限定されない。
【0155】
ステップＳ５１において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。
【0156】
ステップＳ５２において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、ＴＬＣのセルテストを実行する。
【0157】
ステップＳ５３において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップＳ４４へ進む。バッドブロックでない場合、処理はステップＳ４５へ進む。
【0158】
ステップＳ５４において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第１のラッチ回路の一例であるラッチ回路Ａに設定する。
【0159】
ステップＳ５５において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ５６に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ５１に戻る。
【0160】
ステップＳ５６において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。
【0161】
ステップＳ５７において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、ＴＬＣｔＰＲＯＧのセルテストを実行する。
【0162】
ステップＳ５８において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップ５９へ進む。バッドブロックでない場合、処理はステップＳ６０へ進む。
【0163】
ステップＳ５９において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第２のラッチ回路の一例であるラッチ回路Ｂに設定する。
【0164】
ステップＳ６０において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ６１に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ５６に戻る。
【0165】
ステップＳ６１において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。
【0166】
ステップＳ６２において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、ＳＬＣのセルテストを実行する。
【0167】
ステップＳ６３において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップ５４へ進む。バッドブロックでない場合、処理はステップＳ６５へ進む。
【0168】
ステップＳ６４において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第３のラッチ回路の一例であるラッチ回路Ｃに設定する。具体的には、ロウデコーダ２８は、例えば、対象であるＢＬＫ０のブロックデコーダ５２Ａ内のバッドブロックフラグ回路５３Ａによって、ノードＲＦＳＥＴ＿Ａ３を“Ｈ”レベルにする。バッドブロックフラグ回路５３Ａは、ノードＲＦＳＥＴ＿Ａ３を“Ｈ”レベルにすることで、ＧＤ＿Ａ３に“Ｌ”レベルが転送され、ブロックＢＬＫ０がバッドブロックである旨の情報がラッチ回路Ｃにセットされる。
【0169】
ステップＳ６５において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ６６に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ６１に戻る。
【0170】
ステップＳ６６において、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃをサーチする。具体的には、ロウデコーダ２８は、ブロックＢＬＫ０から順にラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータがセットされているかを検知する。
【0171】
ステップＳ６７において、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータがセットされている場合、レジスタ２４のブロックアドレスをセンスアンプモジュール２９に転送される。
【0172】
ステップＳ６８において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ６９に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ６６に戻る。
【0173】
ステップＳ６９において、ロウデコーダ２８は、すべてのラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータとレジスタ２４のブロックアドレスのデータをセンスアンプモジュール２９に転送した後、メモリセルアレイ２１に書き込まれる。
【0174】
以上説明したように、第２の実施形態によれば、ロウデコーダ２８は、不揮発性半導体記憶装置２０のセルテストにおいて、異なるセルテストによる複数のバッドブロックフラグのデータをメモリセルアレイ２１に書き込むことができる。具体的には、ロウデコーダ２８は、セルテストにおいて、ラッチ回路Ａに保持される１ビットが、例えば、ＴＬＣ（８値）のセルテスト結果と、ラッチ回路Ｂに保持される1ビットが、例えば、ＴＬＣ（８値）ｔＰＲＧのセルテスト結果と、ラッチ回路Ｃに保持される1ビットが、例えば、ＳＬＣのセルテスト結果とを含むバッドブロックフラグのデータが８値のデータでメモリセルアレイ２１に書き込まれる。
【0175】
図１６は、８値のデータがメモリセルアレイ２１に書き込まれた場合のセル分布と閾値の関係を示す概略図である。すなわち、異なる閾値電圧でブロックＢＬＫに書き込むことで８値のデータをメモリセルアレイ２１に書き込むことができる。具体的には、図１６は、例えば、セル分布に対し、Ｄａｔａ“１１１”が閾値レベルＬｅｖｅｌ－０、Ｄａｔａ“１１０”が閾値レベルＬｅｖｅｌ－１、Ｄａｔａ“１０１”が閾値レベルＬｅｖｅｌ－２、Ｄａｔａ“１００”が閾値レベルＬｅｖｅｌ－３、Ｄａｔａ“０１１”が閾値レベルＬｅｖｅｌ－４、Ｄａｔａ“０１０”が閾値レベルＬｅｖｅｌ－５、Ｄａｔａ“００１”が閾値レベルＬｅｖｅｌ－６、及びＤａｔａ“０００”が閾値レベルＬｅｖｅｌ－７を表している。
【0176】
図１７は、バッドブロックフラグのデータのアドレスマップを示している。このアドレスマップは、例えば、上記のセルテストの動作（Ｓ５１～Ｓ６９）によって、メモリセルアレイ２１に書き込まれたバッドブロックフラグのデータの一例である。
【0177】
図１７に示すように、バッドブロックフラグのデータのＡの領域は、ラッチ回路Ａに保持された１ビットであり、例えば、ＴＬＣのセルテスト結果である。バッドブロックフラグのデータのＢの領域は、ラッチ回路Ｂに保持された１ビットであり、例えば、ＴＬＣｔＰＲＯＧのセルテスト結果である。バッドブロックフラグのデータのＣの領域は、ラッチ回路Ｃに保持された１ビットであり、例えば、ＳＬＣのセルテスト結果である。すなわち、ブロックアドレス（ブロックＢＬＫ０、ブロックＢＬＫ１、・・・）において、ＴＬＣのセルテスト、ＴＬＣｔＰＲＯＧのセルテスト、及びＳＬＣのセルテストに対応し、バッドブロックの場合、ブロックアドレスに応じて“１”がセットされる。
【0178】
図１７において、“０”はブロックアドレスが良品を示す。また、“１”は、ブロックアドレスが不良を示す。すなわち、例えば、ブロックＢＬＫ０は、ＴＬＣのセルテスト、ＴＬＣｔＰＲＯＧ、及びＳＬＣのセルテストともに、良品となる。
【0179】
図１８は、バッドブロックフラグのデータと判定の関係の一例を示す図である。第２の実施形態によれば、図１８に示すように、不揮発性半導体記憶装置２０は、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストの結果、バッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストの結果、及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックＢＬＫとして使用することができる。
【0180】
図１８において、例えば、ＴＬＣのセルテストの結果が不良、かつ、ＳＬＣのセルテストの結果が良品の場合、ＴＬＣでは、使用できないがＳＬＣで使用することができる（「Ｃで可」となる。）。また、例えば、ＴＬＣのセルテスト及びＳＬＣのセルテストの結果が良品、かつ、ＴＬＣｔＰＲＯＧのセルテストの結果が不良の場合、ＴＬＣでは、使用できないがＴＬＣｔＰＲＯＧの時間が遅い条件で使用することができる（「Ｂで可」となる。）。ただし、実際には、これらの例に限定されない。
【0181】
（パワーオンリセットの動作例）
次に、第２の実施形態に係るバッドブロックフラグ回路５３のパワーオンリセットの動作の一例について説明する。
次に、第２の実施形態に係るバッドブロックフラグ回路５３のパワーオンリセットの動作の一例について説明する。
【0182】
第２の実施形態に係る不揮発性半導体記憶装置２０のパワーオンリセットの動作の一例は、図１９に示すように表される。説明の便宜上、例えば、パワーオンリセット処理におけるフラグを設定する動作方法を説明する。
【0183】
不揮発性半導体記憶装置２０は、電源が投入されたことが検出されると、シーケンサ２５により初期化動作としてパワーオンリセット処理を実行される。
【0184】
このパワーオンリセット処理において、メモリセルアレイ２１に記憶されたバッドブロックアドレスが読み出され、対応するラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃの１つまたは全てにセットされる。
【0185】
ステップＳ７１において、シーケンサ２５は、センスアンプモジュール２９によってメモリセルアレイ２１からバッドブロックのデータを読み出す。
【0186】
ステップＳ７２において、シーケンサ２５は、センスアンプモジュール２９によって読み出されたバッドブロックアドレスのデータをセンスし、センスして読み出したバッドブロックのデータをレジスタ２４に転送する。
【0187】
ステップＳ７３において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、ラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃにバッドブロックフラグのデータがセットする。具体的には、ロウデコーダ２８は、ブロックＢＬＫ０から順にラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃにバッドブロックフラグのデータがセットする。さらに、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃのデータがすべて“０”である、つまり、ＴＬＣのセルテスト、ＴＬＣｔＰＲＯＧのセルテスト、及びＳＬＣのセルテスト結果が完全良品を選択ＢＬＫにし、それ以外を非選択ＢＬＫにする。
【0188】
ステップＳ７４において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ７５に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ７３に戻る。
【0189】
ステップＳ７５において、シーケンサ２５は、すべてのブロックＢＬＫを選択すると、不揮発性半導体記憶装置２０がアクセス可能なチップレディ状態になり、コントローラ１０からコマンドを受け付け可能となる。
【0190】
以上説明したように、第２の実施形態によれば、ロウデコーダ２８は、不揮発性半導体記憶装置２０のパワーオンリセットにおいて、複数のバッドブロックフラグのデータをラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃにセットを完了する。ロウデコーダ２８は、複数のバッドブロックフラグのデータをラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃにセットを完了することで、異なるセルテストで不良と判断されたバッドブロックアドレスを非選択ブロックＢＬＫにする。すなわち、ロウデコーダ２８は、多値データに基づいて、バッドブロックであると判断された場合、非選択ブロックに切り替え、バッドブロックではないと判断された場合、選択ブロックに切り替える。つまり、すべてのブロックＢＬＫは、バッドブロックフラグがある場合、非選択ブロックＢＬＫになる。
【0191】
（ＳＬＣバッファの動作例）
次に、第２の実施形態に係るバッドブロックフラグ回路５３の第１のコマンドの一例であるＳＬＣバッファの動作の一例について説明する。ブロックＢＬＫは、図１８に示すように、異なるセルテストのうち、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストが不良、かつ、バッドブロックフラグのＣである１ビットＳＬＣのセルテストが良品であれば、ＳＬＣ専用として使用ができる。すなわち、パワーオンリセット処理後に、コントローラ１０からコマンドによって、例えば、第１のコマンドであるＳＬＣバッファを使用する際に、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストの結果、バッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストの結果、及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックに切り替えて使用することができる。なお、非選択ブロックＢＬＫを選択ブロックに切り替える動作方法は、コントローラ１０からコマンドだけでなく、例えば、シーケンサ２５がレジスタ２４から特定のコマンドレジスタを読み込むことで実行してもよい。ただし、実際には、これらの例に限定されない。
次に、第２の実施形態に係るバッドブロックフラグ回路５３の第１のコマンドの一例であるＳＬＣバッファの動作の一例について説明する。ブロックＢＬＫは、図１８に示すように、異なるセルテストのうち、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストが不良、かつ、バッドブロックフラグのＣである１ビットＳＬＣのセルテストが良品であれば、ＳＬＣ専用として使用ができる。すなわち、パワーオンリセット処理後に、コントローラ１０からコマンドによって、例えば、第１のコマンドであるＳＬＣバッファを使用する際に、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストの結果、バッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストの結果、及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックに切り替えて使用することができる。なお、非選択ブロックＢＬＫを選択ブロックに切り替える動作方法は、コントローラ１０からコマンドだけでなく、例えば、シーケンサ２５がレジスタ２４から特定のコマンドレジスタを読み込むことで実行してもよい。ただし、実際には、これらの例に限定されない。
【0192】
第２の実施形態に係る不揮発性半導体記憶装置２０のＳＬＣバッファの動作の一例は、図２０Ａに示すように表される。ここでは、ＳＬＣバッファの動作は、例えば、電源が投入され、パワーオンリセット処理後にコントローラ１０からコマンドによってＳＬＣバッファを使用する際について説明する。
【0193】
ステップＳ８１において、シーケンサ２５は、電源が投入されると、パワーオンリセット処理を実施する。
【0194】
ステップＳ８２において、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃをサーチする。具体的には、ロウデコーダ２８は、ブロックデコーダ５２によってブロックＢＬＫ０から順にラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータがセットされているかを検知する。
【0195】
ステップＳ８３において、ロウデコーダ２８は、バッドブロックアドレスからラッチ回路Ａが“１”で、かつ、ラッチ回路Ｃが“０”のバッドブロックを抽出し、この条件の対象バッドブロックである場合、ステップＳ７４に進む。ロウデコーダ２８は、バッドブロックアドレスからラッチ回路Ａが“１”で、かつ、ラッチ回路Ｃが“０”のバッドブロックを抽出し、この条件の対象バッドブロックでない場合、ステップＳ８５に進む。
【0196】
ステップＳ８４において、ロウデコーダ２８は、対象バッドブロックを非選択ブロックから選択ブロックに設定する。具体的には、ロウデコーダ２８は、ブロックデコーダによって、ラッチ回路Ａが“１”で、かつ、ラッチ回路Ｃが“０”の条件に基づいて、対象となるブロックＢＬＫが選択ブロックであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。すなわち、ロウデコーダ２８は、非選択ブロックから選択ブロックに切り替える。
【0197】
ステップＳ８５において、ロウデコーダ２８は、ブロックデコーダ５２によって、データの書き込み、読み出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードし、選択ブロックにデータの書き込み、読み出し、及び消去を実行する。すなわち、ロウデコーダ２８は、メモリセルアレイ２１に書き込みを実行する。
【0198】
以上説明したように、第２の実施形態によれば、ロウデコーダ２８は、レジスタのコマンドによって、多値データに基づいて、非選択ブロックから選択ブロックに切り替える。具体的には、例えば、不揮発性半導体記憶装置２０の第１のコマンドの一例であるＳＬＣバッファを使用する際において、複数のバッドブロックフラグのデータであるラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃのデータに基づいて、異なるセルテストで不良と判断されたバッドブロックアドレスを非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える。すなわち、非選択ブロックＢＬＫは、複数のバッドブロックフラグのデータに基づいて、非選択ブロックＢＬＫから選択ブロックになる。
【0199】
（ＴＬＣでの書き込みの動作例）
次に、第２の実施形態に係るバッドブロックフラグ回路５３の第２のコマンドの一例であるＴＬＣ書き込みの動作の一例について説明する。ブロックＢＬＫは、図１８に示すように、異なるセルテストのうち、バッドブロックフラグのＡである１ビットがＴＬＣのセルテスト及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストが良品、かつ、がバッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストが不良であれば、ｔＰＲＯＧの時間が遅いがＴＬＣとして使用ができる。すなわち、パワーオンリセット処理後に、コントローラ１０からコマンドによって、例えば、第２のコマンドであるＴＬＣでの書き込みを使用する際に、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストの結果、バッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストの結果、及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックに切り替えて使用することができる。なお、非選択ブロックＢＬＫを選択ブロックに切り替える動作方法は、コントローラ１０からコマンドだけでなく、例えば、シーケンサ２５がレジスタ２４から特定のコマンドレジスタを読み込むことで実行してもよい。ただし、実際には、これらの例に限定されない。
次に、第２の実施形態に係るバッドブロックフラグ回路５３の第２のコマンドの一例であるＴＬＣ書き込みの動作の一例について説明する。ブロックＢＬＫは、図１８に示すように、異なるセルテストのうち、バッドブロックフラグのＡである１ビットがＴＬＣのセルテスト及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストが良品、かつ、がバッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストが不良であれば、ｔＰＲＯＧの時間が遅いがＴＬＣとして使用ができる。すなわち、パワーオンリセット処理後に、コントローラ１０からコマンドによって、例えば、第２のコマンドであるＴＬＣでの書き込みを使用する際に、バッドブロックフラグのＡである１ビットがＴＬＣのセルテストの結果、バッドブロックフラグのＢである１ビットがＴＬＣｔＰＲＯＧのセルテストの結果、及びバッドブロックフラグのＣである１ビットがＳＬＣのセルテストの結果に基づいて、非選択ブロックＢＬＫを選択ブロックに切り替えて使用することができる。なお、非選択ブロックＢＬＫを選択ブロックに切り替える動作方法は、コントローラ１０からコマンドだけでなく、例えば、シーケンサ２５がレジスタ２４から特定のコマンドレジスタを読み込むことで実行してもよい。ただし、実際には、これらの例に限定されない。
【0200】
第２の実施形態に係る不揮発性半導体記憶装置２０のＴＬＣでの書き込みの動作の一例は、図２０Ｂに示すように表される。ここでは、ＴＬＣでの書き込みの動作は、例えば、電源が投入され、パワーオンリセット処理後にコントローラ１０から第２のコマンドによってＴＬＣでの書き込みを使用する際について説明する。
【0201】
ステップＳ９１において、シーケンサ２５は、電源が投入されると、パワーオンリセット処理を実施する。
【0202】
ステップＳ９２において、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃをサーチする。具体的には、ロウデコーダ２８は、ブロックデコーダ５２によってブロックＢＬＫ０から順にラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータがセットされているかを検知する。
【0203】
ステップＳ９３において、ロウデコーダ２８は、バッドブロックアドレスからラッチ回路Ａ及びラッチ回路Ｃが“０”で、かつ、ラッチ回路Ｂが“１”のバッドブロックを抽出し、この条件の対象バッドブロックである場合、ステップＳ９４に進む。ロウデコーダ２８は、バッドブロックアドレスからラッチ回路Ａ及びラッチ回路Ｃが“０”で、かつ、ラッチ回路Ｂが“１”のバッドブロックを抽出し、この条件の対象バッドブロックでない場合、ステップＳ９５に進む。
【0204】
ステップＳ９４において、ロウデコーダ２８は、対象バッドブロックを非選択ブロックから選択ブロックに設定する。具体的には、ロウデコーダ２８は、ブロックデコーダによって、ラッチ回路Ａ及びラッチ回路Ｃが“０”で、かつ、ラッチ回路Ｂが“１”の条件に基づいて、対象となるブロックＢＬＫが選択ブロックであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。すなわち、ロウデコーダ２８は、非選択ブロックから選択ブロックに切り替える。
【0205】
ステップＳ９５において、ロウデコーダ２８は、ブロックデコーダ５２によって、データの書き込み、読み出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードし、選択ブロックにデータの書き込み、読み出し、及び消去を実行する。すなわち、ロウデコーダ２８は、メモリセルアレイ２１に書き込みを実行する。
【0206】
以上説明したように、第２の実施形態によれば、ロウデコーダ２８は、レジスタのコマンドによって、多値データに基づいて、非選択ブロックから選択ブロックに切り替える。具体的には、例えば、不揮発性半導体記憶装置２０の第２のコマンドの一例であるＴＬＣでの書き込みを使用する際において、複数のバッドブロックフラグのデータであるラッチ回路Ａ、ラッチ回路Ｂ、ラッチ回路Ｃのデータに基づいて、異なるセルテストで不良と判断されたバッドブロックアドレスを非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える。すなわち、非選択ブロックＢＬＫは、複数のバッドブロックフラグのデータに基づいて、非選択ブロックＢＬＫから選択ブロックになる。
【0207】
（第２の実施形態の効果）
第２の実施形態によれば、ロウデコーダ２８は、選択ブロックＢＬＫと非選択ブロックＢＬＫを切り替えるブロックデコーダ内に第１のラッチ回路、第２のラッチ回路、及び第３のラッチ回路の一例であるラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃを備え、３ビットのバッドブロックフラグのデータを有することができる。つまり、バッドブロックフラグ回路５３は、バッドブロックフラグのデータである３つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに切り替えて使用することができる。
第２の実施形態によれば、ロウデコーダ２８は、選択ブロックＢＬＫと非選択ブロックＢＬＫを切り替えるブロックデコーダ内に第１のラッチ回路、第２のラッチ回路、及び第３のラッチ回路の一例であるラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃを備え、３ビットのバッドブロックフラグのデータを有することができる。つまり、バッドブロックフラグ回路５３は、バッドブロックフラグのデータである３つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに切り替えて使用することができる。
【0208】
第２の実施形態によれば、ロウデコーダ２８は、バッドブロックを分類できるようになり、例えば、コントローラ１０から第１のコマンドによって、バッドブロックの中から一部を選択ブロックとして使用することができる。これにより、不揮発性半導体記憶装置２０は、ＮＡＮＤフラッシュメモリとしての単体テストの歩留まりが向上する。また、不揮発性半導体記憶装置２０は、バッドブロックの中から一部を選択ブロックとして使用することにより、コントローラ１０が使用できるブロックＢＬＫ数を増加することができる。
【0209】
第２の実施形態によれば、ロウデコーダ２８は、バッドブロックを分類できるようになり、例えば、コントローラ１０から第２のコマンドによって、バッドブロックの中から一部を選択ブロックとして使用することができる。これにより、不揮発性半導体記憶装置２０は、ＮＡＮＤフラッシュメモリとしての単体テストの歩留まりが向上する。また、不揮発性半導体記憶装置２０は、バッドブロックの中から一部を選択ブロックとして使用することにより、コントローラ１０が使用できるブロックＢＬＫ数を増加することができる。
【0210】
（第３の実施形態）
第３の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３の回路構成は、第２の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３と同じである。すなわち、第３の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３は、多値データの一例である３ビットのバッドブロックフラグのデータを有する。
第３の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３の回路構成は、第２の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３と同じである。すなわち、第３の実施形態に係る不揮発性半導体記憶装置２０のバッドブロックフラグ回路５３は、多値データの一例である３ビットのバッドブロックフラグのデータを有する。
【0211】
バッドブロックフラグ回路５３は、バッドブロックフラグのデータである３つのテスト区分の情報を登録することで、バッドブロックフラグのデータを選択し、バッドブロックとして登録した非選択ブロックＢＬＫを選択ブロックＢＬＫに切り替えて使用することができる。なお、バッドブロックフラグ回路５３がバッドブロックとして登録された非選択ブロックＢＬＫから選択ブロックＢＬＫに切り替える動作については、後述で説明する。
【0212】
（セルテストの動作例）
次に、第３の実施形態に係るバッドブロックフラグ回路５３のセルテストの動作の一例について説明する。具体的には、バッドブロックフラグ回路５３は、例えば、３ビットのバッドブロックフラグのデータにおいて、３つのセルテスト結果のバッドブロックフラグのデータを設定する。１つ目は、ラッチ回路Ａに保持される１ビットであり、例えば、フェイルビットカウント１０bit判定結果である。２つ目は、ラッチ回路Ｂに保持される１ビットであり、例えば、フェイルビットカウント５０bit判定テスト結果である。３つ目は、ラッチ回路Ｃに保持される１ビットであり、例えば、フェイルビットカウント１００bit判定結果である。
次に、第３の実施形態に係るバッドブロックフラグ回路５３のセルテストの動作の一例について説明する。具体的には、バッドブロックフラグ回路５３は、例えば、３ビットのバッドブロックフラグのデータにおいて、３つのセルテスト結果のバッドブロックフラグのデータを設定する。１つ目は、ラッチ回路Ａに保持される１ビットであり、例えば、フェイルビットカウント１０bit判定結果である。２つ目は、ラッチ回路Ｂに保持される１ビットであり、例えば、フェイルビットカウント５０bit判定テスト結果である。３つ目は、ラッチ回路Ｃに保持される１ビットであり、例えば、フェイルビットカウント１００bit判定結果である。
【0213】
第３の実施形態に係る不揮発性半導体記憶装置２０のセルテストの動作の一例は、図２１Ａ及び２１Ｂに示すように表される。
【0214】
前述したように、バッドブロックフラグ回路５３内の複数のラッチ回路によって、各１ビットに異なるセルテストのバッドブロックフラグが登録される。すなわち、第３の実施形態に係るブロックデコーダ５２は、３ビットのバッドブロックフラグのデータを有するため、８値でメモリセルアレイ２１に書き込まれる。なお、各セルテストの１ビットのバッドブロックフラグのデータを２値でメモリセルアレイ２１に書き込んでもよい。ただし、実際には、これらの例に限定されない。
【0215】
ステップＳ１０１において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。
【0216】
ステップＳ１０２において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、フェイルビットカウント１０bit判定テストを実行する。
【0217】
ステップＳ１０３において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップ１０４へ進む。バッドブロックでない場合、処理はステップＳ１０５へ進む。
【0218】
ステップＳ１０４において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第１のラッチ回路の一例であるラッチ回路Ａに設定する。
【0219】
ステップＳ１０５において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ１０６に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ１０１に戻る。
【0220】
ステップＳ１０６において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。
【0221】
ステップＳ１０７において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、フェイルビットカウント５０bit判定テストを実行する。
【0222】
ステップＳ１０８において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップ１０９へ進む。バッドブロックでない場合、処理はステップＳ１１０へ進む。
【0223】
ステップＳ１０９において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第２のラッチ回路の一例であるラッチ回路Ｂに設定する。
【0224】
ステップＳ１１０において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ１１１に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ１０６に戻る。
【0225】
ステップＳ１１１において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、対象のブロックＢＬＫを選択する。
【0226】
ステップＳ１１２において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、フェイルビットカウント１００bit判定テストを実行する。
【0227】
ステップＳ１１３において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、バッドブロックである場合、処理はステップ１１４へ進む。バッドブロックでない場合、処理はステップＳ１１５へ進む。
【0228】
ステップＳ１１４において、ロウデコーダ２８は、対象のブロックＢＬＫに対し、第３のラッチ回路の一例であるラッチ回路Ｃに設定する。
【0229】
ステップＳ１１５において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ１０６に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ１１１に戻る。
【0230】
ステップＳ１１６において、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃをサーチする。
【0231】
ステップＳ１１７において、ロウデコーダ２８は、ラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータがセットされている場合、レジスタ２４のブロックアドレスをセンスアンプモジュール２９に転送される。
【0232】
ステップＳ１１８において、ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取ったロウアドレスに基づいて、すべてのブロックＢＬＫを選択した場合、ステップＳ１１９に進む。ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受け取り、ロウアドレス内のブロックアドレスに基づいて、すべてのブロックＢＬＫを選択していない場合、ステップＳ１１６に戻る。
【0233】
ステップＳ１１９において、ロウデコーダ２８は、すべてのラッチ回路Ａ、ラッチ回路Ｂ、及びラッチ回路Ｃにバッドブロックフラグのデータとレジスタ２４のブロックアドレスのデータをセンスアンプモジュール２９に転送した後、メモリセルアレイ２１に書き込まれる。
【0234】
以上説明したように、第３の実施形態によれば、ロウデコーダ２８は、不揮発性半導体記憶装置２０のセルテストにおいて、異なるセルテストによる複数のバッドブロックフラグのデータをメモリセルアレイ２１に書き込むことができる。具体的には、ロウデコーダ２８は、セルテストにおいて、ラッチ回路Ａに保持される１ビットが、例えば、フェイルビットカウント１０bit判定テスト結果と、ラッチ回路Ｂに保持される1ビットが、例えば、フェイルビットカウント５０bit判定テスト結果と、ラッチ回路Ｃに保持される1ビットが、例えば、フェイルビットカウント１００bit判定テスト結果とを含むバッドブロックフラグのデータが８値のデータでメモリセルアレイ２１に書き込まれる。
【0235】
図２２は、バッドブロックフラグのデータと判定の関係の一例を示す図である。第３の実施形態によれば、不揮発性半導体記憶装置２０は、バッドブロックフラグのＡである１ビットがフェイルビットカウント１０bit判定テスト結果、バッドブロックフラグのＢである１ビットがフェイルビットカウント５０bit判定テスト結果、及びバッドブロックフラグのＣである１ビットがフェイルビットカウント１００bit判定テスト結果に基づいて、非選択ブロックＢＬＫを選択ブロックＢＬＫとして使用することができる。つまり、不揮発性半導体記憶装置２０は、図２２に示すように、例えば、フェイルビットカウント１００bit判定テスト結果が良品で、フェイルビットカウント１０bit判定テスト結果が不良の場合、フェイルビットカウントの少ないブロックＢＬＫとして使用することができる（Ｂで可となる。）。また、不揮発性半導体記憶装置２０は、図２２に示すように、例えば、フェイルビットカウント１００bit判定テスト結果が良品で、フェイルビットカウント５０bit判定テスト結果が不良の場合、フェイルビットカウントの少ないブロックＢＬＫとして使用することができる（Ａで可となる。）。ただし、実際には、これらの例に限定されない。
【0236】
（第３の実施形態の効果）
第３の実施形態によれば、不揮発性半導体記憶装置２０は、図２２に示すように、例えば、フェイルビットカウント１００bit判定テスト結果が良品で、フェイルビットカウント１０bit判定テスト結果またはフェイルビットカウント５０bit判定テスト結果が不良の場合、高信頼性の求められるブロックＢＬＫに対し、フェイルビットカウントの少ないブロックＢＬＫとして優先的に使用することで信頼性を高めることができる。
第３の実施形態によれば、不揮発性半導体記憶装置２０は、図２２に示すように、例えば、フェイルビットカウント１００bit判定テスト結果が良品で、フェイルビットカウント１０bit判定テスト結果またはフェイルビットカウント５０bit判定テスト結果が不良の場合、高信頼性の求められるブロックＢＬＫに対し、フェイルビットカウントの少ないブロックＢＬＫとして優先的に使用することで信頼性を高めることができる。
【0237】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0238】
１・・・メモリシステム、
１０・・・コントローラ、
２０・・・不揮発性半導体記憶装置（ＮＡＮＤフラッシュメモリ）、
２１・・・メモリセルアレイ、
２２・・・入出力回路、
２３・・・ロジック制御回路、
２４・・・レジスタ、
２５・・・シーケンサ、
２６・・・電圧生成回路、
２７・・・ドライバセット、
２８・・・ロウデコーダ、
２９・・・センスアンプモジュール、
５１Ａ、５１Ｂ・・・転送スイッチ、
５２Ａ、５２Ｂ・・・ブロックデコーダ、
５３Ａ、５３Ｂ、５３Ａ２・・・バッドブロックフラグ回路、
Ｔｒ１、２、５・・・pチャネルＭＯＳトランジスタ、
Ｔｒ３、４、６～１０、１１～２７、３１～５１・・・ｎチャネルＭＯＳトランジスタ
１０・・・コントローラ、
２０・・・不揮発性半導体記憶装置（ＮＡＮＤフラッシュメモリ）、
２１・・・メモリセルアレイ、
２２・・・入出力回路、
２３・・・ロジック制御回路、
２４・・・レジスタ、
２５・・・シーケンサ、
２６・・・電圧生成回路、
２７・・・ドライバセット、
２８・・・ロウデコーダ、
２９・・・センスアンプモジュール、
５１Ａ、５１Ｂ・・・転送スイッチ、
５２Ａ、５２Ｂ・・・ブロックデコーダ、
５３Ａ、５３Ｂ、５３Ａ２・・・バッドブロックフラグ回路、
Ｔｒ１、２、５・・・pチャネルＭＯＳトランジスタ、
Ｔｒ３、４、６～１０、１１～２７、３１～５１・・・ｎチャネルＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図21A】
【図21B】
【図22】