特開 2022-125705 整流回路、整流回路の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022125705

(43)【公開日】2022-08-29

(54)【発明の名称】整流回路、整流回路の制御方法

(51)【国際特許分類】

   H02M 7/12 20060101AFI20220822BHJP

   H01L 29/78 20060101ALI20220822BHJP

   H01L 21/329 20060101ALI20220822BHJP

【ＦＩ】

H02M7/12 X

H01L29/78 657G

H01L29/78 656Z

H01L29/90 D

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021023448

(22)【出願日】2021-02-17

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】三輪 明寛

(72)【発明者】

【氏名】庄司 浩幸

(72)【発明者】

【氏名】坂野 順一

(72)【発明者】

【氏名】内海 智之

(72)【発明者】

【氏名】樋口 孝裕

【テーマコード（参考）】

5H006

【Ｆターム（参考）】

5H006AA05

5H006CA02

5H006CA07

5H006CA12

5H006CC01

5H006CC03

5H006DA04

5H006DB01

5H006DC05

(57)【要約】      （修正有）

【課題】複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路を提供する。
【解決手段】第１の端子Ｔ１と第２の端子Ｔ２との間に多段接続された複数のＭＯＳＦＥＴ Ｑ１～Ｑｎと、複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路１と、を備える。制御回路は、複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧又は２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較する比較回路ＣＯＭＰａの比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、
前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、
前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、
前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、
前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする整流回路。

【請求項2】

請求項１に記載の整流回路において、
前記駆動回路は、検出対象のＭＯＳＦＥＴと検出対象以外のＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴのオン・オフを制御することを特徴とする整流回路。

【請求項3】

請求項１に記載の整流回路において、
前記検出電圧は、前記第１の端子と前記第２の端子との間の電圧であることを特徴とする整流回路。

【請求項4】

請求項１に記載の整流回路において、
前記駆動回路は、前記複数のＭＯＳＦＥＴのうち少なくとも１つのＭＯＳＦＥＴのオン・オフを制御する際に、前記比較回路による比較結果をレベルシフトして駆動することを特徴とする整流回路。

【請求項5】

請求項４に記載の整流回路において、
前記駆動回路は、前記比較回路による比較結果をレベルシフトするスイッチング素子またはコンデンサを有することを特徴とする整流回路。

【請求項6】

請求項１に記載の整流回路において、
前記所定の閾値電圧は、第１の閾値と前記第１の閾値より大きい第２の閾値を有し、
前記制御回路は、前記検出電圧が前記第１の閾値より小さい場合にオン信号を生成し、前記第２の閾値より大きい場合にオフ信号を生成することを特徴とする整流回路。

【請求項7】

請求項１に記載の整流回路において、
前記制御回路に電源を供給するコンデンサを有することを特徴とする整流回路。

【請求項8】

請求項７に記載の整流回路において、
前記コンデンサに並列に接続された抵抗またはツェナーダイオードを有することを特徴とする整流回路。

【請求項9】

請求項７に記載の整流回路において、
前記制御回路は、前記第１の端子と前記第２の端子との間の電圧を検出し、
前記検出電圧を前記所定の閾値と比較して、前記第１の端子および前記第２の端子のいずれかにソースを接続するＭＯＳＦＥＴのオン・オフを制御する信号を生成する駆動回路に前記比較結果を入力する前記比較回路とは異なる別の比較回路と、
前記比較回路と前記別の比較回路に電源を供給するコンデンサに並列接続されたツェナーダイオードを有することを特徴とする整流回路。

【請求項10】

請求項９に記載の整流回路において、
前記コンデンサは、前記複数の駆動回路にそれぞれ電源を供給する複数のコンデンサを有し、
前記複数のコンデンサの内の１つは、前記比較回路と前記別の比較回路と前記駆動回路とに電源を供給するコンデンサであり、
前記複数のコンデンサの内、前記比較回路と前記別の比較回路と前記駆動回路とに電源を供給するコンデンサのみを充電する期間と、前記複数のコンデンサの全てを充電する期間とを有することを特徴とする整流回路。

【請求項11】

請求項１に記載の整流回路において、
前記第１の端子と前記第２の端子のいずれかにソースを接続するＭＯＳＦＥＴを駆動する前記比較回路と前記駆動回路は、外部電源により電源を供給され、
前記整流回路は、前記外部電源から電源を供給され前記駆動回路以外の他の駆動回路に電源を供給するコンデンサを有することを特徴とする整流回路。

【請求項12】

請求項１から１１のいずれか１項に記載の整流回路において、
前記整流回路が半導体パッケージに内蔵されていることを特徴とする整流回路。

【請求項13】

請求項１２に記載の整流回路において、
複数の前記整流回路が１つの半導体パッケージに内蔵されていることを特徴とする整流回路。

【請求項14】

複数のＭＯＳＦＥＴを多段接続して構成する整流回路の制御方法において、
前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較し、
当該比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする整流回路の制御方法。

【請求項15】

請求項１４に記載の整流回路の制御方法において、
検出対象のＭＯＳＦＥＴと検出対象以外のＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴのオン・オフを制御することを特徴とする整流回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、交流を直流に変換する整流回路の構成とその制御に係り、特に、複数のＭＯＳＦＥＴを多段接続して構成する整流回路に適用して有効な技術に関する。

【背景技術】

【0002】

一般的な整流回路では、交流を直流に整流するために、ダイオードやＭＯＳＦＥＴの同期整流が使用されている。ダイオードを用いた整流はダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという問題がある。これに対し、ＭＯＳＦＥＴの同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため損失が低い。したがって、より低損失に整流するために、主にＭＯＳＦＥＴの同期整流が用いられている。

【0003】

一方、複数のＭＯＳＦＥＴを多段接続して整流回路を構成することで、複数のＭＯＳＦＥＴの各耐圧の合計と等しい耐圧を持つ単体のＭＯＳＦＥＴと比較して、オン抵抗の合計値とコストの合計値は共に削減できることが知られている。したがって、整流時の損失をより低減するために、複数のＭＯＳＦＥＴを多段接続した回路構成の整流回路の開発が進められている。

【0004】

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、オルタネータに用いられる低損失な整流回路として、制御回路とＭＯＳＦＥＴを１つのパッケージに搭載したものが記載されている。

【0005】

この整流回路は、主に比較回路と駆動回路、これらに電源を供給するコンデンサ、ＭＯＳＦＥＴから構成されている。電流がＭＯＳＦＥＴの寄生ダイオードを流れると、ＭＯＳＦＥＴのドレインとソースとに接続された比較回路がＭＯＳＦＥＴの寄生ダイオードの順方向電圧を検出し、駆動回路に信号が入力され、ＭＯＳＦＥＴがターンオンする。コンデンサはＭＯＳＦＥＴのドレイン－ソース間に接続されていて、ＭＯＳＦＥＴがオフしているときに、比較回路と駆動回路に電源を供給するために必要な電力を充電する。

【0006】

また、特許文献２には、複数のＭＯＳＦＥＴを多段接続した構成の整流回路が示されている。この整流回路は、主に、多段接続された複数のＭＯＳＦＥＴと、複数のＭＯＳＦＥＴのオン・オフを制御する信号をそれぞれ生成する複数の駆動回路と比較回路、複数の駆動回路と比較回路に電源を供給する複数の昇圧回路から構成される。複数の比較回路が複数のＭＯＳＦＥＴの各ドレイン－ソース電圧をそれぞれ独立して検出し、複数のＭＯＳＦＥＴのオン・オフのタイミングをそれぞれ独立して制御する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１５－１１６０５３号公報

【特許文献2】特開２００９－１９４７９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記特許文献１では、１つのＭＯＳＦＥＴに対して１つの比較回路を接続し、比較回路で検出したＭＯＳＦＥＴの寄生ダイオードの順方向電圧に基づいて、ＭＯＳＦＥＴの駆動を制御しており、上述したような複数のＭＯＳＦＥＴを多段接続した構成の整流回路については言及されていない。

【0009】

また、上記特許文献２では、複数のＭＯＳＦＥＴに対してそれぞれ比較回路を接続し、各比較回路で検出したＭＯＳＦＥＴのドレイン－ソース電圧に基づいて、複数のＭＯＳＦＥＴの各々の駆動をそれぞれ独立して制御している。したがって、複数のＭＯＳＦＥＴの点数と同数の比較回路が必要になる。

【0010】

しかしながら、整流回路を構成する部品点数が増加すると、制御回路の故障率が増加し、同期整流の効果が損なわれる可能性が大きくなる。例えば、ある１つの比較回路が故障すると、その比較回路と駆動回路を介して接続されるＭＯＳＦＥＴがオン・オフできなくなる。その結果、整流時の電流は当該ＭＯＳＦＥＴの寄生ダイオードを流れるため、同期整流による損失低減効果が損なわれる。

【0011】

そこで、本発明の目的は、複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路及びその制御方法を提供することにある。

【課題を解決するための手段】

【0012】

上記課題を解決するために、本発明は、第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。

【0013】

また、本発明は、複数のＭＯＳＦＥＴを多段接続して構成する整流回路の制御方法において、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較し、当該比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。

【発明の効果】

【0014】

本発明によれば、複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路及びその制御方法を実現することができる。

【0015】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0016】

【図1】本発明の実施例１に係る整流回路の構成を示す図である。

【図2】図１の整流回路が正弦波電流を整流する場合の駆動回路の出力波形を示す図である。

【図3】図１の変形例を示す図である。（変形例１）

【図4】本発明の実施例２に係る整流回路の構成を示す図である。

【図5】図４の変形例を示す図である。（変形例２）

【図6】本発明の実施例３に係る整流回路の構成を示す図である。

【図7】本発明の実施例４に係る整流回路の構成を示す図である。

【図8】図７の変形例を示す図である。（変形例３）

【図9】本発明の実施例５に係る整流回路の構成を示す図である。

【図10】本発明の実施例６に係る整流回路の構成を示す図である。

【図11】図１０の整流回路が正弦波電流を整流する場合の駆動回路の出力波形を示す図である。

【図12】図１０の整流回路において、コンデンサの電圧と蓄積電荷の関係を示す図である。

【図13】図１０の整流回路において、コンデンサの電圧と蓄積電荷の関係を示す図である。

【図14】本発明の実施例７に係る半導体パッケージの構成を示す図である。

【図15】本発明の実施例７に係る半導体パッケージの構成を示す図である。

【図16】本発明の実施例７に係る半導体パッケージの構成を示す図である。

【図17】本発明の実施例８に係るフロントエンド電源の構成を示す図である。

【図18】従来の整流回路の構成を示す図である。

【発明を実施するための形態】

【0017】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【実施例0018】

図１から図３、及び図１８を参照して、本発明の実施例１の整流回路の構成とその制御方法について説明する。なお、図３は、図１の変形例（変形例１）を示す図であり、図１８は、本発明の構成を分かり易くするために比較例として示す従来の整流回路の構成図である。

【0019】

先ず、図１を用いて、本実施例の整流回路の構成について説明する。図１は、本実施例の整流回路の構成を示す図である。

【0020】

本実施例の整流回路は、図１に示すように、第１の端子Ｔ１と第２の端子Ｔ２との間に多段接続された複数のＭＯＳＦＥＴＱ１～Ｑｎと、制御回路１と、複数のコンデンサＣ１～Ｃｎから構成される。

【0021】

制御回路１は、比較回路ＣＯＭＰａと、複数の駆動回路ＧＤ１～ＧＤｎと、複数のレベルシフト回路ＬＳ２～ＬＳｎと、逆流防止ダイオードＤ１～Ｄｎから構成される。比較回路ＣＯＭＰａは、検出したＭＯＳＦＥＴＱ１のドレイン－ソース電圧Ｖ_Ｑ１ＤＳと所定の閾値を比較する。駆動回路ＧＤ１～ＧＤｎは、比較回路ＣＯＭＰａの比較結果に基づきＭＯＳＦＥＴＱ１～Ｑｎのオン・オフを制御する制御信号をそれぞれ生成する。レベルシフト回路ＬＳ２～ＬＳｎは、比較回路ＣＯＭＰａが生成した信号をレベルシフトするスイッチング素子である。

【0022】

コンデンサＣ１～Ｃｎは、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに電源を供給する。ＭＯＳＦＥＴＱ１～Ｑｎがオフの時に第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１の正の電圧よって、Ｄｎ，Ｃｎ，・・・Ｄ２，Ｃ２，Ｄ１，Ｃ１を経由して第２の端子Ｔ２から第１の端子Ｔ１へ流れる電流でコンデンサＣ１～Ｃｎは充電される。

【0023】

次に、図２を用いて、本実施例の整流回路の制御方法について説明する。図２は、本実施例の整流回路が正弦波電流を整流する場合の制御方法を示す図である。Ｖ_ＴＨ１とＶ_ＴＨ２は比較回路ＣＯＭＰａが持つ２つの異なる閾値を示す。なお、Ｖ_ＴＨ１の値はＶ_ＴＨ２より小さいものとする。Ｉ_Ｓは第１の端子Ｔ１から第２の端子Ｔ２に流れる電流を示す。また、Ｖ_ＴＨａは、比較回路ＣＯＭＰａの閾値電圧を示している。

【0024】

先ず、ターンオン時の動作について説明する。ＭＯＳＦＥＴＱ１～Ｑｎがオフのとき、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１は正の値であり、ＭＯＳＦＥＴＱ１は、Ｖ_Ｔ２Ｔ１をＭＯＳＦＥＴＱ１～Ｑｎで分圧しているため、ＭＯＳＦＥＴＱ１のドレイン－ソース電圧Ｖ_Ｑ１ＤＳは正の値である。

【0025】

この状態からＶ_Ｔ２Ｔ１が負の値に転じると、Ｉ_Ｓが増加し、Ｉ_ＳはＭＯＳＦＥＴＱ１～Ｑｎのボディダイオードを流れる。このとき、ボディダイオードの順方向電圧により、Ｖ_Ｑ１ＤＳは負の値となる。Ｖ_Ｑ１ＤＳの値が閾値Ｖ_ＴＨ１より小さくなると、比較回路ＣＯＭＰａはオンの結果を生成する。その結果を基に駆動回路ＧＤ１～ＧＤｎはＭＯＳＦＥＴＱ１～Ｑｎをオンする信号を生成し、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧Ｖ_Ｑ１ＧＳ～Ｖ_ＱｎＧＳが上昇し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオンする。

【0026】

ＭＯＳＦＥＴＱ１～Ｑｎのターンオン後は、Ｉ_ＳはＭＯＳＦＥＴＱ１～Ｑｎを流れ、同期整流が実現される。このとき、Ｖ_Ｑ１ＤＳはＭＯＳＦＥＴＱ１のオン抵抗とＩ_Ｓの積で定義される電圧の負の値に等しくなる。

【0027】

次に、ターンオフ時の動作について説明する。Ｉ_Ｓが減少すると、Ｖ_Ｑ１ＤＳは増加する。Ｖ_Ｑ１ＤＳの値が第２の閾値Ｖ_ＴＨ２より大きくなると、比較回路ＣＯＭＰａはオフの結果を生成する。その結果を基に駆動回路ＧＤ１～ＧＤｎはＭＯＳＦＥＴＱ１～Ｑｎをオフする信号をそれぞれ生成し、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧Ｖ_Ｑ１ＧＳ～Ｖ_ＱｎＧＳが下降し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオフする。

【0028】

ここで、ターンオフの条件をＶ_Ｑ１ＤＳ＞Ｖ_ＴＨ１とすると、Ｖ_Ｑ１ＤＳが第１の閾値Ｖ_ＴＨ１より小さくなってターンオンし、Ｉ_ＳがＭＯＳＦＥＴを流れることによりＶ_Ｑ１ＤＳが増加してＶ_Ｑ１ＤＳ＞Ｖ_ＴＨ１となりターンオフするため、ターンオン・ターンオフの動作を短期間で繰り返すチャタリングが生じる。この問題を抑制するために、ターンオフ時にはＶ_Ｑ１ＤＳと、第１の閾値Ｖ_ＴＨ１より大きい第２の閾値Ｖ_ＴＨ２を比較する。

【0029】

ＭＯＳＦＥＴＱ１～Ｑｎをオフした後、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１の負電圧によって、コンデンサＣ１～Ｃｎは再び充電される。

【0030】

本実施例の利点は、複数のＭＯＳＦＥＴを多段接続した構成の整流回路において１つの比較回路を使用することである。図１８に示す従来の整流回路のように、複数のＭＯＳＦＥＴＱ１～Ｑｎと同数の比較回路ＣＯＭＰａ１～ＣＯＭＰａｎを用いる構成と比べて制御回路１の故障率を低減できるため、信頼性の高い整流回路を実現できる。

【0031】

図３に本実施例の変形例を示す。図１で示した整流回路では、レベルシフト回路ＬＳ２～ＬＳｎ（比較回路ＣＯＭＰａの比較結果をレベルシフトする複数のスイッチング素子）を直列に接続しているのに対し、図３の整流回路ではレベルシフト回路ＬＳ２～ＬＳｎを互いに並列に配置している。

【実施例0032】

図４及び図５を参照して、本発明の実施例２の整流回路について説明する。図４は、２つのＭＯＳＦＥＴＱ１，Ｑ２のドレイン－ソース電圧の合計を検出する構成を示している。図５は、図４の変形例（変形例２）であり、全てのＭＯＳＦＥＴＱ１～Ｑｎのドレインーソース電圧の合計を検出する構成を示している。

【0033】

図１に示した整流回路では、ＭＯＳＦＥＴＱ１のオン抵抗とＩ_Ｓの値によっては、検出電圧に混在するノイズに対して検出電圧の絶対値が十分に大きくない場合がある。この場合、混在したノイズによって検出電圧と第１の閾値Ｖ_ＴＨ１、もしくは、検出電圧と第２の閾値Ｖ_ＴＨ２の大小関係が急峻に入れ替わり、上述したチャタリングが生じる可能性がある。これは第１の閾値Ｖ_ＴＨ１と第２の閾値Ｖ_ＴＨ２を小さく設定することで改善できるが、その場合は同期整流期間が減少し、整流回路で生じる損失が増加する。

【0034】

この問題を抑制するために、検出電圧に混在するノイズに対して検出電圧の絶対値を十分に大きくすることが考えられる。

【0035】

そこで、本実施例では、図４に示すように２つのＭＯＳＦＥＴＱ１とＱ２のドレインーソース電圧の合計を検出する構成、もしくは、図５に示すように全てのＭＯＳＦＥＴＱ１～Ｑｎのドレイン－ソース電圧の合計を検出する構成とする。つまり、混在するノイズに対して検出電圧の絶対値が十分大きくなるように、連続して多段接続された２つ以上の任意の数のＭＯＳＦＥＴのドレイン－ソース電圧の合計を検出する。

【0036】

本実施例の利点は、検出電圧の増加である。検出電圧に混在するノイズに対して相対的に検出電圧を大きくすることで、チャタリングを抑制することができる。