特開 2022-126320 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022126320

(43)【公開日】2022-08-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220823BHJP

   H01L 27/11556 20170101ALI20220823BHJP

   H01L 27/11548 20170101ALI20220823BHJP

   H01L 27/11575 20170101ALI20220823BHJP

   H01L 21/336 20060101ALI20220823BHJP

【ＦＩ】

H01L27/11582

H01L27/11556

H01L27/11548

H01L27/11575

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021024335

(22)【出願日】2021-02-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100170058

【弁理士】

【氏名又は名称】津田 拓真

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】飯野 浩光

(72)【発明者】

【氏名】竹下 俊平

(72)【発明者】

【氏名】山本 直樹

(72)【発明者】

【氏名】野島 和弘

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA02

5F083JA03

5F083JA04

5F083JA05

5F083JA12

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083PR03

5F083PR05

5F083PR21

5F083ZA01

5F101BA01

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

5F101BH15

(57)【要約】

【課題】階段部の形成が容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１０は、複数の導電体層４０がｚ方向に沿って積層されている積層部１００と、複数の導電体層４０がｙ方向に沿って階段状に引き出されている階段部２００と、を備える。階段部２００には、下側階段部２２０と上側階段部２１０とが含まれている。上側階段部２１０では、ｚ方向に沿って下側階段部２２０側に行く程、導電体層４０がｙ方向に沿った一方側へと向かって長く伸びるように形成されている。下側階段部２２０は、上側階段部２１０よりも、ｙ方向に沿って上記の一方側とは反対側となる位置に形成されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の導電体層が第１方向に沿って積層されている第１の積層部と、
前記第１方向に対し垂直な第２方向に沿って前記第１の積層部と並んでいる部分であって、複数の前記導電体層が前記第２方向に沿って階段状に引き出されている階段部と、を備え、
前記階段部には、
下側階段部と、前記第１方向に沿って前記下側階段部とは異なる位置に配置された上側階段部と、が含まれており、
前記上側階段部では、前記第１方向に沿って前記下側階段部側に行く程、前記導電体層が前記第２方向に沿った一方側へと向かって長く伸びるように形成されており、
前記下側階段部は、前記上側階段部よりも、前記第２方向に沿って前記一方側とは反対側となる位置に形成されている、半導体記憶装置。

【請求項2】

前記上側階段部及び前記下側階段部のそれぞれには、複数の前記導電体層を貫く支持柱が形成されている、請求項１に記載の半導体記憶装置。

【請求項3】

前記上側階段部に含まれる複数の前記導電体層と前記第１の積層部に含まれる複数の前記導電体層との間を電気的に接続するブリッジ部が、前記上側階段部よりも前記第２方向に沿って反対側となる前記位置で、前記第２方向に沿って伸びるように形成されている、請求項１又は２に記載の半導体記憶装置。

【請求項4】

前記複数の前記導電体層が前記第１方向に沿って積層されている第２の積層部を更に備え、
前記階段部は、前記第２方向に沿って前記第１の積層部と前記第２の積層部との間に形成され、
前記ブリッジ部は、更に前記上側階段部に含まれる複数の前記導電体層と前記第２の積層部に含まれる複数の前記導電体層との間を電気的に接続するように、前記第１の積層部と前記第２の積層部との間を前記第２方向に沿って伸びるように形成されている、請求項３に記載の半導体記憶装置。

【請求項5】

前記第１方向に沿って、前記上側階段部よりも前記下側階段部側となる領域には、前記導電体層が形成されていない、請求項１乃至４のいずれか１項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は半導体記憶装置に関する。

【背景技術】

【0002】

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、基板上に複数の導電体層が積層され、複数の導電体層を貫くようにメモリピラーが形成される。それぞれの導電体層とメモリピラーとの交点が、データを記憶するためのメモリセルとして機能する。それぞれの導電体層は、各メモリセルのゲート電極に電圧を印加するためのワード線等として用いられる。

【0003】

導電体層のそれぞれには、基板の表面に対し垂直な方向に伸びるコンタクトを接続する必要がある。このため、複数のメモリピラーが形成された部分から、導電体層は階段状に引き出される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１８－１４８０７１号公報

【特許文献2】米国特許第８８２２２８５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体記憶装置の記憶容量を大きくするためには、導電体層の積層数を多くすることが好ましい。しかしながら、導電体層の積層数が多くなると、メモリピラーを形成するための穴（メモリホール）等を、一回の加工で形成することは難しくなる。そこで、近年では、導電体層の積層、及びこれらを貫くメモリホール等の形成を、複数回に分けて段階的に行うのが一般的となっている。このような半導体記憶装置の製造時においては、導電体層が階段状に引き出される部分、である階段部も、複数回に分けて形成されることとなる。

【0006】

開示された実施形態によれば、階段部の形成が容易な半導体記憶装置が提供される。

【課題を解決するための手段】

【0007】

実施形態に係る半導体記憶装置は、複数の導電体層が第１方向に沿って積層されている第１の積層部と、第１方向に対し垂直な第２方向に沿って第１の積層部と並んでいる部分であって、複数の導電体層が第２方向に沿って階段状に引き出されている階段部と、を備える。階段部には、下側階段部と、第１方向に沿って下側階段部とは異なる位置に配置された上側階段部と、が含まれている。上側階段部では、第１方向に沿って下側階段部側に行く程、導電体層が第２方向に沿った一方側へと向かって長く伸びるように形成されており、下側階段部は、上側階段部よりも、第２方向に沿って一方側とは反対側となる位置に形成されている。

【図面の簡単な説明】

【0008】

【図1】図１は、第１実施形態に係る半導体記憶装置の等価回路を示す図である。

【図2】図２は、第１実施形態に係る半導体記憶装置の構成を示す図である。

【図3】図３は、第１実施形態に係る半導体記憶装置の構成を示す図である。

【図4】図４は、第１実施形態に係る半導体記憶装置の構成を示す図である。

【図5】図５は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図6】図６は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図7】図７は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図8】図８は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図9】図９は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図10】図１０は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図11】図１１は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図12】図１２は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図13】図１３は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図14】図１４は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図15】図１５は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図16】図１６は、第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図17】図１７は、支持柱及びその近傍の構成を示す図である。

【図18】図１８は、支持柱及びその近傍の構成を示す図である。

【図19】図１９は、比較例に係る半導体記憶装置について説明するための図である。

【図20】図２０は、第２実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図21】図２１は、第２実施形態に係る半導体記憶装置の製造方法を説明するための図である。

【図22】図２２は、第３実施形態に係る半導体記憶装置の構成を示す図である。

【図23】図２３は、第４実施形態に係る半導体記憶装置の構成を示す図である。

【図24】図２４は、第５実施形態に係る半導体記憶装置の構成を示す図である。

【図25】図２５は、第６実施形態に係る半導体記憶装置の構成を示す図である。

【図26】図２６は、第６実施形態に係る半導体記憶装置の構成を示す図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0010】

[第１実施形態]
第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、例えばＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置１０の構成が等価回路図として示されている。半導体記憶装置１０は、複数のストリングユニットＳＵ０～ＳＵ３を含む。それぞれのストリングユニットＳＵ０～ＳＵ３は、複数のＮＡＮＤストリングＳＲを含む。更に、それぞれのＮＡＮＤストリングＳＲは、例えば、８つのメモリセルＭＴ０～ＭＴ７、及び、２つのセレクトトランジスタＳＴ１、ＳＴ２を含む。

【0011】

以下の説明においては、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せず「ストリングユニットＳＵ」とも表記することがある。同様に、メモリセルＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルＭＴ」とも表記することがあり、セレクトトランジスタＳＴ１、ＳＴ２のそれぞれを区別せず「セレクトトランジスタＳＴ」とも表記することがある。

【0012】

複数のストリングユニットＳＵ０～ＳＵ３は、全体で１つのブロックを構成しており、このようなブロックが半導体記憶装置１０には複数設けられている。図１においては単一のブロックのみが図示されており、その他のブロックについては図示が省略されている。尚、１つのブロックに含まれるストリングユニットＳＵの数は、図１に示したものに限定されない。また、ＮＡＮＤストリングＳＲに含まれるメモリセルやセレクトトランジスタの数についても、図１の例とは異なっていてもよい。

【0013】

それぞれのストリングユニットＳＵには、Ｎ本設けられたビット線ＢＬ０～ＢＬ（Ｎ－１）と同じ数のＮＡＮＤストリングＳＲが含まれる。Ｎは正の整数である。ＮＡＮＤストリングＳＲに含まれるメモリセルＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースと、セレクトトランジスタＳＴ２のドレインと、の間において直列に配置されている。セレクトトランジスタＳＴ１のドレインはいずれかのビット線ＢＬ０等に接続されている。セレクトトランジスタＳＴ２のソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ１～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。

【0014】

それぞれのメモリセルＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。当該電荷蓄積層に蓄積された電荷量が、メモリセルＭＴに保持されるデータに対応したものとなる。メモリセルＭＴは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。

【0015】

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０は、各セレクトトランジスタＳＴ１の開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴ１に電圧を印加するためのセレクトゲート線ＳＧＤ１～ＳＧＤ３が設けられている。

【0016】

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０は、各セレクトトランジスタＳＴ２の開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴ２に電圧を印加するためのセレクトゲート線ＳＧＳ１～ＳＧＳ３が設けられている。尚、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間においてセレクトゲート線ＳＧＳが共有され、ストリングユニットＳＵ０～ＳＵ３に含まれる全てのセレクトトランジスタＳＴ２のゲートが共有のセレクトゲート線ＳＧＳに接続されていてもよい。

【0017】

メモリセルＭＴ０～ＭＴ７のそれぞれのゲートは、ワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７は、メモリセルＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で、電圧が印加される線である。ワード線ＷＬ０～ＷＬ７のそれぞれは、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間において共有されている。

【0018】

半導体記憶装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続された複数のメモリセルＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体記憶装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるので、その詳細な説明については省略する。

【0019】

図１の等価回路で表される半導体記憶装置１０の具体的な構成を図２に示す。同図に示されるように、半導体記憶装置１０は、基板２０と、絶縁体層２１と、導電体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。

【0020】

基板２０は、図２の上方側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁体層２１、導電体層２２、絶縁体層３０、及び導電体層４０等は、基板２０の上面側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。

【0021】

図２においては、基板２０の表面に対して垂直な方向であって、図２において下方側から上方側に向かう方向がｚ方向となっており、当該方向に沿ってｚ軸が設定されている。また、ｚ方向に対して垂直な方向であって、図２において左側から右側に向かう方向がｙ方向となっており、当該方向に沿ってｙ軸が設定されている。更に、ｚ方向及びｙ方向の両方に対して垂直な方向であって、図２において紙面手前側から奥側に向かう方向がｘ方向となっており、当該方向に沿ってｘ軸が設定されている。以下においては、このように設定された各方向や各軸を適宜用いながら、半導体記憶装置１０の構成を説明する。

【0022】

絶縁体層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層である。基板２０のｚ方向側の表面には、図１のメモリセルＭＴに対するデータの読み出し、書き込み、及び消去を行うための不図示の周辺回路が形成されている。絶縁体層２１は、これら周辺回路の全体を覆っており、周辺回路が導電体層２２と導通してしまうことを防止している。

【0023】

導電体層２２は、ソース線ＳＬとして機能する層である。導電体層２２は、例えば、不純物がドープされた多結晶シリコン、メタルシリサイド等のシリコンを含む材料や、このようなシリコンを含む材料と金属材料との積層構造により形成されている。導電体層２２は、上記の絶縁体層２１の上面をｚ方向側から覆うような板状に形成されている。

【0024】

複数の絶縁体層３０及び導電体層４０は、それぞれ複数形成されており、導電体層２２の一部をｚ方向側から交互に覆うように形成されている。尚、図２における絶縁体層３０や導電体層４０の積層数は、実際の積層数とは異なっている。

【0025】

導電体層４０は、例えばタングステンを含む材料により形成された、導電性を有する層である。導電体層４０において、タングステン等を含む材料の外周面が窒化チタン等のバリアメタル材料で覆われていてもよい。それぞれの導電体層４０は、図１におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ０、ＳＧＤ０等として用いられるものである。絶縁体層３０は、互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。

【0026】

図２に示されるように、複数の絶縁体層３０及び導電体層４０がｚ方向に沿って積層されている領域には、これらをｚ方向に沿って貫くように複数のメモリピラー５０が形成されている。それぞれのメモリピラー５０は、最もｚ方向側にある絶縁体層３０から、導電体層２２に至るまでの範囲において形成されている。尚、それぞれのメモリピラー５０は、図１に示されるＮＡＮＤストリングＳＲに対応するものである。図２におけるメモリピラー５０の数は、実際の数とは異なっている。

【0027】

図３には、一つのメモリピラー５０を、ｚ軸に対し垂直な面に沿って切断した場合の断面が模式的に示されている。同図に示されるように、それぞれのメモリピラー５０は、半導体５０２と、トンネル絶縁膜５０３と、電荷蓄積膜５０４と、ブロック絶縁膜５０５と、を有している。

【0028】

半導体５０２は、複数の絶縁体層３０及び導電体層４０が積層されている部分内をｚ方向に沿って延びる筒状の形状を有し、例えばアモルファスシリコンやポリシリコン等のシリコン材料によって形成されている。筒状の半導体５０２の内側には、絶縁性の材料からなるコア５０１が形成されている。このような態様に替えて、半導体５０２の内側にコア５０１が形成されていない態様としてもよい。

【0029】

トンネル絶縁膜５０３は、半導体５０２の外周面を覆う膜である。トンネル絶縁膜５０３は、例えば酸化シリコンを含む材料で形成されている。電荷蓄積膜５０４は、トンネル絶縁膜５０３の外周面を覆う膜である。電荷蓄積膜５０４は、例えば窒化シリコンを含む材料で形成されている。ブロック絶縁膜５０５は、電荷蓄積膜５０４の外周面を覆う膜である。ブロック絶縁膜５０５は、例えば酸化シリコンや、酸化シリコンよりも誘電率が大きい金属酸化物を含む材料で形成されている。最も外側に形成されたブロック絶縁膜５０５の外周面は、積層された導電体層４０のそれぞれによって囲まれている。

【0030】

このように、メモリピラー５０と複数の導電体層４０とがブロック絶縁膜５０５、電荷蓄積膜５０４、及びトンネル絶縁膜５０３を介して対向する部分に、それぞれトランジスタが形成される。つまり、それぞれのメモリピラー５０では、その長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、各トランジスタのゲートとして機能する。導電体層４０の内側にある半導体５０２は、当該トランジスタのチャネルとして機能する。

【0031】

メモリピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図１における複数のメモリセルＭＴとして機能する。また、直列に並ぶ複数のメモリセルＭＴの両端部等に形成されたトランジスタは、図１におけるセレクトトランジスタＳＴ１、ＳＴ２として機能する。

【0032】

メモリピラー５０のうち－ｚ方向側の端部においては、ブロック絶縁膜５０５等が除去されており、内側の半導体５０２が導電体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する導電体層２２と、各トランジスタのチャネルとが電気的に接続されている。一方、メモリピラー５０のうちｚ方向側の端部においては、不図示のコンタクトを介して、半導体５０２が図１におけるビット線ＢＬに接続されている。

【0033】

尚、各メモリセルＭＴに対するデータの読み書き等を実現するための周辺の回路の構成や、その具体的な動作としては、既に公知となっている様々な態様を採用することができる。このため、更なる具体的な説明については省略する。

【0034】

図２においては、基板２０を覆うように複数の導電体層４０がそれぞれ略同一の板状で積層されている部分であって、且つこれらを貫くように複数のメモリピラー５０が形成されている部分に、符号「１００」が付されている。このような部分のことを、以下では「積層部１００」とも称する。積層部１００は、データを記憶するための複数のメモリセルＭＴが形成されている部分、ということもできる。図２においては、ｙ方向に沿って並ぶ２つの積層部１００が描かれている。後に図４に示されるように、ｙ方向側の積層部１００においても、複数の導電体層４０を貫くように複数のメモリピラー５０が形成されている。

【0035】

図２に示されるように、２つの積層部１００の間となる部分では、各絶縁体層３０及び各導電体層４０が階段状となるように形成されている。当該領域では、それぞれの導電体層４０が階段状に形成されているので、それぞれの導電体層４０の一部（テラス部分）が、他の導電体層４０に遮られることなくｚ方向側へと露出した状態となっている。このように露出したそれぞれの導電体層４０には、ｚ方向に沿って伸びるコンタクト７０の端部が接続されている。コンタクト７０は、例えばタングステンのような導電性の材料で形成された柱状の部材である。

【0036】

後に説明するように、階段状に形成された各導電体層４０のそれぞれは、積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、電気的に接続されている。このような構成により、ワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ０、ＳＧＤ０等として用いられる各導電体層４０には、それぞれのコンタクト７０を介して電圧の印加等を個別に行うことが可能となっている。積層部１００の各導電体層４０に対する電圧の印加等を可能とするために、上記のように導電体層４０が階段状に形成されている部分のことを、以下では「階段部２００」とも称する。階段部２００やコンタクト７０の周囲は絶縁体８０で埋められている。絶縁体８０は、例えば酸化シリコンである。

【0037】

積層部１００等において実際に積層されている導電体層４０の数は、図２に示される数よりも多い。図２のメモリピラー５０は、このように多数の導電体層４０の全体を貫くように形成されており、その実際の形状は極めて細長くなっている。このようなメモリピラー５０の形成を精度良く行うために、絶縁体層３０等の積層、及びメモリピラー５０のための穴の形成は、一度にではなく複数回に分けて行われることが多い。後に説明するように、本実施形態では、絶縁体層３０等の積層、及びメモリピラー５０のための穴の形成が２回に分けて行われている。

【0038】

図２では、１回目で形成される下層側の部分と、２回目で形成される上層側の部分との境界となる位置に、符号「ＢＤ」が付してある。当該境界のことを、以下では「境界ＢＤ」とも称する。階段部２００のうち、境界ＢＤよりもｚ方向側に形成されている部分のことを、以下では「上側階段部２１０」とも称する。また、階段部２００のうち、境界ＢＤよりも－ｚ方向側に形成されている部分のことを、以下では「下側階段部２２０」とも称する。

【0039】

上側階段部２１０は、ｚ方向に沿って下側階段部２２０とは異なる位置、具体的には下側階段部２２０よりも上方側となる位置に配置されている。尚、ここでいう「下側」及び「下方側」とは、上記のような絶縁体層３０等の形成が複数回に分けて行われる際において、絶縁体層３０等の形成が先に行われる方のことであり、本実施形態では－ｚ方向側のことである。一方、「上側」及び「上方側」とは、上記のような絶縁体層３０等の形成が複数回に分けて行われる際において、絶縁体層３０等の形成が後に行われる方のことであり、本実施形態ではｚ方向側のことである。また、「上側」及び「上方側」とは、上側階段部２１０及び下側階段部２２０において、導電体層４０の一部分が他の導電体層４０に遮られることなく露出して形成された面（テラス面）が向く方向側ともいうことができる。

【0040】

下側階段部２２０は、階段部２００のうち－ｙ方向側となる位置に形成されている。上側階段部２１０は、階段部２００のうち、下側階段部２２０よりもｙ方向側となる位置に形成されている。

【0041】

図４には、図２のＩＶ－ＩＶ断面における半導体記憶装置１０の構成が模式的に描かれている。図４において符号「９０」が付されているのは、積層部１００及び階段部２００を分断するように設けられたスリットである。当該スリットのことを、以下では「スリット９０」とも称する。スリット９０では、積層部１００等を構成する絶縁体層３０や導電体層４０がｘ方向に沿って分断されており、その内部にはスペーサとなる絶縁性の材料をスリット９０の側壁部に有しながら、導電体層２２と接続されるように不図示の導電性の材料が埋め込まれている。このような態様に替えて、スリット９０の内部の全体が絶縁性の材料で充填された態様としてもよい。スリット９０は、例えば、互いに隣り合うストリングユニットＳＵ又はブロックを区分するものである。スリット９０は、ｘ方向に沿って複数並ぶように形成されているが、図４においては、このうち３つのスリット９０のみが描かれている。尚、図２に示される断面は、半導体記憶装置１０を図４のＡ－Ａに沿って切断した場合の断面に相当する。

【0042】

図４において符号「ＳＣ」が付されているのは、導電体層４０のうち階段部２００と対応する部分に形成された矩形の開口である。当該開口のことを、以下では「開口ＳＣ」とも称する。図４の断面においては、開口ＳＣが二つ形成されている。導電体層４０のうち、二つの開口ＳＣの間にある部分、すなわち、図４において符号「４０Ａ」が付されている部分は、上側階段部２１０のうち最もｚ方向側に配置された導電体層４０のテラス部分に相当する。当該導電体層４０の符号「４０Ａ」が付されている部分のうち、－ｙ方向側の端部となる縁Ｅは、－ｙ方向側の下側階段部２２０と、ｙ方向側の上側階段部２１０と、の間の境界ということができる。

【0043】

図４に示されるように、導電体層４０は、開口ＳＣによって完全には分断されていない。開口ＳＣとスリット９０との間には間隔が設けられており、導電体層４０は当該間隔の部分においてｙ方向に沿って伸びている。導電体層４０のうち、開口ＳＣとスリット９０との間の部分のことを、以下では「ブリッジ部ＢＲ」とも称する。ブリッジ部ＢＲは、積層された複数の導電体層４０のそれぞれに設けられている。

【0044】

図４において、導電体層４０の符号「４０Ａ」が付されている部分は、－ｙ方向側にある積層部１００の導電体層４０、及び、ｙ方向側にある積層部１００の導電体層４０、のそれぞれに対して、ブリッジ部ＢＲを介して接続されている。上側階段部２１０において積層されている他の全ての導電体層４０も同様である。

【0045】

このように、上側階段部２１０の各導電体層４０は、ｙ方向に沿った両側の積層部１００において積層されている各導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、ブリッジ部ＢＲを介して接続されている。このため、コンタクト７０から、上側階段部２１０の各導電体層４０に印加された電圧は、－ｙ方向側にある積層部１００の各導電体層４０と、ｙ方向側にある積層部１００の各導電体層４０と、の両方に対して印加されることとなる。

【0046】

図２に示されるように、下側階段部２２０の各導電体層４０は、－ｙ方向側の積層部１００において積層されている各導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、直接的に繋がっている。また、下側階段部２２０の各導電体層４０は、ｙ方向側の積層部１００において積層されている各導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、図４に示されるものと同様のブリッジ部ＢＲを介して接続されている。このため、コンタクト７０から、下側階段部２２０の各導電体層４０に印加された電圧は、－ｙ方向側にある積層部１００のみならず、ｙ方向側にある積層部１００にも同様に印加されることとなる。

【0047】

図２に示されるように、階段部２００には、ｚ方向に沿って伸びる支持柱６０が複数形成されている。それぞれの支持柱６０は、積層された複数の導電体層４０を貫いている。支持柱６０は、半導体記憶装置１０を製造する際において、リプレイス時に複数の絶縁体層３０を補強する目的で設けられるものである。支持柱６０は、例えば酸化シリコンによって形成されている。

【0048】

以上に説明したように、本実施形態に係る半導体記憶装置１０は、積層部１００と階段部２００とを備える。積層部１００は、基板２０を覆うように、複数の導電体層４０が互いに全体的に重なり合ってｚ方向に沿って積層されている部分である。それぞれの導電体層４０が積層されているｚ方向は、本実施形態における「第１方向」に該当する。

【0049】

階段部２００は、ｙ方向に沿って積層部１００と並んでいる部分である。階段部２００は、複数の導電体層４０がｙ方向に沿って階段状に引き出されている部分である。積層部１００と階段部２００とが並ぶｙ方向は、第１方向であるｚ方向に対し垂直な方向であって、本実施形態における「第２方向」に該当する。

【0050】

既に述べたように、階段部２００には、下側階段部２２０と上側階段部２１０とが含まれている。本実施形態においては、下側階段部２２０は、ｚ方向（つまり第１方向）に沿って基板２０側となる位置に配置された部分である。上側階段部２１０は、ｚ方向（つまり第１方向）に沿って、下側階段部２２０よりも基板２０側とは反対側となる位置に配置された部分である。

【0051】

次に、図５～１８を参照しながら、半導体記憶装置１０の製造方法について説明する。

【0052】

＜下側積層工程＞初めに、下側積層工程が行われる。下側積層工程では、先ず、基板２０のｚ方向側表面を覆うように、絶縁体層２１及び導電体層２２が形成される。更に、導電体層２２のｚ方向側表面を覆うように、絶縁体層３０と犠牲層４１とが交互に積層される。犠牲層４１は、後の工程において導電体層４０に置き換えられる（リプレイスされる）層であって、例えば窒化シリコンにより形成された層である。最もｚ方向側に形成された絶縁体層３０の表面が、図２における境界ＢＤに対応する。図５には、下側積層工程が完了した状態が示されている。

【0053】

＜下側階段形成工程＞下側積層工程の後は、下側階段形成工程が行われる。下側階段形成工程では、例えば、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層された絶縁体層３０及び犠牲層４１の一部に下側階段部２２０が形成される。図６には、このように下側階段部２２０が形成された直後の状態が示されている。同図に示されるように、上側階段部２１０の直下となる部分において積層されていた絶縁体層３０及び犠牲層４１は、下側階段部２２０が形成される際においていずれも除去される。下側階段部２２０が形成された後は、図７に示されるように、下側階段部２２０の周囲が絶縁体８０で埋められた状態とされる。

【0054】

＜下側穴形成工程＞下側階段形成工程の後は、下側穴形成工程が行われる。下側穴形成工程では、メモリピラー５０と対応する部分に穴５１Ｌが形成され、支持柱６０と対応する部分に穴６１Ｌが形成される。これらはいずれも、その長手方向をｚ方向に沿わせた略円柱形状の細長い穴であり、例えばＲＩＥにより形成される。穴５１Ｌ及び穴６１Ｌは、例えば、導電体層２２に到達する深さまで形成される。その後、穴５１Ｌの内側が犠牲材５２で埋められると共に、穴６１Ｌの内側が犠牲材６２で埋められる。犠牲材５２及び犠牲材６２は、互いに同じ材料が用いられる。このような材料としては、例えばポリシリコンやアモルファスシリコン等を用いることができる。図８には、下側穴形成工程が完了した状態が示されている。

【0055】

＜上側積層工程＞下側穴形成工程の後は、上側積層工程が行われる。上側積層工程では、これまでの工程で形成された部分のｚ方向側の表面全体を覆うように、絶縁体層３０と犠牲層４１とが交互に積層される。これにより、境界ＢＤよりもｚ方向側の部分が形成される。図９には、上側積層工程が完了した状態が示されている。

【0056】

＜上側階段形成工程＞上側積層工程の後は、上側階段形成工程が行われる。上側階段形成工程では、例えば、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層された絶縁体層３０及び犠牲層４１の一部に上側階段部２１０が形成される。図１０には、このように上側階段部２１０が形成された直後の状態が示されている。上側階段部２１０が形成される位置は、下側階段部２２０のｙ方向側端部よりも更にｙ方向側となる位置である。このため、下側階段部２２０に形成されている穴６１Ｌや、穴６１Ｌの内側を埋めている犠牲材６２は、上側階段部２１０が形成された後においても、絶縁体層３０や犠牲層４１によってｚ方向側から覆われたままの状態となっている。上側階段部２１０が形成された後は、図１１に示されるように、上側階段部２１０の周囲が絶縁体８０で埋められた状態とされる。

【0057】

＜上側穴形成工程＞上側階段形成工程の後は、上側穴形成工程が行われる。上側穴形成工程では、境界ＢＤよりもｚ方向側の範囲において、メモリピラー５０と対応する部分に穴５１Ｕが形成され、支持柱６０と対応する部分に穴６１Ｕが形成される。図１２には、上側穴形成工程が完了した状態が示されている。

【0058】

同図に示されるように、積層部１００となる部分や、下側階段部２２０の直上となる部分においては、下側穴形成工程において予め形成されていた穴５１Ｌや穴６１Ｌの直上となる位置に、穴５１Ｕや穴６１Ｕが形成される。このため、下側穴形成工程において予め穴５１Ｌに形成されていた犠牲材５２は、穴５１Ｕを形成する際のストッパーとして機能する。同様に、下側穴形成工程において予め穴６１Ｌに形成されていた犠牲材６２は、穴６１Ｕを形成する際のストッパーとして機能する。

【0059】

ただし、上側階段部２１０を貫くように形成される穴６１Ｕの直下となる位置には、穴６１Ｌが形成されておらず、ストッパーとなる犠牲材６２が存在しない。このため、図１２に示されるように、上側階段部２１０を貫く穴６１Ｕは、境界ＢＤを超えて、更に－ｚ方向側となる深さまで形成される。ただし、境界ＢＤよりも－ｚ方向側となる部分は絶縁体８０で埋められているので、境界ＢＤを超えた穴６１Ｕの一部が絶縁体層３０や犠牲層４１を貫いてしまうことは無い。

【0060】

＜犠牲材除去工程＞上側穴形成工程の後は、犠牲材除去工程が行われる。犠牲材除去工程では、穴５１Ｌを埋めている犠牲材５２、及び穴６１Ｌを埋めている犠牲材６２が除去される。犠牲材５２等としてポリシリコンやアモルファスシリコン等が用いられている場合には、例えばウェットエッチングによってこれらを除去することができる。図１３には、犠牲材除去工程が完了した状態が示されている。犠牲材除去工程が完了すると、ｚ軸に沿って並ぶ穴５１Ｌ及び穴５１Ｕは互いに繋がって、これらの全体が穴５１となる。同様に、ｚ軸に沿って並ぶ穴６１Ｌ及び穴６１Ｕは互いに繋がって、これらの全体が穴６１となる。以降においては、上側階段部２１０を貫くように形成されていた穴６１Ｕのことも含めて「穴６１」と表記する。

【0061】

＜メモリピラー等形成工程＞犠牲材除去工程の後は、メモリピラー等形成工程が行われる。メモリピラー等形成工程では、穴５１の内側にメモリピラー５０が形成され、穴６１の内側に支持柱６０が形成される。これらはいずれも、例えばＣＶＤ成膜によって形成される。図１４には、メモリピラー等形成工程が完了した状態が示されている。

【0062】

＜開口形成工程＞メモリピラー等形成工程の後は、開口形成工程が行われる。開口形成工程では、上側積層工程において積層されていた絶縁体層３０及び犠牲層４１のうち、下側階段部２２０の直上となる位置の部分が除去され、これにより開口Ｇが形成される。図１５には、開口形成工程が完了した状態が示されている。尚、開口Ｇは、犠牲層４１のうち、後に図４のブリッジ部ＢＲとなる部分を残すように形成される。開口Ｇの底面、すなわち境界ＢＤにおいては、下側階段部２２０に設けられた支持柱６０の上端が露出した状態となる。開口Ｇが形成された後は、図１６に示されるように、開口Ｇの内側が絶縁体８０で埋められた状態とされる。

【0063】

＜リプレイス工程＞開口形成工程の後は、リプレイス工程が行われる。リプレイス工程では、先ず、図４に示されるスリット９０が形成される。これにより、積層された絶縁体層３０及び犠牲層４１が分断される。その後、スリット９０を介したウェットエッチングによって犠牲層４１が除去される。このとき、積層されたそれぞれの絶縁体層３０は、間に隙間が空いた状態で残留する。ただし、それぞれの絶縁体層３０は、メモリピラー５０及び支持柱６０によって支持されるので、その形状が維持される。その後、例えばＣＶＤにより、犠牲層４１が存在していた隙間のそれぞれに導電体層４０が形成される。

【0064】

リプレイス工程が完了した後は、スリット９０の内側にスペーサとしての絶縁性の材料を介して導電性の材料が埋め込まれる。また、絶縁体８０のうちｚ方向側の表面から、例えばＲＩＥにより、コンタクト７０のための穴がｚ方向に沿って形成された後、当該穴を埋めるようにコンタクト７０が形成される。これにより、図２に示される半導体記憶装置１０が完成する。

【0065】

以下、上側階段部２１０及び下側階段部２２０を本実施形態のように配置したことの効果について説明する。図１７（Ａ）には、上側積層工程が行われる直前における、穴６１Ｌ及び犠牲材６２の状態が模式的に描かれている。同図に示されるように、穴６１Ｌのうちｚ方向側の端部近傍、すなわち、境界ＢＤ側の端部近傍においては、穴６１Ｌの内径が他の部分に比べて拡大されている。このように拡大された部分のことを、以下では「拡径部６５」とも称する。このような拡径部６５を形成しておけば、後の上側穴形成工程においてｚ方向側に穴６１Ｕを形成する際に、境界ＢＤを間に挟んで穴６１Ｌと穴６１Ｕとを確実に接続することが可能となる。尚、これまでの説明に用いた図２等においては、拡径部６５の図示が省略されている。

【0066】

上側積層工程が行われる直前においては、図１７（Ａ）に示されるように、拡径部６５の内側にある犠牲材６２の上端面、すなわちｚ方向側の端面の位置を、境界ＢＤの位置に一致させることが好ましい。しかしながら、両者を完全に一致させることは困難である。実際には、図１７（Ｂ）に示されるように、拡径部６５の内側にある犠牲材６２の上端面は、境界ＢＤの位置よりも－ｚ方向側の位置となることが多い。その結果、拡径部６５の位置には凹部６６が形成される。

【0067】

図１８には、図１７（Ｂ）のように凹部６６が形成された状態で、リプレイス工程が行われた直後の状態が模式的に示されている。同図に示されるように、拡径部６５の直上、すなわちｚ方向側の部分においては、境界ＢＤの上方で境界ＢＤと近接した高さ位置にある導電体層４０が凹部６６に沿って凹状に形成される。

【0068】

しかしながら、リプレイス工程において、導電体層４０が形成されるべき空間が凹状となっていた場合には、当該空間の全体を埋めるように導電体層４０が形成されず、一部において空隙（ボイド）が残ってしまう可能性がある。このような空隙は、凹部６６の内側であって、拡径部６５を埋めている犠牲材６２の直上となる位置において最も生じやすい。

【0069】

上記の空隙の内側には、リプレイス工程において用いられた薬剤中のフッ素ガスが残留され得る。このため、後の工程において、境界ＢＤの上方で境界ＢＤと近接した高さ位置にある導電体層４０に対し空隙の発生起因となる凹部６６の近傍でコンタクト７０が接続された際には、フッ素ガスで生じた変質層により、導電体層４０とコンタクト７０との間で接続不良が生じてしまうことがある。

【0070】

そこで、図２に示される本実施形態の構成では、上側階段部２１０よりも基板２０側の部分に、導電体層４０が形成されていない構成を採用している。同図に示されるように、本実施形態では、第１方向に沿って、上側階段部２１０よりも下側階段部２２０側となる領域、すなわち上側階段部２１０よりも－ｚ方向側となる領域において、導電体層４０が形成されない。これにより、そもそもこの領域において、リプレイス時に絶縁体層３０を補強する支持柱６０を形成する必要が無く、その結果、上側階段部２１０を貫く支持柱６０が境界ＢＤを超えて－ｚ方向側の絶縁体８０内で終端していても、その境界ＢＤを跨ぐ部分に図１７（Ｂ）に示されるような拡径部６５や凹部６６を有していない。このため、図１８を参照しながら説明したような、空隙に起因するコンタクト７０との接続不良が、境界ＢＤと近接した高さ位置にある上側階段部２１０の導電体層４０で生じることがない。

【0071】

このように、上側階段部２１０と下側階段部２２０とを上記のような位置関係で配置した構成においては、導電体層４０とコンタクト７０との間の接続不良を確実に防止することが可能となる。

【0072】

更に、本実施形態の構成を採用したことのもう一つの効果について説明する。以下、下側穴形成工程（図８）で用いられる犠牲材５２、６２として、上記のポリシリコンやアモルファスシリコン等に替えて、カーボンを用いる場合について考える。例えば上側階段形成工程においては、加熱によって積層部１００や階段部２００全体の反りが生じる懸念があるが、犠牲材５２、６２としてカーボンを用いた場合には、当該反りを低減することができる。

【0073】

また、図１２のように上側穴形成工程が完了した後、穴６１Ｕ等の形成に用いられたマスクはアッシングに除去され得る。このとき、当該アッシングにより、カーボンである犠牲材５２、６２もマスクと共に除去される。つまり、犠牲材５２、６２としてカーボンを用いた場合には、先に述べた犠牲材除去工程を省略できるというメリットもある。

【0074】

しかしながら、アッシングの工程において除去されるというカーボンの性質はデメリットともなり得る。図１９は、比較例に係る半導体記憶装置１０Ａを製造する際の、上側階段形成工程において上側階段部２１０が形成された直後の状態を示している。

【0075】

この比較例においては、下側階段部２２０は、階段部２００のうちｙ方向側となる位置に形成されている。上側階段部２１０は、階段部２００のうち、下側階段部２２０よりも－ｙ方向側となる位置に形成されている。その結果、階段部２００は、その導電体層４０のコンタクトと接続される部分（テラス部分）が、ｙ方向側に行くに従って－ｚ方向側の基板２０に近づくような下り階段として形成されている。

【0076】

この比較例の構成においては、上側階段部２１０が形成されると、下側穴形成工程で穴６１Ｌに埋め込まれていた犠牲材６２の一部が、境界ＢＤの位置において露出した状態となる。この状態から、上側階段部２１０の形成に用いられたマスクがアッシングにより除去されるのであるが、当該アッシングにより、露出した犠牲材６２も同時に除去されてしまうおそれがある。図１９では、このように犠牲材６２が除去されてしまった状態の穴６１Ｌに、符号「６１ＬＡ」が付されている。

【0077】

その後、図１２と同様の上側穴形成工程が行われると、符号「６１ＬＡ」が付されている穴６１Ｌにおいては、ストッパーとして機能する犠牲材６２が存在しない。このため、当該部分では、例えば導電体層２２を貫いて絶縁体層２１に到達する位置まで、穴６１Ｕが深く掘り下げられてしまう等の問題が生じ得る。また、境界ＢＤよりも－ｚ方向側となる位置において、絶縁体層３０及び犠牲層４１の一部がエッチングにより不適切に除去されてしまう可能性もある。このように、図１９の比較例に係る構成においては、犠牲材６２としてカーボンを用いると、階段部２００を適切な形状に形成することが難しくなってしまう。

【0078】

そこで、図２に示される本実施形態の構成では、上記の問題が生じないように、上側階段部２１０と下側階段部２２０との位置関係を工夫している。

【0079】

図２に示されるように、本実施形態の上側階段部２１０では、ｚ方向に沿って下側階段部２２０側（図２では下側）に行く程、導電体層４０がｙ方向に沿った一方側（図２では右側）へと向かって長く伸びるように形成されており、本実施形態の下側階段部２２０は、上側階段部２１０よりも、ｙ方向に沿って上記「一方側」とは反対側（図２では左側）となる位置に形成されている。上側階段部２１０のうち－ｙ方向側の端部は、下側階段部２２０のうちｙ方向側の端部と一致しているか、これよりも更にｙ方向側となる位置に配置されている。

【0080】

上記構成は、ｙ方向に沿った両方向（図２における左右方向）のうち、上側階段部２１０が下りとなる方向のことを「下り方向」と定義した場合において、下側階段部２２０を、上側階段部２１０よりも「下り方向」とは反対側に配置した構成、ともいうことができる。

【0081】

図１０に示されるように、上記のように構成された本実施形態では、上側階段形成工程において上側階段部２１０が形成された直後であっても、下側階段部２２０に形成されている穴６１Ｌや、穴６１Ｌの内側を埋めている犠牲材６２は、その全てが、絶縁体層３０や犠牲層４１によってｚ方向側から覆われた状態のままとなる。つまり、本実施形態では、上側階段部２１０が形成される際に、予め形成されていた穴６１Ｌや犠牲材６２は一切露出しない。

【0082】

このため、犠牲材６２としてカーボンが用いられた場合であっても、図１０の状態から行われるアッシングにより、穴６１Ｌから犠牲材６２が除去されてしまうことは無い。つまり、図１９と同様の状態となってしまうことは無い。従って、本実施形態の構成においては、犠牲材６２としてカーボンを用いることができ、例えば反りの低減等、様々な利点を得ることができる。

【0083】

このように、本実施形態では、上側階段部２１０と下側階段部２２０との位置関係を工夫することにより、犠牲材６２としてカーボンが用いられた場合であっても、支持柱６０を含む階段部２００を容易にかつ適切に形成することが可能となっている。特に、上側階段部２１０及び下側階段部２２０のそれぞれに、複数の導電体層４０を貫く支持柱６０が形成されているような本実施形態の構成においては、上記の効果が特に発揮されやすい。

【0084】

本実施形態では、上側階段部２１０に含まれる複数の導電体層４０と、ｙ方向に沿った両側にある積層部１００に含まれる複数の導電体層４０との間、及び、下側階段部２２０に含まれる複数の導電体層４０と、ｙ方向側にある積層部１００に含まれる複数の導電体層４０との間、のそれぞれは、ブリッジ部ＢＲによって電気的に接続されている。ブリッジ部ＢＲは、階段部２００と２つの積層部１００とを通して、ｙ方向（つまり第２方向）に沿って伸びるように形成されている。このような構成により、上側階段部２１０と下側階段部２２０のそれぞれの配置を変更した本実施形態の構成においても、階段部２００と積層部１００との間の電気的な接続を従来通りに行うことが可能となる。

【0085】

尚、階段部２００に含まれる複数の導電体層４０と、積層部１００に含まれる複数の導電体層４０との間の電気的な接続は、本実施形態のように、一部においてブリッジ部ＢＲを介することなく直接的に行われていてもよい。

【0086】

本実施形態においては、ブリッジ部ＢＲは、第１方向に沿って下側階段部２２０よりも上側階段部２１０側となる位置（つまり、下側階段部２２０よりもｚ方向側となる位置）において、上側階段部２１０に含まれる複数の導電体層４０と、積層部１００に含まれる複数の導電体層４０と、の間を電気的に接続している。このような構成においては、下側階段部２２０に向かって伸びるコンタクト７０は、導電体層４０や絶縁体層３０が形成されている部分を避けて、絶縁体８０を貫くように容易に形成することができる。

【0087】

[第２実施形態]
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0088】

本実施形態に係る半導体記憶装置１０の構成は、第１実施形態における構成と概ね同一である。ただし、本実施形態では、図１５等に示される開口Ｇを形成する方法において、第１実施形態と異なっている。本実施形態では、上側階段形成工程において上側階段部２１０が形成されるのと並行して、開口Ｇの一部が形成される。

【0089】

上記のように開口Ｇを形成する方法を示すために、図２０を参照しながら、上側階段部２１０を形成する具体的な方法の一例について先ず説明する。図２０において符号「２５０」が付されているのは、境界ＢＤよりもｚ方向側において交互に積層されている絶縁体層３０及び犠牲層４１の全体を表している。このように積層された絶縁体層３０及び犠牲層４１の全体のことを、以下では「積層体２５０」とも称する。図２０においては、積層体２５０を構成する絶縁体層３０や犠牲層４１の図示が省略されており、積層体２５０の全体に単一のハッチングが施してある。

【0090】

本実施形態における上側階段形成工程では、積層体２５０の表面を覆うように、エッチング用のマスクとしてレジスト膜ＲＦ１が形成される。レジスト膜ＲＦ１には、複数の開口ＯＰ１が形成されている。その後、異方性エッチングと、レジスト膜ＲＦ１のスリミングとが繰り返される。これにより、図２０（Ａ）に示されるように、積層体２５０のうち開口ＯＰ１に対応するそれぞれの位置に、階段状の凹部２５３が形成される。尚、図２０の各図においては、レジスト膜ＲＦ１と積層体２５０との間が互いに離間しているように描かれているが、実際には両者は互いに密着している。

【0091】

それぞれの凹部２５３は、階段部２５１と階段部２５２とを有している。階段部２５１は、凹部２５３のうち－ｙ方向側にある部分であって、ｙ方向側に行くに従って－ｚ方向側の基板２０に近づくような下り階段として形成された部分である。階段部２５２は、凹部２５３のうちｙ方向側にある部分であって、ｙ方向側に行くに従って－ｚ方向側の基板２０から遠ざかるような上り階段として形成された部分である。

【0092】

説明の便宜上、－ｙ方向側にある階段部２５１から順に、それぞれの階段部２５１のことを、以下では「階段部２５１Ａ」、「階段部２５１Ｂ」、「階段部２５１Ｃ」「階段部２５１Ｄ」とも称する。また、－ｙ方向側にある階段部２５２から順に、それぞれの階段部２５２のことを、以下では「階段部２５２Ａ」、「階段部２５２Ｂ」、「階段部２５２Ｃ」「階段部２５２Ｄ」とも称する。凹部２５３が形成された後は、積層体２５０からレジスト膜ＲＦ１が除去される。

【0093】

続いて、図２０（Ｂ）に示されるように、積層体２５０の表面を覆うようにレジスト膜ＲＦ２が形成され、積層体２５０に対する異方性エッチングが行われる。レジスト膜ＲＦ２には複数の開口ＯＰ２が形成されている。開口ＯＰ２は、それぞれの階段部２５２の直上に形成されている。一方、それぞれの階段部２５１の直上や、凹部２５３が形成されていない部分の直上は、レジスト膜ＲＦ２によって覆われている。この状態で異方性エッチングが行われることにより、それぞれの階段部２５２は、その形状を維持したまま、いずれも－ｚ方向側に落とし込まれた状態となる。その後、積層体２５０からレジスト膜ＲＦ２が除去される。

【0094】

続いて、図２０（Ｃ）に示されるように、積層体２５０の表面を覆うようにレジスト膜ＲＦ３が形成され、積層体２５０に対する異方性エッチングが行われる。レジスト膜ＲＦ３には複数の開口ＯＰ３が形成されている。開口ＯＰ３は、階段部２５１Ｂと階段部２５２Ｂの直上、及び階段部２５１Ｄと階段部２５２Ｄの直上、のそれぞれに形成されている。一方、階段部２５１Ａと階段部２５２Ａの直上、及び階段部２５１Ｃと階段部２５２Ｃの直上、のそれぞれはレジスト膜ＲＦ３によって覆われている。この状態で異方性エッチングが行われることにより、階段部２５１Ｂと階段部２５２Ｂ、及び階段部２５１Ｄと階段部２５２Ｄのそれぞれは、その形状を維持したまま、いずれも－ｚ方向側に落とし込まれた状態となる。その後、積層体２５０からレジスト膜ＲＦ３が除去される。

【0095】

続いて、図２０（Ｄ）に示されるように、積層体２５０の表面を覆うようにレジスト膜ＲＦ４が形成され、積層体２５０に対する異方性エッチングが行われる。レジスト膜ＲＦ４には複数の開口ＯＰ４が形成されている。開口ＯＰ４は、階段部２５１Ｃ、階段部２５２Ｃ、階段部２５１Ｄ、及び階段部２５２Ｄ、の直上の全体に亘って形成されている。一方、階段部２５１Ａと階段部２５２Ａの直上、及び階段部２５１Ｂと階段部２５２Ｂの直上、のそれぞれはレジスト膜ＲＦ４によって覆われている。この状態で異方性エッチングが行われることにより、階段部２５１Ｃと階段部２５２Ｃ、及び階段部２５１Ｄと階段部２５２Ｄのそれぞれは、その形状を維持したまま、いずれも－ｚ方向側に落とし込まれた状態となる。その後、積層体２５０からレジスト膜ＲＦ４が除去される。

【0096】

以上のように、本実施形態における上側階段形成工程では、異方性エッチングと、レジスト膜ＲＦ１のスリミングとが繰り返されることにより、先ず複数の階段部２５１及び階段部２５２が形成される（図２０（Ａ））。その後、階段部２５１や階段部２５２を、部分的に且つ段階的に落とし込んで行くことで、基板２０側に行く程導電体層４０がｙ方向に沿って長く伸びるような、上側階段部２１０が形成される（図２０（Ｂ）～図２０（Ｄ））。尚、このように形成された上側階段部２１０においては、図２０（Ｄ）に示されるように、ｚ方向に沿って階段部２５１Ａ～２５１Ｄの各下り階段の間に、絶縁体層３０及び犠牲層４１の複数層分が－ｚ方向側に落とし込まれた端面部分が介在することとなる。つまり、本実施形態に係る半導体記憶装置１０のように、階段状に引き出される複数の導電体層４０の一部分は、ｚ方向に隣接するもの同士がｙ方向に沿った一方側（図２０では右側）の端面を略一致させつつ、複数の導電体層４０の他の部分が、ｚ方向に沿って基板側に行く程、導電体層４０がｙ方向に沿った上記の「一方側」へと向かって長く伸びるように形成された階段部２００の構成としてもよい。

【0097】

本実施形態では、階段部２５１等を段階的に落とし込んで行く際に、積層体２５０のうち開口Ｇとなる部分に対しても同時に異方性エッチングが行われる。例えば図２０（Ｂ）の工程においては、レジスト膜ＲＦ２のうち開口Ｇに対応する部分にも、開口ＯＰ２を形成しておけばよい。同様に、例えば図２０（Ｃ）の工程においては、レジスト膜ＲＦ３のうち開口Ｇに対応する部分にも、開口ＯＰ３を形成しておけばよい。同様に、例えば図２０（Ｄ）の工程においては、レジスト膜ＲＦ４のうち開口Ｇに対応する部分にも、開口ＯＰ４を形成しておけばよい。このような方法により、上側階段部２１０の形成と並行して、開口Ｇを段階的に形成することができる。

【0098】

尚、上記の例では、階段部２５１等の落とし込みが３回行われているが、実際に行われる落とし込みの回数はこれよりも多くてもよい。

【0099】

図２１には、このような方法で上側階段部２１０が形成された直後における状態が模式的に示されている。この場合、開口Ｇの内壁面には、異方性エッチングが段階的に行われたことに伴う段差Ｄが形成される。図２１においては、段差Ｄが一つだけ形成されているが、実際に形成される段差Ｄの数はこれよりも多くなる。

【0100】

図２１に示されるように、上側階段部２１０の形成が完了した時点では、未だ開口Ｇはｚ方向に沿って境界ＢＤには到達していない。すなわち、開口Ｇの底面と境界ＢＤとの間には、絶縁体層３０と犠牲層４１とが残っている。尚、当該部分における絶縁体層３０等の層数は、実際には図２１に示されるものよりも多い。開口Ｇの底に、絶縁体層３０及び犠牲層４１が残されるのは、階段部２５１等が形成される最初の工程（図２０（Ａ））において、積層体２５０のうち開口Ｇに対応する部分への異方性エッチングが行われなかったからである。

【0101】

絶縁体層３０及び犠牲層４１の一部がこのように残されるのは、その直下にある犠牲材６２を露出させないためである。図２１の状態となった後には、上側階段部２１０の形成に用いられたマスクがアッシングにより除去される。このとき、本実施形態でも第１実施形態と同様に、予め形成されていた穴６１Ｌや犠牲材６２は一切露出しない。このため、第１実施形態で説明したのと同様の効果を奏することができる。

【0102】

図２１の状態となった以降において行われる工程は、第１実施形態で説明した工程と同じである。この場合、後の開口形成工程においては、予め形成されていた開口Ｇと境界ＢＤとの間の部分（絶縁体層３０及び犠牲層４１）が除去されることとなる。

【0103】

第１実施形態の開口形成工程（図１５）では、開口Ｇが形成されるべき部分に複数の絶縁体層３０及び犠牲層４１が積層されており、更に、これらの一方とは異種の材料である支持柱６０をも含む部分が、エッチングにより深く掘り下げられる。このため、開口Ｇの全体を形成するのは容易ではなく、加工に時間を要してしまう可能性がある。

【0104】

これに対し、本実施形態では、開口形成工程の前に、予め開口Ｇの大部分が予め形成されており、その内側が絶縁体８０で埋められた状態となっている。このため、本実施形態の開口形成工程においては、単一の材料で形成された絶縁体８０と支持柱６０をエッチングで掘り下げた後、残されていた絶縁体層３０、犠牲層４１、及びこれらと同じ高さ位置にある部分の支持柱６０を更にエッチングで掘り下げることとなる。本実施形態では、絶縁体層３０、犠牲層４１、及び支持柱６０が混在して残されている部分、すなわち、エッチングによる加工に時間を要してしまう部分が、第１実施形態に比べて薄くなっている。このため、第１実施形態に比べて、開口Ｇを容易に形成することができる。

【0105】

[第３実施形態]
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0106】

図２２には、本実施形態に係る半導体記憶装置１０の構成が、図２と同様の視点及び方法により模式的に示されている。図２２に示されるように、本実施形態に係る半導体記憶装置１０では、下側階段部２２０の直上であって、且つ、境界ＢＤよりもｚ方向側の部分に、導電体層４０と絶縁体層３０とが交互に積層されている。ｚ方向側から下側階段部２２０に接続されるコンタクト７０は、これらの導電体層４０及び絶縁体層３０を貫くように形成されている。このような構成の半導体記憶装置１０は、先に述べた開口形成工程を省略することにより簡略に製造することができる。

【0107】

下側階段部２２０の直上であり、且つ境界ＢＤよりもｚ方向側の部分では、コンタクト７０の側面全体を覆うように絶縁膜７１が形成されている。絶縁膜７１により、下側階段部２２０に接続されるコンタクト７０と、上側階段部２１０の各導電体層４０との間の導通を防止することができる。尚、境界ＢＤよりも－ｚ方向側の部分においても、コンタクト７０の側面全体が絶縁膜７１に覆われている構成としてもよい。

【0108】

ところで、第２実施形態で説明した方法を用いて開口Ｇを形成する場合には、例えば、図２１に示されるように、開口Ｇと境界ＢＤとの間に、絶縁体層３０及び犠牲層４１を残しておき、そのまま開口形成工程を経ることなく半導体記憶装置１０を製造することとしてもよい。この場合、開口Ｇと下側階段部２２０との間には、絶縁体層３０及び導電体層４０が複数形成されることとなる。このような構成においても、図２２と同様に、ｚ方向側から下側階段部２２０に接続されるコンタクト７０を、側面が絶縁膜７１で覆われつつ導電体層４０及び絶縁体層３０を貫くように形成すればよい。

【0109】

この場合も、開口形成工程が不要となるので、半導体記憶装置１０を簡略に製造することができる。また、このような構成においては、絶縁膜７１を挟んで導電体層４０とコンタクト７０とが近接しているような部分を、図２２の構成よりも減らすことができるので、半導体記憶装置１０の耐久性の向上も期待される。

【0110】

[第４実施形態]
第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0111】

図２３には、本実施形態に係る半導体記憶装置１０の構成が、図２と同様の視点及び方法により模式的に示されている。図２３に示されるように、本実施形態に係る半導体記憶装置１０では、第１実施形態（図２）における下側階段部２２０を、ｘ－ｚ平面について対称となるように反転させたような形状となっている。つまり、本実施形態においては、下側階段部２２０が、ｚ方向に沿って基板２０側に行く程、導電体層４０が－ｙ方側へと向かって長く伸びるように形成されている。

【0112】

本実施形態では、下側階段部２２０において積層されているそれぞれの導電体層４０は、－ｙ方向側にある積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、図４に示されるものと同様のブリッジ部ＢＲにより電気的に接続されている。下側階段部２２０において積層されているそれぞれの導電体層４０と、ｙ方向側にある積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものと、の間は、上側階段部２１０の－z方向側において積層された各導電体層４０を介して直接的に繋がっている。

【0113】

このような構成の半導体記憶装置１０は、第１実施形態において説明した方法と同様の方法で製造することができる。本実施形態における開口Ｇは、第１実施形態で説明したものと同様の開口形成工程により形成されてもよいし、第２実施形態で説明したものと同様の方法により形成されてもよい。このような構成の本実施形態においても、第１実施形態で説明したのと同様の効果、具体的には、犠牲材６２としてカーボンを用いた場合でも、上側階段部２１０が形成される際に犠牲材６２が除去されない、という効果を奏することができる。

【0114】

[第５実施形態]
第５実施形態について説明する。以下では、上記の第４実施形態と異なる点について主に説明し、第４実施形態と共通する点については適宜説明を省略する。

【0115】

図２４には、本実施形態に係る半導体記憶装置１０の構成が、図２３と同様の視点及び方法により模式的に示されている。本実施形態では、上側階段部２１０の直下であって、且つ境界ＢＤよりも－ｚ方向側の部分にも開口Ｇが形成されている。当該部分に形成された開口Ｇのことを、以下では「開口ＧＬ」とも称する。

【0116】

開口ＧＬでは、絶縁体層３０及び導電体層４０が形成されておらず、その内部全体が絶縁体８０で埋められた状態となっている。開口ＧＬは、例えば、下側穴形成工程が完了した後であり、且つ上側積層工程が行われるよりも前の段階で、開口形成工程と同様の方法を用いることにより形成することができる。

【0117】

開口ＧＬよりも紙面奥側の部分には、図４に示されるものと同様のブリッジ部ＢＲが形成されている。下側階段部２２０において積層されているそれぞれの導電体層４０と、ｙ方向側にある積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものと、の間は、当該ブリッジ部ＢＲにより電気的に接続されている。

【0118】

このような構成の半導体記憶装置１０では、第１実施形態と同様に、上側階段部２１０よりも－ｚ方向側領域において、導電体層４０及び支持柱６０が形成されていない。

【0119】

このような構成の本実施形態では、犠牲材６２としてカーボンを用いた場合でも、上側階段部２１０が形成される際に犠牲材６２が除去されない、という第４実施形態と同様の効果に加えて、境界ＢＤと近接した高さ位置にある上側階段部２１０の導電体層４０とコンタクト７０との間の接続不良が確実に防止され得る、という第１実施形態と同様の効果もあわせて奏することができる。

【0120】

[第６実施形態]
第６実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0121】

図２５は、本実施形態に係る半導体記憶装置１０の構成を、ｚ方向側から見て模式的に描いた図である。図２６は、図２５のＸＸＶＩ－ＸＸＶＩ断面を示す図である。尚、図２５においては、階段部２００の構成を示すために、階段部２００の周囲を埋めている絶縁体８０の図示が省略されている。また、支持柱６０やコンタクト７０についても図示が省略されている。

【0122】

本実施形態では、ｙ方向に沿って階段部２００の両側となる位置に積層部１００が配置されているのではなく、階段部２００のｙ方向側となる位置にのみ、一つの積層部１００が配置されている。図２６に示されるように、上側階段部２１０は、下側階段部２２０よりも－ｙ方向側となる位置に配置されている。すなわち、上側階段部２１０は、下側階段部２２０を間に挟んで、積層部１００とは反対側となる位置に配置されている。

【0123】

本実施形態では、下側階段部２２０において積層されているそれぞれの導電体層４０は、積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、直接的に繋がっている。上側階段部２１０において積層されているそれぞれの導電体層４０と、積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものと、の間は、図２５から明らかなように、ｘ方向側となる位置において引き回された導電体層４０を介して直接的に繋がっている。上記構成は、下側階段部２２０よりもｘ方向側でｙ方向に沿って伸びるブリッジ部ＢＲが、上側階段部２１０の各導電体層４０と積層部１００における対応する各導電体層４０との間を電気的に接続しているということもできる。

【0124】

上側階段部２１０では、ｚ方向（つまり第１方向）に沿って下側階段部２２０側に行く程、導電体層４０が、ｙ方向（つまり第２方向）に沿った一方側（この例では図２６の左側）へと向かって長く伸びるように形成されている。下側階段部２２０は、上側階段部２１０よりも、ｙ方向（つまり第２方向）に沿って上記の「一方側」とは反対側（この例では図２６の右側）となる位置に形成されている。このような構成の本実施形態においても、第１実施形態で説明したのと同様の効果を奏する。尚、上側階段部２１０及び下側階段部２２０は、上記の各実施形態において、導電体層４０とコンタクト７０が接続されるテラス部分がｙ方向に沿って１列に並んで形成される場合について示したが、各実施形態に係る半導体記憶装置１０は、２列以上のテラス部分がｙ方向に沿って配置され、ｙ方向に隣接するテラス面間に導電体層４０の複数層分の段差が形成されるような階段部２００の構成とされてもよい。

【0125】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0126】

１０：半導体記憶装置、４０：導電体層、６０：支持柱、１００：積層部、２００：階段部、２１０：上側階段部、２２０：下側階段部、ＢＲ：ブリッジ部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】