特開 2022-126406 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022126406

(43)【公開日】2022-08-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/08 20060101AFI20220823BHJP

   G11C 16/30 20060101ALI20220823BHJP

【ＦＩ】

G11C16/08 130

G11C16/30 100

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021024460

(22)【出願日】2021-02-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】平井 竜太

(72)【発明者】

【氏名】有薗 大介

(72)【発明者】

【氏名】椎野 泰洋

(72)【発明者】

【氏名】草加 拓也

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA19

5B225DB22

5B225DB31

5B225EA05

5B225EG08

5B225EH02

5B225EH05

5B225FA01

5B225FA02

(57)【要約】

【課題】書き込み性能が向上した半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性メモリ２は、複数のメモリセルトランジスタＭＴを備えたメモリセルアレイ２３と、複数のメモリセルトランジスタＭＴの複数のゲートにそれぞれ接続された複数のワード線ＷＬと、複数のワード線ＷＬの少なくとも１つに接続されたＶＰＧＭモニタ３４と、シーケンサ２７を有する。シーケンサ２７は、メモリセルアレイ２３へのデータの書き込み時に、複数のワード線ＷＬの中から選択された選択ワード線ＷＬｓに書き込み電圧ＶＰＧＭが印加されたとき、選択ワード線ＷＬｓの電圧をＶＰＧＭモニタ３４により検出し、検出された検出電圧ＤＶが所定値に達したかの判定を行う。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数のメモリセルトランジスタを備えたメモリセルアレイと、
前記複数のメモリセルトランジスタの複数のゲートにそれぞれ接続された複数のワード線と、
前記複数のワード線の少なくとも１つに接続された電圧検出回路と、
前記メモリセルアレイへのデータの書き込み時に、前記複数のワード線の中から選択された選択ワード線に書き込み電圧が印加されたとき、前記選択ワード線の電圧を前記電圧検出回路により検出し、検出された検出電圧が所定値に達したかの判定を行う制御回路と、
を有する、半導体記憶装置。

【請求項2】

前記制御回路が前記電圧検出回路により前記選択ワード線の電圧を検出するタイミングは、設定変更可能である、請求項１に記載の半導体記憶装置。

【請求項3】

前記タイミングは、１回だけである、請求項１に記載の半導体記憶装置。

【請求項4】

前記制御回路が前記電圧検出回路により前記選択ワード線の電圧を検出するタイミングは、複数であり、
前記制御回路は、前記複数の検出電圧についての判定結果に基づいて、前記判定を行う、請求項１に記載の半導体記憶装置。

【請求項5】

前記複数のメモリセルトランジスタの各々は、１ビットデータを記憶可能である、請求項１に記載の半導体記憶装置。

【請求項6】

前記複数のメモリセルトランジスタの各々は、複数のビットデータを記憶可能な多値セルであり、
前記所定値は、前記複数のビットデータを区別するために複数であり、
前記制御回路は、前記検出電圧が前記多値の各々に達したかの判定を行う、請求項１に記載の半導体記憶装置。

【請求項7】

前記制御回路は、前記メモリセルアレイへの前記データの書き込みに対してベリファイ動作を行い、ベリファイをパスしないとき、前記判定を行う、請求項１に記載の半導体記憶装置。

【請求項8】

前記所定値は、前記半導体記憶装置の個体差に応じて設定されるトリム電圧に基づいて設定される、請求項１に記載の半導体記憶装置。

【請求項9】

複数のメモリセルトランジスタを備えたメモリセルアレイと、
前記複数のメモリセルトランジスタの複数のゲートにそれぞれ接続された複数のワード線と、
前記複数のメモリセルトランジスタのソース側に共通に接続されたソース線と、
前記ソース線に接続され、前記ソース線の電圧を検出する電圧検出回路と、
前記メモリセルアレイのデータの消去時に、前記ソース線に消去電圧が印加されたとき、前記ソース線の電圧を前記電圧検出回路により検出し、検出された検出電圧が所定値に達したかの判定を行う制御回路と、
を有する、半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ベリファイ動作を省略した半導体記憶装置がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】日本国特許第５１７２５５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、書き込み性能が向上した半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数のメモリセルトランジスタを備えたメモリセルアレイと、前記複数のメモリセルトランジスタの複数のゲートにそれぞれ接続された複数のワード線と、前記複数のワード線の少なくとも１つに接続された電圧検出回路と、前記メモリセルアレイへのデータの書き込み時に、前記複数のワード線の中から選択された選択ワード線に書き込み電圧が印加されたとき、前記選択ワード線の電圧を前記電圧検出回路により検出し、検出された検出電圧が所定値に達したかの判定を行う制御回路と、を有する。

【図面の簡単な説明】

【0006】

【図1】本実施形態のメモリシステムのブロック図である。

【図2】本実施形態の不揮発性メモリのブロック図である。

【図3】本実施形態のセンスアンプのブロック図である。

【図4】本実施形態の不揮発性メモリの回路図である。

【図5】本実施形態の書き込み動作を示すフローチャートである。

【図6】本実施形態の選択ワード線の電圧と検出電圧を示すグラフである。

【図7】本実施形態の他の例の不揮発性メモリのブロック図である。

【図8】本実施形態の他の例の不揮発性メモリの回路図である。

【図9】本実施形態の変形例１の書き込み動作を示すフローチャートである。

【図10】本実施形態の変形例２の書き込み動作を示すフローチャートである。

【図11】本実施形態の変形例３の選択ワード線の電圧と電圧検出タイミングと示すグラフである。

【図12】本実施形態の変形例４の選択ワード線の電圧と電圧検出タイミングと示すグラフである。

【図13】本実施形態の変形例５の所定値の設定方法を示す図である。

【図14】本実施形態の変形例６の所定値の設定方法を示す図である。

【図15】本実施形態の変形例７の不揮発性メモリのブロック図である。

【図16】本実施形態の変形例７の消去動作を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。
（メモリシステムの構成）

【0008】

図１は、メモリシステムのブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

【0009】

不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤ型フラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタＭＴあたり１ｂｉｔを記憶可能なメモリセルトランジスタＭＴを有するＮＡＮＤメモリ、すなわち１ｂｉｔ／Ｃｅｌｌ（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。

【0010】

例えば、不揮発性メモリ２は、メモリセルトランジスタＭＴあたり２ｂｉｔあるいは３ｂｉｔを記憶可能なメモリセルトランジスタＭＴを有するＮＡＮＤメモリ、すなわち２ｂｉｔ／Ｃｅｌｌ（ＭＬＣ：Ｍｕｌｉｔｐｌｒ Ｌｅｖｅｌ Ｃｅｌｌ）あるいは３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）等の多値セルのＮＡＮＤメモリでもよい。不揮発性メモリ２は、３次元化されている。

【0011】

メモリコントローラ１と不揮発性メモリ２とはＮＡＮＤバスを介して接続される。メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により互いに接続される。

【0012】

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

【0013】

メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２への書き込み処理および不揮発性メモリ２からの読み出し処理を制御する。

【0014】

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納する。ＲＡＭ１１は、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

【0015】

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータの読み出しを、メモリインターフェイス１５へ指示する。

【0016】

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、ＥＣＣ回路１４により符号化されて符号語として不揮発性メモリ２に格納される。

【0017】

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

【0018】

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

【0019】

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

【0020】

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

【0021】

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

【0022】

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
（不揮発性メモリの構成）

【0023】

図２は、不揮発性メモリ２のブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、アドレスデコーダ２９、ドライバ３０、入出力用パッド群３１、ロジック制御用パッド群３２、及び、電源入力用端子群３３を備えている。

【0024】

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。

【0025】

ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー・ビジー信号Ｒ／Ｂを送信する。

【0026】

ロジック制御回路２１は、メモリコントローラ１からの外部制御信号を受信すると、外部制御信号に応じて入出力回路２２へ内部制御信号を出力する。

【0027】

入出力回路２２は、ロジック制御回路２１からの内部制御信号に応じて、入出力用パッド群３１から入力されたデータを、センスアンプ２４内のデータラッチ回路ＸＤＬ及びレジスタ２６へ出力する。また、複数のデータラッチ回路ＸＤＬ又はレジスタ２６からのデータを、入出力用パッド群３１に出力する。

【0028】

メモリセルアレイ２３は、複数のメモリセルトランジスタＭＴ（図４）を備える。メモリセルアレイ２３は、後述するように、複数のブロック（メモリブロック）ＢＬＫを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）ＭＴを備える。メモリセルアレイ２３には、メモリセルトランジスタＭＴに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。各ブロックＢＬＫの具体的な構成については後述する。

【0029】

入出力用パッド群３１は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

【0030】

ロジック制御用パッド群３２は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。信号名に付記された"／"は、アクティブ・ローを示す。

【0031】

信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号／ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号／ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。

【0032】

電源入力用端子群３３は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。

【0033】

センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、デコードされたカラムアドレスに基づいて、いずれかのビット線ＢＬ（図４）を選択する。また、センスアンプ２４は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを検知及び増幅する。また、センスアンプ２４は、データの書き込み時には、書き込みデータをビット線ＢＬに転送する。

【0034】

センスアンプ２４は、センスアンプユニット群２４Ａ及びデータレジスタ２４Ｂを有している。センスアンプユニット群２４Ａは、複数のビット線ＢＬに対応した複数のセンスアンプユニットＳＡＵを備える。

【0035】

図３は、センスアンプ２４のブロック図である。図３は、メモリセルトランジスタＭＴがＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）の場合を示す。図示するようにセンスアンプ２４は、各々がビット線ＢＬ毎に設けられた複数のセンスユニットＳＡＵ（ＳＡＵ０～ＳＡＵ（Ｋ－１））を備えている。

【0036】

複数のセンスユニットＳＡＵの各々は、センスアンプ部ＳＡ、２つのデータラッチ回路（以下、単にデータラッチともいう）ＡＤＬ及びＳＤＬを備えている。データラッチ回路ＡＤＬは、書き込みデータを一時的に保持する。すなわち、データラッチ回路ＡＤＬは、メモリコントローラ１による不揮発性メモリ２へのデータの書き込みのために用いられる。

【0037】

データレジスタ２４Ｂは、複数のデータラッチ回路ＸＤＬを備えている。

【0038】

これらのセンスアンプ部ＳＡ、データラッチ回路ＡＤＬ及びＳＤＬは、互いにデータを送受信可能なようにバスによって接続されている。そしてこのバスは、更にデータラッチ回路ＸＤＬに接続されている。

【0039】

センスアンプ２４は、各々が１ページ分のデータを格納する複数のデータラッチ回路ＡＤＬ、ＸＤＬ、ＳＤＬを有する。

【0040】

なお、メモリセルトランジスタＭＴが多値セル、例えばＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）の場合、データラッチ回路は、データラッチ回路ＡＤＬに加えて、点線で示すように、データラッチ回路ＢＤＬ、ＣＤＬをさらに含む。その場合、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。なお、センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。

【0041】

センスアンプ部ＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが"０"データであるか"１"データであるかを判定する。また、センスアンプ部ＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。

【0042】

データレジスタ２４Ｂは、データの読み出し時には、センスアンプ２４により検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプ２４へ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。

【0043】

データレジスタ２４Ｂは、複数のセンスアンプユニットＳＡＵに対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２２に接続される。データラッチ回路ＸＤＬは、センスアンプ２４と外部とのデータ転送に用いられる回路であり、入出力回路２２から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２２と複数のセンスアンプユニットＳＡＵとの間のデータ転送は、１ページ分の複数のデータラッチ回路ＸＤＬを介して行われる。入出力回路２２が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬに転送される。センスアンプ部ＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２２に転送される。

【0044】

ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

【0045】

レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。

【0046】

制御回路としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。

【0047】

電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、ドライバ３０を介して、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

【0048】

アドレスデコーダ２９は、シーケンサ２７からの制御信号に従って、順次、レジスタ２６のアドレスデータを参照し、そのアドレスデータをデコードして、アドレスデータに対応する複数の信号線の状態を制御する。ここでは、アドレスデコーダ２９は、アドレスデータに対応する電圧選択線を"Ｈ"状態として、それ以外のブロック選択線ＢＳＬ（図４）及び電圧選択線ＶＳＬ（図４）を"Ｌ"状態とする。

【0049】

ドライバ３０は、レジスタ２６内のブロックアドレスＢＡ及びページアドレスＰＡに基づいて、各種電圧信号を生成して、ロウデコーダ２５を介して選択されたブロックＢＬＫへ各種電圧を供給する。

【0050】

ドライバ３０は、複数のＶＰＧＭモニタ３４を含む。各ＶＰＧＭモニタ３４は、グローバルワード線に設けられている。各ＶＰＧＭモニタ３４は、各ワード線ＷＬに接続され、各ワード線ＷＬの電圧を検出する電圧検出回路である。グローバルワード線は、複数のブロックＢＬＫに信号を供給するワード線である。各ＶＰＧＭモニタ３４は、シーケンサ２７からの制御信号に従って、各ワード線ＷＬに供給される書き込み時のプログラム電圧ＶＰＧＭを検出する検出回路である。各ＶＰＧＭモニタ３４は、アナログ電圧同士の比較を行う回路でもよいし、電圧をデジタル値に変換して、デジタル値同士の比較を行う回路でもよい。各ＶＰＧＭモニタ３４は、シーケンサ２７の制御の下、検出した電圧値をシーケンサ２７へ出力することができる。

【0051】

図４は、不揮発性メモリ２の回路図である。

【0052】

上述したように、メモリセルアレイ２３は、複数（図４では３つ）のブロックＢＬＫを有している。メモリセルアレイ２３の各ブロックＢＬＫは、複数（図４では３つ）のストリングユニットＳＵを有する。図４では、１つのストリングユニットＳＵの構成のみ示しているが、他のストリングユニットＳＵも同様の構成を有する。各ストリングユニットＳＵは、複数のメモリストリングＭＳ（図４では４つ）を有する。各メモリストリングＭＳは、ここでは、ＮＡＮＤストリングである。各メモリストリングＭＳの一端は、ビット線ＢＬを介して周辺回路ＰＣに接続される。各メモリストリングＭＳの他端は、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。なお、図４では、１つのブロックＢＬＫの構成のみ示しているが、他のブロックＢＬＫも同様の構成を有する。

【0053】

各メモリストリングＭＳは、ビット線ＢＬとソース線ＳＬ間に直列に接続された、ドレイン選択トランジスタＳＴＤ、複数のメモリセルトランジスタＭＴ及びソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳを、単に選択トランジスタとも言う。

【0054】

各メモリセルトランジスタＭＴは、チャネル領域としての機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及びゲート電極を備える電解効果型のトランジスタである。メモリセルトランジスタＭＴの閾値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルトランジスタＭＴは、１ビット又は複数ビットのデータを記憶可能である。各メモリセルトランジスタＭＴのゲート電極には、ワード線ＷＬが接続されている。各ブロックＢＬＫ内において、各ワード線ＷＬは、複数のストリングユニットＳＵ間で共通である。すなわち、複数のワード線ＷＬの各々は、１つのブロックＢＬＫ中の全てのストリングユニットＳＵに共通に接続される。

【0055】

選択トランジスタＳＴＤ，ＳＴＳは、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。ドレイン選択トランジスタＳＴＤのゲート電極には、ドレイン選択ゲート線ＳＧＤが接続される。ソース選択トランジスタＳＴＳのゲート電極には、ソース選択ゲート線ＳＧＳが接続される。ドレイン選択ゲート線ＳＧＤは、ストリングユニットＳＵ毎に対応して設けられている。各ドレイン選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択ゲート線ＳＧＳは、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0056】

周辺回路ＰＣは、センスアンプ２４、ロウデコーダ２５、レジスタ２６（図２）、シーケンサ２７、電圧生成回路２８、アドレスデコーダ２９、及びドライバ３０を含む。

【0057】

ロウデコーダ２５は、複数のブロックＢＬＫに対応する複数のブロック選択回路４１を含む。各ブロック選択回路４１は、複数のブロック選択トランジスタ４２を含む。なお、図４では、１つのブロックＢＬＫに対応するブロック選択回路４１の構成のみ示しているが、他のブロック選択回路４１も同様の回路構成を有する。複数のブロック選択トランジスタ４２は、複数のドレイン選択ゲート線ＳＧＤ、複数（図４では５本）のワード線ＷＬ及びソース選択ゲート線ＳＧＳに対応して設けられている。

【0058】

ブロック選択トランジスタ４２は、電界効果型の耐圧トランジスタである。各ブロック選択トランジスタ４２の一端は、対応するドレイン選択ゲート線ＳＧＤ、対応するワード線ＷＬあるいはソース選択ゲート線ＳＧＳに電気的に接続されている。各ブロック選択トランジスタ４２の他端は、対応する配線ＣＧに電気的に接続されている。１つのブロック選択回路４１内の各ブロック選択トランジスタ４２のゲート電極は、アドレスデコーダ２９からの対応するブロック選択線ＢＳＬに共通に接続されている。

【0059】

ドライバ３０は、複数の電圧選択回路４３、４３ｗを備えている。図４に示すように、ドライバ３０は、複数の選択ゲート線ＳＧＤに対応する複数の電圧選択回路４３を備えている。また、ドライバ３０は、複数のワード線ＷＬに対応する複数の電圧選択回路４３ｗを備えている。さらに、ドライバ３０は、選択ゲート線ＳＧＳに対応する電圧選択回路４３を備えている。

【0060】

各電圧選択回路４３、４３ｗは、複数（ここでは、３つ）の電圧選択トランジスタ４４を有している。なお、図４では、２つの電圧選択回路４３ｗの回路構成のみ示されているが、各電圧選択回路４３、４３ｗの回路構成も、同じである。各電圧選択トランジスタ４４は、電界効果型の耐圧トランジスタである。

【0061】

電圧選択回路４３の各電圧選択トランジスタ４４の一端は、配線ＣＧに接続されている。電圧選択回路４３ｗの各電圧選択トランジスタ４４の一端は、ＶＰＧＭモニタ３４を介して配線ＣＧに接続されている。

【0062】

すなわち、各電圧選択トランジスタ４４の一端は、対応する配線ＣＧ及び対応するブロック選択トランジスタ４２を介して、対応するワード線ＷＬ又は選択ゲート線ＳＧＣ，ＳＧＳに電気的に接続されている。

【0063】

各電圧選択トランジスタ４４の他端は、対応する動作電圧生成ユニット４５に接続されている。図４に示すように、各電圧選択トランジスタ４４の他端は、対応する動作電圧出力端子２８ａに電気的に接続されている。

【0064】

各電圧選択トランジスタ４４のゲート電極は、対応する電圧選択線ＶＳＬに接続されている。

【0065】

電圧生成回路２８は、複数（ここでは３つ）の動作電圧生成ユニット４５を有している。各動作電圧生成ユニット４５には、例えば電源電圧Ｖｃｃ，Ｖｓｓの供給端子が接続されている。各動作電圧生成ユニット４５は、シーケンサ２７からの制御信号に従って、メモリセルアレイ２３に対する読み出し動作、書き込み動作及び消去動作に際して、ソース線ＳＬ、各ワード線ＷＬ及び各選択ゲート線ＳＧＤ，ＳＧＳに印加される動作電圧を順次生成し、複数の動作電圧出力端子２８ａに出力する回路である。

【0066】

また、図示しないが、各動作電圧生成ユニット４５は、シーケンサ２７からの制御信号に従って、各ビット線ＢＬに印加される動作電圧も順次生成し、各ビット線ＢＬに出力する。

【0067】

複数のブロック選択線ＢＳＬ及び複数の電圧選択線ＶＳＬは、アドレスデコーダ２９に接続されている。アドレスデコーダ２９は、シーケンサ２７からの制御信号に従って、順次、レジスタ２６のアドレスデータを参照し、そのアドレスデータをデコードして、アドレスデータに対応する複数のブロック選択線ＢＳＬ及び複数の電圧選択線ＶＳＬの一部を"Ｈ"状態とし、他の複数のブロック選択線ＢＳＬ及び他の複数の電圧選択線ＶＳＬを"Ｌ"状態とする。

【0068】

シーケンサ２７は、レジスタ２６に保持されたコマンドを順次デコードし、センスアンプ２４、ロウデコーダ２５、ドライバ３０及び電圧生成回路２８へ内部制御信号を出力する。

【0069】

また、シーケンサ２７は、適宜、自己の状態を示すステータスデータをレジスタ２６に出力する。例えば、書き込みシーケンス又は消去シーケンスの実行に際して、書き込みシーケンス又は消去シーケンスが正常に終了したか否かを示す情報をステータスデータとして出力する。
（動作）

【0070】

次に、本実施形態のメモリシステムの動作について説明する。

【0071】

データの書き込まれるとき、ドライバ３０の各電圧選択トランジスタ４４は、シーケンサ２７からの制御信号に応じてオン又はオフ状態となる。各電圧選択トランジスタ４４のオン及びオフにより、各ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに所定の電圧が印加される。

【0072】

例えば、データの書き込み対象として選択されたワード線ＷＬ（以下、選択ワード線をＷＬｓという）には、所定のプログラム電圧ＶＰＧＭが印加される。

【0073】

図５は、書き込み動作の処理を示すフローチャートである。図６は、プログラム電圧ＶＰＧＭが印加されたとき選択ワード線ＷＬｓの電圧とＶＰＧＭモニタ３４により検出される検出電圧ＤＶＴ１示すグラフである。

【0074】

ステップＳ１は、選択ワード線ＷＬｓに所定のプログラム電圧ＶＰＧＭを印加する。選択ワード線ＷＬｓにかかる実際の電圧を電圧ＤＶとする。

【0075】

ステップＳ２は、プログラム電圧ＶＰＧＭの印加後、一定時間経過後の選択ワード線ＷＬｓの電圧を検出する。シーケンサ２７は、制御信号線ＬＣを介して、選択ワード線ＷＬｓに設けられたＶＰＧＭモニタ３４を制御して、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。図６に示すように、プログラム電圧ＶＰＧＭの印加タイミングＴ０から所定の時間Ｔｐが経過後の検出タイミングＴ１で、シーケンサ２７は、選択ワード線ＷＬｓの電圧を検出し検出電圧ＤＶＴ１とする。所定の時間Ｔｐは予め設定されている。本実施形態では、選択ワード線ＷＬｓの電圧を検出するタイミングは１回だけである。

【0076】

ステップＳ３は、ＶＰＧＭモニタ３４により検出された検出電圧ＤＶＴ１が所定値ＴＨを超えたかを判定する。所定値ＴＨは、予め設定され、不揮発性メモリ２の所定の記憶領域に書き込まれている。シーケンサ２７は、所定値ＴＨを予め読み出す。

【0077】

所定値ＴＨは、その所定値ＴＨを超えた電圧が選択ワード線ＷＬｓに印加されたときには、各メモリセルトランジスタＭＴに所望の電荷量が蓄積されるとして予め設定された電圧である。

【0078】

検出電圧ＤＶＴ１が所定値ＴＨを超えた場合（Ｓ３：ＹＥＳ）、シーケンサ２７は、図５の処理を終了する。

【0079】

検出電圧ＤＶＴ１が所定値ＴＨを超えない場合（Ｓ３：ＮＯ）、ステップＳ４は、ステータス不良を、メモリコントローラ１へ出力する。具体的には、シーケンサ２７は、プログラムステータス不良を示すステータスデータを、レジスタ２６に書き込む。

【0080】

ステップＳ３の後、ステップＳ５は、バッドブロック処理を実行する。バッドブロック処理は、ステップＳ１でプログラム電圧ＶＰＧＭを印加した選択ワード線ＷＬｓを含むブロックを、その後はバッドブロック（すなわち欠陥ブロック）として扱うようにする処理である。

【0081】

ステップＳ５の後、シーケンサ２７は、図５の書き込み処理を終了する。

【0082】

なお、ここでは、シーケンサ２７がＳ１～Ｓ５の処理を実行しているが、シーケンサ２７とは別の回路により、Ｓ１～Ｓ５の処理の全部又は一部を実行するようにしてもよい。

【0083】

図６を用いて、ステップＳ３をより詳しく説明する。図６において、選択ワード線ＷＬｓの電圧ＤＶが実線で示すように変化した場合、検出電圧ＤＶＴ１が所定値ＴＨを超えているので（Ｓ３：ＹＥＳ）、シーケンサ２７は、図５の書き込み処理を終了する。

【0084】

図６において、選択ワード線ＷＬｓの電圧ＤＶが二点鎖線で示すように変化した場合、検出電圧ＤＶＴ１が所定値ＴＨを超えていないので（Ｓ３：ＮＯ）、シーケンサ２７は、ステータス不良をメモリコントローラ１へ通知し（Ｓ４）、バッドブロック処理を実行して図５に示す書き込み処理を終了する。

【0085】

なお、上述した例では、各ＶＰＧＭモニタ３４は、各ワード線ＷＬにおけるグローバルワード線に設けられているが、各ワード線ＷＬにおけるローカルワード線に設けてもよい。ローカルワード線は、各ブロックＢＬＫに対応したワード線である。

【0086】

図７は、本実施形態の他の例の不揮発性メモリ２のブロック図である。図８は、本実施形態の他の例の不揮発性メモリ２の回路図である。図７及び図８において、図２及び図４と同じ構成要素については同じ符号を付している。図７及び図８では、図４における各ＶＰＧＭモニタ３４は、各ブロックＢＬＫ内のローカルワード線毎に設けられている。図７において、複数のＶＰＧＭモニタ３４は、メモリセルアレイ２３とロウデコーダ２５の間に設けられ、ＶＰＧＭモニタ部３５として示されている。

【0087】

ＶＰＧＭモニタ３４は、ロウデコーダ２５とメモリセルアレイ２３の間であって、ローカルワード線ＷＬに設けられている。すなわち、各ＶＰＧＭモニタ３４は、各ローカルワード線ＷＬに設けられている。

【0088】

各ＶＰＧＭモニタ３４は、制御信号線ＬＣを介して、シーケンサ２７により制御されて検出電圧をシーケンサ２７へ出力する。

【0089】

シーケンサ２７は、選択ワード線ＷＬｓに対応するＶＰＧＭモニタ３４を制御して、検出電圧ＤＶＴ１を得ることができる。シーケンサ２７における処理は、図５と同様である。

【0090】

従って、本実施形態によれば、メモリシステムでは、書き込み動作においてベリファイ動作を実行しないので、データの書き込みを高速に行うことができる。よって、本実施形態によれば、書き込み性能が向上した半導体記憶装置を提供することができる。
（変形例１）

【0091】

上述した実施形態では、各メモリセルトランジスタＭＴは、１ビットデータを記憶可能なＳＬＣであるが、２ビット以上のデータを記憶可能な多値セルでもよい。各メモリセルトランジスタＭＴが多値セルの場合、検出電圧ＤＶＴ１と比較される所定値は、複数となる。

【0092】

図９は、変形例１の書き込み動作の処理を示すフローチャートである。

【0093】

ここでは、各メモリセルトランジスタＭＴは、２ビットデータを記憶可能なＭＬＣである例を説明する。各メモリセルトランジスタＭＴがＭＬＣであるので、各メモリセルトランジスタＭＴは４つのレベルを持ち得る。よって、所定値は、３つとなる。４つのレベルが、Ｅｒ、Ａ、Ｂ、Ｃであり、所定値が、第１から第３の所定値ＴＨ１～ＴＨ３となる。

【0094】

ステップＳ１１は、選択ワード線ＷＬｓに所定のプログラム電圧ＶＰＧＭ（Ａ～Ｃ）を印加する。所定のプログラム電圧ＶＰＧＭ（Ａ～Ｃ）は、例えば、メモリセルトランジスタＭＴの閾値電圧がレベルＥｒとＡの間の電圧ＶＡ以上になる電圧である。

【0095】

ステップＳ１２は、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。シーケンサ２７は、制御信号線ＬＣを介して、選択ワード線ＷＬｓに設けられたＶＰＧＭモニタ３４を制御して、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。

【0096】

ステップＳ１３は、ＶＰＧＭモニタ３４により検出された検出電圧ＤＶＴ１が所定値ＴＨ１を超えたかを判定する。所定値ＴＨ１は、その所定値ＴＨ１を超えた電圧が選択ワード線ＷＬｓに印加されたときには、レベルＡに対応する所定の電荷量が各メモリセルトランジスタＭＴに蓄積されるとして予め設定された電圧である。ＴＨ１は図６における、ＴＨに読み替える。

【0097】

検出電圧ＤＶＴ１が所定値ＴＨ１を超えた場合（Ｓ１３：ＹＥＳ）、ステップＳ１４は、選択ワード線ＷＬｓに所定のプログラム電圧ＶＰＧＭ（Ｂ～Ｃ）を印加する。所定のプログラム電圧ＶＰＧＭ（Ｂ～Ｃ）は、例えば、メモリセルトランジスタＭＴの閾値電圧がレベルＡとＢの間の電圧ＶＢ以上になる電圧である。

【0098】

検出電圧ＤＶＴ１が所定値ＴＨ１を超えない場合（Ｓ１３：ＮＯ）、ステップＳ４は、ステータス不良を、メモリコントローラ１へ出力する。ステップＳ４の後、ステップＳ５は、バッドブロック処理を実行する。

【0099】

Ｓ５の後、シーケンサ２７は、図９の書き込み処理を終了する。

【0100】

ステップＳ４の後、ステップＳ１５は、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。シーケンサ２７は、制御信号線ＬＣを介して、選択ワード線ＷＬｓに設けられたＶＰＧＭモニタ３４を制御して、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。

【0101】

ステップＳ１６は、ＶＰＧＭモニタ３４により検出された検出電圧ＤＶＴ１が所定値ＴＨ２を超えたかを判定する。所定値ＴＨ２は、その所定値ＴＨ２を超えた電圧が選択ワード線ＷＬｓに印加されたときには、レベルＢに対応する所定の電荷量が各メモリセルトランジスタＭＴに蓄積されるとして予め設定された電圧である。ＴＨ２は図６における、ＴＨに読み替える。

【0102】

検出電圧ＤＶＴ１が所定値ＴＨ２を超えた場合（Ｓ１６：ＹＥＳ）、ステップＳ１７は、選択ワード線ＷＬｓに所定のプログラム電圧ＶＰＧＭ（Ｃ）を印加する。所定のプログラム電圧ＶＰＧＭ（Ｃ）は、例えば、メモリセルトランジスタＭＴの閾値電圧がレベルＢとＣの間の電圧ＶＣ以上になる電圧である。

【0103】

検出電圧ＤＶＴ１が所定値ＴＨ２を超えない場合（Ｓ１６：ＮＯ）、シーケンサ２７は、ステップＳ４及びステップＳ５の処理を実行する。ステップＳ５の後、シーケンサ２７は、図９の書き込み処理を終了する。

【0104】

ステップＳ１７の後、ステップＳ１８は、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。シーケンサ２７は、制御信号線ＬＣを介して、選択ワード線ＷＬｓに設けられたＶＰＧＭモニタ３４を制御して、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。

【0105】

ステップＳ１９は、ＶＰＧＭモニタ３４により検出された検出電圧ＤＶＴ１が所定値ＴＨ３を超えたかを判定する。所定値ＴＨ３は、その所定値ＴＨ３を超えた電圧が選択ワード線ＷＬｓに印加されたときには、レベルＣに対応する所定の電荷量が各メモリセルトランジスタＭＴに蓄積されるとして予め設定された電圧である。ＴＨ３は図６における、ＴＨに読み替える。

【0106】

検出電圧ＤＶが所定値ＴＨ３を超えた場合（Ｓ１９：ＹＥＳ）、シーケンサ２７は、図９の処理を終了する。

【0107】

検出電圧ＤＶＴ１が所定値ＴＨ３を超えない場合（Ｓ１９：ＮＯ）、シーケンサ２７は、ステップＳ４及びステップＳ５の処理を実行する。ステップＳ５の後、シーケンサ２７は、図９の書き込み処理を終了する。

【0108】

以上のように、複数のメモリセルトランジスタＭＴの各々は、複数のビットデータを記憶可能な多値セルである場合、所定値は、複数のビットデータを区別するために複数であり、シーケンサ２７は、検出電圧ＤＶＴ１が多値の各々に達したかの判定を行う。

【0109】

以上の例は、各メモリセルトランジスタＭＴが２ビットデータを記憶可能であるが、各メモリセルトランジスタＭＴが３ビット以上のデータを記憶可能な、ＴＬＣ、ＱＬＣ、ＰＬＣなどの場合も、本実施形態は、同様に適用可能である。
（変形例２）

【0110】

上述した実施形態では、書き込み動作においてプログラム動作の後に、ベリファイ動作を行わないで、選択ワード線ＷＬｓの電圧を検出して書き込みの成否を判定しているが、書き込み動作は、ベリファイ動作を含んでもよい。

【0111】

図１０は、本変形例２に関わる、シーケンサ２７における書き込み動作を示すフローチャートである。

【0112】

ステップＳ２１は、選択ワード線ＷＬｓに所定のプログラム電圧ＶＰＧＭを印加する。

【0113】

ステップＳ２２は、書き込んだデータについてベリファイ動作を実行する。

【0114】

ステップＳ２３は、ベリファイ動作の結果、選択されたメモリセルトランジスタＭＴがベリファイレベルに達したか、すなわちベリファイをパスしたかを判定する。選択されたメモリセルトランジスタＭＴがベリファイレベルに達したということは、選択されたメモリセルトランジスタＭＴにデータが書き込まれたことを意味する。

【0115】

よって、ベリファイをパスした場合（Ｓ２３：ＹＥＳ）、シーケンサ２７は、処理を終了する。

【0116】

ベリファイをパスしない場合（Ｓ２３：ＮＯ）、ステップＳ２４は再度、選択ワード線ＷＬｓに所定のプログラム電圧ＶＰＧＭを印加する。

【0117】

ステップＳ２５は、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。シーケンサ２７は、選択ワード線ＷＬｓに設けられたＶＰＧＭモニタ３４（あるいは３５）を制御して、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧を検出する。

【0118】

シーケンサ２７は、ＶＰＧＭモニタ３４により検出された検出電圧ＤＶＴ１が所定値ＴＨを超えたかを判定する（Ｓ２６）。

【0119】

検出電圧ＤＶＴ１が所定値ＴＨを超えた場合（Ｓ２６：ＹＥＳ）、シーケンサ２７は、図１０の書き込み処理を終了する。

【0120】

検出電圧ＤＶＴ１が所定値ＴＨを超えない場合（Ｓ２６：ＮＯ）、ステップＳ４は、ステータス不良を、メモリコントローラ１へ出力し、ステップＳ５は、バッドブロック処理を実行する。

【0121】

すなわち、本変形例２によれば、書き込み動作において、最初のＶＰＧＭ印加に対してはベリファイ動作を行い、ベリファイをパスしないときに、ＶＰＧＭモニタ３４の検出電圧ＤＶＴ１により、書き込み状態が判定される。ベリファイをパスしなくても、検出電圧ＤＶＴ１が所定値ＴＨを上回ったのであれば、書き込みは成功したとしてもよい。

【0122】

なお、ＶＰＧＭ印加がプログラムシーケンス中に複数回ある場合、最初のＶＰＧＭ印加のときに、ベリファイ動作を行い、最後のＶＰＧＭ印加のときにＶＰＧＭモニタ３４の検出電圧ＤＶに基づいて書き込み状態を判定するようにしてもよい。
（変形例３）

【0123】

選択ワード線ＷＬｓの電圧の検出タイミングは設定変更可能でもよい。

【0124】

図１１は、本変形例３の選択ワード線ＷＬｓの電圧の変化を示すグラフである。

【0125】

図１１において、二点鎖線で示すように、プログラム電圧ＶＰＧＭの印加後の選択ワード線ＷＬｓの電圧ＤＶの変化が緩やかな場合もある。そのような場合、図１１の検出タイミングＴ２において、選択ワード線ＷＬｓの検出電圧ＤＶＴ２は所定値ＴＨに達していない。本変形例３では、シーケンサ２７がＶＰＧＭモニタ３４により選択ワード線ＷＬｓの電圧ＤＶを検出するタイミングは、設定変更可能である。よって、電圧検出タイミングを遅らせて、図１１の検出タイミングＴ２ａにおいて、選択ワード線ＷＬｓの検出電圧ＤＶＴ２ａを検出するようにできる。電圧検出タイミングは、半導体記憶装置の特性に応じて、設定される。
（変形例４）

【0126】

上述した実施形態及び変形例３では、選択ワード線ＷＬｓの電圧ＤＶの検出タイミングは、１回であるが、複数回検出するようにしてもよい。

【0127】

図１２は、本変形例４の選択ワード線ＷＬｓの電圧の変化と電圧検出タイミングを示すグラフである。

【0128】

図１２では、電圧検出タイミングは、２回設けられている。二点鎖線で示すように、選択ワード線ＷＬｓの電圧ＤＶがいったん上昇するが、その後に下降する場合もある。図１２では、第１の検出タイミングＴ１１と、その後の検出タイミングＴ１２の２回、選択ワード線ＷＬｓの検出電圧ＤＶＴ１１と検出電圧ＤＶＴ１２とが検出される。２つの検出タイミングは、選択ワード線ＷＬｓの特性に応じて設定される。本変形例４では、シーケンサ２７がＶＰＧＭモニタ３４により選択ワード線ＷＬｓの電圧ＤＶを検出するタイミングは、２回であり、シーケンサ２７は、検出電圧ＤＶＴ１１とＤＶＴ１２とについての判定結果から書き込みが成功したか否かを決定する。なお、本変形例では電圧の検出タイミングは２回であったが、もっと多くてもよい。

【0129】

電圧の検出タイミングを複数回設けることで、データ書き込みが成功したかどうかをより正確に決定することができる。

【0130】

例えば、第１の検出タイミングＴ１１では所定値ＴＨを検出電圧ＤＶＴ１１が上回ったが、第２の検出タイミングＴ１２では所定値ＴＨを検出電圧ＤＶＴ１２が下回ったとする。
このような場合、シーケンサ２７は、検出電圧ＤＶＴ１１は所定値ＴＨを上回ったのだから、書き込みは成功した、と判定してもよい。

【0131】

第１の検出タイミングＴ１１では所定値ＴＨを検出電圧ＤＶＴ１１が下回ったが、第２の検出タイミングＴ１２では所定値ＴＨを検出電圧ＤＶＴ１２が上回った場合も、シーケンサ２７は、書き込みは成功した、と判定してもよい。

【0132】

または、第１の検出タイミングＴ１１と第２の検出タイミングＴ１２とで両方とも検出した電圧が所定値ＴＨを上回らなければ書き込みは不成功であったと判定してもよい。 また、第１の検出タイミングＴ１１と第２の検出タイミングＴ１２とで所定値をＴＨ１、ＴＨ２のように変更してもよい。第１の検出タイミングＴ１１での所定値ＴＨ１は、第２の検出タイミングＴ１２の所定値ＴＨ２よりも大きくても小さくてもよい。すなわち、複数の検出タイミングにおいて、所定値はそれぞれ異なった値に設定することができる。
（変形例５）

【0133】

上述した実施形態及び各変形例では、所定値ＴＨは、任意に予め設定されるが、書き込み時の設定電圧（いわゆるトリム電圧）に基づいて設定するようにしてもよい。書き込み時の設定電圧（いわゆるトリム電圧）は、不揮発性メモリ２の製造時に、不揮発性メモリ２の個体差に基づいて、各不揮発性メモリ２に設定され、記憶される。

【0134】

図１３は、本変形例５の所定値ＴＨの設定方法を示す図である。図１３では、所定値ＴＨは、トリム電圧Ｖｔｒからのオフセット電圧値Ｖｏｆｆで設定される。すなわち、所定値ＴＨは、不揮発性メモリ２の個体差に応じて設定されるトリム電圧に基づいて設定される。

【0135】

オフセット電圧値Ｖｏｆｆは、設定変更可能である。よって、半導体記憶装置毎の特性に応じて、オフセット電圧値Ｖｏｆｆを変更することによって、選択ワード線ＷＬｓの電圧を確実に検出するようにすることができる。
（変形例６）

【0136】

上述した変形例５では、所定値ＴＨは、書き込み時の設定電圧（いわゆるトリム電圧）に対するオフセット電圧値Ｖｏｆｆに基づいて設定されるが、書き込み時の設定電圧（いわゆるトリム電圧）に対する比率に基づいて設定するようにしてもよい。

【0137】

図１４は、本変形例６の所定値ＴＨの設定方法を示す図である。図１４では、所定値ＴＨ（Ｖ）は、トリム電圧Ｖｔｒ（Ｖ０）に対する比率ｋを用いて設定される。比率ｋは、（Ｖ／Ｖ０）である。すなわち、所定値ＴＨは、不揮発性メモリ２の個体差に応じて設定されるトリム電圧に基づいて設定される。

【0138】

比率ｋは、設定変更可能である。よって、半導体記憶装置毎の特性に応じて、比率ｋを変更することによって、選択ワード線ＷＬｓの電圧を確実に検出するようにすることができる。
（変形例７）

【0139】

上述した実施形態及び各変形例は、書き込み動作時に、ベリファイ動作を省略して、各メモリセルトランジスタＭＴの閾値電圧が所望の閾値電圧になったかを確認するが、データの消去動作にも、ベリファイ動作を省略して、消去電圧を検出して、各メモリセルトランジスタのデータが消去されたかを確認するようにしてもよい。

【0140】

図１５は、本変形例７の不揮発性メモリ２のブロック図である。図１５において、図２と同じ構成要素は、同じ符号を付して説明は省略し、異なる構成要素について説明する。

【0141】

消去電圧ＶＥＲＡは、ソース線ＳＬに印加される。ソース線ＳＬは、複数のメモリセルトランジスタＭＴのソース側に共通に接続されている。ソース線ＳＬに印加された電圧は、ドライバ３０のソース線ＳＬに設けられたＶＥＲＡモニタ３６により、検出される。すなわち、ＶＥＲＡモニタ３６は、ソース線ＳＬに接続され、ソース線ＳＬの電圧を検出する電圧検出回路である。

【0142】

図１６は、本変形例７の消去動作を示すフローチャートである。

【0143】

ステップＳ４１は、ソース線ＳＬに所定の消去電圧ＶＥＲＡを印加する。

【0144】

ステップＳ４２は、消去電圧ＶＥＲＡの印加後のソース線ＳＬの電圧を検出する。シーケンサ２７は、制御信号線ＬＣを介して、ソース線ＳＬに設けられたＶＥＲＡモニタ３６を制御して、消去電圧ＶＥＲＡの印加後のソース線ＳＬの電圧を検出する。検出タイミングは、図６に示すように、消去電圧ＶＥＲＡの印加タイミングＴ０から所定の時間Ｔｐが経過後の検出タイミングＴ１で、ソース線ＳＬの電圧が検出される。所定の時間Ｔｐは予め設定されている。

【0145】

なお、以降図６、１１、１２おいて電圧ＤＶはソース線ＳＬの電圧と読み替える。

【0146】

ステップＳ４３は、ＶＥＲＡモニタ３６により検出されたソース線ＳＬの検出電圧ＤＶＴ１が所定値ＴＨｅを超えたかを判定する。なお、以降図６、１１、１２、１３、１４において所定値ＴＨは所定値ＴＨｅと読み替える。

【0147】

所定値ＴＨｅは、その所定値ＴＨｅを超えた電圧がソース線ＳＬに印加されたときには、各メモリセルトランジスタＭＴのデータが消去されるとして予め設定された電圧である。

【0148】

検出電圧ＤＶが所定値ＴＨｅを超えた場合（Ｓ４３：ＹＥＳ）、シーケンサ２７は、図１６の処理を終了する。このとき電圧ＤＶは実線のように変化したとする。

【0149】

検出電圧ＤＶが所定値ＴＨｅを超えない場合（Ｓ４３：ＮＯ）、ステップＳ４は、ステータス不良を、メモリコントローラ１へ出力し、ステップＳ５は、バッドブロック処理を実行する。このとき電圧ＤＶは二点鎖線のように変化したとする。

【0150】

以上のように、シーケンサ２７は、メモリセルアレイ２３のデータの消去時に、ソース線ＳＬに消去電圧ＶＥＲＡが印加されたとき、ソース線ＳＬの電圧をＶＥＲＡモニタ３６により検出し、検出された検出電圧ＤＶＴ１が所定値に達したかの判定を行う。

【0151】

本変形例においても、図１１で示す変形例３のように、検出タイミングは設定変更可能でもよい。

【0152】

また、本変形例においても、図１２で示す変形例４のように、検出タイミングの回数は複数回でもよい。

【0153】

また、本変形例においても、図１３で示す変形例５のように、所定値ＴＨｅは、消去時の設定電圧（いわゆるトリム電圧Ｖｔｒ）からのオフセット電圧に基づいて設定するようにしてもよい。なお、図１３、図１４においてＶｔｒは、消去時にソース線ＳＬに印可する設定電圧Ｖｔｒと読み替える。

【0154】

また、本変形例においても、変形例６のように、所定値ＴＨｅは、消去時の設定電圧（いわゆるトリム電圧Ｖｔｒ）に対する比率に基づいて設定するようにしてもよい。

【0155】

以上のように、上述した実施形態及び各変形例によれば、メモリシステムにおいて、書き込み動作あるいは消去動作においてベリファイ動作を実行しないので、データの書き込みあるいは消去を高速に行うことができる。

【0156】

よって、本実施形態によれば、書き込み性能が向上した半導体記憶装置を提供することができる。

【0157】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0158】

１ メモリコントローラ、２ 不揮発性メモリ、１２ プロセッサ、１３ ホストインターフェイス、１４ ＥＣＣ回路、１５ メモリインターフェイス、１６ 内部バス、２１ ロジック制御回路、２２ 入出力回路、２３ メモリセルアレイ、２４ センスアンプ、２４Ａ センスアンプユニット群、２４Ｂ データレジスタ、２５ ロウデコーダ、２６ レジスタ、２７ シーケンサ、２８ 電圧生成回路、２８ａ 動作電圧出力端子、２９ アドレスデコーダ、３０ ドライバ、３１ 入出力用パッド群、３２ ロジック制御用パッド群、３３ 電源入力用端子群、３３ ＶＰＧＭモニタ群、３４ ＶＰＧＭモニタ、３５ ＶＰＧＭモニタ部、３６ ＶＥＲＡモニタ、４１ ブロック選択回路、４２ ブロック選択トランジスタ、４３、４３ｗ 電圧選択回路、４４ 電圧選択トランジスタ、４５ 動作電圧生成ユニット。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】