(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022126884
(43)【公開日】2022-08-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20220823BHJP
H01L 29/06 20060101ALI20220823BHJP
H01L 21/336 20060101ALI20220823BHJP
H01L 29/12 20060101ALI20220823BHJP
H01L 29/872 20060101ALI20220823BHJP
H01L 21/329 20060101ALI20220823BHJP
【ＦＩ】
H01L29/78 652J
H01L29/78 653A
H01L29/78 657D
H01L29/78 652Q
H01L29/78 652C
H01L29/78 652P
H01L29/78 652N
H01L29/78 658A
H01L29/78 652H
H01L29/78 652T
H01L29/86 301F
H01L29/86 301P
H01L29/86 301M
H01L29/86 301D
H01L29/86 301E
H01L29/06 301V
H01L29/06 301G
H01L29/06 301M
H01L29/06 301D
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022107866
(22)【出願日】2022-07-04
(62)【分割の表示】P 2018214459の分割
【原出願日】2018-11-15
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】岡本 康宏
(72)【発明者】
【氏名】町田 信夫
(72)【発明者】
【氏名】久田 賢一
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】ショットキーバリアダイオード領域ＳＢＲでは、ｎ型のドリフト層ＤＦと金属層Ｍ１との間にショットキーバリアダイオードＳＢＤが構成され、ボディダイオード領域ＢＤＲでは、ドリフト層ＤＦに、主面ＳＢａ側から順にｐ型半導体領域ＰＨ、ｐ型半導体領域ＰＬおよびｐ型半導体領域ＰＲが形成され、ｐ型半導体領域ＰＲとドリフト層ＤＦとの間にボディダイオードＢＤ２が構成される。そして、ｐ型半導体領域ＰＬの不純物濃度を、ｐ型半導体領域ＰＨおよびＰＲの不純物濃度よりも低くすることで、ショットキーバリアダイオードＳＢＤを流れる還流電流を増加し、ボディダイオードＢＤ２に還流電流が流れるのを防止している。
【選択図】図２
【解決手段】ショットキーバリアダイオード領域ＳＢＲでは、ｎ型のドリフト層ＤＦと金属層Ｍ１との間にショットキーバリアダイオードＳＢＤが構成され、ボディダイオード領域ＢＤＲでは、ドリフト層ＤＦに、主面ＳＢａ側から順にｐ型半導体領域ＰＨ、ｐ型半導体領域ＰＬおよびｐ型半導体領域ＰＲが形成され、ｐ型半導体領域ＰＲとドリフト層ＤＦとの間にボディダイオードＢＤ２が構成される。そして、ｐ型半導体領域ＰＬの不純物濃度を、ｐ型半導体領域ＰＨおよびＰＲの不純物濃度よりも低くすることで、ショットキーバリアダイオードＳＢＤを流れる還流電流を増加し、ボディダイオードＢＤ２に還流電流が流れるのを防止している。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１主面と、前記第１主面の反対側の第２主面を有する第１導電型の第１半導体層と、
前記第１半導体層内に形成された第１領域と、
前記第１半導体層内に前記第１領域と隣接するように形成された第２領域と、
前記第１領域において、前記第１導電型と反対の第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第１半導体領域と、
前記第１領域において、前記第２導電型を有し、前記第１半導体領域に対して前記第２主面側に形成された第２半導体領域と、
前記第１領域において、前記第２導電型を有し、前記第１半導体領域と前記第２半導体領域との間に形成された第３半導体領域と、
前記第１領域および前記第２領域において、前記第１主面上に形成された金属層と、
を有し、
断面視において、前記第３半導体領域は、前記第１半導体領域および前記第２半導体領域に接しており、
前記第３半導体領域の不純物濃度は、前記第１半導体領域および前記第２半導体領域の不純物濃度よりも低い、半導体装置。
前記第１半導体層内に形成された第１領域と、
前記第１半導体層内に前記第１領域と隣接するように形成された第２領域と、
前記第１領域において、前記第１導電型と反対の第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第１半導体領域と、
前記第１領域において、前記第２導電型を有し、前記第１半導体領域に対して前記第２主面側に形成された第２半導体領域と、
前記第１領域において、前記第２導電型を有し、前記第１半導体領域と前記第２半導体領域との間に形成された第３半導体領域と、
前記第１領域および前記第２領域において、前記第１主面上に形成された金属層と、
を有し、
断面視において、前記第３半導体領域は、前記第１半導体領域および前記第２半導体領域に接しており、
前記第３半導体領域の不純物濃度は、前記第１半導体領域および前記第２半導体領域の不純物濃度よりも低い、半導体装置。
【請求項2】
前記第１半導体層は、炭化ケイ素からなる、請求項１に記載の半導体装置。
【請求項3】
前記第１領域において、前記第２半導体領域と前記第１半導体層との間でボディダイオードが構成され、
前記第２領域において、前記金属層と前記第１半導体層との間でショットキーバリアダイオードが構成される、請求項１に記載の半導体装置。
前記第２領域において、前記金属層と前記第１半導体層との間でショットキーバリアダイオードが構成される、請求項１に記載の半導体装置。
【請求項4】
前記ショットキーバリアダイオードのオン開始電圧は、前記ボディダイオードのオン開始電圧よりも低い、請求項３に記載の半導体装置。
【請求項5】
前記第１領域において、前記金属層は、前記第１半導体領域に電気的に接続されている、請求項１に記載の半導体装置。
【請求項6】
前記第１領域の断面視において、前記第２半導体領域は、前記第１半導体領域および前記第３半導体領域を介して前記金属層に接続されており、
前記第２領域の断面視において、前記第１半導体層は前記金属層に接続されている、
請求項１に記載の半導体装置。
前記第２領域の断面視において、前記第１半導体層は前記金属層に接続されている、
請求項１に記載の半導体装置。
【請求項7】
前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも一桁以上低い、請求項１に記載の半導体装置。
【請求項8】
前記第３半導体領域の不純物濃度は、１×１０１７ｃｍ－３以下である、請求項７に記載の半導体装置。
【請求項9】
前記第１半導体層内に、前記第１領域に対して前記第２領域と反対側に形成された第３領域を備え、
前記第３領域において、さらに、
前記第１導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第４半導体領域と、
前記第２導電型を有し、前記第４半導体領域に対して前記第２主面側に形成された第５半導体領域と、
前記第１主面から前記第２主面に向かって延び、前記第４半導体領域および前記第５半導体領域を貫通して前記第１半導体層に達する第１溝の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
を有する、請求項１に記載の半導体装置。
前記第３領域において、さらに、
前記第１導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第４半導体領域と、
前記第２導電型を有し、前記第４半導体領域に対して前記第２主面側に形成された第５半導体領域と、
前記第１主面から前記第２主面に向かって延び、前記第４半導体領域および前記第５半導体領域を貫通して前記第１半導体層に達する第１溝の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
を有する、請求項１に記載の半導体装置。
【請求項10】
前記第３領域において、ＭＯＳＦＥＴが構成される、請求項９に記載の半導体装置。
【請求項11】
前記第１半導体層は、前記第１主面の前記第１領域および前記第２領域において、底面を有する第２溝を備え、
前記第２主面を基準とし、前記第３領域の前記第１主面は、前記底面よりも高い、請求項９に記載の半導体装置。
前記第２主面を基準とし、前記第３領域の前記第１主面は、前記底面よりも高い、請求項９に記載の半導体装置。
【請求項12】
前記第３半導体領域は、前記第５半導体領域と重なる部分と、重ならない部分とを含んでいる、請求項９に記載の半導体装置。
【請求項13】
前記第１半導体層内に、前記第１領域、前記第２領域および前記第３領域を取り囲む第４領域をさらに備え、
前記第４領域において、さらに、
前記第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第６半導体領域と、
前記第２導電型を有し、前記第６半導体領域に対して前記第２主面側に形成された第７半導体領域と、
前記第２導電型を有し、前記第６半導体領域と前記第７半導体領域との間に形成された第８半導体領域と、
を有し、
前記第８半導体領域の不純物濃度は、前記第６半導体領域および前記第７半導体領域の不純物濃度よりも低く、
前記金属層は、前記第４領域に延在し、前記第６半導体領域および前記第８半導体領域を介して前記第７半導体領域に電気的に接続されている、請求項９に記載の半導体装置。
前記第４領域において、さらに、
前記第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第６半導体領域と、
前記第２導電型を有し、前記第６半導体領域に対して前記第２主面側に形成された第７半導体領域と、
前記第２導電型を有し、前記第６半導体領域と前記第７半導体領域との間に形成された第８半導体領域と、
を有し、
前記第８半導体領域の不純物濃度は、前記第６半導体領域および前記第７半導体領域の不純物濃度よりも低く、
前記金属層は、前記第４領域に延在し、前記第６半導体領域および前記第８半導体領域を介して前記第７半導体領域に電気的に接続されている、請求項９に記載の半導体装置。
【請求項14】
前記第２主面上に配置され、前記第１導電型を有し、かつ、前記第１半導体層よりも高濃度の第２半導体層をさらに備える、請求項１に記載の半導体装置。
【請求項15】
第１主面と、前記第１主面の反対側の第２主面を有する第１導電型の第１半導体層と、
前記第１半導体層内に形成された第１領域と、
前記第１半導体層内に前記第１領域と隣接するように形成された第２領域と、
前記第１領域において、前記第１導電型と反対の第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第１半導体領域と、
前記第１領域において、前記第２導電型を有し、前記第１半導体領域に対して前記第２主面側に形成された第２半導体領域と、
前記第１領域および前記第２領域において、前記第１主面上に形成された金属層と、
を有し、
前記第２半導体領域は、前記第１半導体領域から離間して配置されており、
前記第２半導体領域と前記第１半導体領域との間には、前記第１半導体層の一部が介在している、半導体装置。
前記第１半導体層内に形成された第１領域と、
前記第１半導体層内に前記第１領域と隣接するように形成された第２領域と、
前記第１領域において、前記第１導電型と反対の第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第１半導体領域と、
前記第１領域において、前記第２導電型を有し、前記第１半導体領域に対して前記第２主面側に形成された第２半導体領域と、
前記第１領域および前記第２領域において、前記第１主面上に形成された金属層と、
を有し、
前記第２半導体領域は、前記第１半導体領域から離間して配置されており、
前記第２半導体領域と前記第１半導体領域との間には、前記第１半導体層の一部が介在している、半導体装置。
【請求項16】
前記第１半導体層は、炭化ケイ素からなる、請求項１５に記載の半導体装置。
【請求項17】
前記第１領域において、前記第２半導体領域と前記第１半導体層との間でボディダイオードが構成され、
前記第２領域において、前記金属層と前記第１半導体層との間でショットキーバリアダイオードが構成される、請求項１５に記載の半導体装置。
前記第２領域において、前記金属層と前記第１半導体層との間でショットキーバリアダイオードが構成される、請求項１５に記載の半導体装置。
【請求項18】
前記ショットキーバリアダイオードのオン開始電圧は、前記ボディダイオードのオン開始電圧よりも低い、請求項１７に記載の半導体装置。
【請求項19】
前記第１半導体層内に、前記第１領域に対して前記第２領域と反対側に形成された第３領域を備え、
前記第３領域において、さらに、
前記第１導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第３半導体領域と、
前記第２導電型を有し、前記第３半導体領域に対して前記第２主面側に形成された第４半導体領域と、
前記第１主面から前記第２主面に向かって延び、前記第３半導体領域および前記第４半導体領域を貫通して前記第１半導体層に達する溝の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
を有する、請求項１５に記載の半導体装置。
前記第３領域において、さらに、
前記第１導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第３半導体領域と、
前記第２導電型を有し、前記第３半導体領域に対して前記第２主面側に形成された第４半導体領域と、
前記第１主面から前記第２主面に向かって延び、前記第３半導体領域および前記第４半導体領域を貫通して前記第１半導体層に達する溝の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
を有する、請求項１５に記載の半導体装置。
【請求項20】
前記第３領域において、ＭＯＳＦＥＴが構成される、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ＳｉＣパワーデバイスを有する半導体装置に関する。
【背景技術】
【0002】
Ｓｉ半導体に代わるパワーデバイスとして、ＳｉＣ（炭化ケイ素）半導体が研究されている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスに比べ、高耐圧化、大電流化、低オン抵抗化等を実現でき、例えば、モータ制御システム等のインバータ回路のスイッチ素子として利用される。そして、スイッチ素子には、それと並列にダイオードが接続されている。
【0003】
インバータ回路では、ＳｉＣパワーデバイス（スイッチ素子）をオフにしてモータコイルに流れる電流を遮断したときに、モータコイルの電磁誘導によってモータコイルに逆起電力が発生する。この逆起電力に起因する電流を、還流電流としてダイオードを介してモータコイルに流すことで、高い逆起電力がスイッチ素子に印加されるのを防止している。
【0004】
国際公開第２０１２－１０５６０９号（特許文献１）には、ショットキーバリアダイオード（SBD：Schottky Barrier Diode）を内蔵したＳｉＣパワーデバイスが開示されている。ＳｉＣパワーデバイスは、ＳｉＣ基板に、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびショットキーバリアダイオードが形成された半導体装置である。ショットキーバリアダイオードのオン開始電圧をボディダイオード（寄生ダイオード）のオン開始電圧よりも低くすることで、還流電流をショットキーバリアダイオードに流し、還流電流がボディダイオードに流れるのを防止している。そして、トレンチゲート型ＭＯＳＦＥＴのオン抵抗の上昇を防止している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際公開第２０１２－１０５６０９号
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記のショットキーバリアダイオードを内蔵したトレンチゲート型ＭＯＳＦＥＴを有する半導体装置では、逆起電力が小さい場合には、ショットキーバリアダイオードのみで還流電流を流すことができるが、逆起電力が大きくなると、ボディダイオードにも還流電流が流れてしまう。その結果、トレンチゲート型ＭＯＳＦＥＴのオン抵抗が上昇し、半導体装置の信頼性が低下することが判明した。つまり、半導体装置の信頼性向上が望まれている。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態の半導体装置は、第１主面と、前記第１主面の反対側の第２主面を有する第１導電型の第１半導体層と、前記第１半導体層内に形成された第１領域と、前記第１半導体層内に前記第１領域と隣接するように形成された第２領域と、前記第１領域において、前記第１導電型と反対の第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第１半導体領域と、前記第１領域において、前記第２導電型を有し、前記第１半導体領域に対して前記第２主面側に形成された第２半導体領域と、前記第１領域において、前記第２導電型を有し、前記第１半導体領域と前記第２半導体領域との間に形成された第３半導体領域と、前記第１領域および前記第２領域において、前記第１主面上に形成された金属層と、を有する。ここで、断面視において、前記第３半導体領域は、前記第１半導体領域および前記第２半導体領域に接しており、前記第３半導体領域の不純物濃度は、前記第１半導体領域および前記第２半導体領域の不純物濃度よりも低い。
【0009】
一実施の形態の半導体装置は、第１主面と、前記第１主面の反対側の第２主面を有する第１導電型の第１半導体層と、前記第１半導体層内に形成された第１領域と、前記第１半導体層内に前記第１領域と隣接するように形成された第２領域と、前記第１領域において、前記第１導電型と反対の第２導電型を有し、前記第１主面側に露出するように、前記第１半導体層内に形成された第１半導体領域と、前記第１領域において、前記第２導電型を有し、前記第１半導体領域に対して前記第２主面側に形成された第２半導体領域と、前記第１領域および前記第２領域において、前記第１主面上に形成された金属層と、を有する。ここで、前記第２半導体領域は、前記第１半導体領域から離間して配置されており、前記第２半導体領域と前記第１半導体領域との間には、前記第１半導体層の一部が介在している。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性向上を図ることができる。
【図面の簡単な説明】
【0011】
【図1】実施の形態の半導体装置の平面図である。
【図3】実施の形態の半導体装置の等価回路図である。
【図4】実施の形態の半導体装置の電圧・電流特性を示すグラフである。
【図6】実施の形態の半導体装置の製造工程中の断面図である。
【図7】実施の形態の半導体装置の製造工程中の断面図である。
【図8】実施の形態の半導体装置の製造工程中の断面図である。
【図9】実施の形態の半導体装置の製造工程中の断面図である。
【図10】実施の形態の半導体装置の製造工程中の断面図である。
【図11】実施の形態の半導体装置の製造工程中の断面図である。
【図12】実施の形態の半導体装置の製造工程中の断面図である。
【図13】実施の形態の半導体装置の製造工程中の断面図である。
【図14】実施の形態の半導体装置の製造工程中の断面図である。
【図15】実施の形態の半導体装置の製造工程中の断面図である。
【図16】検討例の半導体装置の断面図である。
【図17】検討例の半導体装置の等価回路図である。
【図18】検討例の半導体装置の電圧・電流特性を示すグラフである。
【図19】変形例１の半導体装置の断面図である。
【図20】変形例１の半導体装置の製造工程中の断面図である。
【図21】変形例１の半導体装置の製造工程中の断面図である。
【図22】変形例２の半導体装置の断面図である。
【図23】変形例２の半導体装置の製造工程中の断面図である。
【図24】変形例３の半導体装置の断面図である。
【図25】変形例３の半導体装置の製造工程中の断面図である。
【図26】変形例３の半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0013】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0015】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0016】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0017】
【0018】
図１７に示すように、トレンチゲート型ＭＯＳＦＥＴは、ドレインＤ、ソースＳおよびゲートＧを有し、ドレインＤとソースＳとの間には、ショットキーバリアダイオード（以下、ＳＢＤと称す）ＳＢＤおよびボディダイオードＢＤ１が並列に接続されている。
【0019】
図１６に示すように、検討例の半導体装置ＳＤ０は、ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴであり、炭化ケイ素（ＳｉＣ）からなる半導体基板ＳＢに形成されている。ｎ型のドレイン領域ＤＲがドレインＤに、ｎ型のソース領域ＳＲがソースＳに、ゲート電極ＧＥがゲートＧに対応している。ドリフト層ＤＦとソース領域ＳＲとの間にはｐ型のチャネル形成領域ＣＨが形成され、ゲート電極ＧＥは、ソース領域ＳＲおよびチャネル形成領域ＣＨを貫通してドリフト層ＤＦに達する溝ＧＲ２内にゲート絶縁膜ＧＩを介して形成されている。また、半導体基板ＳＢ上には、金属層Ｍ１およびＭ２の積層構造からなるソース電極ＳＥが設けられており、ソース電極ＳＥは、ソース領域ＳＲに接続している。
【0020】
隣接するゲート電極ＧＥ間には、溝ＧＲ１が設けられており、溝ＧＲ１の底面ＧＲ１ｂにＳＢＤが形成されている。ＳＢＤは、ｎ型のドリフト層ＤＦと、ドリフト層ＤＦに接触した金属層Ｍ１とで構成されており、ソース電極ＳＥに接続されている。つまり、金属層Ｍ１は、ｎ型のドリフト層ＤＦと接触してショットキー接合を形成する金属であり、例えば、チタン（Ｔｉ）膜である。
【0021】
また、溝ＧＲ１の両端には、ｐ型半導体領域ＰＲが形成されており、ソース電極ＳＥに接続されている。ｐ型半導体領域ＰＲは、ドレイン領域ＤＲに高電圧が印加された場合に、ドレイン領域ＤＲとゲート電極ＧＥと間の電界を緩和する為に設けられており、例えば、チャネル形成領域ＣＨの不純物濃度よりも高濃度である。
【0022】
検討例の半導体装置ＳＤ０において、前述のモータコイルに逆起電力が発生した場合を考える。つまり、図１７に示す等価回路図において、ＭＯＳＦＥＴはオフで、ドレインＤに対してソースＳに高電圧が印加された場合である。図１６に示すように、比較的低濃度のドリフト層ＤＦは、ＳＢＤと比較的高濃度のドレイン領域ＤＲとの間に、直列接続された抵抗（寄生抵抗）Ｒｎ０およびＲｎ１を有する。図中のＰ点は、ｐ型半導体領域ＰＲのドレイン領域ＤＲ側の端部に対応している。図１６～図１８を用いて説明すると、ソース電極ＳＥに高電圧が印加されると、ＳＢＤのオン開始電圧Ｖｆ（ＳＢＤ）でＳＢＤがオンし、ＳＢＤを介してソース電極ＳＥからドレイン領域ＤＲに電流が流れる。そして、電流が電流値ｉ１まで増加し、抵抗Ｒｎ１側の分圧Ｖｎ１がボディダイオードＢＤ１のオン開始電圧Ｖｆ（ＢＤ１）以上になると、ソース電極ＳＥからボディダイオードＢＤ１を経由してドレイン領域ＤＲに電流が流れるため、図１８に示すように、ソースＳ／ドレインＤ間の電流が増加する。ここで、ボディダイオードＢＤ１を介してドリフト層ＤＦに電流が流れると、ｐ型半導体領域ＰＲからドリフト層ＤＦにホールが注入される。そして、注入されたホールは、ドリフト層ＤＦの多数キャリアである電子と再結合し、再結合エネルギーによってドリフト層ＤＦ内に存在する結晶欠陥（転移）が拡張する。その為、トレンチゲート型ＭＯＳＦＥＴのリーク電流の増加、オン抵抗の上昇という問題が発生する。
【0023】
＜半導体装置の構造＞
図１は、実施の形態の半導体装置ＳＤ１の平面図、図２は、図１のＡ－Ａ線に沿う断面図、図３は、実施の形態の半導体装置の等価回路図、図４は、実施の形態の半導体装置（特に、ダイオード）の電圧・電流特性を示すグラフ、図５は、図１のＢ－Ｂ線に沿う断面図である。
図１は、実施の形態の半導体装置ＳＤ１の平面図、図２は、図１のＡ－Ａ線に沿う断面図、図３は、実施の形態の半導体装置の等価回路図、図４は、実施の形態の半導体装置（特に、ダイオード）の電圧・電流特性を示すグラフ、図５は、図１のＢ－Ｂ線に沿う断面図である。
【0024】
図１に示すように、半導体装置ＳＤ１は、半導体基板ＳＢの主面ＳＢａにおいて、その中央部に配置されたセル領域ＣＲと、セル領域ＣＲの周囲を囲むように配置された周辺領域ＰＥＲとを有する。ソース電極ＳＥは、セル領域ＣＲを覆う第１部分と、周辺領域ＰＥＲにおいて環状に配置された第２部分とを有し、第１部分と第２部分とは連結されている。ゲート配線ＧＷは、略環状（Ｃ字状）であり、ソース電極ＳＥの第１部分と第２部分との間に配置され、セル領域ＣＲの周囲を囲んでいる。図１において、切断線Ａ－ＡおよびＢ－Ｂに沿う方向をＸ方向、Ｘ方向に直交する方向をＹ方向とする。
【0025】
図３に示すように、トレンチゲート型ＭＯＳＦＥＴは、ドレインＤ、ソースＳおよびゲートＧを有し、ドレインＤとソースＳとの間には、ＳＢＤと、直列接続されたボディダイオードＢＤ２および抵抗Ｒｐとが並列に接続されている。
【0026】
図２に示すように、実施の形態の半導体装置ＳＤ１は、ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴであり、炭化ケイ素からなる半導体基板ＳＢに形成されている。半導体基板ＳＢの主面ＳＢａは、トレンチゲート型ＭＯＳＦＥＴの形成領域であるトランジスタ領域ＴＲ、ボディダイオードＢＤ１の形成領域であるボディダイオード領域ＢＤＲ、および、ＳＢＤの形成領域であるショットキーバリアダイオード領域ＳＢＲを含む。セル領域ＣＲには、トランジスタ領域ＴＲ、ボディダイオード領域ＢＤＲ、および、ショットキーバリアダイオード領域ＳＢＲが、複数含まれている。２つの隣接するトランジスタ領域ＴＲの間にショットキーバリアダイオード領域ＳＢＲが配置され、トランジスタ領域ＴＲとショットキーバリアダイオード領域ＳＢＲとの間にボディダイオード領域ＢＤＲが配置されている。トランジスタ領域ＴＲ、ボディダイオード領域ＢＤＲ、および、ショットキーバリアダイオード領域ＳＢＲは、Ｘ方向において、繰り返し配置されている。Ｘ方向において、ゲート電極ＧＥの中央から、隣り合うゲート電極ＧＥの中央までの範囲を１セルと定義すると、Ｘ方向において複数のセルが繰り返し配置されている。また、半導体基板ＳＢの厚さ方向をＺ方向とする。
【0027】
半導体基板ＳＢは、ｎ型不純物を含有する炭化ケイ素からなる基板（バルク基板、半導体層）ＢＫと、ｎ型不純物を含有する炭化ケイ素からなるエピタキシャル層（半導体層）ＥＰとの積層構造からなる。基板ＢＫは、主面（第１主面）ＢＫａと、主面ＢＫａと反対側の裏面（第２主面）ＢＫｂとを有し、エピタキシャル層ＥＰは、主面（第１主面）ＥＰａと、主面ＥＰａと反対側の裏面（第２主面）ＥＰｂとを有する。基板ＢＫは、エピタキシャル層ＥＰの裏面ＥＰｂ側に設けられている。エピタキシャル層ＥＰの裏面ＥＰｂは、基板ＢＫの主面ＢＫａと接触しており、エピタキシャル層ＥＰの主面ＥＰａは、半導体基板ＳＢの主面（第１主面）ＳＢａと一致し、基板ＢＫの裏面ＢＫｂは、半導体基板ＳＢの裏面ＳＢｂと一致している。また、基板ＢＫの不純物濃度は、例えば、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３であり、エピタキシャル層ＥＰの不純物濃度は、例えば、１×１０１５ｃｍ－３～１×１０１７ｃｍ－３、望ましくは、１×１０１６ｃｍ－３であり、エピタキシャル層ＥＰのｎ型不純物濃度は、基板ＢＫのｎ型不純物濃度よりも低い。エピタキシャル層ＥＰの厚さは、半導体装置ＳＤ１が許容する耐圧に依存するが、例えば、１２μｍ程度である。
【0028】
ｎ型のドレイン領域ＤＲがドレインＤに、ｎ型のソース領域ＳＲがソースＳに、ゲート電極ＧＥがゲートＧに対応している（図３参照）。トランジスタ領域ＴＲにおいて、ドレイン領域ＤＲ、ドリフト層ＤＦ、チャネル形成領域ＣＨ、ソース領域ＳＲ、ゲート電極ＧＥおよびゲート絶縁膜ＧＩで、トレンチゲート型ＭＯＳＦＥＴが構成されている。ソース領域ＳＲは、半導体基板ＳＢ（または、エピタキシャル層ＥＰ）の主面ＳＢａ（または、主面ＥＰａ）側に露出するように、半導体基板ＳＢ（または、エピタキシャル層ＥＰ）に形成されている。ソース領域ＳＲの不純物濃度は、例えば、主面ＳＢａからの深さ０．３μｍにおいて、ピーク濃度が２×１０２０ｃｍ－３程度である。また、ｐ型のチャネル形成領域ＣＨは、ソース領域ＳＲに対して半導体基板ＳＢの裏面ＳＢｂ側に形成されており、ソース領域ＳＲおよびドリフト層ＤＦに接触している。チャネル領域ＣＨは、ソース領域ＳＲとドリフト層ＤＦとの間に配置されている。チャネル形成領域ＣＨの不純物濃度は、例えば、主面ＳＢａからの深さ０．８μｍにおいて、ピーク濃度が３×１０１７ｃｍ－３程度である。
【0029】
半導体基板ＳＢの主面ＳＢａには、Ｘ方向において、複数の溝ＧＲ２が所定の間隔で配置されている。Ｚ方向において、溝ＧＲ２は、ソース領域ＳＲおよびチャネル形成領域ＣＨを貫通してドリフト層ＤＦに達している。正確には、溝ＧＲ２は、ドリフト層ＤＦに食い込んでおり、ドリフト層ＤＦの内部にも形成されている。溝ＧＲ２の深さは、例えば、主面ＳＢａから１．２μｍである。なお、深さの基準とする主面ＳＢａは、ソース領域ＳＲが形成されている領域における主面ＳＢａである。溝ＧＲ２の側面および底面にはゲート絶縁膜ＧＩが形成されており、ゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば、酸窒化シリコン膜であり、ゲート電極ＧＥは、例えば、ポリシリコン膜からなる。また、ゲート電極ＧＥは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦ上に形成されたソース電極ＳＥから絶縁分離されている。一方、ソース電極ＳＥは、ソース領域ＳＲに電気的に接続されている。ソース電極ＳＥは、シリサイド層ＳＬを介してソース領域ＳＲにオーミックコンタクトしている。また、ソース電極ＳＥは、金属層Ｍ１と金属層Ｍ１上に形成された金属層Ｍ２との積層構造からなる。
【0030】
ボディダイオード領域ＢＤＲには、ｐ型半導体領域ＰＨ、ＰＬおよびＰＲがドリフト層ＤＦ内に形成されている。ｐ型半導体領域ＰＨは、半導体基板ＳＢの主面ＳＢａ側に露出するように形成され、ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＨに対してエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）の裏面ＥＰｂ側に形成され、ｐ型半導体領域ＰＬは、ｐ型半導体領域ＰＨおよびＰＲの間に形成されている。
【0031】
ｐ型半導体領域ＰＨは、比較的高濃度の半導体領域であり、その不純物濃度は、例えば、２×１０２０ｃｍ－３程度である。ソース電極ＳＥは、ｐ型半導体領域ＰＨに電気的に接続されており、シリサイド層ＳＬを介してｐ型半導体領域ＰＨにオーミックコンタクトしている。トランジスタ領域ＴＲに形成されたチャネル形成領域ＣＨが、ボディダイオード領域ＢＤＲにまで延在しており、ｐ型半導体領域ＰＨと重なっている。つまり、ｐ型半導体領域ＰＨは、チャネル形成領域ＣＨをソース電極ＳＥに接続する為に設けられている。
【0032】
ｐ型半導体領域ＰＲは、ドレイン領域ＤＲに高電圧が印加された場合に、ドレイン領域ＤＲとゲート電極ＧＥと間の電界を緩和する為に設けられており、例えば、チャネル形成領域ＣＨの不純物濃度よりも高濃度である。ｐ型半導体領域ＰＲは、溝ＧＲ２よりも深い位置に設けられており、その深さはおよそ２．３μｍであり、不純物のピーク濃度が、例えば、１×１０１８ｃｍ－３程度である。ボディダイオード領域ＢＤＲに形成されたｐ型半導体領域ＰＲは、トランジスタ領域ＴＲおよびショットキーバリアダイオード領域ＳＢＲには形成されておらず、Ｘ方向において互いに分離している。但し、図２に示すように、ｐ型半導体領域ＰＲの一部分は、トランジスタ領域ＴＲに延びている。後述するボディダイオードＢＤ２は、ｐ型半導体領域ＰＲとドリフト層ＤＦとの間で形成される。
【0033】
ｐ型半導体領域ＰＬは、深さ方向（Ｚ方向）において、ｐ型半導体領域ＰＨおよびＰＲの間に設けられており、その不純物濃度は、ｐ型半導体領域ＰＨおよびＰＲよりも低濃度である。Ｚ方向において、ｐ型半導体領域ＰＬは、比較的浅い部分でチャネル形成領域ＣＨと重なっており、比較的深い部分ではチャネル形成領域ＣＨと重なっていない。チャネル形成領域ＣＨと重ならない部分（比較的深い部分）とは、Ｚ方向において、チャネル形成領域ＣＨとｐ型半導体領域ＰＲとの間であって、ドリフト層ＤＦと重なる部分である。チャネル形成領域ＣＨと重ならない部分（比較的深い部分）において、ｐ型半導体領域ＰＬの不純物濃度は、例えば、１×１０１７ｃｍ－３以下とするのが好ましく、この部分では、チャネル形成領域ＣＨの不純物濃度よりも低濃度である。チャネル形成領域ＣＨと重なった部分（比較的浅い部分）の不純物濃度は、チャネル形成領域ＣＨの不純物濃度とｐ型半導体領域ＰＬの不純物濃度との和である、４×１０１７ｃｍ－３程度となっている。後述するが、ｐ型半導体領域ＰＬは、ボディダイオードＢＤ２に電流が流れる際に、抵抗（寄生抵抗）Ｒｐとして機能する。
【0034】
ショットキーバリアダイオード領域ＳＢＲにおいては、ドリフト層ＤＦは、半導体基板ＳＢの主面ＳＢａに露出しており、ソース電極ＳＥはドリフト層ＤＦに接触している。言い換えると、ソース電極ＳＥを構成する金属層Ｍ１がドリフト層ＤＦと接触し、ショットキー接合を形成している。つまり、ソース電極ＳＥとドリフト層ＤＦとの間にＳＢＤが形成される。金属層Ｍ１は、ドリフト層ＤＦを構成するｎ型半導体領域の仕事関数よりも大きな仕事関数を有する金属、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、金（Ａｕ）または白金（Ｐｔ）からなる。また、金属層Ｍ２は、主成分をアルミニウム（Ａｌ）とする金属膜からなり、微量のシリコン（Ｓｉ）、銅（Ｃｕ）またはその両者を不純物として含有しても良い。また、金属層Ｍ１およびＭ２の間にバリア層となる金属層を介在させても良く、バリア層としては、例えば、窒化チタン（ＴｉＮ）等を用いることができる。
【0035】
また、本実施の形態では、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲにおいて、半導体基板ＳＢの主面ＳＢａにソース領域ＳＲを除去する為に、溝ＧＲ１が形成されており、溝ＧＲ１の深さは、ソース領域ＳＲの厚さよりも大きい。また、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲにおいては、溝ＧＲ１の底面（底部）ＧＲ１ｂが、半導体基板ＳＢの主面ＳＢａと一致している。つまり、半導体基板ＳＢの主面ＳＢａは、例えば、エピタキシャル層ＥＰの裏面ＥＰｂ基準として、異なる高さの２つの面を有している。
【0036】
また、半導体基板ＳＢの裏面ＳＢｂにはドレイン電極ＤＥが形成されており、ドレイン電極ＤＥは、例えば、基板ＢＫに接触する側から順に、ニッケルシリサイド（ＮｉＳｉ）／チタン（Ｔｉ）／金（Ａｕ）の積層構造で構成する。
【0037】
次に、検討例と同様に、半導体装置ＳＤ１において、前述のモータコイルに逆起電力が発生した場合を考える。つまり、図３に示す等価回路図において、ドレインＤに対してソースＳに高電圧が印加された場合である。検討例と異なり、本実施の形態では、図２および図３に示すように、ソースＳとドレインＤ間に、ボディダイオードＢＤ２と直列接続された抵抗（寄生抵抗）Ｒｐが設けられている。抵抗Ｒｐは、図２に示す半導体領域ＰＬに対応している。図２～図４を用いて説明すると、比較的低濃度のドリフト層ＤＦは、ＳＢＤと比較的高濃度のドレイン領域ＤＲとの間に、直列接続された抵抗（寄生抵抗）Ｒｎ０およびＲｎ１を有する。図中のＰ点は、ショットキーバリアダイオード領域ＳＢＲにおいて、ｐ型半導体領域ＰＲのドレイン領域ＤＲ側の端部に対応している。ソース電極ＳＥに高電圧が印加されると、ＳＢＤのオン開始電圧Ｖｆ（ＳＢＤ）でＳＢＤがオンし、ＳＢＤを介してソース電極ＳＥからドレイン領域ＤＲに電流が流れる。そして、抵抗Ｒｎ１側の分圧Ｖｎ１が、抵抗Ｒｐにかかる電圧Ｖｐ１とボディダイオードＢＤ２のオン開始電圧Ｖｆ（ＢＤ２）との和以上になると、ソース電極ＳＥからボディダイオードＢＤ２を経由してドレイン領域ＤＲに電流が流れるため、ソースＳ／ドレインＤ間の電流が増加する。
【0038】
本実施の形態では、ボディダイオードＢＤ２と直列接続された抵抗Ｒｐが存在するため、ボディダイオードＢＤ２のオン開始電圧Ｖｆ（ＢＤ２）を、検討例のボディダイオードＢＤ１のオン開始電圧Ｖｆ（ＢＤ１）よりも抵抗Ｒｐにかかる電圧Ｖｐ１分だけ上昇させることができる。つまり、検討例に比べ、ボディダイオードＢＤ２をオンさせることなく、ＳＢＤを介する還流電流を電流値ｉ２まで増加することができる。従って、ボディダイオードＢＤ２がオンすることによって発生するトレンチゲート型ＭＯＳＦＥＴのリーク電流の増加、オン抵抗の上昇という問題を発生させることなく、トレンチゲート型ＭＯＳＦＥＴの還流電流を増加することができる。つまり、半導体装置の信頼性を向上することができる。
【0039】
図５は、半導体装置ＳＤ１の周辺領域ＰＥＲを示している。周辺領域ＰＥＲは、ボディダイオード領域ＢＤＲと同様の構造を有する。つまり、ｐ型半導体領域ＰＨは、半導体基板ＳＢの主面ＳＢａに露出するように形成され、ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＨに対してエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）の裏面ＥＰｂ側に形成され、ｐ型半導体領域ＰＬは、ｐ型半導体領域ＰＨおよびＰＲの間に形成されている。さらに、ｐ型半導体領域ＰＨ、ＰＬおよびＰＲは、ソース電極ＳＥに電気的に接続されている。さらに、ｐ型半導体領域ＰＨの外側（セル領域ＣＲと反対側）には、チャネル形成領域ＣＨおよびｐ型のターミネーション領域ＴＭが設けられている。ターミネーション領域ＴＭは、ｐ型半導体領域ＰＲおよびチャネル形成領域ＣＨにかかる電界を緩和するために設けられており、ターミネーション領域ＴＭの不純物濃度は、チャネル形成領域ＣＨおよびＰ型半導体領域ＰＲの不純物濃度よりも低濃度とすることが好ましい。
【0040】
周辺領域ＰＥＲでも、ｐ型半導体領域ＰＲとドリフト層ＤＦとの間にボディダイオードＢＤ２が形成されるため、ｐ型半導体領域ＰＨおよびＰＲの間にｐ型半導体領域ＰＬを介在させることで、ボディダイオードＢＤ２をオンさせることなく、ＳＢＤを介する還流電流を電流値ｉ２まで増加することができる。
【0041】
＜半導体装置の製造方法＞
次に、図２、図６～図１５を用いて、本実施の形態における半導体装置の製造方法を説明する。図６～図１５は、本実施の形態の半導体装置の製造方法を示す断面図であり、図２の断面図に対応している。
次に、図２、図６～図１５を用いて、本実施の形態における半導体装置の製造方法を説明する。図６～図１５は、本実施の形態の半導体装置の製造方法を示す断面図であり、図２の断面図に対応している。
【0042】
図６は、半導体基板ＳＢの準備工程を示しており、半導体基板ＳＢの準備工程は、基板ＢＫの準備工程と、エピタキシャル層ＥＰ形成工程を含む。まず、ｎ型の炭化ケイ素からなる基板ＢＫを準備する。基板ＢＫにはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は、例えば、窒素（Ｎ）またはリン（Ｐ）であり、その不純物濃度は、例えば、１×１０１９ｃｍ－３程度である。
【0043】
続いて、基板ＢＫの主面ＢＫａ上に、エピタキシャル成長法により、炭化ケイ素からなるエピタキシャル層（半導体層）ＥＰを形成する。エピタキシャル層ＥＰは、基板ＢＫよりも低い不純物濃度でｎ型不純物を含んでいる。エピタキシャル層ＥＰの不純物濃度は、半導体装置ＳＤ１の許容する耐圧に依存するが、例えば、１×１０１６ｃｍ－３程度である。エピタキシャル層ＥＰは、トレンチゲート型ＭＯＳＦＥＴにおいてＺ方向に流れる電流の経路となる。つまり、基板ＢＫは、半導体装置ＳＤ１のドレイン領域ＤＲであり、エピタキシャル層ＥＰは半導体装置ＳＤ１のドリフト層ＤＦである。こうして、基板ＢＫおよびエピタキシャル層ＥＰとからなる半導体基板ＳＢを準備する。
【0044】
図７は、ｎ型半導体領域ＮＲ１の形成工程およびチャネル形成領域ＣＨの形成工程を示している。先ず、半導体基板ＳＢの主面ＳＢａにｎ型不純物（例えば、窒素（Ｎ）またはリン（Ｐ）等）をイオン注入することにより、ｎ型半導体領域ＮＲ１を形成する。ｎ型半導体領域ＮＲ１は、トランジスタ領域ＴＲ、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲに形成される。ｎ型半導体領域ＮＲ１の不純物濃度は、例えば、主面ＳＢａからの深さ０．３μｍにおけるピーク濃度が２×１０２０ｃｍ－３程度である。
【0045】
次に、図７に示すように、主面ＳＢａ上に、ショットキーバリアダイオード領域ＳＢＲを覆うマスク膜ＭＳＫ１を設け、マスク膜ＭＳＫ１から露出したトランジスタ領域ＴＲおよびボディダイオード領域ＢＤＲに、ｐ型不純物（例えば、ホウ素（Ｂ）または、アルミニウム（Ａｌ）等）をイオン注入し、チャネル形成領域ＣＨを形成する。チャネル形成領域ＣＨの不純物濃度は、主面ＳＢａからの深さ０．８μｍにおけるピーク濃度が３×１０１７ｃｍ－３程度である。イオン注入工程が終了した後にマスク膜ＭＳＫ１を除去する。なお、マスク膜ＭＳＫ１は、フォトレジスト層、酸化シリコン膜または窒化シリコン膜等とすることができる。以下のマスク膜ＭＳＫ２～ＭＳＫ８も同様である。また、ｎ型半導体領域ＮＲ１に続いてチャネル形成領域ＣＨを形成したが、両者の形成工程を逆にしても良い。
【0046】
図８は、ソース領域ＳＲの形成工程を示している。主面ＳＢａ上に、トランジスタ領域ＴＲを覆い、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲを露出するマスク膜ＭＳＫ２を設ける。半導体基板ＳＢにドライエッチングを施し、マスク膜ＭＳＫ２から露出した領域に溝ＧＲ１を形成することで、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲのｎ型半導体領域ＮＲ１を除去し、トランジスタ領域ＴＲにソース領域ＳＲを形成する。ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲにおいて、ｎ型半導体領域ＮＲ１を完全に除去する為に、溝ＧＲ１の深さはｎ型半導体領域ＮＲ１の厚さよりも深いことが肝要である。ドライエッチング工程が終了した後にマスク膜ＭＳＫ２を除去する。
【0047】
図９は、ｐ型半導体領域ＰＨの形成工程およびｐ型半導体領域ＰＬの形成工程を示している。主面ＳＢａ上に、トランジスタ領域ＴＲ、ショットキーバリアダイオード領域ＳＢＲおよびボディダイオード領域ＢＤＲの一部を覆い、ボディダイオード領域ＢＤＲの他部を露出するマスク膜ＭＳＫ３を設け、マスク膜ＭＳＫ３から露出した領域にｐ型不純物をイオン注入してｐ型半導体領域ＰＨを形成する。ｐ型半導体領域ＰＨのピーク濃度は、２×１０２０ｃｍ－３程度とする。ｐ型半導体領域ＰＨは、主面ＳＢａ（言い換えると、溝ＧＲ１の底面ＧＲ１ｂ）に露出するように形成する。次に、マスク膜ＭＳＫ３から露出した領域にｎ型不純物をイオン注入して、ｐ型半導体領域ＰＨのテール部に、ピーク濃度が１×１０１７ｃｍ－３以下のｐ型半導体領域ＰＬを形成する。ｐ型半導体領域ＰＬは、ｐ型半導体領域ＰＨに接触し、ｐ型半導体領域ＰＨに対してエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）の裏面ＥＰｂ側に形成される。イオン注入工程が終了した後にマスク膜ＭＳＫ３を除去する。
【0048】
なお、ｎ型不純物をイオン注入してｐ型半導体領域ＰＬを形成したが、ｐ型半導体領域ＰＨを薄く形成し、その下部にｐ型不純物をイオン注入してｐ型半導体領域ＰＬを形成しても良い。
【0049】
図１０は、ｐ型半導体領域ＰＲの形成工程を示している。主面ＳＢａ上に、トランジスタ領域ＴＲの一部およびショットキーバリアダイオード領域ＳＢＲを覆い、トランジスタ領域ＴＲの他部およびボディダイオード領域ＢＤＲを露出するマスク膜ＭＳＫ４を設け、マスク膜ＭＳＫ４から露出した領域にｐ型不純物をイオン注入してｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、Ｚ方向において、チャネル形成領域ＣＨから離れて形成され、その不純物濃度は、深さ２．３μｍにおけるピーク濃度が、例えば、１×１０１８ｃｍ－３程度である。ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＬに接触し、ｐ型半導体領域ＰＬに対してエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）の裏面ＥＰｂ側に形成される。
【0050】
次に、マスク膜ＭＫ４を除去した後、半導体基板ＳＢの主面ＳＢａ全体を保護膜（例えば、アモルファスカーボン膜）で覆い、半導体基板ＳＢに高温（例えば、１７００℃）のアニール処理を施し、イオン注入した不純物を活性化する。アニール処理が終了した後、保護膜を除去する。
【0051】
図１１は、溝ＧＲ２の形成工程を示している。主面ＳＢａ上に、トランジスタ領域ＴＲの一部、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲを覆い、トランジスタ領域ＴＲの他部を露出するマスク膜ＭＳＫ５を設け、半導体基板ＳＢにドライエッチングを施して溝ＧＲ２を形成する。溝ＧＲ２は、ソース領域ＳＲおよびチャネル形成領域ＣＨを貫通し、ドリフト層ＤＦに達する。正確には、溝ＧＲ２は、ドリフト層ＤＦにも食い込んでおり、ドリフト層ＤＦの一部にも形成されている。溝ＧＲ２の深さは、主面ＳＢａからおよそ１．２μｍ程度である。ドライエッチング工程が終了した後にマスク膜ＭＳＫ５を除去する。
【0052】
図１２は、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび層間絶縁膜ＩＦの形成工程を示している。溝ＧＲ２内に、順に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩは、例えば、酸窒化シリコン膜であり、溝ＧＲ２の底面および側面を酸窒化処理（例えば、一酸化窒素（ＮＯ）中、１３００℃で熱処理）あるいは熱酸化（例えば、ドライＯ２中、１２００℃で熱処理）の後に酸窒化処理をして形成する。次に、ゲート絶縁膜ＧＩ上に、例えば、ポリシリコン膜等の導体層を堆積した後、溝ＧＲ２内に選択的にポリシリコン膜を残してゲート電極ＧＥを形成する。次に、ゲート電極ＧＥおよびショットキーバリアダイオード領域ＳＢＲを覆い、ソース領域ＳＲおよびｐ型半導体領域ＰＨの一部を露出する開口ＯＰを有する層間絶縁膜ＩＦを形成する。層間絶縁膜ＩＦは、例えば、酸化シリコン膜からなる。
【0053】
図１３は、シリサイド層ＳＬの形成工程を示している。層間絶縁膜ＩＦの開口ＯＰから露出したソース領域ＳＲおよびｐ型半導体領域ＰＨの一部の領域にシリサイド層ＳＬを形成する。シリサイド層ＳＬは、例えば、ニッケルシリサイド（ＮｉＳｉ）または白金含有ニッケルシリサイド（ＰｔＮｉＳｉ）とすることができる。
【0054】
図１４は、層間絶縁膜ＩＦの除去工程を示している。層間絶縁膜ＩＦ上に、トランジスタ領域ＴＲおよびボディダイオード領域ＢＤＲの一部を覆い、ボディダイオード領域ＢＤＲの他部およびショットキーバリアダイオード領域ＳＢＲを露出するマスク膜ＭＳＫ６を設け、例えば、ウェットエッチングにより、ショットキーバリアダイオード領域ＳＢＲを覆う層間絶縁膜ＩＦを除去する。そして、ショットキーバリアダイオード領域ＳＢＲにおいて、半導体基板ＳＢの主面ＳＢａ（言い換えると、エピタキシャル層ＥＰの主面ＥＰａ、ドリフト層ＤＦの主面、または、溝ＧＲ１の底面ＧＲ１ｂ）を露出する。
【0055】
次に、図１５に示すように、主面ＳＢａ上にソース電極ＳＥを形成し、その後に、図２に示すように、裏面ＳＢｂ上にドレイン電極ＤＥを形成する。図１５に示すように、ソース電極ＳＥは、金属層Ｍ１と金属層Ｍ１上に形成された金属層Ｍ２との積層構造からなる。ショットキーバリアダイオード領域ＳＢＲにおいて、金属層Ｍ１は、ｎ型のドリフト層ＤＦと接触し、ショットキー接合を形成する。つまり、ソース電極ＳＥとドリフト層ＤＦとの間にＳＢＤが形成される。従って、金属層Ｍ１は、ドリフト層ＤＦを構成するｎ型半導体領域の仕事関数よりも大きな仕事関数を有する金属からなり、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、金（Ａｕ）または白金（Ｐｔ）からなる。ドレイン電極ＤＥは、例えば、ドレイン領域ＤＲ（言い換えると、基板ＢＫ）に接触する側から順に、ニッケルシリサイド（ＮｉＳｉ）／チタン（Ｔｉ）／金（Ａｕ）の積層構造で構成する。
【0056】
＜変形例１＞
図１９は、変形例１の半導体装置ＳＤ２の断面図、図２０および図２１は、変形例１の半導体装置ＳＤ２の製造工程中の断面図である。変形例１は、上記実施の形態に対する変形例であり、変形例１の半導体装置ＳＤ２では、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲに溝ＧＲ１が設けられていない。つまり、トランジスタ領域ＴＲにおける半導体基板ＳＢの主面ＳＢａと、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲにおける半導体基板ＳＢの主面ＳＢａとは、半導体基板ＳＢの裏面ＳＢｂを基準としてほぼ等しい高さを有する。仮に、両者間に高さの差が有ったとしても、その高低差は、ソース領域ＳＲの厚さよりも小さい。その他の構成要素は、上記実施の形態の半導体装置ＳＤ１と同様であり、同様の符号を付している。
図１９は、変形例１の半導体装置ＳＤ２の断面図、図２０および図２１は、変形例１の半導体装置ＳＤ２の製造工程中の断面図である。変形例１は、上記実施の形態に対する変形例であり、変形例１の半導体装置ＳＤ２では、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲに溝ＧＲ１が設けられていない。つまり、トランジスタ領域ＴＲにおける半導体基板ＳＢの主面ＳＢａと、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲにおける半導体基板ＳＢの主面ＳＢａとは、半導体基板ＳＢの裏面ＳＢｂを基準としてほぼ等しい高さを有する。仮に、両者間に高さの差が有ったとしても、その高低差は、ソース領域ＳＲの厚さよりも小さい。その他の構成要素は、上記実施の形態の半導体装置ＳＤ１と同様であり、同様の符号を付している。
【0057】
【0058】
変形例１の半導体装置ＳＤ２の製造方法について、上記実施の形態の半導体装置ＳＤ１の製造工程と異なる工程を説明する。図２０は、ソース領域ＳＲの形成工程を示している。半導体基板ＳＢを準備した後、主面ＳＢａ上に、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲを覆い、トランジスタ領域ＴＲを露出するマスク膜ＭＳＫ７を形成する。そして、マスク膜ＭＳＫ７から露出したエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）にｎ型不純物をイオン注入してソース領域ＳＲを形成する。ソース領域ＳＲは、主面ＳＢａに露出するように、エピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）内に形成する。イオン注入工程が終了した後にマスク膜ＭＳＫ７を除去する。
【0059】
図２１は、チャネル形成領域ＣＨの形成工程を示している。ショットキーバリアダイオード領域ＳＢＲを覆い、トランジスタ領域ＴＲおよびボディダイオード領域ＢＤＲを露出するマスク膜ＭＳＫ８を主面ＳＢａ上に形成する。そして、マスク膜ＭＳＫ８から露出したエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）にｐ型不純物をイオン注入してチャネル形成領域ＣＨを形成する。ｐ型のチャネル形成領域ＣＨは、ソース領域ＳＲに対して半導体基板ＳＢの裏面ＳＢｂ側に形成されており、ドリフト層ＤＦに接触している。イオン注入工程が終了した後にマスク膜ＭＳＫ８を除去する。
【0060】
次に、上記実施の形態の製造方法において、図９を用いて説明したｐ型半導体領域ＰＨの形成工程以降の工程を実施して、変形例１の半導体装置ＳＤ２を製造する。
【0061】
変形例１の半導体装置ＳＤ２によれば、ショットキーバリアダイオード領域ＳＢＲにおいて、溝ＧＲ１を形成するためのドライエッチングを省略することができる。その為、ドライエッチングによる半導体基板ＳＢの主面ＳＢａの荒れ（ダメージ）を低減でき、ＳＢＤのリーク電流を低減することができる。
【0062】
＜変形例２＞
図２２は、変形例２の半導体装置ＳＤ３の断面図、図２３は、変形例２の半導体装置ＳＤ３の製造工程中の断面図である。変形例２は、変形例１に対する変形例であり、変形例２の半導体装置ＳＤ３では、チャネル形成領域ＣＨ１は、トランジスタ領域ＴＲにのみ形成されている。その他の構成要素は、上記変形例１の半導体装置ＳＤ２と同様であり、同様の符号を付している。
図２２は、変形例２の半導体装置ＳＤ３の断面図、図２３は、変形例２の半導体装置ＳＤ３の製造工程中の断面図である。変形例２は、変形例１に対する変形例であり、変形例２の半導体装置ＳＤ３では、チャネル形成領域ＣＨ１は、トランジスタ領域ＴＲにのみ形成されている。その他の構成要素は、上記変形例１の半導体装置ＳＤ２と同様であり、同様の符号を付している。
【0063】
図２２に示すように、トランジスタ領域ＴＲのチャネル形成領域ＣＨ１とボディダイオード領域ＢＤＲのｐ型半導体領域ＰＬとは互いに接している。上記実施の形態および変形例１とは異なり、チャネル形成領域ＣＨ１は、ボディダイオード領域ＢＤＲには延在していない。従って、ｐ型半導体領域ＰＬの比較的浅い部分においても、チャネル形成領域ＣＨ１に影響されることなく、その不純物濃度を、チャネル形成領域ＣＨ１の不純物濃度よりも低くすることができる。つまり、ｐ型半導体領域ＰＨとｐ型半導体領域ＰＲとの間のＺ方向の全域において、ｐ型半導体領域ＰＬの不純物濃度は、チャネル形成領域ＣＨ１の不純物濃度よりも低くできる。従って、上記実施の形態および変形例１よりも、ｐ型半導体領域ＰＬの抵抗（寄生抵抗）Ｒｐ１を大きくすることができため、ボディダイオードＢＤ２をオンさせることなく、還流電流を増加することができる。
【0064】
次に、変形例２の半導体装置ＳＤ３の製造方法について、上記変形例１と異なる部分を説明する。図２３に示すように、ソース領域ＳＲおよびチャネル形成領域ＣＨ１の形成工程では、半導体基板ＳＢを準備した後、主面ＳＢａ上に、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲを覆い、トランジスタ領域ＴＲを露出するマスク膜ＭＳＫ９を形成する。そして、マスク膜ＭＳＫ７から露出したエピタキシャル層ＥＰ（言い換えると、ドリフト層ＤＦ）にｎ型不純物をイオン注入してソース領域ＳＲを形成し、ｐ型不純物をイオン注入してチャネル形成領域ＣＨ１を形成する。イオン注入工程が終了した後にマスク膜ＭＳＫ９を除去する。
【0065】
次に、上記実施の形態の製造方法において、図９を用いて説明したｐ型半導体領域ＰＨの形成工程以降の工程を実施して、変形例２の半導体装置ＳＤ３を製造する。
【0066】
なお、変形例２のチャネル形成領域ＣＨ１の構成を上記実施の形態に適用することも出来る。
【0067】
＜変形例３＞
図２４は、変形例３の半導体装置ＳＤ４の断面図、図２５および図２６は、変形例３の半導体装置ＳＤ４の製造工程中の断面図である。変形例３は、上記実施の形態に対する変形例であり、半導体装置ＳＤ４では、ｐ型半導体領域ＰＬが設けられていない。
図２４は、変形例３の半導体装置ＳＤ４の断面図、図２５および図２６は、変形例３の半導体装置ＳＤ４の製造工程中の断面図である。変形例３は、上記実施の形態に対する変形例であり、半導体装置ＳＤ４では、ｐ型半導体領域ＰＬが設けられていない。
【0068】
図２４に示すように、ドレイン領域ＤＲとゲート電極ＧＥと間の電界を緩和するｐ型半導体領域ＰＲ１は、トランジスタ領域ＴＲ、ボディダイオード領域ＢＤＲおよびショットキーバリアダイオード領域ＳＢＲに、所定の間隔でＸ方向に配置されている。Ｚ方向において、ｐ型半導体領域ＰＲ１は、ｐ型半導体領域ＰＨから離れて配置されており、ｐ型半導体領域ＰＨとｐ型半導体領域ＰＲ１との間には、抵抗（寄生抵抗）Ｒｎ２を有するｎ型のドリフト層ＤＦが介在している。
【0069】
半導体装置ＳＤ４においても、ｐ型半導体領域ＰＨとｐ型半導体領域ＰＲ１との間に抵抗（寄生抵抗）Ｒｎ２を有するｎ型のドリフト層ＤＦが介在しているため、図３に示す等価回路図、図４に示す電圧・電流特性となり、ボディダイオードＢＤ２をオンさせることなく、還流電流を増加することができる。
【0070】
次に、変形例３の半導体装置ＳＤ４の製造方法について説明する。半導体装置ＳＤ４のエピタキシャル層ＥＰは、エピタキシャル層ＥＰ１およびＥＰ２の積層構造となっている。図２５に示すように、基板ＢＫの主面ＢＫａ上に、膜厚９μｍ程度のエピタキシャル層ＥＰ１を形成する。次に、エピタキシャル層ＥＰ１の主面ＥＰ１ａにｐ型不純物をイオン注入して複数のｐ型半導体領域ＰＲ１を形成する。
【0071】
次に、図２６に示すように、エピタキシャル層ＥＰ１の主面ＥＰ１ａ上に膜厚３μｍ程度のエピタキシャル層ＥＰ２を形成し、複数のｐ型半導体領域ＰＲ１が埋め込まれた半導体基板ＳＢを形成する。以下、上記実施の形態のソース領域ＳＲの形成工程以降の工程を実施して変形例３の半導体装置ＳＤ４を製造する。ただし、ボディダイオード領域ＢＤＲにおけるｐ型半導体領域ＰＬおよびＰＲの形成工程を除く。
【0072】
なお、変形例３の構成を上記変形例１に適用することも出来る。
【0073】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。上記実施の形態に記載された内容の一部を以下に記載する。
【0074】
［付記１］
（ａ）第１導電型を有し、第１主面と前記第１主面の反対側の第２主面とを含む第１半導体層と、前記第２主面上に配置され、前記第１導電型を有し、かつ、前記第１半導体層よりも高濃度の第２半導体層とを備える半導体基板を準備する工程、
（ｂ）ＭＯＳＦＥＴの形成領域である第１領域において、前記第１主面側に露出するように、前記第１半導体層に前記第１導電型の第１半導体領域を形成する工程、
（ｃ）前記第１領域において、前記第１半導体領域に対して前記第２主面側に位置するように、前記第１導電型と反対の第２導電型を有する第２半導体領域を形成する工程、
（ｄ）ボディダイオードの形成領域である第２領域において、前記第１主面側に露出するように前記第２導電型の第３半導体領域を形成する工程、
（ｅ）前記第２領域において、前記第３半導体領域に対して前記第２主面側に位置するように、前記第２導電型の第４半導体領域を形成する工程、
（ｆ）前記第２領域において、前記第４半導体領域に対して前記第２主面側に位置するように、前記第２導電型の第５半導体領域を形成する工程、
（ｇ）前記第１領域において、前記第１半導体領域および前記第２半導体領域を貫通し、前記第１半導体層に達する第１溝を形成する工程、
（ｈ）前記第１溝内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｉ）前記第１領域、前記第２領域、および、ショットキーバリアダイオードの形成領域である第３領域において、前記第１主面上に金属層を形成する工程、
を有し、
前記第４半導体領域の不純物濃度は、前記第３半導体領域および前記第５半導体領域の不純物濃度よりも低く、
前記第２領域において、前記第５半導体領域と前記第１半導体層との間で前記ボディダイオードが構成され、
前記第３領域において、前記金属層と、前記第１半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
（ａ）第１導電型を有し、第１主面と前記第１主面の反対側の第２主面とを含む第１半導体層と、前記第２主面上に配置され、前記第１導電型を有し、かつ、前記第１半導体層よりも高濃度の第２半導体層とを備える半導体基板を準備する工程、
（ｂ）ＭＯＳＦＥＴの形成領域である第１領域において、前記第１主面側に露出するように、前記第１半導体層に前記第１導電型の第１半導体領域を形成する工程、
（ｃ）前記第１領域において、前記第１半導体領域に対して前記第２主面側に位置するように、前記第１導電型と反対の第２導電型を有する第２半導体領域を形成する工程、
（ｄ）ボディダイオードの形成領域である第２領域において、前記第１主面側に露出するように前記第２導電型の第３半導体領域を形成する工程、
（ｅ）前記第２領域において、前記第３半導体領域に対して前記第２主面側に位置するように、前記第２導電型の第４半導体領域を形成する工程、
（ｆ）前記第２領域において、前記第４半導体領域に対して前記第２主面側に位置するように、前記第２導電型の第５半導体領域を形成する工程、
（ｇ）前記第１領域において、前記第１半導体領域および前記第２半導体領域を貫通し、前記第１半導体層に達する第１溝を形成する工程、
（ｈ）前記第１溝内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｉ）前記第１領域、前記第２領域、および、ショットキーバリアダイオードの形成領域である第３領域において、前記第１主面上に金属層を形成する工程、
を有し、
前記第４半導体領域の不純物濃度は、前記第３半導体領域および前記第５半導体領域の不純物濃度よりも低く、
前記第２領域において、前記第５半導体領域と前記第１半導体層との間で前記ボディダイオードが構成され、
前記第３領域において、前記金属層と、前記第１半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
【0075】
［付記２］
付記１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ－１）前記第１領域、前記第２領域および前記第３領域において、前記第１半導体領域を形成する工程、
（ｂ－２）前記第２領域および前記第３領域において、前記第１半導体層の前記第１主面に第２溝を形成することで、前記第１半導体領域の一部を除去し、前記第１領域に前記第１半導体領域の他部を残す工程、
を含む、半導体装置の製造方法。
付記１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ－１）前記第１領域、前記第２領域および前記第３領域において、前記第１半導体領域を形成する工程、
（ｂ－２）前記第２領域および前記第３領域において、前記第１半導体層の前記第１主面に第２溝を形成することで、前記第１半導体領域の一部を除去し、前記第１領域に前記第１半導体領域の他部を残す工程、
を含む、半導体装置の製造方法。
【0076】
［付記３］
付記１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ－３）前記第２領域および前記第３領域を覆う第１マスク膜を形成する工程、
（ｂ－４）前記第１マスク膜から露出した前記第１領域において、前記第１半導体層に前記第１導電型の不純物を注入して前記第１半導体領域を形成する工程、
を含む、半導体装置の製造方法。
付記１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ－３）前記第２領域および前記第３領域を覆う第１マスク膜を形成する工程、
（ｂ－４）前記第１マスク膜から露出した前記第１領域において、前記第１半導体層に前記第１導電型の不純物を注入して前記第１半導体領域を形成する工程、
を含む、半導体装置の製造方法。
【0077】
［付記４］
付記１記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記第２領域および前記第３領域を覆う第２マスク膜を用いて、前記第１領域に選択的に前記第２半導体領域を形成する、半導体装置の製造方法。
付記１記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記第２領域および前記第３領域を覆う第２マスク膜を用いて、前記第１領域に選択的に前記第２半導体領域を形成する、半導体装置の製造方法。
【0078】
［付記５］
付記１記載の半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層は、炭化ケイ素からなる、半導体装置の製造方法。
付記１記載の半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層は、炭化ケイ素からなる、半導体装置の製造方法。
【0079】
［付記６］
（ａ）第１導電型を有し、第１主面と前記第１主面の反対側の第２主面とを含む第１半導体層と、前記第１導電型と反対の第２導電型を有し、前記第１主面に沿って、前記第１半導体層の内部に分散配置された第１半導体領域と、前記第２主面上に配置され、前記第１導電型を有し、かつ、前記第１半導体層よりも高濃度の第２半導体層とを備える半導体基板を準備する工程、
（ｂ）ＭＯＳＦＥＴの形成領域である第１領域において、前記第１主面側に露出するように、前記第１半導体層に前記第１導電型の第２半導体領域を形成する工程、
（ｃ）前記第１領域において、前記第２半導体領域に対して前記第２主面側に位置するように、前記第２導電型を有する第３半導体領域を形成する工程、
（ｄ）ボディダイオードの形成領域である第２領域において、前記第１主面側に露出するように前記第２導電型の第４半導体領域を形成する工程、
（ｅ）前記第１領域において、前記第２半導体領域および前記第３半導体領域を貫通し、前記第１半導体層に達する第１溝を形成する工程、
（ｆ）前記第１溝内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｇ）前記第１領域、前記第２領域、および、ショットキーバリアダイオードの形成領域である第３領域において、前記第１主面上に金属層を形成する工程、
を有し、
前記第１半導体領域は、前記第４半導体領域から離間して配置され、
前記第１半導体領域と前記第４半導体領域との間には、前記第１半導体層の一部が介在し、
前記第１半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記第２領域において、前記第１半導体領域と前記第１半導体層との間で前記ボディダイオードが構成され、
前記第３領域において、前記金属層と、前記第１半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
（ａ）第１導電型を有し、第１主面と前記第１主面の反対側の第２主面とを含む第１半導体層と、前記第１導電型と反対の第２導電型を有し、前記第１主面に沿って、前記第１半導体層の内部に分散配置された第１半導体領域と、前記第２主面上に配置され、前記第１導電型を有し、かつ、前記第１半導体層よりも高濃度の第２半導体層とを備える半導体基板を準備する工程、
（ｂ）ＭＯＳＦＥＴの形成領域である第１領域において、前記第１主面側に露出するように、前記第１半導体層に前記第１導電型の第２半導体領域を形成する工程、
（ｃ）前記第１領域において、前記第２半導体領域に対して前記第２主面側に位置するように、前記第２導電型を有する第３半導体領域を形成する工程、
（ｄ）ボディダイオードの形成領域である第２領域において、前記第１主面側に露出するように前記第２導電型の第４半導体領域を形成する工程、
（ｅ）前記第１領域において、前記第２半導体領域および前記第３半導体領域を貫通し、前記第１半導体層に達する第１溝を形成する工程、
（ｆ）前記第１溝内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｇ）前記第１領域、前記第２領域、および、ショットキーバリアダイオードの形成領域である第３領域において、前記第１主面上に金属層を形成する工程、
を有し、
前記第１半導体領域は、前記第４半導体領域から離間して配置され、
前記第１半導体領域と前記第４半導体領域との間には、前記第１半導体層の一部が介在し、
前記第１半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記第２領域において、前記第１半導体領域と前記第１半導体層との間で前記ボディダイオードが構成され、
前記第３領域において、前記金属層と、前記第１半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
【符号の説明】
【0080】
ＢＤ１、ＢＤ２ ボディダイオード
ＢＤＲ ボディダイオード領域
ＢＫ 基板（バルク基板、半導体層）
ＢＫａ 主面（第１主面）
ＢＫｂ 裏面（第２主面）
ＣＨ、ＣＨ１ チャネル形成領域（ｐ型半導体領域）
ＣＲ セル領域
Ｄ ドレイン
ＤＥ ドレイン電極
ＤＦ ドリフト層（ｎ型半導体領域、ドリフト領域）
ＤＲ ドレイン領域（ｎ型半導体領域、半導体層）
ＥＰ、ＥＰ１、ＥＰ２ エピタキシャル層（半導体層）
ＥＰａ 主面（第１主面）
ＥＰｂ 裏面（第２主面）
ＦＥＴ
Ｇ ゲート
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＲ１、ＧＲ２ 溝
ＧＲ１ｂ 底面（底部）
ＧＷ ゲート配線
ＩＦ 層間絶縁膜
Ｍ１、Ｍ２ 金属層
ＭＳＫ１～ＭＳＫ８ マスク膜
ＮＲ１ ｎ型半導体領域
ＯＰ 開口
ＰＥＲ 周辺領域
ＰＨ ｐ型半導体領域
ＰＬ ｐ型半導体領域
ＰＲ、ＰＲ１ ｐ型半導体領域
Ｒｎ０、Ｒｎ１、Ｒｎ２、Ｒｐ、Ｒｐ１ 抵抗（寄生抵抗）
Ｓ ソース
ＳＢ 半導体基板
ＳＢａ 主面（第１主面）
ＳＢｂ 裏面（第２主面）
ＳＢＤ ショットキーバリアダイオード
ＳＢＲ ショットキーバリアダイオード領域
ＳＤ０、ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４ 半導体装置
ＳＥ ソース電極
ＳＬ シリサイド層
ＳＲ ソース領域（ｎ型半導体領域）
ＴＭ ターミネーション領域
ＴＲ トランジスタ領域
ＢＤＲ ボディダイオード領域
ＢＫ 基板（バルク基板、半導体層）
ＢＫａ 主面（第１主面）
ＢＫｂ 裏面（第２主面）
ＣＨ、ＣＨ１ チャネル形成領域（ｐ型半導体領域）
ＣＲ セル領域
Ｄ ドレイン
ＤＥ ドレイン電極
ＤＦ ドリフト層（ｎ型半導体領域、ドリフト領域）
ＤＲ ドレイン領域（ｎ型半導体領域、半導体層）
ＥＰ、ＥＰ１、ＥＰ２ エピタキシャル層（半導体層）
ＥＰａ 主面（第１主面）
ＥＰｂ 裏面（第２主面）
ＦＥＴ
Ｇ ゲート
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＲ１、ＧＲ２ 溝
ＧＲ１ｂ 底面（底部）
ＧＷ ゲート配線
ＩＦ 層間絶縁膜
Ｍ１、Ｍ２ 金属層
ＭＳＫ１～ＭＳＫ８ マスク膜
ＮＲ１ ｎ型半導体領域
ＯＰ 開口
ＰＥＲ 周辺領域
ＰＨ ｐ型半導体領域
ＰＬ ｐ型半導体領域
ＰＲ、ＰＲ１ ｐ型半導体領域
Ｒｎ０、Ｒｎ１、Ｒｎ２、Ｒｐ、Ｒｐ１ 抵抗（寄生抵抗）
Ｓ ソース
ＳＢ 半導体基板
ＳＢａ 主面（第１主面）
ＳＢｂ 裏面（第２主面）
ＳＢＤ ショットキーバリアダイオード
ＳＢＲ ショットキーバリアダイオード領域
ＳＤ０、ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４ 半導体装置
ＳＥ ソース電極
ＳＬ シリサイド層
ＳＲ ソース領域（ｎ型半導体領域）
ＴＭ ターミネーション領域
ＴＲ トランジスタ領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】