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特開2022-127040半導体記憶装置及び半導体記憶装置の制御方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022127040

(43)【公開日】2022-08-31

(54)【発明の名称】半導体記憶装置及び半導体記憶装置の制御方法

(51)【国際特許分類】

G11C 16/10 20060101AFI20220824BHJP

G11C 16/04 20060101ALI20220824BHJP

G11C 16/34 20060101ALI20220824BHJP

【ＦＩ】

G11C16/10 140

G11C16/04 170

G11C16/34 140

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2021024957

(22)【出願日】2021-02-19

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野直樹

(74)【代理人】

【識別番号】100162570

【弁理士】

【氏名又は名称】金子早苗

(72)【発明者】

【氏名】片岡秀之

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225DB02

5B225DB08

5B225DB22

5B225DB30

5B225EA05

5B225EB10

5B225ED09

5B225FA01

5B225FA02

(57)【要約】

【課題】動作を高速化する。
【解決手段】一実施形態の半導体記憶装置は、第１及び第２選択トランジスタと、第１及び第２選択ゲート線と、第１ビット線と、ソース線と、第１及び第２メモリセルトランジスタと、第１及び第２ワード線とを備える。データの書き込み動作は、プログラム動作とベリファイ動作とを含むループの繰り返しによって行われる。第１メモリセルトランジスタへの書き込み動作において、ベリファイ動作が実行された後、第２選択トランジスタがオン状態の期間に、第１ワード線の電圧は第１電圧ＶＲＥＡＤから第２電圧ＶＳＳに変化し、第２ワード線の電圧はベリファイ動作において印加された第３電圧ＶＲＥＡＤから第４電圧ＶＳＳに変化し、第１ワード線の電圧が第２電圧に変化し且つ第２ワード線の電圧が第４電圧に変化した後、第２選択ゲート線の電圧は第５電圧ＶＳＧＳ１から第６電圧ＶＳＳに変化する。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１選択トランジスタと、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第１選択トランジスタに接続された第１ビット線と、
第２選択トランジスタと、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
前記第２選択トランジスタに接続されたソース線と、
前記第１選択トランジスタと、前記第２選択トランジスタとの間に接続された第１及び第２メモリセルトランジスタと、
前記第１メモリセルトランジスタに接続された第１ワード線と、
前記第２メモリセルトランジスタに接続された第２ワード線と
を備え、
データの書き込み動作は、プログラム動作とベリファイ動作とを含むループの繰り返しによって行われ、
前記第１メモリセルトランジスタへの書き込み動作において、ベリファイ動作が実行された後、前記第２選択トランジスタがオン状態の期間に、前記第１ワード線の電圧は第１電圧から第２電圧に変化し、前記第２ワード線の電圧は前記ベリファイ動作において印加された第３電圧から第４電圧に変化し、前記第１ワード線の電圧が前記第２電圧に変化し且つ前記第２ワード線の電圧が前記第４電圧に変化した後、前記第２選択ゲート線の電圧は第５電圧から第６電圧に変化する、半導体記憶装置。

【請求項2】

前記第２選択トランジスタが前記オン状態の前記期間、前記第２選択ゲート線の電圧は、前記第５電圧に維持される、請求項１記載の半導体記憶装置。

【請求項3】

前記第２選択トランジスタが前記オン状態の前記期間に、前記第２選択ゲート線の電圧は前記ベリファイ動作において印加された第７電圧から前記第５電圧に変化し、前記第２選択ゲート線の電圧が前記第５電圧に変化した後、前記第２選択ゲート線の電圧は前記第５電圧から前記第６電圧に変化する、請求項１記載の半導体記憶装置。

【請求項4】

前記第２電圧及び前記第４電圧は、接地電圧よりも高い、請求項１乃至３のいずれか一項記載の半導体記憶装置。

【請求項5】

前記第１ワード線に前記第２電圧が印加され且つ前記第２ワード線に前記第４電圧が印加されるとともに、前記ソース線の電圧が第８電圧まで昇圧される、請求項１乃至４のいずれか一項記載の半導体記憶装置。

【請求項6】

前記第２選択トランジスタは、前記第１メモリセルトランジスタの一端に接続され、
前記第１メモリセルトランジスタの他端は、前記第２メモリセルトランジスタの一端に接続され、
前記第２メモリセルトランジスタの他端は、前記第１選択トランジスタに接続され、
前記書き込み動作は、前記第２メモリセルトランジスタ、前記第１メモリセルトランジスタの順で行われる、請求項１乃至５のいずれか一項記載の半導体記憶装置。

【請求項7】

第１選択トランジスタと、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第１選択トランジスタに接続された第１ビット線と、
第２選択トランジスタと、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
前記第２選択トランジスタに接続されたソース線と、
前記第１選択トランジスタと、前記第２選択トランジスタとの間に接続された第１及び第２メモリセルトランジスタと、
前記第１メモリセルトランジスタに接続された第１ワード線と、
前記第２メモリセルトランジスタに接続された第２ワード線と
を備え、
データの書き込み動作は、プログラム動作とベリファイ動作とを含むループの繰り返しによって行われ、
前記第１メモリセルトランジスタへの書き込み動作において、ベリファイ動作が実行された後、前記第１選択トランジスタがオン状態の期間に、前記第１ワード線の電圧は第１電圧から第２電圧に変化し、前記第２ワード線の電圧は前記ベリファイ動作において印加された第３電圧から第４電圧に変化し、前記第１ワード線の電圧が前記第２電圧に変化し且つ前記第２ワード線の電圧が前記第４電圧に変化した後、前記第１選択ゲート線の電圧は第５電圧から第６電圧に変化する、半導体記憶装置。

【請求項8】

前記第１選択トランジスタが前記オン状態の前記期間、前記第１選択ゲート線の電圧は、前記第５電圧に維持される、請求項７記載の半導体記憶装置。

【請求項9】

前記第１選択トランジスタが前記オン状態の前記期間に、前記第１選択ゲート線の電圧は前記ベリファイ動作において印加された第７電圧から前記第５電圧に変化し、前記第１選択ゲート線の電圧が前記第５電圧に変化した後、前記第１選択ゲート線の電圧は前記第５電圧から前記第６電圧に変化する、請求項７記載の半導体記憶装置。

【請求項10】

前記第２電圧及び前記第４電圧は、接地電圧よりも高い、請求項７乃至９のいずれか一項記載の半導体記憶装置。

【請求項11】

前記第１ワード線に前記第２電圧が印加され且つ前記第２ワード線に前記第４電圧が印加されるとともに、前記第１ビット線の電圧が第８電圧まで昇圧される、請求項７乃至１０のいずれか一項記載の半導体記憶装置。

【請求項12】

前記第２選択トランジスタは、前記第１メモリセルトランジスタの一端に接続され、
前記第１メモリセルトランジスタの他端は、前記第２メモリセルトランジスタの一端に接続され、
前記第２メモリセルトランジスタの他端は、前記第１選択トランジスタに接続され、
前記書き込み動作は、前記第１メモリセルトランジスタ、前記第２メモリセルトランジスタの順で行われる、請求項７乃至１１のいずれか一項記載の半導体記憶装置。

【請求項13】

第１選択トランジスタと、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第１選択トランジスタに接続された第１ビット線と、
第２選択トランジスタと、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
前記第２選択トランジスタに接続されたソース線と、
前記第１選択トランジスタと、前記第２選択トランジスタとの間に接続された第１及び第２メモリセルトランジスタと、
前記第１メモリセルトランジスタに接続された第１ワード線と、
前記第２メモリセルトランジスタに接続された第２ワード線と
を備える、半導体記憶装置の制御方法であって、
データの書き込み動作は、プログラム動作とベリファイ動作とを含むループの繰り返しによって行われ、
前記第１メモリセルトランジスタへの書き込み動作において、
ベリファイ動作が実行された後、前記第２選択トランジスタがオン状態の期間に、前記第１ワード線の電圧を第１電圧から第２電圧に変化させ、前記第２ワード線の電圧を前記ベリファイ動作において印加された第３電圧から第４電圧に変化させることと、
前記第１ワード線の電圧を前記第２電圧に変化させ且つ前記第２ワード線の電圧を前記第４電圧に変化させた後、前記第２選択ゲート線の電圧を第５電圧から第６電圧に変化させることと
を備える、半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の制御方法に関する。

【背景技術】

【0002】

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１０９８０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

動作を高速化できる半導体記憶装置及び半導体記憶装置の制御方法を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、第１選択トランジスタと、第１選択トランジスタのゲートに接続された第１選択ゲート線と、第１選択トランジスタに接続された第１ビット線と、第２選択トランジスタと、第２選択トランジスタのゲートに接続された第２選択ゲート線と、第２選択トランジスタに接続されたソース線と、第１選択トランジスタと、第２選択トランジスタとの間に接続された第１及び第２メモリセルトランジスタと、第１メモリセルトランジスタに接続された第１ワード線と、第２メモリセルトランジスタに接続された第２ワード線とを備える。データの書き込み動作は、プログラム動作とベリファイ動作とを含むループの繰り返しによって行われる。第１メモリセルトランジスタへの書き込み動作において、ベリファイ動作が実行された後、第２選択トランジスタがオン状態の期間に、第１ワード線の電圧は第１電圧から第２電圧に変化し、第２ワード線の電圧はベリファイ動作において印加された第３電圧から第４電圧に変化し、第１ワード線の電圧が第２電圧に変化し且つ第２ワード線の電圧が第４電圧に変化した後、第２選択ゲート線の電圧は第５電圧から第６電圧に変化する。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態に係る半導体記憶装置のブロック図である。

【図2】図２は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路図である。

【図3】図３は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの断面図である。

【図4】図４は、第１実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。

【図5】図５は、第１実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図6】図６は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイ内の２つのＮＡＮＤストリングの回路図である。

【図7】図７は、第２実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図8】図８は、第３実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図9】図９は、第４実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図10】図１０は、第５実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図11】図１１は、第５実施形態に係る半導体記憶装置に含まれるメモリセルアレイ内の２つのＮＡＮＤストリングの回路図である。

【図12】図１２は、第６実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図13】図１３は、第７実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【図14】図１４は、第８実施形態に係る半導体記憶装置の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

【0008】

［１］第１実施形態
第１実施形態に係る半導体記憶装置について説明する。

【0009】

［１－１］構成
［１－１－１］半導体記憶装置の全体構成
本実施形態に係る半導体記憶装置の全体構成について、図１を用いて説明する。図１は、本実施形態に係る半導体記憶装置のブロック図である。

【0010】

半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。半導体記憶装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、センスアンプモジュール１６、及びソース線ドライバ１７を含む。

【0011】

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の自然数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含み、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細については後述する。

【0012】

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。

【0013】

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、例えばそれぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

【0014】

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。

【0015】

ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。ドライバモジュール１４は、アドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。

【0016】

ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する。ロウデコーダモジュール１５は、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

【0017】

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じた電圧を、ビット線に印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

【0018】

センスアンプモジュール１６は、図示せぬ複数のセンスアンプユニットＳＡＵを含む。各センスアンプユニットＳＡＵは、複数のラッチ回路を含む。複数のセンスアンプユニットＳＡＵのそれぞれは、各ビット線に接続される。また、各センスアンプユニットＳＡＵは、半導体記憶装置１内の図示せぬ入出力回路との間でデータＤＡＴを送受信する。

【0019】

ソース線ドライバ１７は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成し、生成された電圧をソース線に印加する。

【0020】

上記構成の半導体記憶装置１は、図示せぬＮＡＮＤインターフェースを介してメモリコントローラ２と接続される。半導体記憶装置１とメモリコントローラ２との間で送受信される信号の具体例は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏ等である。メモリコントローラ２は、これらの信号を用いて半導体記憶装置１を制御する。

【0021】

信号ＣＬＥは、半導体記憶装置１が受信した信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。信号ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは、メモリコントローラ２から半導体記憶装置１に送信される。

【0022】

信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかを示す信号であり、例えば半導体記憶装置１がビジー状態のときに“Ｌ”レベルとされる。レディ状態は、半導体記憶装置１がメモリコントローラ２からコマンドを受け付け可能な状態である。ビジー状態は、半導体記憶装置１がメモリコントローラ２からコマンドを受け付け不可能な状態である。信号ＲＢｎは、半導体記憶装置１からメモリコントローラ２に送信される。

【0023】

信号Ｉ／Ｏは、例えば８ビットの信号である。信号Ｉ／Ｏは、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、例えばコマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴである。

【0024】

以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

【0025】

［１－１－２］メモリセルアレイ１０の回路構成
メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２は、本実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ１０の回路図である。図２は、メモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。他のブロックＢＬＫも、全て図２に示される構成を有する。

【0026】

ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時においてストリングユニットＳＵの選択に使用される。

【0027】

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

【0028】

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。ストリングユニットＳＵ０～ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通に接続される。同一のブロックＢＬＫに含まれる選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。

【0029】

以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えば各ストリングユニットＳＵで同一のカラムアドレスＣＡｄが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

【0030】

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、例えば「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

【0031】

なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でもよい。

【0032】

［１－１－３］メモリセルアレイ１０の構造
メモリセルアレイ１０の構造について、図３を用いて説明する。図３は、本実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ１０の断面図である。図３は、メモリセルアレイ１０の断面構造の一例を、ブロックＢＬＫの一部領域を抽出して示している。なお、以下で参照される断面図では、図を見やすくするために、絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。

【0033】

メモリセルアレイ１０が形成される領域には、半導体基板２０、導電体層２１～２５、メモリピラーＭＰ、及びコンタクトＣＰが含まれる。

【0034】

半導体基板２０の表面は、ＸＹ平面に平行に設けられる。半導体基板２０の上方には、絶縁体層を介して導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。図示が省略されているが、半導体基板２０と導電体層２１との間の領域には、例えばセンスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。

【0035】

導電体層２１の上方には、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばリンがドープされたシリコンを含んでいる。

【0036】

導電体層２２の上方には、絶縁体層と導電体層２３とが交互に積層される。複数の導電体層２３のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。

【0037】

最上層の導電体層２３の上方には、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。

【0038】

導電体層２４の上方には、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＸ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｙ方向に沿って並んでいる。導電体層２５は、例えば銅を含んでいる。

【0039】

メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えばＺ方向に沿って延伸した柱状に形成され、導電体層２２～２４を貫通している。メモリピラーＭＰの上端は、例えば導電体層２４が設けられた層と導電体層２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体層２１に接触している。

【0040】

また、メモリピラーＭＰは、半導体部材２６及び絶縁体層２７～２９を含む。

【0041】

半導体部材２６は、メモリピラーＭＰの中央部に、Ｚ方向に沿って延伸した柱状に形成される。半導体部材２６は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。

【0042】

半導体部材２６の側面は、絶縁体層２７～２９の積層膜によって覆われている。絶縁体層２７は、半導体部材２６に接触し且つ半導体部材２６の側面を囲っている。絶縁体層２７は、メモリセルトランジスタＭＣのトンネル絶縁膜として機能する。

【0043】

絶縁体層２８は、絶縁体層２７に接触し且つ絶縁体層２７の側面を囲っている。絶縁体層２８は、メモリセルトランジスタＭＣの電荷蓄積層として機能する。

【0044】

絶縁体層２９は、絶縁体層２８に接触し且つ絶縁体層２８の側面を囲っている。絶縁体層２９は、メモリセルトランジスタＭＣのブロック絶縁膜として機能する。

【0045】

半導体部材２６上には、柱状のコンタクトＣＰが設けられる。コンタクトＣＰの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。なお、メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されてもよいし、その他の配線を介して電気的に接続されてもよい。

【0046】

以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと８層の導電体層２３のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＣ０～ＭＣ７として機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。

【0047】

［１－２］書き込み動作
本実施形態に係る半導体記憶装置１の書き込み動作について説明する。本実施形態に係る半導体記憶装置１は、ＮＡＮＤストリングＮＳ内で、選択トランジスタＳＴ１側に設けられたメモリセルトランジスタＭＣから選択トランジスタＳＴ２側に設けられたメモリセルトランジスタＭＣに向かって順に書き込み動作を実行する。言い換えると、本実施形態に係る半導体記憶装置１は、各ストリングユニットＳＵにおいて、ビット線ＢＬ側のセルユニットＣＵから順番に書き込み動作を実行する。以下では、選択されたセルユニットＣＵに関連付けられたワード線のことをＷＬｓｅｌと呼び、非選択のセルユニットＣＵに関連付けられたワード線のことをＷＬｕｓｅｌと呼ぶ。選択されたストリングユニットＳＵに関連付けられた選択ゲート線のことをＳＧＤｓｅｌと呼び、非選択のストリングユニットＳＵに関連付けられた選択ゲート線のことをＳＧＤｕｓｅｌと呼ぶ。

【0048】

［１－２－１］書き込み動作の概要
書き込み動作の概要について説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。

【0049】

プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。ワード線ＷＬｓｅｌには、プログラム電圧ＶＰＧＭが印加される。電圧ＶＰＧＭは、対応するメモリセルトランジスタＭＣの閾値電圧を上昇させることが可能な高電圧である。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼び、“０”プログラム対象とされたビット線ＢＬには、センスアンプモジュール１６から“０”プログラムに対応する電圧（例えば、接地電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには、センスアンプモジュール１６から“１”プログラムに対応する電圧（以下、「電圧ＶＢＬ」と表記する）が与えられる。以下、“０”プログラムに対応するビット線のことをＢＬｐｒｏｇと呼び、“１”プログラムに対応するビット線をＢＬｉｎｈと呼ぶ。また、選択されたストリングユニットＳＵ内のビット線ＢＬｐｒｏｇに接続されたＮＡＮＤストリングＮＳのことを「ＮＡＮＤストリングＮＳｐｒｏｇ」と呼び、選択されたストリングユニットＳＵ内のビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳのことを「ＮＡＮＤストリングＮＳｉｎｈ」と呼ぶ。

【0050】

ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下では、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。

【0051】

メモリセルトランジスタＭＣの閾値電圧がターゲットレベルに達するまで、プログラム動作とベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）が繰り返し実行される。プログラムループを繰り返す毎に、電圧ＶＰＧＭの設定値はステップアップされる。なお、本実施形態に係る半導体記憶装置１では、プログラムループ中にチャネルプリチャージ動作の実行を可能とする。

【0052】

チャネルプリチャージ動作は、プログラム動作を実行する前にチャネル電圧を上昇させる動作である。例えば、チャネルプリチャージ動作は、ステップアップした電圧ＶＰＧＭの設定値が予め設定された基準値を超えている場合に実行される。本実施形態に係る半導体記憶装置１は、各ＮＡＮＤストリングＮＳにおいて、チャネルにソース線ＳＬから電圧をプリチャージする。

【0053】

［１－２－２］書き込み動作時のフローチャート
書き込み動作時のフローチャートについて、図４を用いて説明する。図４は、本実施形態に係る半導体記憶装置１の書き込み動作を示すフローチャートである。図４では、プログラムループの回数をｉ（ｉは１以上の自然数）と表記している。

【0054】

半導体記憶装置１は、メモリコントローラ２から書き込み動作を命令するコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書き込みデータを受信する。コマンドＣＭＤは、コマンドレジスタ１１に転送される。アドレス情報ＡＤＤは、アドレスレジスタ１２に転送される。書き込みデータは、センスアンプユニットＳＡＵ内のいずれかのラッチ回路に転送される。

【0055】

コマンドＣＭＤがコマンドレジスタ１１に格納され、アドレス情報ＡＤＤがアドレスレジスタ１２に格納され、書き込みデータがセンスアンプユニットＳＡＵ内のいずれかのラッチ回路に格納されると、半導体記憶装置１は書き込み動作を開始する。

【0056】

シーケンサ１３は、ｉ＝１を設定する（Ｓ１０）。

【0057】

次に、シーケンサ１３は、プログラム動作を実行する（Ｓ１１）。

【0058】

プログラム動作が終了すると、ベリファイ動作を実行する（Ｓ１２）。

【0059】

Ｓ１２でベリファイをパスしたと判定した場合（Ｓ１３＿Ｙｅｓ）、シーケンサ１３は、書き込み動作を終了する。他方で、Ｓ１２でベリファイをフェイルしたと判定した場合（Ｓ１３＿Ｎｏ）、シーケンサ１３は、ｉがプログラムループの規定回数に達したか否かを判定する（Ｓ１４）。

【0060】

ｉがプログラムループの規定回数に達したと判定した場合（Ｓ１４＿Ｙｅｓ）、シーケンサ１３は、書き込み動作を終了する。他方で、ｉがプログラムループの規定回数に達していないと判定した場合（Ｓ１４＿Ｎｏ）、シーケンサ１３は、電圧ＶＰＧＭの設定値が基準値を超えているか否かを判定する（Ｓ１５）。基準値は、チャネルプリチャージ動作の実施有無を決定するための値である。

【0061】

電圧ＶＰＧＭの設定値が基準値を超えていると判定した場合（Ｓ１５＿Ｙｅｓ）、シーケンサ１３は、チャネルプリチャージ動作を実行する（Ｓ１６）。

【0062】

チャネルプリチャージ動作が終了すると、シーケンサ１３は、電圧ＶＰＧＭの設定値をステップアップする（Ｓ１７）。つまり、ワード線ＷＬｓｅｌに印加される電圧ＶＰＧＭは、実行されたプログラムループの回数に応じて高くなる。電圧ＶＰＧＭの設定値のステップアップ量は、任意の値に設定され得る。

【0063】

電圧ＶＰＧＭの設定値のステップアップが終了すると、シーケンサ１３は、ｉをインクリメントしてｉ＝ｉ＋１とし（Ｓ１８）、前述のＳ１１に進む。

【0064】

他方で、電圧ＶＰＧＭの設定値が基準値を超えていないと判定した場合（Ｓ１５＿Ｎｏ）、シーケンサ１３は、チャネルプリチャージ動作を実行せずに、前述のＳ１７に進む。

【0065】

［１－２－３］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図５を用いて説明する。図５は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0066】

以下では、シーケンサ１３がｉ回目（ｉは１以上の自然数）のプログラムループにおいて、ベリファイ動作の後にベリファイ動作と連続してチャネルプリチャージ動作を実行する場合について説明する。なお、チャネルプリチャージ動作では、メモリセルトランジスタＭＣ６及びＭＣ７に対して書き込みが行われ、メモリセルトランジスタＭＣ０～ＭＣ５に対して書き込みが行われていない状態で、チャネルにソース線ＳＬから電圧をプリチャージする場合を例に挙げて説明する。“０”プログラムが行われたメモリセルトランジスタＭＣの閾値電圧は、正の電圧であり、“１”プログラムが行われたメモリセルトランジスタＭＣの閾値電圧は、負の電圧である。以下では、説明を簡略化するため、メモリセルトランジスタＭＣ６及びＭＣ７の閾値電圧が正の電圧である場合について説明する。書き込みが行われていないメモリセルトランジスタＭＣ０～ＭＣ５の閾値電圧は、負の電圧である。また、ｉ回目のプログラムループにおいて、ベリファイ動作実行前の選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、選択ゲート線ＳＧＳ、ビット線ＢＬｐｒｏｇ及びＢＬｉｎｈ、並びにソース線ＳＬのそれぞれの電圧、並びにＮＡＮＤストリングＮＳｐｒｏｇのチャネル電圧（以下、「Ｖｃｈ（ｐｒｏｇ）」と呼ぶ）及びＮＡＮＤストリングＮＳｉｎｈのチャネル電圧（以下、「Ｖｃｈ（ｉｎｈ）」と呼ぶ）のそれぞれは、ＶＳＳ（例えば０Ｖ）であると仮定する。

【0067】

シーケンサ１３は、時刻ｔ１から時刻ｔ９の動作を順に実行する。例えば、時刻ｔ１から時刻ｔ３までの期間がｉ回目のベリファイ動作に対応する。時刻ｔ３から時刻ｔ５までの期間がチャネルプリチャージ動作に対応する。時刻ｔ５から時刻ｔ６までの期間は、プリチャージリカバリ動作である。プリチャージリカバリ動作は、プリチャージ動作の終了動作と、プログラム動作の準備動作とを併せた動作である。時刻ｔ６から時刻ｔ８までの期間がｉ＋１回目のプログラム動作に対応する。時刻ｔ８から時刻ｔ９までの期間は、プログラムリカバリ動作である。以下に、図５を参照して、ベリファイ動作、チャネルプリチャージ動作、及びプログラム動作のそれぞれについて順に説明する。

【0068】

（ベリファイ動作）
時刻ｔ１において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれに電圧ＶＳＧＤ１を印加する。電圧ＶＳＧＤ１は、選択トランジスタＳＴ１をオン状態にする電圧である。電圧ＶＳＧＤ１は、電圧ＶＳＳよりも高い電圧である。ロウデコーダモジュール１５は、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＣに記憶されているデータに関わらず、対応するメモリセルトランジスタＭＣをオン状態にする電圧である。ロウデコーダモジュール１５は、選択ゲート線ＳＧＳに電圧ＶＳＧＳ１を印加する。電圧ＶＳＧＳ１は、選択トランジスタＳＴ２をオン状態にする電圧である。電圧ＶＳＧＳ１は、電圧ＶＳＳよりも高い電圧である。センスアンプモジュール１６は、ビット線ＢＬｐｒｏｇ及びＢＬｉｎｈのそれぞれに電圧ＶＢＬ１を印加する。電圧ＶＢＬ１は、電圧ＶＳＳよりも高い電圧である。ソース線ドライバ１７は、ソース線ＳＬに電圧ＶＣＳ１を印加する。電圧ＶＣＳ１は、電圧ＶＳＳよりも高く且つ電圧ＶＢＬ１よりも低い電圧である。

【0069】

時刻ｔ１から時刻ｔ２までの期間に、ブロックＢＬＫ内の選択トランジスタＳＴ１及びＳＴ２、並びにメモリセルトランジスタＭＣがオン状態とされることにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＣＳ１となる。

【0070】

時刻ｔ２において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｕｓｅｌに電圧ＶＳＳを印加する。これにより、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態とされる。ロウデコーダモジュール１５は、ワード線ＷＬｓｅｌにベリファイ電圧ＶＦＹ１を印加する。電圧ＶＦＹ１は、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルに達したか否かを判定する電圧である。電圧ＶＦＹ１は、電圧ＶＳＳよりも高く且つ電圧ＶＲＥＡＤよりも低い電圧である。

【0071】

ＮＡＮＤストリングＮＳｐｒｏｇでは、ワード線ＷＬｓｅｌに電圧ＶＦＹ１が印加されることにより、ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣは、記憶されているデータ（閾値電圧）に基づいてオン状態またはオフ状態とされる。ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣがオン状態とされた場合、すなわち、書き込み対象のメモリセルトランジスタＭＣの閾値電圧が、ターゲットレベルよりも低い場合、ビット線ＢＬｐｒｏｇからソース線ＳＬに電流が流れる。この場合、シーケンサ１３は、ベリファイをフェイルしたと判定する。他方で、ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣがオフ状態とされた場合、すなわち、書き込み対象のメモリセルトランジスタＭＣの閾値電圧が、ターゲットレベル以上の場合、ビット線ＢＬｐｒｏｇからソース線ＳＬに電流がほとんど流れない。この場合、シーケンサ１３は、ベリファイをパスしたと判定する。

【0072】

ＮＡＮＤストリングＮＳｉｎｈでは、プログラム動作によりメモリセルトランジスタＭＣの閾値電圧が上昇していないため、ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣは、オン状態とされる。

【0073】

（チャネルプリチャージ動作）
時刻ｔ３において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｕｓｅｌに電圧ＶＳＧＤ１を印加する。ロウデコーダモジュール１５は、ワード線ＷＬｓｅｌに電圧ＶＲＥＡＤを印加する。これにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＣＳ１となり、ベリファイ動作は終了し、チャネルプリチャージ動作が開始される。

【0074】

時刻ｔ４において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｕｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳを印加する。センスアンプモジュール１６は、ビット線ＢＬｐｒｏｇに電圧ＶＳＳを印加する。選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧が電圧ＶＳＧＤ１から電圧ＶＳＳに変化し（選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧が放電され）、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧が電圧ＶＲＥＡＤから電圧ＶＳＳに変化する（ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧が放電される）間は、チャネルプリチャージ動作が継続される。なお、チャネルプリチャージ動作を実行しない場合、すなわちシーケンサ１３が電圧ＶＰＧＭの設定値が基準値を超えていないと判定した場合（図４のＳ１５＿Ｎｏ）、ロウデコーダモジュール１５は、更に選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。センスアンプモジュール１６は、更にビット線ＢＬｐｒｏｇ及びＢＬｉｎｈのそれぞれをフローティング状態にする。ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、チャネル及びワード線ＷＬｓｅｌ間のカップリング、並びにチャネル及びワード線ＷＬｕｓｅｌ間のカップリングにより、不定の電圧に低下する。これにより、ビット線ＢＬｐｒｏｇ及びＢＬｉｎｈ、並びにソース線ＳＬの電圧は、不定の電圧となる。

【0075】

時刻ｔ４から時刻ｔ５までの期間において、ロウデコーダモジュール１５は、更に選択ゲート線ＳＧＳに電圧ＶＳＧＳ１を印加する。センスアンプモジュール１６は、更にビット線ＢＬｉｎｈに電圧ＶＢＬ２を印加する。電圧ＶＢＬ２は、電圧ＶＢＬ１と同じ電圧でもよく、電圧ＶＢＬ１よりも高い電圧でもよい。また、ソース線ドライバ１７は、ソース線ＳＬに電圧ＶＣＳ２を印加する。電圧ＶＣＳ２は、電圧ＶＣＳ１と同じ電圧でもよく、電圧ＶＣＳ１よりも高い電圧でもよい。

【0076】

時刻ｔ４から時刻ｔ５までの期間に、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びにビット線ＢＬｐｒｏｇのそれぞれの電圧は、電圧ＶＳＳに変化する。

【0077】

ここで、チャネルプリチャージ動作時のＮＡＮＤストリングＮＳの様子について、図６を用いて説明する。図６は、本実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ１０内の２つのＮＡＮＤストリングＮＳの回路図である。図６は、一例として、ＮＡＮＤストリングＮＳｐｒｏｇと、ＮＡＮＤストリングＮＳｉｎｈとを示している。

【0078】

図６に示すように、ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ１はオフ状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＧＳ１が印加されることにより、選択トランジスタＳＴ２はオン状態とされる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ６及びＭＣ７のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＣＳ２がソース線ＳＬから選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＣＳ２にプリチャージされる。

【0079】

ＮＡＮＤストリングＮＳｉｎｈでは、ＮＡＮＤストリングＮＳｐｒｏｇと同様に、選択トランジスタＳＴ１及び書き込みが行われたメモリセルトランジスタＭＣ６及びＭＣ７のそれぞれがオフ状態とされ、選択トランジスタＳＴ２及び書き込みが行われていないメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれがオン状態とされる。このため、ＮＡＮＤストリングＮＳｉｎｈでは、電圧ＶＣＳ２がソース線ＳＬから選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｉｎｈ）は、電圧ＶＣＳ２にプリチャージされる。

【0080】

非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳでは、選択ゲート線ＳＧＤｕｓｅｌに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ１はオフ状態とされる。また、選択トランジスタＳＴ２はオン状態とされる。このため、非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧も電圧ＶＣＳ２にプリチャージされる。

【0081】

なお、チャネルプリチャージ動作は、ソース線ＳＬから、書き込みが行われていないメモリセルトランジスタＭＣのチャネルまでプリチャージする場合に限定されない。例えば、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を制御することによって、ソース線ＳＬから、書き込み（“０”プログラムまたは“１”プログラム）が行われたメモリセルトランジスタＭＣのチャネルまでプリチャージしてもよい。また、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を制御することによって、ソース線ＳＬから選択トランジスタＳＴ１のチャネルまでプリチャージしてもよい。

【0082】

図５の時刻ｔ５において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態になり、チャネルプリチャージ動作は終了する。なお、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＣＳ２に維持される。

【0083】

時刻ｔ５から時刻ｔ６までの期間は、プリチャージリカバリ動作である。選択トランジスタＳＴ１及びＳＴ２のそれぞれがオフ状態とされることにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態に維持される。これにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＣＳ２に維持される。

【0084】

（プログラム動作）
時刻ｔ６において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ２を印加する。電圧ＶＳＧＤ２は、ＮＡＮＤストリングＮＳｐｒｏｇに含まれる選択トランジスタＳＴ１をオン状態にし、ＮＡＮＤストリングＮＳｉｎｈに含まれる選択トランジスタＳＴ１をオフ状態にする電圧である。ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｕｓｅｌに電圧ＶＳＳ（例えば０Ｖ）を印加する。これらの制御により、ＮＡＮＤストリングＮＳｐｒｏｇに含まれる選択トランジスタＳＴ１はオン状態とされる。また、ＮＡＮＤストリングＮＳｉｎｈに含まれる選択トランジスタＳＴ１、及び非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態とされる。ロウデコーダモジュール１５は、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭを印加する。ロウデコーダモジュール１５は、ワード線ＷＬｕｓｅｌに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＣに記憶されているデータ（閾値電圧）に関わらず、対応するメモリセルトランジスタＭＣをオン状態にする電圧である。電圧ＶＰＡＳＳは、電圧ＶＳＧＤ２よりも高く且つ電圧ＶＰＧＭよりも低い電圧である。ロウデコーダモジュール１５は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。これにより、選択トランジスタＳＴ２はオフ状態とされる。センスアンプモジュール１６は、ビット線ＢＬｐｒｏｇに電圧ＶＳＳを印加する。センスアンプモジュール１６は、ビット線ＢＬｉｎｈに電圧ＶＢＬ２を印加する。電圧ＶＢＬ２は、電圧ＶＳＳよりも高い電圧である。ソース線ドライバ１７は、ソース線ＳＬに電圧ＶＣＳ２を印加する。電圧ＶＣＳ２は、電圧ＶＳＳよりも高く且つ選択トランジスタＳＴ２を強いオフ状態とする電圧である。

【0085】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ２が印加され、ビット線ＢＬｐｒｏｇに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ１はオン状態とされる。選択トランジスタＳＴ２はオフ状態とされる。この状態において、ワード線ＷＬｓｅｌに電圧ＶＰＧＭが印加されることにより、ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣはオン状態とされる。ワード線ＷＬｕｓｅｌに電圧ＶＰＡＳＳが印加されることにより、ワード線ＷＬｕｓｅｌに接続されたメモリセルトランジスタＭＣはオン状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇのチャネルは、ビット線ＢＬｐｒｏｇと電気的に接続される。従って、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＳＳとなる。ＮＡＮＤストリングＮＳｐｒｏｇでは、ワード線Ｗｓｅｌに接続されたメモリセルトランジスタＭＣの電荷蓄積層に、チャネル及びワード線ＷＬｓｅｌ間の電圧差に基づいてチャネルから電子が注入される。これにより、ワード線Ｗｓｅｌに接続されたメモリセルトランジスタＭＣの閾値電圧は上昇する。

【0086】

ＮＡＮＤストリングＮＳｉｎｈでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ２が印加され、ビット線ＢＬｉｎｈに電圧ＶＢＬ２が印加されることにより、選択トランジスタＳＴ１はオフ状態とされる。選択トランジスタＳＴ１及びＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｉｎｈのチャネルは、フローティング状態になる。この結果、チャネル電圧Ｖｃｈ（ｉｎｈ）は、チャネル及びワード線ＷＬｕｓｅｌ間のカップリングによって電圧ＶＢＴに上昇する（以下、「セルフブースト」と呼ぶ）。ＮＡＮＤストリングＮＳｉｎｈでは、セルフブーストによってチャネル及びワード線ＷＬｓｅｌ間の電圧差がＮＡＮＤストリングＮＳｐｒｏｇよりも小さいため、ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣの閾値電圧の上昇は抑制される。

【0087】

非選択のストリングユニットＳＵにおいても選択トランジスタＳＴ１及びＳＴ２がオフ状態とされる。このため、ＮＡＮＤストリングＮＳｉｎｈと同様に、セルフブーストによってワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＣの閾値電圧の上昇は抑制される。

【0088】

時刻ｔ８において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳを印加する。センスアンプモジュール１６は、ビット線ＢＬｉｎｈに電圧ＶＳＳを印加する。ソース線ドライバ１７は、ソース線ＳＬに電圧ＶＳＳを印加する。これにより、プログラム動作は終了する。

【0089】

時刻ｔ８から時刻ｔ９までの期間は、プログラムリカバリ動作である。選択トランジスタＳＴ１及びＳＴ２、並びにメモリセルトランジスタＭＣ０～ＭＣ７のそれぞれがオフ状態とされることにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＳＳとなる。

【0090】

［１－３］効果
本実施形態に係る構成では、ｉ回目のプログラムループにおいて、ベリファイ動作の後にベリファイ動作と連続してチャネルプリチャージ動作を実行する。チャネルプリチャージ動作では、選択トランジスタＳＴ２をオンさせた状態で、選択ゲート線ＳＧＤｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＳＧＤ１から電圧ＶＳＳに変化させる。選択ゲート線ＳＧＤｕｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＳＳから電圧ＶＳＧＤ１に変化させた後、電圧ＶＳＧＤ１から電圧ＶＳＳに変化させる。更に、ワード線ＷＬｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＦＹ１から電圧ＶＲＥＡＤに変化させた後、電圧ＶＲＥＡＤから電圧ＶＳＳに変化させる。ワード線ＷＬｕｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＲＥＡＤから電圧ＶＳＳに変化させる。選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を電圧ＶＳＳに変化させた後、選択ゲート線ＳＧＳの電圧を、ベリファイ動作で印加された電圧ＶＳＧＳ１から電圧ＶＳＳに変化させる。これらの制御により、チャネル電圧Ｖｃｈ（ｉｎｈ）がソース線ＳＬの電圧にプリチャージされる。すなわち、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を、ベリファイ動作で印加された電圧から電圧ＶＳＳに変化させている間に、チャネル電圧Ｖｃｈ（ｉｎｈ）をプリチャージすることができる。よって、書き込み動作が実行される時間を削減することができ、半導体記憶装置１の動作を高速化できる。

【0091】

チャネル電圧Ｖｃｈ（ｉｎｈ）をプリチャージした後にワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を電圧ＶＳＳに変化させると、電圧ＶＳＳに変化させた影響によりプリチャージされたチャネル電圧Ｖｃｈ（ｉｎｈ）が低下する場合がある。しかし、本実施形態に係る構成では、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧が電圧ＶＳＳに変化した後に、チャネル電圧Ｖｃｈ（ｉｎｈ）のプリチャージが終了する。このため、チャネル電圧Ｖｃｈ（ｉｎｈ）をプリチャージした後にワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を電圧ＶＳＳに変化させなくてもよい。よって、プリチャージされたチャネル電圧Ｖｃｈ（ｉｎｈ）の低下を抑制することができ、ブースト効率（プリチャージ後のチャネル電圧Ｖｃｈ（ｉｎｈ）／ワード線ＷＬｕｓｅｌの電圧ＶＰＡＳＳ）を向上できる。

【0092】

［２］第２実施形態
第２実施形態について説明する。本実施形態に係る半導体記憶装置１は、第１実施形態と同じ構成を有する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。本実施形態に係る半導体記憶装置１は、チャネルプリチャージ動作時に、選択ゲート線ＳＧＳの電圧を、ベリファイ動作で印加された電圧ＶＳＧＳ１から２段階で電圧ＶＳＳに変化させる点において、第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。

【0093】

［２－１］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図７を用いて説明する。図７は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0094】

【0095】

ｉ回目のプログラムループにおいて、プログラム動作が実行された後、第１実施形態において図５で示した時刻ｔ１から時刻ｔ３までの期間と同様に、各種配線等の電圧が制御され、ベリファイ動作が実行される。ベリファイ動作が実行された後、チャネルプリチャージ動作が実行される。チャネルプリチャージ動作時の各種配線等の電圧の制御は、以下の通りである。

【0096】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第１実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＳに電圧ＶＳＧＳ２を印加する。電圧ＶＳＧＳ２は、選択トランジスタＳＴ２をオン状態にする電圧である。電圧ＶＳＧＳ２は、電圧ＶＳＳよりも高く且つ電圧ＶＳＧＳ１よりも低い電圧である。なお、電圧ＶＳＧＳ２は、電圧ＶＳＧＳ１と同じ電圧でもよく、電圧ＶＳＧＳ１よりも高い電圧でもよい。その他の配線の電圧は、第１実施形態と同様である。

【0097】

時刻ｔ４から時刻ｔ５までの期間に、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びにビット線ＢＬｐｒｏｇのそれぞれの電圧は、電圧ＶＳＳに変化する。選択ゲート線ＳＧＳの電圧は、電圧ＶＳＧＳ２に変化する。

【0098】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ１はオフ状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＧＳ２が印加されることにより、選択トランジスタＳＴ２はオン状態とされる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ６及びＭＣ７のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＣＳ２がソース線ＳＬから選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＣＳ２にプリチャージされる。

【0099】

【0100】

【0101】

チャネルプリチャージ動作が実行された後、時刻ｔ５から時刻ｔ９までの期間に、第１実施形態において図５で示した時刻ｔ５から時刻ｔ９までの期間と同様に、各種配線等の電圧が制御され、チャネルプリチャージリカバリ動作、プログラム動作、及びプログラムリカバリ動作が実行される。

【0102】

［２－２］効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。また、本実施形態に係る構成では、チャネルプリチャージ動作において、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳを印加するとともに、選択ゲート線ＳＧＳの電圧の、ベリファイ動作で印加された電圧ＶＳＧＳ１から電圧ＶＳＧＳ２への電圧の変化を開始する。このため、電圧ＶＳＧＳ２が電圧ＶＳＧＳ１よりも低い場合、選択ゲート線ＳＧＳは放電される。この場合、選択ゲート線ＳＧＳが電圧ＶＳＧＳ２から電圧ＶＳＳに変化するスピードを速くすることができる。他方で、電圧ＶＳＧＳ２が電圧ＶＳＧＳ１よりも高い場合、選択ゲート線ＳＧＳは充電される。この場合、チャネルの充電を強化することができる。

【0103】

［３］第３実施形態
第３実施形態について説明する。本実施形態に係る半導体記憶装置１は、第１実施形態と同じ構成を有する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。本実施形態に係る半導体記憶装置１は、チャネルプリチャージ動作時に、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を、電圧ＶＳＳよりも高い電圧に変化させる点において、第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。

【0104】

［３－１］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図８を用いて説明する。図８は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0105】

【0106】

【0107】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第１実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、ロウデコーダモジュール１５は、ワード線ＷＬｓｅｌに電圧ＶＷＬｓを印加する。ロウデコーダモジュール１５は、ワード線ＷＬｕｓｅｌに電圧ＶＷＬｕを印加する。電圧ＶＷＬｓ及びＶＷＬｕのそれぞれは、書き込みが行われたメモリセルトランジスタＭＣをオン状態にし、且つ書き込みが行われていないメモリセルトランジスタＭＣをオフ状態にする電圧である。電圧ＶＷＬｓ及びＶＷＬｕのそれぞれは、電圧ＶＳＳよりも高い電圧である。電圧ＶＷＬｕは、電圧ＶＷＬｓと同じ電圧でもよいし、電圧ＶＷＬｓと異なる電圧でもよい。その他の配線の電圧は、第１実施形態と同様である。

【0108】

時刻ｔ４から時刻ｔ５までの期間に、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにビット線ＢＬｐｒｏｇのそれぞれの電圧は、電圧ＶＳＳに変化する。ワード線ＷＬｓｅｌの電圧は、電圧ＶＷＬｓに変化する。ワード線ＷＬｕｓｅｌの電圧は、電圧ＶＷＬｕに変化する。

【0109】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ１はオフ状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＧＳ１が印加されることにより、選択トランジスタＳＴ２はオン状態とされる。ワード線ＷＬｓｅｌに電圧ＶＷＬｓが印加され、ワード線ＷＬｕｓｅｌに電圧ＶＷＬｕが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ６及びＭＣ７のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＣＳ２がソース線ＳＬから選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＣＳ２にプリチャージされる。

【0110】

【0111】

【0112】

【0113】

［３－２］効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。また、本実施形態に係る構成では、チャネルプリチャージ動作において、選択トランジスタＳＴ２をオンさせた状態で、選択ゲート線ＳＧＤｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＳＧＤ１から電圧ＶＳＳに変化させる。選択ゲート線ＳＧＤｕｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＳＳから電圧ＶＳＧＤ１に変化させた後、電圧ＶＳＧＤ１から電圧ＶＳＳに変化させる。更に、ワード線ＷＬｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＦＹ１から電圧ＶＲＥＡＤに変化させた後、電圧ＶＲＥＡＤから電圧ＶＷＬｓ（＞電圧ＶＳＳ）に変化させる。ワード線ＷＬｕｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＲＥＡＤから電圧ＶＷＬｕ（＞電圧ＶＳＳ）に変化させる。この電圧変化後のワード線ＷＬｓｅｌ及びＷＬｕｓｅｌの電圧は、電圧ＶＳＳよりも高い電圧になる。このため、ＮＡＮＤストリングＮＳのチャネルの充電のスピードを速くすることができる。また、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌの電圧を電圧ＶＳＳに変化させなくてもよい。このため、ワード線ＷＬｓｅｌの電圧が電圧ＶＲＥＡＤから電圧ＶＷＬｓに変化するまでの時間、及びＷＬｕｓｅｌの電圧が電圧ＶＲＥＡＤから電圧ＶＷＬｕに変化するまでの時間を削減することができる。更に、次のプログラム動作における電圧ＶＰＡＳＳ及び電圧ＶＰＧＭの昇圧時間を短縮できる。

【0114】

もちろん、本実施形態に係る半導体記憶装置１は、第２実施形態に適用することもできる。

【0115】

［４］第４実施形態
第４実施形態について説明する。本実施形態に係る半導体記憶装置１は、第１実施形態と同じ構成を有する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。本実施形態に係る半導体記憶装置１は、チャネルプリチャージ動作時に、ソース線ＳＬの電圧を電圧ＶＣＳ１から電圧ＶＣＳ２まで昇圧する点において、第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。

【0116】

［４－１］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図９を用いて説明する。図９は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0117】

【0118】

【0119】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第１実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、ソース線ドライバ１７は、ソース線ＳＬに電圧ＶＣＳ２を印加する。本実施形態では、電圧ＶＣＳ２は、電圧ＶＣＳ１よりも高い電圧である。その他の配線の電圧は、第１実施形態と同様である。

【0120】

【0121】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ１はオフ状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＧＳ１が印加されることにより、選択トランジスタＳＴ２はオン状態とされる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ６及びＭＣ７のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＣＳ２がソース線ＳＬから選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ５のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＣＳ２にプリチャージされる。

【0122】

【0123】

【0124】

時刻ｔ５において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態になり、チャネルプリチャージ動作は終了する。なお、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＣＳ２に維持される。

【0125】

時刻ｔ５から時刻ｔ７までの期間は、プリチャージリカバリ動作である。時刻ｔ６において、ソース線ドライバ１７は、ソース線ＳＬに電圧ＶＣＳ３を印加する。電圧ＶＣＳ３は、電圧ＶＳＳよりも高く且つ電圧ＶＣＳ２よりも低い電圧である。選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態に維持される。これにより、ＮＡＮＤストリングＮＳｐｒｏｇ、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＣＳ２に維持される。

【0126】

プリチャージリカバリ動作が実行された後、ｉ＋１回目のプログラムループにおいて、時刻ｔ７から時刻ｔ１０までの期間に、第１実施形態において図５で示した時刻ｔ６から時刻ｔ９までの期間と同様に、各種配線等の電圧が制御され、プログラム動作及びプログラムリカバリ動作が実行される。

【0127】

［４－２］効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。また、本実施形態に係る構成では、チャネルプリチャージ動作において、選択トランジスタＳＴ２をオンさせた状態で、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳを印加するとともに、ソース線ＳＬの電圧を電圧ＶＣＳ１から電圧ＶＣＳ２まで昇圧する。このため、各ＮＡＮＤストリングＮＳのチャネルにプリチャージされる電圧を調整することができる。

【0128】

もちろん、本実施形態に係る半導体記憶装置１は、第２実施形態及び第３実施形態に適用することもできる。

【0129】

［５］第５実施形態
第５実施形態について説明する。本実施形態に係る半導体記憶装置１は、第１実施形態と同じ構成を有する。本実施形態に係る半導体記憶装置１は、ＮＡＮＤストリングＮＳ内で、選択トランジスタＳＴ２側に設けられたメモリセルトランジスタＭＣから選択トランジスタＳＴ１側に設けられたメモリセルトランジスタＭＣに向かって順に書き込み動作を実行する。言い換えると、本実施形態に係る半導体記憶装置１は、各ストリングユニットＳＵにおいて、ソース線ＳＬ側のセルユニットＣＵから順番に書き込み動作を実行する。また、本実施形態に係る半導体記憶装置１は、各ＮＡＮＤストリングＮＳにおいて、チャネルにビット線ＢＬから電圧をプリチャージする。以下では、第１実施形態と異なる点を中心に説明する。

【0130】

［５－１］書き込み動作の概要
書き込み動作の概要について説明する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。

【0131】

［５－２］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図１０を用いて説明する。図１０は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0132】

以下では、シーケンサ１３がｉ回目（ｉは１以上の自然数）のプログラムループにおいて、ベリファイ動作の後にベリファイ動作と連続してチャネルプリチャージ動作を実行する場合について説明する。なお、チャネルプリチャージ動作では、メモリセルトランジスタＭＣ０及びＭＣ１に対して書き込みが行われ、メモリセルトランジスタＭＣ２～ＭＣ７に対して書き込みが行われていない状態で、チャネルにビット線ＢＬから電圧をプリチャージする場合を例に挙げて説明する。以下では、説明を簡略化するため、メモリセルトランジスタＭＣ０及びＭＣ１の閾値電圧が正の電圧である場合について説明する。

【0133】

【0134】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第１実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌ及び選択ゲート線ＳＧＤｕｓｅｌのそれぞれに電圧ＶＳＧＤ１を印加する。また、ロウデコーダモジュール１５は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。その他の配線の電圧は、第１実施形態と同様である。

【0135】

時刻ｔ４から時刻ｔ５までの期間に、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、選択ゲート線ＳＧＳ、並びにビット線ＢＬｐｒｏｇのそれぞれの電圧は、電圧ＶＳＳに変化する。

【0136】

ここで、チャネルプリチャージ動作時のＮＡＮＤストリングＮＳの様子について、図１１を用いて説明する。図１１は、本実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ１０内の２つのＮＡＮＤストリングＮＳの回路図である。図１１は、一例として、ＮＡＮＤストリングＮＳｐｒｏｇと、ＮＡＮＤストリングＮＳｉｎｈとを示している。

【0137】

図１１に示すように、ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ１が印加されることにより、選択トランジスタＳＴ１はオン状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ２はオフ状態とされる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ０及びＭＣ１のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＳＳがビット線ＢＬｐｒｏｇから選択トランジスタＳＴ１及びメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＳＳにプリチャージされる。

【0138】

ＮＡＮＤストリングＮＳｉｎｈでは、ＮＡＮＤストリングＮＳｐｒｏｇと同様に、選択トランジスタＳＴ２及び書き込みが行われたメモリセルトランジスタＭＣ０及びＭＣ１のそれぞれがオフ状態とされ、選択トランジスタＳＴ１及び書き込みが行われていないメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれがオン状態とされる。このため、ＮＡＮＤストリングＮＳｉｎｈでは、電圧ＶＢＬ２がビット線ＢＬｉｎｈから選択トランジスタＳＴ１及びメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｉｎｈ）は、電圧ＶＢＬ２にプリチャージされる。

【0139】

非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳでは、選択ゲート線ＳＧＳに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ２はオフ状態とされる。また、選択トランジスタＳＴ１はオン状態とされる。このため、非選択ストリングユニットＳＵ内のビット線ＢＬｐｒｏｇに接続されたＮＡＮＤストリングＮＳのチャネル電圧も電圧ＶＳＳにプリチャージされる。非選択ストリングユニットＳＵ内のビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳのチャネル電圧も電圧ＶＢＬ２にプリチャージされる。

【0140】

なお、チャネルプリチャージ動作は、ビット線ＢＬｐｒｏｇ及びＢＬｉｎｈのそれぞれから、書き込みが行われていないメモリセルトランジスタＭＣのチャネルまでプリチャージする場合に限定されない。例えば、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を制御することによって、ビット線ＢＬｐｒｏｇ及びＢＬｉｎｈのそれぞれから、書き込み（“０”プログラムまたは“１”プログラム）が行われたメモリセルトランジスタＭＣのチャネルまでプリチャージしてもよい。また、選択ゲート線ＳＧＳ、並びにワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を制御することによって、ビット線ＢＬｐｒｏｇ及びＢＬｉｎｈのそれぞれから選択トランジスタＳＴ２のチャネルまでプリチャージしてもよい。

【0141】

図１０の時刻ｔ５において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ２を印加する。ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｕｓｅｌに電圧ＶＳＳを印加する。ＮＡＮＤストリングＮＳｉｎｈに含まれる選択トランジスタＳＴ１、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１、及び選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態になり、チャネルプリチャージ動作は終了する。なお、ＮＡＮＤストリングＮＳｐｒｏｇ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｐｒｏｇに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＳＳに維持される。ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＢＬ２に維持される。

【0142】

時刻ｔ５から時刻ｔ６までの期間は、プリチャージリカバリ動作である。ＮＡＮＤストリングＮＳｉｎｈに含まれる選択トランジスタＳＴ１、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１、及び選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態に維持される。これにより、ＮＡＮＤストリングＮＳｐｒｏｇ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｐｒｏｇに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＳＳに維持される。ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＢＬ２に維持される。

【0143】

プリチャージリカバリ動作が実行された後、ｉ＋１回目のプログラムループにおいて、時刻ｔ６から時刻ｔ９までの期間に、第１実施形態において図５で示した時刻ｔ６から時刻ｔ９までの期間と同様に、各種配線等の電圧が制御され、プログラム動作及びプログラムリカバリ動作が実行される。

【0144】

［５－３］効果
本実施形態に係る構成では、ｉ回目のプログラムループにおいて、ベリファイ動作の後にベリファイ動作と連続してチャネルプリチャージ動作を実行する。チャネルプリチャージ動作では、選択トランジスタＳＴ１をオンさせた状態で、ワード線ＷＬｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＦＹ１から電圧ＶＲＥＡＤに変化させた後、電圧ＶＲＥＡＤから電圧ＶＳＳに変化させる。ワード線ＷＬｕｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＲＥＡＤから電圧ＶＳＳに変化させる。更に、選択ゲート線ＳＧＳの電圧を、ベリファイ動作で印加された電圧ＶＳＧＳ１から電圧ＶＳＳに変化させる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びに選択ゲート線ＳＧＳのそれぞれの電圧を電圧ＶＳＳに変化させた後、選択ゲート線ＳＧＤｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＳＧＤ１から電圧ＶＳＧＤ２に変化させ、選択ゲート線ＳＧＤｕｓｅｌの電圧を、電圧ＶＳＧＤ１から電圧ＶＳＳに変化させる。これらの制御により、チャネル電圧Ｖｃｈ（ｉｎｈ）がビット線ＢＬｉｎｈの電圧にプリチャージされる。すなわち、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びに選択ゲート線ＳＧＳのそれぞれの電圧を、ベリファイ動作で印加された電圧から電圧ＶＳＳに変化させている間に、チャネル電圧Ｖｃｈ（ｉｎｈ）をプリチャージすることができる。また、本実施形態に係る構成では、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧が電圧ＶＳＳに変化した後に、チャネル電圧Ｖｃｈ（ｉｎｈ）のプリチャージが終了する。よって、本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。

【0145】

［６］第６実施形態
第６実施形態について説明する。本実施形態に係る半導体記憶装置１は、第５実施形態と同じ構成を有する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。本実施形態に係る半導体記憶装置１は、チャネルプリチャージ動作時に、選択ゲート線ＳＧＤｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＳＧＤ１から２段階で電圧ＶＳＧＤ２に変化させる点において、第５実施形態と異なる。以下では、第５実施形態と異なる点を中心に説明する。

【0146】

［６－１］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図１２を用いて説明する。図１２は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0147】

【0148】

ｉ回目のプログラムループにおいて、プログラム動作が実行された後、第５実施形態において図１０で示した時刻ｔ１から時刻ｔ３までの期間と同様に、各種配線等の電圧が制御され、ベリファイ動作が実行される。ベリファイ動作が実行された後、チャネルプリチャージ動作が実行される。チャネルプリチャージ動作時の各種配線等の電圧の制御は、以下の通りである。

【0149】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第５実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ３を印加する。電圧ＶＳＧＤ３は、選択トランジスタＳＴ１をオン状態にする電圧である。電圧ＶＳＧＤ３は、電圧ＶＳＧＤ２よりも高く且つ電圧ＶＳＧＤ１よりも低い電圧である。なお、電圧ＶＳＧＤ３は、電圧ＶＳＧＤ１と同じ電圧でもよく、電圧ＶＳＧＤ１よりも高い電圧でもよい。その他の配線の電圧は、第５実施形態と同様である。

【0150】

時刻ｔ４から時刻ｔ５までの期間に、選択ゲート線ＳＧＤｓｅｌの電圧は、電圧ＶＳＧＤ３に変化する。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、選択ゲート線ＳＧＳ、並びにビット線ＢＬｐｒｏｇのそれぞれの電圧は、電圧ＶＳＳに変化する。

【0151】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ３が印加されることにより、選択トランジスタＳＴ１はオン状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ２はオフ状態とされる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ０及びＭＣ１のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＳＳがビット線ＢＬｐｒｏｇから選択トランジスタＳＴ１及びメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＳＳにプリチャージされる。

【0152】

【0153】

【0154】

チャネルプリチャージ動作が実行された後、時刻ｔ５から時刻ｔ９までの期間に、第５実施形態において図１０で示した時刻ｔ５から時刻ｔ９までの期間と同様に、各種配線等の電圧が制御され、チャネルプリチャージリカバリ動作、プログラム動作、及びプログラムリカバリ動作が実行される。

【0155】

［６－２］効果
本実施形態に係る構成によれば、第５実施形態と同様の効果を奏する。また、本実施形態に係る構成では、チャネルプリチャージ動作において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びに選択ゲート線ＳＧＳのそれぞれに電圧ＶＳＳを印加するとともに、選択ゲート線ＳＧＤｓｅｌの電圧の、ベリファイ動作で印加された電圧ＶＳＧＤ１から電圧ＶＳＧＤ３への電圧の変化を開始する。このため、電圧ＶＳＧＤ３が電圧ＶＳＧＤ１よりも低い場合、選択ゲート線ＳＧＤｓｅｌは放電される。この場合、選択ゲート線ＳＧＤｓｅｌの電圧が電圧ＶＳＧＤ２に変化するスピードを速くすることができる。他方で、電圧ＶＳＧＤ３が電圧ＶＳＧＤ１よりも高い場合、選択ゲート線ＳＧＤｓｅｌは充電される。この場合、チャネルの充電を強化することができる。

【0156】

［７］第７実施形態
第７実施形態について説明する。本実施形態に係る半導体記憶装置１は、第５実施形態と同じ構成を有する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。本実施形態に係る半導体記憶装置１は、チャネルプリチャージ動作時に、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧を、電圧ＶＳＳよりも高い電圧に変化させる点において、第５実施形態と異なる。以下では、第５実施形態と異なる点を中心に説明する。

【0157】

［７－１］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図１３を用いて説明する。図１３は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0158】

【0159】

【0160】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第５実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、ロウデコーダモジュール１５は、ワード線ＷＬｓｅｌに電圧ＶＷＬｓを印加する。ロウデコーダモジュール１５は、ワード線ＷＬｕｓｅｌに電圧ＶＷＬｕを印加する。その他の配線の電圧は、第５実施形態と同様である。

【0161】

時刻ｔ４から時刻ｔ５までの期間に、ワード線ＷＬｓｅｌは、電圧ＶＷＬｓに変化する。ワード線ＷＬｕｓｅｌは、電圧ＶＷＬｕに変化する。選択ゲート線ＳＧＳ及びビット線ＢＬｐｒｏｇのそれぞれの電圧は、電圧ＶＳＳに変化する。

【0162】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ１が印加されることにより、選択トランジスタＳＴ１はオン状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ２はオフ状態とされる。ワード線ＷＬｓｅｌに電圧ＶＷＬｓが印加され、ワード線ＷＬｕｓｅｌに電圧ＶＷＬｕが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ０及びＭＣ１のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＳＳがビット線ＢＬｐｒｏｇから選択トランジスタＳＴ１及びメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＳＳにプリチャージされる。

【0163】

【0164】

【0165】

【0166】

［７－２］効果
本実施形態に係る構成によれば、第５実施形態と同様の効果を奏する。また、本実施形態に係る構成では、チャネルプリチャージ動作において、選択トランジスタＳＴ１をオンさせた状態で、ワード線ＷＬｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＦＹ１から電圧ＶＲＥＡＤに変化させた後、電圧ＶＲＥＡＤから電圧ＶＷＬｓ（＞ＶＳＳ）に変化させる。ワード線ＷＬｕｓｅｌの電圧を、ベリファイ動作で印加された電圧ＶＲＥＡＤから電圧ＶＷＬｕ（＞ＶＳＳ）に変化させる。更に、選択ゲート線ＳＧＳの電圧を、ベリファイ動作で印加された電圧ＶＳＧＳ１から電圧ＶＳＳに変化させる。この電圧変化後のワード線ＷＬｓｅｌ及びＷＬｕｓｅｌの電圧は、電圧ＶＳＳよりも高い電圧になる。また、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌの電圧を電圧ＶＳＳに変化させなくてもよい。よって、本実施形態に係る構成によれば、第３実施形態と同様の効果を奏する。

【0167】

もちろん、本実施形態に係る半導体記憶装置１は、第６実施形態に適用することもできる。

【0168】

［８］第８実施形態
第８実施形態について説明する。本実施形態に係る半導体記憶装置１は、第５実施形態と同じ構成を有する。書き込み動作を示すフローチャートは、第１実施形態で示した図４と同じである。本実施形態に係る半導体記憶装置１は、チャネルプリチャージ動作時に、ビット線ＢＬｉｎｈの電圧を電圧ＶＢＬ１から電圧ＶＢＬ２まで昇圧する点において、第５実施形態と異なる。以下では、第５実施形態と異なる点を中心に説明する。

【0169】

［８－１］書き込み動作時の各種配線等の電圧
書き込み動作時の各種配線等の電圧について、図１４を用いて説明する。図１４は、本実施形態に係る半導体記憶装置１の書き込み動作時の各種配線等の電圧を示すタイミングチャートである。

【0170】

【0171】

【0172】

（チャネルプリチャージ動作）
時刻ｔ３から時刻ｔ４までの期間において、各種配線の電圧は、第５実施形態と同様である。時刻ｔ４から時刻ｔ５までの期間において、センスアンプモジュール１６は、ビット線ＢＬｉｎｈに電圧ＶＢＬ２を印加する。本実施形態では、電圧ＶＢＬ２は、電圧ＶＢＬ１よりも高い電圧である。その他の配線の電圧は、第５実施形態と同様である。

【0173】

【0174】

ＮＡＮＤストリングＮＳｐｒｏｇでは、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ１が印加されることにより、選択トランジスタＳＴ１はオン状態とされる。選択ゲート線ＳＧＳに電圧ＶＳＳが印加されることにより、選択トランジスタＳＴ２はオフ状態とされる。ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれに電圧ＶＳＳが印加されることにより、書き込みが行われていないメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれはオン状態とされ、書き込みが行われたメモリセルトランジスタＭＣ０及びＭＣ１のそれぞれはオフ状態とされる。この結果、ＮＡＮＤストリングＮＳｐｒｏｇでは、電圧ＶＳＳがビット線ＢＬｐｒｏｇから選択トランジスタＳＴ１及びメモリセルトランジスタＭＣ２～ＭＣ７のそれぞれのチャネルに印加される。これにより、チャネル電圧Ｖｃｈ（ｐｒｏｇ）は、電圧ＶＳＳにプリチャージされる。

【0175】

【0176】

【0177】

時刻ｔ５において、ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤ２を印加する。ロウデコーダモジュール１５は、選択ゲート線ＳＧＤｕｓｅｌに電圧ＶＳＳを印加する。ＮＡＮＤストリングＮＳｉｎｈに含まれる選択トランジスタＳＴ１、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１、及び選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態になり、チャネルプリチャージ動作は終了する。なお、ＮＡＮＤストリングＮＳｐｒｏｇ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｐｒｏｇに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＳＳに維持される。ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＢＬ２に維持される。

【0178】

時刻ｔ５から時刻ｔ７までの期間は、プリチャージリカバリ動作である。時刻ｔ６において、ロウデコーダモジュール１５は、ビット線ＢＬｉｎｈに電圧ＶＢＬ３を印加する。電圧ＶＢＬ３は、電圧ＶＳＳよりも高く且つ電圧ＶＢＬ２よりも低い電圧である。選択トランジスタＳＴ２がオフ状態とされることにより、ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルは、フローティング状態に維持される。これにより、ＮＡＮＤストリングＮＳｐｒｏｇ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｐｒｏｇに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＳＳに維持される。ＮＡＮＤストリングＮＳｉｎｈ、及び非選択ストリングユニットＳＵ内のビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、電圧ＶＢＬ２に維持される。

【0179】

プリチャージリカバリ動作が実行された後、ｉ＋１回目のプログラムループにおいて、時刻ｔ７から時刻ｔ１０までの期間に、第５実施形態において図１０で示した時刻ｔ６から時刻ｔ９までの期間と同様に、各種配線等の電圧が制御され、プログラム動作及びプログラムリカバリ動作が実行される。

【0180】

［８－２］効果
本実施形態に係る構成によれば、第５実施形態と同様の効果を奏する。また、本実施形態に係る構成では、チャネルプリチャージ動作において、選択トランジスタＳＴ１をオンさせた状態で、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びに選択ゲート線ＳＧＳのそれぞれに電圧ＶＳＳを印加するとともに、ビット線ＢＬｉｎｈの電圧を電圧ＶＢＬ１から電圧ＶＢＬ２まで昇圧する。このため、各ＮＡＮＤストリングＮＳのチャネルにプリチャージされる電圧を調整することができる。

【0181】

もちろん、本実施形態に係る半導体記憶装置１は、第６実施形態及び第７実施形態に適用することもできる。

【0182】

［９］変形例等
上記のように、実施形態に係る半導体記憶装置は、第１選択トランジスタ(ST1)と、第１選択トランジスタのゲートに接続された第１選択ゲート線(SGDsel/SGDusel)と、第１選択トランジスタに接続された第１ビット線(BLprog/BLinh)と、第２選択トランジスタ(ST2)と、第２選択トランジスタのゲートに接続された第２選択ゲート線(SGS)と、第２選択トランジスタに接続されたソース線(SL)と、第１選択トランジスタと、第２選択トランジスタとの間に接続された第１及び第２メモリセルトランジスタ(MC)と、第１メモリセルトランジスタに接続された第１ワード線(WLsel)と、第２メモリセルトランジスタに接続された第２ワード線(WLusel)とを備える。データの書き込み動作は、プログラム動作とベリファイ動作とを含むループの繰り返しによって行われる。第１メモリセルトランジスタへの書き込み動作において、ベリファイ動作が実行された後、第２選択トランジスタ(ST2)がオン状態の期間に、第１ワード線(WLsel)の電圧は第１電圧から第２電圧に変化し、第２ワード線(WLusel)の電圧はベリファイ動作において印加された第３電圧から第４電圧に変化し、第１ワード線の電圧が第２電圧に変化し且つ第２ワード線の電圧が第４電圧に変化した後、第２選択ゲート線(SGS)の電圧は第５電圧から第６電圧に変化する。

【0183】

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

【0184】

また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。

【0185】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0186】

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、１７…ソース線ドライバ、２０…半導体基板、２１～２５…導電体層、２６…半導体部材、２７～２９…絶縁体層

【図1】