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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022127330
(43)【公開日】2022-08-31
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
G11C 7/10 20060101AFI20220824BHJP
H03K 19/00 20060101ALI20220824BHJP
【ＦＩ】
G11C7/10 300
H03K19/00 108
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021025415
(22)【出願日】2021-02-19
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】李 東旭
(72)【発明者】
【氏名】板垣 清太郎
(72)【発明者】
【氏名】川口 一昭
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA00
5J056BB17
5J056CC00
5J056CC14
5J056DD28
5J056DD52
5J056EE13
5J056EE15
5J056FF02
5J056FF09
5J056GG12
5J056GG13
5J056KK00
5J056KK01
(57)【要約】
【課題】チップ面積を増大させずに消費電力を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、第１信号線、第２信号線、第１信号線に配置された第１インバートリピータ、第２信号線に配置された第２インバートリピータ、および制御回路を備える。第１サイクルにおいて、第１クロック信号に応答して第１信号線に第１の信号が入力される。第２サイクルにおいて、第２クロック信号に応答して第２信号線に第２の信号が入力される。第１インバートリピータは、第１の信号の論理を反転させた反転信号を第１信号線に出力する。第２インバートリピータは、第２の信号の論理を反転させた反転信号を第２信号線に出力する。制御回路は、第１サイクルにおいて第２信号線をフローティング状態にし、第２サイクルにおいて第１信号線をフローティング状態にする。
【選択図】図５
【解決手段】半導体集積回路は、第１信号線、第２信号線、第１信号線に配置された第１インバートリピータ、第２信号線に配置された第２インバートリピータ、および制御回路を備える。第１サイクルにおいて、第１クロック信号に応答して第１信号線に第１の信号が入力される。第２サイクルにおいて、第２クロック信号に応答して第２信号線に第２の信号が入力される。第１インバートリピータは、第１の信号の論理を反転させた反転信号を第１信号線に出力する。第２インバートリピータは、第２の信号の論理を反転させた反転信号を第２信号線に出力する。制御回路は、第１サイクルにおいて第２信号線をフローティング状態にし、第２サイクルにおいて第１信号線をフローティング状態にする。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１サイクルにおいて第１クロック信号に応答して第１の信号が入力される第１信号線と、
第２サイクルにおいて第２クロック信号に応答して第２の信号が入力される第２信号線と、
前記第１信号線に配置され、前記第１の信号の論理を反転させた反転信号を前記第１信号線に出力する第１インバートリピータと、
前記第２信号線に配置され、前記第２の信号の論理を反転させた反転信号を前記第２信号線に出力する第２インバートリピータと、
前記第１サイクルにおいて前記第２信号線をフローティング状態にし、前記第２サイクルにおいて前記第１信号線をフローティング状態にする制御回路と
を備える半導体集積回路。
第２サイクルにおいて第２クロック信号に応答して第２の信号が入力される第２信号線と、
前記第１信号線に配置され、前記第１の信号の論理を反転させた反転信号を前記第１信号線に出力する第１インバートリピータと、
前記第２信号線に配置され、前記第２の信号の論理を反転させた反転信号を前記第２信号線に出力する第２インバートリピータと、
前記第１サイクルにおいて前記第２信号線をフローティング状態にし、前記第２サイクルにおいて前記第１信号線をフローティング状態にする制御回路と
を備える半導体集積回路。
【請求項2】
前記第１信号線と前記第２信号線のいずれもフローティング状態のときに前記第１信号線と前記第２信号線のレベル調整を行うイコライザ回路を更に備え、
前記制御回路は、
前記第１クロック信号がオフした後の前記第１サイクルの期間と、前記第２クロック信号がオフした後の前記第２サイクルの期間において、前記第１信号線と前記第２信号線のいずれもフローティング状態にし、
前記レベル調整において、前記イコライザ回路は、
前記第１インバートリピータの前後の前記第１信号線の電位を平均化し、
前記第２インバートリピータの前後の前記第２信号線の電位の平均化する、
請求項１に記載の半導体集積回路。
前記制御回路は、
前記第１クロック信号がオフした後の前記第１サイクルの期間と、前記第２クロック信号がオフした後の前記第２サイクルの期間において、前記第１信号線と前記第２信号線のいずれもフローティング状態にし、
前記レベル調整において、前記イコライザ回路は、
前記第１インバートリピータの前後の前記第１信号線の電位を平均化し、
前記第２インバートリピータの前後の前記第２信号線の電位の平均化する、
請求項１に記載の半導体集積回路。
【請求項3】
前記イコライザ回路が、
前記レベル調整において、前記第１信号線の前記第１インバートリピータの前後を電気的に接続する第１イコライザと、
前記レベル調整において、前記第２信号線の前記第２インバートリピータの前後を電気的に接続する第２イコライザと
を備える、請求項２に記載の半導体集積回路。
前記レベル調整において、前記第１信号線の前記第１インバートリピータの前後を電気的に接続する第１イコライザと、
前記レベル調整において、前記第２信号線の前記第２インバートリピータの前後を電気的に接続する第２イコライザと
を備える、請求項２に記載の半導体集積回路。
【請求項4】
前記第１信号線の寄生容量の大きさが前記第１インバートリピータの前後で同等であり、
前記第２信号線の寄生容量の大きさが前記第２インバートリピータの前後で同等である、
請求項３に記載の半導体集積回路。
前記第２信号線の寄生容量の大きさが前記第２インバートリピータの前後で同等である、
請求項３に記載の半導体集積回路。
【請求項5】
前記制御回路が、前記第１クロック信号と前記第２クロック信号を用いて、前記イコライザ回路を制御する信号を生成する、
請求項３又は４に記載の半導体集積回路。
請求項３又は４に記載の半導体集積回路。
【請求項6】
前記第１信号線および前記第２信号線が、不揮発性メモリのセンスアンプに接続し、前記不揮発性メモリに書き込むデータと前記不揮発性メモリから読み出されたデータの少なくともいずれかが伝搬するデータバスを構成する、
請求項１乃至５のいずれか１項に記載の半導体集積回路。
請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項7】
前記第１クロック信号がオンするタイミングと前記第２クロック信号がオンするタイミングは、半周期分ずれている、請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項8】
前記第１信号線と前記第２信号線が、半導体集積回路が含む信号線のうち、信号が伝搬する速度が相対的に遅い信号線である、請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項9】
前記第１信号線と前記第２信号線が、双方向に信号が伝搬する信号線である、請求項１乃至８のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【0002】
半導体集積回路において、信号線を信号が伝搬する際に、信号線の相互間の容量性カップリングに起因して消費電力が増大する。信号線の間隔を広げて信号線間のカップリング容量を減少させることにより消費電力の増大を抑制できるが、チップ面積が増大する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平８－２２１９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態が解決しようとする課題は、チップ面積を増大させずに消費電力を抑制できる半導体集積回路を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体集積回路は、第１信号線、第２信号線、第１信号線に配置された第１インバートリピータ、第２信号線に配置された第２インバートリピータ、および制御回路を備える。第１サイクルにおいて、第１クロック信号に応答して第１信号線に第１の信号が入力される。第２サイクルにおいて、第２クロック信号に応答して第２信号線に第２の信号が入力される。第１インバートリピータは、第１の信号の論理を反転させた反転信号を第１信号線に出力する。第２インバートリピータは、第２の信号の論理を反転させた反転信号を第２信号線に出力する。制御回路は、第１サイクルにおいて第２信号線をフローティング状態にし、第２サイクルにおいて第１信号線をフローティング状態にする。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体集積回路を有する不揮発性メモリを含むメモリシステムの構成を示すブロック図である。
【図2】実施形態に係る不揮発性メモリの構成を示すブロック図である。
【図3A】不揮発性メモリの読み出し動作を指示するコマンドシーケンスの例である。
【図3B】不揮発性メモリのデータの読み出し動作に関するコマンドシーケンスの例である。
【図4】実施形態に係る不揮発性メモリの構成の一部を示すブロック図である。
【図5】実施形態に係るインバートリピータ回路の第１の例を示す図である。
【図7】ＥＱ信号と／ＥＱ信号を生成する回路図である。
【図8】実施形態に係るインバートリピータ回路の第２の例を示す図である。
【図10】第１の比較例に係るリピータ回路の模式図である。
【図12】第１の比較例に係る信号線の配置を示す模式図である。
【図13】実施形態に係るデータバスの信号線の配置を示す模式図である。
【図14】第２の比較例に係る信号線の配置を示す模式図である。
【図15】電源電流の比較を示す表である。
【図16】信号線の電位の変化を説明するための模式図である（サイクル０１）。
【図17】信号線の電位の変化を説明するための模式図である（サイクル０２）。
【図18】イコライザ回路による信号線の電位の変化を説明するための模式図である（サイクル１）。
【図19】イコライザ回路による信号線の電位の変化を説明するための模式図である（サイクル２）。
【図20】イコライザ回路による信号線の電位の変化を説明するための模式図である（サイクル３）。
【図21】実施形態の変形例に係る半導体集積回路の動作を説明するための模式図である。
【発明を実施するための形態】
【0007】
次に、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置などを特定するものではない。実施形態は、種々の変更を加えることができる。
【0008】
本発明の実施形態に係る半導体集積回路は、例えば、図１に示すメモリシステムが含む不揮発性メモリ２である。不揮発性メモリ２は、データを不揮発に記憶する半導体メモリである。不揮発性メモリ２は、例えばＮＡＮＤフラッシュメモリを備える。メモリコントローラ１が、不揮発性メモリ２の動作を制御する。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0009】
まず、図１に示すメモリシステムについて説明する。なお、以下の説明で、信号ＤＱ＜７：０＞は、おのおのが１ビットの信号である信号ＤＱ＜０＞、ＤＱ＜１＞、・・・、ＤＱ＜７＞の集合を意味する。信号ＤＱ＜７：０＞は、８ビットの信号である。
【0010】
メモリコントローラ１は、ホストから命令を受け取り、受け取られた命令に基づいて不揮発性メモリ２を制御する。具体的には、メモリコントローラ１は、ホストから書き込みを指示されたデータを不揮発性メモリ２に書き込み、ホストから読み出しを指示されたデータを不揮発性メモリ２から読み出してホストに送信する。不揮発性メモリ２の書き込み対象の不揮発性メモリセルは、メモリコントローラ１が指定する。以下において、不揮発性メモリ２の不揮発性メモリセルを「メモリセル」とも称する。
【0011】
メモリコントローラ１と不揮発性メモリ２は、メモリコントローラ１と不揮発性メモリ２のインターフェース規格に従った信号を、個別の信号線を介して送受信を行う。メモリコントローラ１と不揮発性メモリ２の間で送受信する信号は、信号／ＣＥ、／ＲＢ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳなどである。
【0012】
信号／ＣＥは、不揮発性メモリ２をイネーブルにするためのチップイネーブル信号である。信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すレディビジー信号である。信号ＣＬＥは、信号ＣＬＥがＨ（Ｈｉｇｈ）レベルである間に不揮発性メモリ２に送信される信号ＤＱ＜７：０＞がコマンドであることを不揮発性メモリ２に通知するコマンドラッチイネーブル信号である。信号ＡＬＥは、信号ＡＬＥがＨレベルである間に不揮発性メモリ２に送信される信号ＤＱ＜７：０＞がアドレスであることを不揮発性メモリ２に通知するアドレスラッチイネーブル信号である。信号／ＷＥは、不揮発性メモリ２に送信される信号ＤＱ＜７：０＞を不揮発性メモリ２に取り込むことを指示するライトイネーブル信号である。シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で不揮発性メモリ２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。信号／ＷＥは、メモリコントローラ１によりコマンド、アドレスおよびデータを不揮発性メモリ２が受信する都度、アサートされる。
【0013】
信号／ＲＥは、メモリコントローラ１が、不揮発性メモリ２から信号ＤＱ＜７：０＞を読み出すことを指示するリードイネーブル信号である。信号ＲＥは信号／ＲＥの相補信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために、信号／ＲＥおよびＲＥは使用される。より具体的には、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。信号／ＷＰは、データの書き込みの禁止を不揮発性メモリ２に指示するライトプロテクト信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、およびデータＤＡＴを含む。データＤＡＴは、書き込みデータおよび読み出しデータを含む。信号ＤＱＳは、信号ＤＱ＜７：０＞に係る不揮発性メモリ２の動作タイミングを制御するために使用されるデータストローブ信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。信号ＤＱＳおよび／ＤＱＳは、例えば信号ＲＥおよび／ＲＥに基づいて生成される。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成され、不揮発性メモリ２からデータとしての信号ＤＱ＜７：０＞とともに出力される。
【0014】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェース１３、ＥＣＣ回路１４、およびメモリインターフェース１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェース１３、ＥＣＣ回路１４、およびメモリインターフェース１５は、互いにバス１６で接続される。
【0015】
ＲＡＭ１１は、ホストから受信したデータを不揮発性メモリ２に記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストに送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用半導体メモリである。
【0016】
プロセッサ１２は、メモリコントローラ１全体の動作を制御する。プロセッサ１２は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）などである。プロセッサ１２は、例えば、ホストから受信したデータの読み出し命令に応答して、読み出し命令を不揮発性メモリ２に対して発行する。この動作は、データの書き込みの場合についても同様である。プロセッサ１２は、ＲＡＭ１１に蓄積されるデータに対して、不揮発性メモリ２の格納領域（メモリ領域）を決定する。また、プロセッサ１２は、不揮発性メモリ２からの読み出しデータに対して、種々の演算を実行する機能を有する。
【0017】
ホストインターフェース１３は、ホストと接続し、ホストとの間のインターフェース規格に従った処理を実行する。ホストインターフェース１３は、例えば、ホストから受信した命令およびデータを、プロセッサ１２に転送する。また、ホストインターフェース１３は、不揮発性メモリ２から読み出されたデータ、プロセッサ１２からの応答などをホストに送信する。
【0018】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
【0019】
メモリインターフェース１５は、バスを介して不揮発性メモリ２と接続し、不揮発性メモリ２との通信を実行する。メモリインターフェース１５は、プロセッサ１２の指示により、コマンドＣＭＤ、アドレスＡＤＤ、および書き込みデータを不揮発性メモリ２に送信する。また、メモリインターフェース１５は、不揮発性メモリ２から読み出しデータを受信する。
【0020】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェース１５をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリインターフェース１５に内蔵されてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されてもよい。
【0021】
ホストから書き込み命令を受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込みを指示されたデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェース１５に入力する。メモリインターフェース１５は、入力された符号語を不揮発性メモリ２に書き込む。
【0022】
ホストから読み出し命令を受信した場合、メモリシステムは次のように動作する。メモリインターフェース１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェース１３を介してホストに送信する。
【0023】
図２は、不揮発性メモリ２の構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１、インバートリピータ回路４０を備える。更に、不揮発性メモリ２は、入出力用パッド群３２、ロジック制御用パッド群３４、および、電源入力用端子群３５を備える。
【0024】
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数のメモリセル（図示せず）を含む。
【0025】
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、信号ＤＱＳおよび信号／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ３１との間で送受信する。
【0026】
ロジック制御回路２４は、メモリコントローラ１から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢを受信する。また、ロジック制御回路２４は、信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。
【0027】
レジスタ２６は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２６は、アドレスＡＤＤをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドＣＭＤをシーケンサ２７に転送する。
【0028】
シーケンサ２７は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って不揮発性メモリ２の全体を制御する。
【0029】
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、データの読み出し、及びデータの消去などの動作に必要な電圧を生成する。レジスタ２６からのアドレスに基づいて、電圧生成回路２８から種々の電圧がロウデコーダ３０、センスアンプ３１及びメモリセルアレイ２１に供給される。
【0030】
ロウデコーダ３０は、レジスタ２６からアドレスＡＤＤ内のブロックアドレスおよびロウアドレスを受け取る。ロウデコーダ３０は、ブロックアドレスに基づいてブロックを選択すると共に、ロウアドレスに基づいてワード線を選択する。
【0031】
センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込みデータをメモリセルに転送する。
【0032】
センスアンプ３１と入出力回路２２の間のデータの転送は、データバスＹＩＯを介して行われる。不揮発性メモリ２に書き込むデータ及び不揮発性メモリ２から読み出されたデータは、データバスＹＩＯを伝搬する。
【0033】
インバートリピータ回路４０は、データバスＹＩＯの中央付近に配置されている。詳細は後述するが、インバートリピータ回路４０により、データバスＹＩＯに流れる電源電流の増大を抑制できる。
【0034】
入出力用パッド群３２は、不揮発性メモリ２とメモリコントローラ１の間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞および信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備える。
【0035】
ロジック制御用パッド群３４は、不揮発性メモリ２とメモリコントローラ１の間で各信号の送受信を行うため、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢに対応する複数の端子（パッド）を備える。
【0036】
電源入力用端子群３５は、外部から不揮発性メモリ２に種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、および接地電圧Ｖｓｓが入力される複数の端子を備える。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧である。例えば、電源電圧Ｖｃｃは２．５Ｖである。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。例えば、電源電圧Ｖｃｃｑは１．２Ｖである。
【0037】
【0038】
図３Ａに示すように、読み出し動作に際して、メモリコントローラ１は、信号／ＷＥをトグルさせながら、読み出しコマンド「００ｈ」、５サイクルにわたるアドレスＡＤＤ、およびコマンド「３０ｈ」を続けて発行し、不揮発性メモリ２に送信する。読み出しコマンド「００ｈ」は、不揮発性メモリ２のメモリセルアレイ２１からのデータの読み出しを命令するコマンドである。コマンド「３０ｈ」は、読み出し動作の開始を命令するコマンドである。不揮発性メモリ２は、コマンド「３０ｈ」を受信すると、メモリセルアレイ２１からのデータの読み出し動作を開始し、信号／ＲＢをＬレベルにして、不揮発性メモリ２がビジー状態であることをメモリコントローラ１に知らせる。メモリセルアレイ２１からのデータの読み出しが完了した後、不揮発性メモリ２は、信号／ＲＢをＨレベルにして、不揮発性メモリ２がレディ状態であることをメモリコントローラ１に知らせる。
【0039】
メモリコントローラ１は、不揮発性メモリ２がレディ状態になったことを確認した後、図３Ｂに示すように、信号／ＲＥおよびＲＥをトグルさせる。不揮発性メモリ２は、信号／ＲＥおよびＲＥに同期させて、読み出したデータを信号ＤＱ＜７：０＞としてメモリコントローラ１に転送する。また、不揮発性メモリ２は、信号ＤＱ＜７：０＞に同期させて信号ＤＱＳおよび／ＤＱＳをトグルさせ、メモリコントローラ１に転送する。
【0040】
図４は、入出力回路２２、センスアンプ３１、インバートリピータ回路４０およびデータバスＹＩＯを含む、不揮発性メモリ２の構成の一部を示すブロック図である。入出力回路２２は、データバスＹＩＯを経由して、書き込みデータ及び読み出しデータをセンスアンプ３１との間で送受信する。
【0041】
センスアンプ３１は、ビット線ＢＬ０－ＢＬｍに接続するセンスアンプユニット３１Ａ、センスアンプユニット３１Ａに接続するデータレジスタ３１Ｂ、データレジスタ３１Ｂに接続するデータマルチプレクサ３１Ｃを有する。ビット線の本数は、例えば約１３万本である。センスアンプユニット３１Ａは、ビット線に読み出された読み出しデータをセンスし、ビット線を介して書き込みデータをメモリセルに転送する。データレジスタ３１Ｂは、読み出しデータや書き込みデータを保持する。データマルチプレクサ３１Ｃは、データバスＹＩＯを構成する信号線を伝搬するデータをビット線ＢＬ０－ＢＬｍを伝搬するデータから選択する。データバスＹＩＯを構成する信号線は例えば１２８本である。
【0042】
入出力回路２２は、バス幅を変換する変換回路２２１を含んでもよい。変換回路２２１は、例えば１２８本のビット線を含むデータバスＹＩＯを、信号ＤＱ＜７：０＞がそれぞれ伝搬する８本の信号線を含むバスにバス幅を変換する。変換回路２２１は、例えばＦＩＦＯ（First In First Out）回路であってもよい。センスアンプ３１と変換回路２２１の間は電源電圧Ｖｃｃ（例えば２．５Ｖ）で動作する。変換回路２２１とメモリコントローラ１の間は電源電圧ＶｃｃＱ（例えば１．２Ｖ）で動作する。
【0043】
インバートリピータ回路４０は、制御回路５０により制御される。図４においては、制御回路５０を入出力回路２２およびロジック制御回路２４とは異なる回路ブロックとして示している。しかし、制御回路５０は、例えば、入出力回路２２および／またはロジック制御回路２４の一部として構成されてもよい。図５に、インバートリピータ回路４０の構成例を示す。図５に示したインバートリピータ回路４０は、第１信号線Ｄ１と第２信号線Ｄ２に接続されている。第１信号線Ｄ１と第２信号線Ｄ２は、データバスＹＩＯを構成する複数の信号線のうちの、隣接して配置された信号線である。第１信号線Ｄ１と第２信号線Ｄ２は、相互に容量性カップリングを有する。
【0044】
以下において、第１信号線Ｄ１および第２信号線Ｄ２を、「信号線Ｄ」とも称する。ここでは、説明を容易にするために、信号線が２本の場合について、インバートリピータ回路４０の動作を例示的に説明する。また、容量性カップリングによる信号線の間の容量を「カップリング容量」とも称する。
【0045】
なお、以下の説明においては読み出し動作を例として説明する。すなわち、メモリコントローラ１が信号／ＲＥおよびＲＥをトグルさせ、不揮発性メモリ２が信号／ＲＥおよびＲＥに同期させて、読み出したデータを信号ＤＱ＜７：０＞としてメモリコントローラ１に転送する動作を例として説明する。また、以下の説明において、信号のレベルがＨレベルのときを「信号がオン」、信号のレベルがＬレベルのときを「信号がオフ」であるとする。
【0046】
インバートリピータ回路４０は、第１クロック信号ＣＬＫＡおよび第２クロック信号ＣＬＫＢに応答して動作する。
【0047】
第１クロック信号ＣＬＫＡがオンのときに、第１の信号ＤａｔａＡが第１信号線Ｄ１に入力される。インバートリピータ回路４０は、第１の信号ＤａｔａＡの論理を反転させた信号（以下において「反転信号」という。）を第１信号線Ｄ１に出力する。第１信号線Ｄ１に接続する第１受信回路６１が、第１の信号ＤａｔａＡの反転信号を受信する。
【0048】
第２クロック信号ＣＬＫＢがオンのときに、第２の信号ＤａｔａＢが第２信号線Ｄ２に入力される。インバートリピータ回路４０は、第２の信号ＤａｔａＢの反転信号を第２信号線Ｄ２に出力する。第２信号線Ｄ２に接続する第２受信回路６２が、第２の信号ＤａｔａＢの反転信号を受信する。
【0049】
インバートリピータ回路４０は、第１受信回路６１および第２受信回路６２に接続されている。図５は、第１受信回路６１および第２受信回路６２がフリップフロップ（ＦＦ）である例を示している。この場合、第１クロック信号ＣＬＫＡがオンすると、第１受信回路６１が第１の信号ＤａｔａＡの反転信号を保持する。第２クロック信号ＣＬＫＢがオンすると、第２受信回路６２が第２の信号ＤａｔａＢの反転信号を保持する。
【0050】
図６に、インバートリピータ回路４０の動作例のタイミングチャートを示す。図６において、Ｖ＿ＣＬＫは、不揮発性メモリ２の動作の基準のクロック信号である基準クロック信号ＣＬＫの電位である。Ｖ＿ＣＬＫＡは第１クロック信号ＣＬＫＡの電位、Ｖ＿ＣＬＫＢは第２クロック信号ＣＬＫＢの電位である。また、Ｖ＿ＤａｔａＡは第１信号線Ｄ１の電位、Ｖ＿ＤａｔａＢは第２信号線Ｄ２の電位である。Ｖ＿ＥＱは、ＥＱ信号の電位である（以下において同様。）。
【0051】
図６に示すように、第１クロック信号ＣＬＫＡの周期および第２クロック信号ＣＬＫＢの周期は、基準クロック信号ＣＬＫの周期と同じである。
【0052】
ただし、第１クロック信号ＣＬＫＡおよび第２クロック信号ＣＬＫＢのオン期間の長さは、基準クロック信号ＣＬＫのオン期間の長さの半分である。また、第１クロック信号ＣＬＫＡがオンするタイミングと第２クロック信号ＣＬＫＢがオンするタイミングは、基準クロック信号ＣＬＫの半周期分ずれている。
【0053】
図６に示すように、第１クロック信号ＣＬＫＡがオンしてから、第１クロック信号ＣＬＫＡがオフした後に第２クロック信号ＣＬＫＢがオンするまでの期間を、「第１サイクルＣ１」と称する。また、第２クロック信号ＣＬＫＢがオンしてから、第２クロック信号ＣＬＫＢがオフした後に第１クロック信号ＣＬＫＡがオンするまでの期間を、「第２サイクルＣ２」と称する。第１クロック信号ＣＬＫＡは、第２サイクルＣ２の期間はオフしている。第２クロック信号ＣＬＫＢは、第１サイクルＣ１の期間はオフしている。以下において、第１サイクルＣ１と第２サイクルＣ２を、「サイクル」とも称する。
【0054】
第１信号線Ｄ１に、第１サイクルＣ１において第１クロック信号ＣＬＫＡに応答して第１の信号ＤａｔａＡが入力される。また、第２信号線Ｄ２に、第２サイクルＣ２において第２クロック信号ＣＬＫＢに応答して第２の信号ＤａｔａＢが入力される。
【0055】
インバートリピータ回路４０は、第１信号線Ｄ１の途中に配置された第１インバートリピータ４１１と、第２信号線Ｄ２の途中に配置された第２インバートリピータ４１２を備える。以下において、第１インバートリピータ４１１および第２インバートリピータ４１２を、「インバートリピータ４１」とも称する。
【0056】
第１信号線Ｄ１に入力された第１の信号ＤａｔａＡは、第１クロック信号ＣＬＫＡの立ち下がりエッジに応答して、第１インバートリピータ４１１に入力される。第１インバートリピータ４１１は、第１の信号ＤａｔａＡの反転信号を第１信号線Ｄ１に出力し、第１受信回路６１が第１の信号ＤａｔａＡの反転信号を受信する。
【0057】
第２信号線Ｄ２に入力された第２の信号ＤａｔａＢは、第２クロック信号ＣＬＫＢの立ち下がりエッジに応答して、第２インバートリピータ４１２に入力される。第２インバートリピータ４１２は、第２の信号ＤａｔａＢの反転信号を第２信号線Ｄ２に出力し、第２受信回路６２が第２の信号ＤａｔａＢの反転信号を受信する。第２受信回路６２が第２の信号ＤａｔａＢの反転信号を受信するタイミングは、第１受信回路６１が第１の信号ＤａｔａＡの反転信号を受信するタイミングから基準クロック信号ＣＬＫの周期の半分ずれる。
【0058】
不揮発性メモリ２では、図４に示した制御回路５０が、例えば、メモリコントローラ１から受信する信号／ＲＥおよび信号ＲＥに基づいて基準クロック信号ＣＬＫを生成し、基準クロック信号ＣＬＫの生成に基づいて第１クロック信号ＣＬＫＡおよび第２クロック信号ＣＬＫＢを生成する。例えば、基準クロック信号ＣＬＫの立ち上がりエッジから生成するパルスを第１クロック信号ＣＬＫＡとし、基準クロック信号ＣＬＫの立ち下がりエッジから生成するパルスを第２クロック信号ＣＬＫＢとする。この場合、制御回路５０は、例えば、基準クロック信号ＣＬＫを分周する分周回路としての機能を有している。
【0059】
不揮発性メモリ２は、信号／ＲＥおよびＲＥに同期させてメモリコントローラ１との間でデータを転送する。このため、制御回路５０は、例えば信号／ＲＥおよびＲＥを用いて、第１クロック信号ＣＬＫＡおよび第２クロック信号ＣＬＫＢを生成してもよい。
【0060】
制御回路５０は、第１サイクルＣ１において第２信号線Ｄ２をフローティング状態にし、第２サイクルＣ２において第１信号線Ｄ１をフローティング状態にする。具体的には、制御回路５０は、第１サイクルＣ１のうち第１クロック信号ＣＬＫＡがオフした後の期間と、第２サイクルＣ２のうち第２クロック信号ＣＬＫＢがオフした後の期間において、第１信号線Ｄ１と第２信号線Ｄ２のいずれもフローティング状態にする。
【0061】
インバートリピータ回路４０は、イコライザ回路４２を備える。イコライザ回路４２は、フローティング状態の第１信号線Ｄ１の第１インバートリピータ４１１の前後の電位を平均化し、フローティング状態の第２信号線Ｄ２の第２インバートリピータ４１２の前後の電位を平均化する。これらの電位の平均化を、以下において「レベル調整」という。イコライザ回路４２は、第１信号線Ｄ１と第２信号線Ｄ２のいずれもフローティング状態のときに、上記のレベル調整を行う。
【0062】
通常、フローティング状態の信号線の電位は、隣接する信号線との容量性カップリングの影響により変動しやすい。すなわち、フローティング状態の第１信号線Ｄ１の電位は、第２信号線Ｄ２の電位の影響を受ける。そして、フローティング状態の第２信号線Ｄ２の電位は、第１信号線Ｄ１の電位の影響を受ける。
【0063】
フローティング状態の信号線Ｄが容量性カップリングを介して他の信号線Ｄから影響を受けることにより、電源電流が増加し、回路の消費電力が増大する可能性がある。詳細は後述するが、イコライザ回路４２は、この消費電力の増大をレベル調整によって抑制する。まず、イコライザ回路４２の構成と動作について以下に説明する。
【0064】
既に説明したように、第１クロック信号ＣＬＫＡに応答して、第１信号線Ｄ１に第１の信号ＤａｔａＡが入力される。第１クロック信号ＣＬＫＡは、第１サイクルＣ１の前半にオンし、第１サイクルＣ１の前半にオフする。このため、第１サイクルＣ１の前半において、第１信号線Ｄ１に第１の信号ＤａｔａＡが入力される。制御回路５０は、第１サイクルＣ１の後半において、第１信号線Ｄ１をフローティング状態にする。そして、イコライザ回路４２は、第１サイクルＣ１の後半において第１信号線Ｄ１についてレベル調整を行う。
【0065】
また、第２クロック信号ＣＬＫＢに応答して、第２信号線Ｄ２に第２の信号ＤａｔａＢが入力される。第２クロック信号ＣＬＫＢは、第２サイクルＣ２の前半にオンし、第２サイクルＣ２の前半にオフする。このため、第２サイクルＣ２の前半において、第２信号線Ｄ２に第２の信号ＤａｔａＢが入力される。制御回路５０は、第２サイクルＣ２の後半において、第２信号線Ｄ２をフローティング状態にする。そして、イコライザ回路４２は、第２サイクルＣ２の後半において第２信号線Ｄ２についてレベル調整を行う。
【0066】
イコライザ回路４２のレベル調整により、第１インバートリピータ４１１の前後の電位が一致し、第２インバートリピータ４１２の前後の電位が一致する。各サイクルにおいて、イコライザ回路４２は、フローティング状態における信号線Ｄのインバートリピータ４１の前後の電位を一致させるレベル調整を行う。
【0067】
イコライザ回路４２は、図５に示すように、第１イコライザ４２１と第２イコライザ４２２を有する。第１イコライザ４２１は、イコライザ回路４２によるレベル調整において、第１信号線Ｄ１の第１インバートリピータ４１１の前後を電気的に接続する。第２イコライザ４２２は、イコライザ回路４２によるレベル調整において、第２信号線Ｄ２の第２インバートリピータ４１２の前後を電気的に接続する。第１イコライザ４２１および第２イコライザ４２２を「イコライザ４２０」とも称する。
【0068】
第１イコライザ４２１は、第１インバートリピータ４１１と並列に第１信号線Ｄ１に接続する。第１イコライザ４２１がオン状態のときに、第１信号線Ｄ１において第１インバートリピータ４１１の前後が電気的に接続する。このため、第１イコライザ４２１がオン状態になることにより、第１インバートリピータ４１１の前後間で電荷が移動する。電荷の移動により、第１信号線Ｄ１の第１インバートリピータ４１１の入力側に保持された電荷と出力側に保持された電荷が中和される。このように、第１イコライザ４２１を介して第１インバートリピータ４１１の前後で第１信号線Ｄ１が短絡することにより、第１インバートリピータ４１１の前後で第１信号線Ｄ１の電位が一致する。
【0069】
第２イコライザ４２２は、第２インバートリピータ４１２と並列に第２信号線Ｄ２に接続する。第２イコライザ４２２がオン状態のときに、第２信号線Ｄ２において第２インバートリピータ４１２の前後が電気的に接続する。このため、第２イコライザ４２２がオン状態になることにより、第２インバートリピータ４１２の前後間で電荷が移動する。電荷の移動により、第２信号線Ｄ２の第２インバートリピータ４１２の入力側に保持された電荷と出力側に保持された電荷が中和される。このように、第２イコライザ４２２を介して第２インバートリピータ４１２の前後で第２信号線Ｄ２が短絡することにより、第２インバートリピータ４１２の前後で第２信号線Ｄ２の電位が一致する。
【0070】
制御回路５０は、ＥＱ信号とＥＱ信号を反転した／ＥＱ信号により、イコライザ４２０のオン動作およびオフ動作を制御する。ＥＱ信号がオン、／ＥＱ信号がオフの場合に、第１イコライザ４２１および第２イコライザ４２２はオン動作して、第１インバートリピータ４１１の前後が短絡し、第２信号線Ｄ２において第２インバートリピータ４１２の前後が短絡する。図６に示すように、第１クロック信号ＣＬＫＡと第２クロック信号ＣＬＫＢがいずれもオフのときにＥＱ信号がオンであり、このとき／ＥＱ信号はオフである。
【0071】
なお、図６において、電位Ｖ＿ＤａｔａＡおよび電位Ｖ＿ＤａｔａＢの太線の実線は、信号が入力されたときの信号線Ｄの電位を示す。電位Ｖ＿ＤａｔａＡおよび電位Ｖ＿ＤａｔａＢの破線は、容量性カップリングを介した影響を受けるフローティング状態における信号線Ｄの電位を示す。電位Ｖ＿ＤａｔａＡおよび電位Ｖ＿ＤａｔａＢの矢印は、レベル調整による信号線Ｄの電位の変化を示す。図６において、電位Ｖｄ１０はレベル調整された後の電位Ｖ＿ＤａｔａＡであり、電位Ｖｄ２０はレベル調整された後の電位Ｖ＿ＤａｔａＢである。
【0072】
イコライザ４２０は、例えば、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタにより構成されるトランスファーゲートである。或いは、イコライザ４２０をひとつのトランジスタによって構成してもよい。
【0073】
ＥＱ信号と／ＥＱ信号は、例えば、第１クロック信号ＣＬＫＡと第２クロック信号ＣＬＫＢを用いて、図７に示すように排他的論理和回路５１とインバータ５２の直列接続によって生成してもよい。すなわち、制御回路５０は、第１クロック信号ＣＬＫＡと第２クロック信号ＣＬＫＢの排他的論理和としてＥＱ信号を生成し、ＥＱ信号の論理値を反転して／ＥＱ信号を生成してもよい。このように、制御回路５０は、第１クロック信号ＣＬＫＡと第２クロック信号ＣＬＫＢを用いて、イコライザ回路４２を制御する信号を生成してもよい。
【0074】
インバートリピータ回路４０は、２本の隣接する信号線Ｄのうち一方の信号線Ｄを駆動している間は他方の信号線Ｄをフローティング状態にする。このため、隣接する他の信号線Ｄに対する容量性カップリングの影響を低減できる。更に、インバートリピータ回路４０は、イコライザ回路４２のレベル調整により、消費電力の増大を抑制する。
【0075】
以下に、イコライザ回路４２のレベル調整による消費電力の抑制について説明する。上記では、インバートリピータ４１を接続した信号線Ｄが２本である場合を説明した。しかし、インバートリピータ４１を接続した信号線Ｄの本数は任意である。以下に、インバートリピータ４１を接続した信号線Ｄが３本である場合について、図８を参照して、インバートリピータ回路４０の動作を説明する。
【0076】
図８は実施形態に係るインバートリピータ回路４０の回路図を示す。実施形態に係るインバートリピータ回路４０は、少なくとも、配列された第１信号線Ｄ１、第２信号線Ｄ２および第３信号線Ｄ３と接続されている。第１信号線Ｄ１と第２信号線Ｄ２は相互に容量性カップリングを有し、第２信号線Ｄ２と第３信号線Ｄ３は相互に容量性カップリングを有する。
【0077】
【0078】
第１クロック信号ＣＬＫＡがオンのときに、第３信号線Ｄ３に第３の信号ＤａｔａＣが入力される。第３信号線Ｄ３の途中に配置された第３インバートリピータ４１３は、第３の信号ＤａｔａＣの論理を反転させた反転信号を第３信号線Ｄ３に出力する。第３イコライザ４２３は、レベル調整によって、第３信号線Ｄ３の第３インバートリピータ４１３の前後を電気的に接続する。第３受信回路６３は、第１クロック信号ＣＬＫＡがＨレベルのときに、第３の信号ＤａｔａＣの反転信号を受信する。
【0079】
第１クロック信号ＣＬＫＡに応答して、第１信号線Ｄ１と第３信号線Ｄ３を信号が伝搬する。また、第２クロック信号ＣＬＫＢに応答して、第２信号線Ｄ２を信号が伝搬する。
【0080】
【0081】
図５は第１信号線Ｄ１および第２信号線Ｄ２を示している。これに対して、図８は第１信号線Ｄ１、第２信号線Ｄ２および第３信号線Ｄ３を示している。第１信号線Ｄ１と第２信号線Ｄ２の関係は、第３信号線Ｄ３と第２信号線Ｄ２の関係に相当する。図８のように第２信号線Ｄ２を挟んで第１信号線Ｄ１と第３信号線Ｄ３が配置されている構成を想定すると、中央の第２信号線Ｄ２の電位が隣接する両隣の信号線Ｄの電位の変化から受ける。
【0082】
図１０に、インバートリピータ回路４０を有さない、第１の比較例に係るリピータ回路を示す。以下に、図８に示した実施形態に係るインバートリピータ回路４０の動作と、図１０に示した第１の比較例に係るリピータ回路の動作を比較する。
【0083】
図１０は、第１の信号ＤａｔａＡが入力される第１信号線Ｄ１と、第２の信号ＤａｔａＢが入力される第２信号線Ｄ２を示している。第１の信号ＤａｔａＡは第１受信回路６１に受信され、第２の信号ＤａｔａＢは第２受信回路６２に受信される。第１の比較例は、信号線Ｄでの信号の中継にノーマルバッファ７１を使用している。「ノーマルバッファ」は、信号の論理値を反転させないバッファ回路である。
【0084】
図１１に、図１０に示す回路の動作例のタイミングチャートを示す。図１１において、Ｖ＿ＣＬＫは基準クロック信号ＣＬＫの電位、Ｖ＿ＤａｔａＡは第１信号線Ｄ１の電位、Ｖ＿ＤａｔａＢは第２信号線Ｄ２の電位である。第１の信号ＤａｔａＡは、基準クロック信号ＣＬＫの立ち上がりエッジに応答して、第１信号線Ｄ１に入力される。また、第２の信号ＤａｔａＢは、基準クロック信号ＣＬＫの立ち上がりエッジに応答して、第２信号線Ｄ２に入力される。すなわち、第１の信号ＤａｔａＡが送信されるタイミングと、第２の信号ＤａｔａＢが送信されるタイミングは一致する。
【0085】
図１２に第１の比較例に係る信号線Ｄの配置を示す。第１信号線Ｄ１と第２信号線Ｄ２との間隔はＳであり、第１信号線Ｄ１と第２信号線Ｄ２の間のカップリング容量はＣである。間隔Ｓは、例えば回路の設計ルールの最小ピッチｄであってもよい。
【0086】
図１３に、図８に示した実施形態に係るインバートリピータ回路４０に接続された信号線Ｄの配置を示す。第１信号線Ｄ１と第２信号線Ｄ２との間隔はＳであり、第１信号線Ｄ１と第２信号線Ｄ２の間のカップリング容量はＣである。また、第２信号線Ｄ２と第３信号線Ｄ３との間隔はＳであり、第２信号線Ｄ２と第３信号線Ｄ３の間のカップリング容量はＣである。第１信号線Ｄ１に第１の信号ＤａｔａＡが入力され、第３信号線Ｄ３に第３の信号ＤａｔａＣが入力される。第２信号線Ｄ２はフローティング状態である。
【0087】
また、図１４に、第２の比較例に係る信号線Ｄの配置を示す。第２の比較例は、第１の比較例に基づいて第１信号線Ｄ１と第２信号線Ｄ２との間隔を２×Ｓに広げた配置を示す。第１信号線Ｄ１と第２信号線Ｄ２の間のカップリング容量は０．５×Ｃである。
【0088】
図１５に、図１２に示した第１の比較例に係る信号線Ｄの配置における電源電流の例、図１３に示した実施形態に係る信号線Ｄの配置における電源電流の例、および、図１４に示した第２の比較例に係る信号線Ｄの配置における電源電流の例を示す。図１５では、信号線Ｄの電位の変化ごとにケース１～ケース４に場合を分けて、電源電圧Ｖｃｃの電源線に流れる電源電流Ｉｖｃｃの値と、接地電圧Ｖｓｓの電源線に流れる電源電流Ｉｖｓｓの値を示す。ただし、電源電流の大きさは、第１の比較例、実施形態、第２の比較例について相対的に示している。
【0089】
ケース１は、データを伝送する信号線のうち最も近くに配置される２つの信号線において、両信号線の電位が反対の方向に変化する例を示す。すなわち、ケース１では、第１の比較例および第２の比較例においては、第１信号線Ｄ１の電位Ｖ＿ＤａｔａＡがＨレベルからＬレベルに変化し、第２信号線Ｄ２の電位Ｖ＿ＤａｔａＢがＬレベルからＨレベルに変化する。実施形態においては、電位Ｖ＿ＤａｔａＡがＨレベルからＬレベルに変化し、電位Ｖ＿ＤａｔａＣがＬレベルからＨレベルに変化する。ケース１では、実施形態におけるフローティング状態の第２信号線Ｄ２の電位Ｖ＿ＤａｔａＢは変化しない。図１５で、フローティング状態の第２信号線Ｄ２の電位Ｖ＿ＤａｔａＢを破線で示す（ケース２～４において同様。）。
【0090】
ケース２は、データを伝送する信号線のうち最も近くに配置される２つの信号線において、両信号線の電位が同じ方向に変化する例を示す。すなわち、ケース２では、第１の比較例および第２の比較例においては、電位Ｖ＿ＤａｔａＡと電位Ｖ＿ＤａｔａＢがＨレベルからＬレベルに変化する。実施形態においては、電位Ｖ＿ＤａｔａＡと電位Ｖ＿ＤａｔａＣがＨレベルからＬレベルに変化する。ケース２では、実施形態における第２信号線Ｄ２の電位Ｖ＿ＤａｔａＢがＨレベルからＬレベルに変化する。
【0091】
ケース３は、データを伝送する信号線のうち最も近くに配置される２つの信号線において、両信号線のうち一方の電位が変化することで、両信号線間が同じ電位となる例を示す。すなわち、ケース３では、第１の比較例および第２の比較例においては、電位Ｖ＿ＤａｔａＡがＨレベルからＬレベルに変化し、電位Ｖ＿ＤａｔａＢがＬレベルで一定である。実施形態においては、電位Ｖ＿ＤａｔａＡがＨレベルからＬレベルに変化し、電位Ｖ＿ＤａｔａＣがＬレベルで一定である。ケース３では、実施形態における第２信号線Ｄ２の電位Ｖ＿ＤａｔａＢがＨレベルからＬレベルに変化する。ただし、実施形態における電位Ｖ＿ＤａｔａＢの変化は、他の信号線Ｄの電位の変化よりも小さい。これは、イコライザ回路４２によるレベル調整によって、信号線Ｄ間の容量性カップリングの影響が低減されるためである。レベル調整による容量性カップリングの影響の低減の詳細は後述する。
【0092】
ケース４は、データを伝送する信号線のうち最も近くに配置される２つの信号線において、両信号線のうち一方の電位が変化することで、両信号線間が異なる電位となる例を示す。ケース４では、第１の比較例および第２の比較例においては、電位Ｖ＿ＤａｔａＡがＨレベルからＬレベルに変化し、電位Ｖ＿ＤａｔａＢがＨレベルで一定である。実施形態においては、電位Ｖ＿ＤａｔａＡがＨレベルからＬレベルに変化し、電位Ｖ＿ＤａｔａＣがＨレベルで一定である。ケース４では、実施形態においては電位Ｖ＿ＤａｔａＢがＨレベルからＬレベルに変化する。ただし、イコライザ回路４２によるレベル調整により、電位Ｖ＿ＤａｔａＢの変化は小さい。
【0093】
図１５において第１の比較例と実施形態を比較すると、ケース１において、電源電流Ｉｖｃｃおよび電源電流Ｉｖｓｓは、第１の比較例においては「２」であるのに対して実施形態においては「１」である。また、ケース３、４において、電源電流Ｉｖｃｃおよび電源電流Ｉｖｓｓは、第１の比較例においては「１」であるのに対して実施形態においては「０．５」である。このように、第１の比較例よりも実施形態において電源電流が小さい。その理由は、実施形態においては、第１の比較例と比べて、容量性カップリングの影響が略半分であるためである。実施形態に係るインバートリピータ回路４０を用いた場合に、信号線Ｄ間における容量性カップリングの影響が小さいのは、第１信号線Ｄ１と第３信号線Ｄ３の間に配置された第２信号線Ｄ２がフローティング状態だからである。
【0094】
第２の比較例に係る構成を適用しても、第１の比較例の構成を適用する場合と比べて電源電流を低減することができる。図１５に示すように、ケース１において、電源電流Ｉｖｃｃおよび電源電流Ｉｖｓｓは、第１の比較例においては「２」であるのに対して第２の比較例においては「１」である。また、ケース３、４において、電源電流Ｉｖｃｃおよび電源電流Ｉｖｓｓは、第１の比較例においては「１」であるのに対して第２の比較例においては「０．５」である。第２の比較例において信号線Ｄ間における容量性カップリングの影響が小さいのは、第１信号線Ｄ１と第２信号線Ｄ２の間隔が、第１の比較例の場合と比べて広いためである。しかし、第２の比較例に係る構成においては、信号線Ｄ間の間隔を広げるために、回路面積が増大する。一方実施形態に係る構成においては、第２の比較例に係る構成と比べて、信号線Ｄの間隔が半分でありながら、電源電流は同程度である。このように、実施形態に係るインバートリピータ回路４０によれば、回路面積の増大を抑制し、かつ電源電流を低減できる。
【0095】
ところで、フローティング状態の信号線Ｄの電位は、隣接する信号線Ｄとの容量性カップリングの影響により変動しやすい。例えば、第１信号線Ｄ１および第３信号線Ｄ３の電位の変化の影響を受けて、フローティング状態の第２信号線Ｄ２の電位が変動する。
【0096】
以下に、図１６に示すサイクル０１の状態から図１７に示すサイクル０２の状態に、信号線Ｄの電位が変化する場合を検討する。図１６および図１７において、電位が変化する信号線Ｄを「ｏｎ」、フローティング状態の信号線Ｄを「ｏｆｆ」として示した。また、図１６および図１７の矢印は、信号線Ｄの電位の変化する方向を示す。つまり、図面で下向きの矢印はＨレベルからＬレベルに電位が変化することを示し、図面で上向きの矢印はＬレベルからＨレベルに電位が変化することを示す。上記の表示は、以下の図面において同様である。
【0097】
サイクル０１では、第１信号線Ｄ１と第３信号線Ｄ３の電位がＨレベルからＬレベルに変化する場合に、容量性カップリングの影響により、フローティング状態の第２信号線Ｄ２の電位が低下する。ここで、フローティング状態の第２信号線Ｄ２の電位を、周囲の信号線Ｄからの影響がない場合を「０」、容量性カップリングの影響により低下した場合を「－１」とする。サイクル０１では、第２信号線Ｄ２をフローティング状態にすることにより、先に述べたように電源電流を低減できる。
【0098】
サイクル０１の次のサイクル０２において、第１信号線Ｄ１と第３信号線Ｄ３をフローティング状態にし、第２信号線Ｄ２の電位をＨレベルの「１」にする。このとき、サイクル０１で第２信号線Ｄ２の電位が「０」であれば、第２信号線Ｄ２の電位を「１」だけ上昇させればよい。しかし、サイクル０１において第２信号線Ｄ２の電位が「－１」に低下していると、第２信号線Ｄ２の電位を「１」にするために、第２信号線Ｄ２の電位を「２」だけ上昇させる必要がある。つまり、サイクル０１で第２信号線Ｄ２をフローティング状態にすることにより、サイクル０１では電源電流を抑制できるが、サイクル０２では電源電流が増大する。
【0099】
上記のように、フローティング状態において電位が変動した信号線Ｄの電位を次のサイクルでＨレベルやＬレベルに設定する場合、当該信号線Ｄの初期状態によっては、すなわち前のサイクルの動作によっては、消費電力が増大する可能性がある。
【0100】
これに対し、イコライザ回路４２を有するインバートリピータ回路４０によれば、信号線Ｄをフローティング状態としている間に容量性カップリングを介して生じた電位変化を初期化することにより、次のサイクルでの電源電流の増大を抑制できる。以下に、図１８～図２０を参照して、イコライザ回路４２の動作を説明する。
【0101】
図１８に示すサイクル１において、第１信号線Ｄ１と第３信号線Ｄ３の電位がＨレベルからＬレベルに変化する。このとき、第２信号線Ｄ２の電位は、第２インバートリピータ４１２の入力側で「０」から「－１」に低下し、第２インバートリピータ４１２の出力側で「１」から「２」に上昇する。サイクル１では、第１イコライザ４２１、第２イコライザ４２２および第３イコライザ４２３はオフ状態である。
【0102】
次に、図１９に示すサイクル２において、第１信号線Ｄ１、第２信号線Ｄ２および第３信号線Ｄ３をフローティング状態にして、イコライザ回路４２によるレベル調整を行う。すなわち、第１イコライザ４２１、第２イコライザ４２２および第３イコライザ４２３をオン状態にする。第２イコライザ４２２をオン状態にすることで、第２インバートリピータ４１２の前後で第２信号線Ｄ２の電位が「０．５」で一致する。
【0103】
その後、図２０に示すサイクル３において、第１信号線Ｄ１および第３信号線Ｄ３がフローティング状態のまま、第２信号線Ｄ２の電位をＨレベルに設定する。このとき、第２信号線Ｄ２の電位は、第２インバートリピータ４１２の入力側で「０．５」から「１」に上昇し、第２インバートリピータ４１２の出力側で「０．５」から「０」に低下する。このように、イコライザ回路４２を有する回路では、第２信号線Ｄ２の変化させる電位の大きさを抑制できる。
【0104】
なお、サイクル３の後にも、イコライザ回路４２によるレベル調整を行う。具体的には、第１信号線Ｄ１に接続する第１イコライザ４２１と第３信号線Ｄ３に接続する第３イコライザ４２３をオン状態にする。これにより、第１インバートリピータ４１１の前後での第１信号線Ｄ１の電位が一致し、第３インバートリピータ４１３の前後での第３信号線Ｄ３の電位が一致する。このため、第２信号線Ｄ２の電位の変化に起因して生じる第１信号線Ｄ１および第３信号線Ｄ３の電位の変動を低減できる。その結果、第１信号線Ｄ１および第３信号線Ｄ３の変化させる電位の大きさを抑制できる。
【0105】
上記のように、イコライザ回路４２によるレベル調整により、他の信号線Ｄとの容量性カップリングによりインバートリピータ４１の前半と後半で信号線Ｄにそれぞれ蓄積されている電荷を、イコライズする。その結果、信号線Ｄがフローティング状態であった期間（前のサイクル）に蓄積された電荷の影響による次のサイクルでの電源電流の増大を抑制できる。
【0106】
以上に説明したように、インバートリピータ回路４０は、隣接する２本の信号線Ｄの一方をフローティング状態にすることにより、容量性カップリングの影響を低減する。その結果、半導体集積回路の面積を増大させずに電源電流を抑制できる。
【0107】
更に、イコライザ回路４２は、レベル調整により、フローティング状態であった信号線Ｄについて、信号が入力される前にインバートリピータ４１の前後の電位を平均化する。このため、フローティング状態の信号線Ｄに蓄積されたプラスの電荷とマイナスの電荷が、サイクルごとに相殺される。電荷が相殺されることにより、フローティング状態のときに信号線Ｄに生じた電位の変動が、信号が入力される次のサイクルで信号線Ｄに及ぼす影響が抑制される。その結果、電源電流の増大を抑制することができる。
【0108】
以上に説明したように、実施形態に係る半導体集積回路によれば、半導体集積回路の面積を増大させずに、すべてのサイクルで電源電流の増大を抑制して、半導体集積回路の消費電力を低減できる。
【0109】
ところで、図６に示すように、イコライザ４２０の動作を制御するＥＱ信号の周期は、基準クロック信号ＣＬＫの周期の半分である。しかし、不揮発性メモリ２のメモリセルアレイ２１の動作速度よりも入出力回路２２の動作速度は遅く設定される。入出力回路２２の動作のサイクルは、例えば１００ＭＨｚ程度である。このため、ＥＱ信号の周期が基準クロック信号ＣＬＫの周期の半分であっても、インバートリピータ回路４０は安定して動作する。このように、半導体集積回路の信号線のうち、信号が伝搬する速度が相対的に遅い信号線にインバートリピータ回路４０を配置してもよい。
【0110】
なお、インバートリピータ４１の入力側と出力側とで信号線Ｄの寄生容量の大きさが近いほど、レベル調整によって、フローティング状態における信号線Ｄのインバートリピータ４１の前後の電位を一致させられる。つまり、第１信号線Ｄ１の寄生容量の大きさが第１インバートリピータ４１１の前後で同等であり、第２信号線Ｄ２の寄生容量の大きさが第２インバートリピータ４１２の前後で同等であることが好ましい。例えば、信号線Ｄの全長にわたって信号線Ｄの寄生容量の大きさがほぼ一定である場合に、信号線Ｄの全長の中央付近にインバートリピータ４１を配置する。
【0111】
＜変形例＞
図８に示した実施形態に係るインバートリピータ回路４０では、信号線Ｄを信号が一方向に伝搬する場合を示した。しかし、信号が双方向に伝搬する信号線Ｄにインバートリピータ回路４０を配置してもよい。インバートリピータ回路４０により、信号が双方向に伝搬する信号線Ｄの場合にも、電源電流の増大を抑制し、半導体集積回路の消費電力を低減できる。
図８に示した実施形態に係るインバートリピータ回路４０では、信号線Ｄを信号が一方向に伝搬する場合を示した。しかし、信号が双方向に伝搬する信号線Ｄにインバートリピータ回路４０を配置してもよい。インバートリピータ回路４０により、信号が双方向に伝搬する信号線Ｄの場合にも、電源電流の増大を抑制し、半導体集積回路の消費電力を低減できる。
【0112】
例えば、不揮発性メモリ２のデータバスＹＩＯを信号が双方向に伝搬する場合に、インバートリピータ回路４０により電源電流の増大を抑制できる。以下において、入出力回路２２からセンスアンプ３１に信号が伝搬する場合を「データイン」と称する。一方、センスアンプ３１から入出力回路２２に信号が伝搬する場合を「データアウト」と称する。
【0113】
図２１に、実施形態の変形例に係るインバートリピータ回路４０Ａおよび４０Ｂの回路構成を示す。変形例のインバートリピータ回路４０Ａおよび４０Ｂは、信号線Ｄを信号が双方向に伝搬する。図２１において、紙面の左から右の方向を「第１方向Ｒ１」、右から左の方向を「第２方向Ｒ２」とする。例えば、第１方向Ｒ１はデータインの場合の信号の進行方向であり、第２方向Ｒ２はデータアウトの場合の信号の進行方向である。
【0114】
図２１に示した変形例に係る構成においては、信号ＤａｔａＡ１が第１信号線Ｄ１を第１方向Ｒ１に進行し、信号ＤａｔａＡ２が第１信号線Ｄ１を第２方向Ｒ２に進行する。信号ＤａｔａＢ１が第２信号線Ｄ２を第１方向Ｒ１に進行し、信号ＤａｔａＢ２が第２信号線Ｄ２を第２方向Ｒ２に進行する。
【0115】
変形例に係る構成においては、第１信号線Ｄ１と第２信号線Ｄ２に、第１回路４０１、第２回路４０２および第３回路４０３を直列接続した構成のインバートリピータ回路４０が配置されている。図２１に、第１信号線Ｄ１の途中に配置したインバートリピータ回路４０を第１インバートリピータ回路４０Ａ、第２信号線Ｄ２の途中に配置したインバートリピータ回路４０を第２インバートリピータ回路４０Ｂと示した。
【0116】
第１回路４０１は、信号が第１方向Ｒ１に伝搬するノーマルバッファＮ１１と、信号が第２方向Ｒ２に伝搬するノーマルバッファＮ１２を、逆並列に接続した構成を有する。第２回路４０２は、信号が第１方向Ｒ１に伝搬するインバートリピータ４１１１、信号が第２方向Ｒ２に伝搬するインバートリピータ４１１２、および、イコライザ４２０１を並列接続した構成を有する。第３回路４０３は、信号が第１方向Ｒ１に伝搬するノーマルバッファＮ３１と、信号が第２方向Ｒ２に伝搬するノーマルバッファＮ３２を、逆並列に接続した構成を有する。
【0117】
第１クロック線ＣＡ１を伝搬するクロック信号ＣＬＫＡ＿ＤＩＮに応答して、第１インバートリピータ回路４０Ａを信号ＤａｔａＡ１が第１方向Ｒ１に進行する。また、第２クロック線ＣＡ２を伝搬するクロック信号ＣＬＫＡ＿ＤＯＵＴに応答して、第１インバートリピータ回路４０Ａを信号ＤａｔａＡ２が第２方向Ｒ２に進行する。一方、第３クロック線ＣＢ１を伝搬するクロック信号ＣＬＫＢ＿ＤＩＮに応答して、第２インバートリピータ回路４０Ｂを信号ＤａｔａＢ１が第１方向Ｒ１に進行する。そして、第４クロック線ＣＢ２を伝搬するクロック信号ＣＬＫＢ＿ＤＯＵＴに応答して、第２インバートリピータ回路４０Ｂを信号ＤａｔａＢ２が第２方向Ｒ２に進行する。
【0118】
クロック信号ＣＬＫＡ＿ＤＩＮは、第１のＡＮＤ回路８１が、第１クロック信号ＣＬＫＡと信号ＤＩＮの論理積として生成する。クロック信号ＣＬＫＡ＿ＤＯＵＴは、第２のＡＮＤ回路８２が、第１クロック信号ＣＬＫＡと信号ＤＯＵＴの論理積として生成する。一方、クロック信号ＣＬＫＢ＿ＤＩＮは、第３のＡＮＤ回路８３が、第２クロック信号ＣＬＫＢと信号ＤＩＮの論理積として生成する。クロック信号ＣＬＫＢ＿ＤＯＵＴは、第４のＡＮＤ回路８４が、第２クロック信号ＣＬＫＢと信号ＤＯＵＴの論理積として生成する。
【0119】
信号線Ｄを伝搬する信号が第１方向Ｒ１に進行する場合に、制御回路５０は、信号ＤＩＮをＨレベルかつ信号ＤＯＵＴをＬレベルにする。信号線Ｄを信号が第２方向Ｒ２に進行する場合に、制御回路５０は、信号ＤＩＮをＬレベルかつ信号ＤＯＵＴをＨレベルにする。これにより、変形例に係る構成においては、信号が信号線Ｄを双方向に伝搬する。そして、第１クロック信号ＣＬＫＡがオンするタイミングと第２クロック信号ＣＬＫＢがオンするタイミングは、基準クロック信号ＣＬＫの周期の半分ずれている。このため、第１信号線Ｄ１の電位が変化するタイミングと第２信号線Ｄ２の電位が変化するタイミングを、基準クロック信号ＣＬＫの周期の半分ずらすことができる。
【0120】
既述のように、データアウトの場合は、制御回路５０は、信号／ＲＥおよびＲＥを用いてインバートリピータ回路４０を制御する制御信号を生成してもよい。一方、データインの場合は、制御回路５０が、信号ＤＱＳおよび／ＤＱＳに基づいてインバートリピータ回路４０を制御する制御信号である信号ＤＩＮおよび信号ＤＯＵＴを生成してもよい。
【0121】
（その他の実施形態）
以上の説明では、不揮発性メモリ２がＮＡＮＤフラッシュメモリである場合を説明したが、不揮発性メモリ２が他の型式のメモリデバイスであってもよい。また、本発明の実施形態は不揮発性メモリ以外の半導体集積回路であってもよい。
以上の説明では、不揮発性メモリ２がＮＡＮＤフラッシュメモリである場合を説明したが、不揮発性メモリ２が他の型式のメモリデバイスであってもよい。また、本発明の実施形態は不揮発性メモリ以外の半導体集積回路であってもよい。
【0122】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0123】
１…メモリコントローラ
２…不揮発性メモリ
２１…メモリセルアレイ
２２…入出力回路
２４…ロジック制御回路
３１…センスアンプ
４０…インバートリピータ回路
４２…イコライザ回路
５０…制御回路
４１１…第１インバートリピータ
４１２…第２インバートリピータ
４１３…第３インバートリピータ
４２１…第１イコライザ
４２２…第２イコライザ
４２３…第３イコライザ
Ｄ１…第１信号線
Ｄ２…第２信号線
Ｄ３…第３信号線
２…不揮発性メモリ
２１…メモリセルアレイ
２２…入出力回路
２４…ロジック制御回路
３１…センスアンプ
４０…インバートリピータ回路
４２…イコライザ回路
５０…制御回路
４１１…第１インバートリピータ
４１２…第２インバートリピータ
４１３…第３インバートリピータ
４２１…第１イコライザ
４２２…第２イコライザ
４２３…第３イコライザ
Ｄ１…第１信号線
Ｄ２…第２信号線
Ｄ３…第３信号線
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】