知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022127522
(43)【公開日】2022-08-31
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220824BHJP
H01L 21/336 20060101ALI20220824BHJP
H01L 27/11575 20170101ALI20220824BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
H01L27/11575
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021025717
(22)【出願日】2021-02-19
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】永嶋 賢史
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER23
5F083GA01
5F083GA10
5F083GA27
5F083JA02
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083MA20
5F101BA45
5F101BB02
5F101BD12
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向、及び、第１方向と交差する第２方向に延伸する半導体基板と、第１方向に並ぶ複数のメモリブロックと、複数のメモリブロックの間に設けられたブロック間構造と、を備える。メモリブロックは、複数の導電層と、複数の第１半導体層と、複数の電荷蓄積部と、を備える。複数の導電層は、第１方向及び第２方向と交差する第３方向に並び、第２方向に延伸する。複数の第１半導体層は、第３方向に延伸し、複数の導電層と対向する。複数の電荷蓄積部は、複数の導電層と複数の第１半導体層との間に設けられている。ブロック間構造は、第２方向及び第３方向に延伸する第２半導体層を備える。複数の第１半導体層及び第２半導体層は、半導体基板の一部である。
【選択図】図４
【解決手段】半導体記憶装置は、第１方向、及び、第１方向と交差する第２方向に延伸する半導体基板と、第１方向に並ぶ複数のメモリブロックと、複数のメモリブロックの間に設けられたブロック間構造と、を備える。メモリブロックは、複数の導電層と、複数の第１半導体層と、複数の電荷蓄積部と、を備える。複数の導電層は、第１方向及び第２方向と交差する第３方向に並び、第２方向に延伸する。複数の第１半導体層は、第３方向に延伸し、複数の導電層と対向する。複数の電荷蓄積部は、複数の導電層と複数の第１半導体層との間に設けられている。ブロック間構造は、第２方向及び第３方向に延伸する第２半導体層を備える。複数の第１半導体層及び第２半導体層は、半導体基板の一部である。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１方向、及び、前記第１方向と交差する第２方向に延伸する半導体基板と、
前記第１方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックの間に設けられたブロック間構造と
を備え、
前記メモリブロックは、
前記第１方向及び前記第２方向と交差する第３方向に並び、前記第２方向に延伸する複数の導電層と、
前記第３方向に延伸し、前記複数の導電層と対向する複数の第１半導体層と、
前記複数の導電層と前記複数の第１半導体層との間に設けられた複数の電荷蓄積部と
を備え、
前記ブロック間構造は、前記第２方向及び前記第３方向に延伸する第２半導体層を備え、
前記複数の第１半導体層及び前記第２半導体層は、前記半導体基板の一部である
半導体記憶装置。
前記第１方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックの間に設けられたブロック間構造と
を備え、
前記メモリブロックは、
前記第１方向及び前記第２方向と交差する第３方向に並び、前記第２方向に延伸する複数の導電層と、
前記第３方向に延伸し、前記複数の導電層と対向する複数の第１半導体層と、
前記複数の導電層と前記複数の第１半導体層との間に設けられた複数の電荷蓄積部と
を備え、
前記ブロック間構造は、前記第２方向及び前記第３方向に延伸する第２半導体層を備え、
前記複数の第１半導体層及び前記第２半導体層は、前記半導体基板の一部である
半導体記憶装置。
【請求項2】
前記半導体基板は、表面及び裏面を備え、
前記表面は、第１の面と、前記第３方向において前記第１の面と前記裏面との間に設けられた第２の面と、を備え、
前記第２半導体層の前記第３方向における一方側の面は、前記第１の面の一部である
請求項１記載の半導体記憶装置。
前記表面は、第１の面と、前記第３方向において前記第１の面と前記裏面との間に設けられた第２の面と、を備え、
前記第２半導体層の前記第３方向における一方側の面は、前記第１の面の一部である
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の導電層の前記第３方向における位置は、前記第２半導体層の前記第３方向における一端と、前記第２半導体層の前記第３方向における他端と、の間に設けられている
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第１半導体層は、
前記第３方向における第１位置において、前記第１方向又は前記第２方向における第１の幅を備え、
前記第３方向における第２位置において、前記第１方向又は前記第２方向における第２の幅を備え、
前記第２位置は、前記第１位置よりも前記半導体基板の裏面に近く、
前記第２の幅は、前記第１の幅以上の大きさである
請求項１～３のいずれか１項記載の半導体記憶装置。
前記第３方向における第１位置において、前記第１方向又は前記第２方向における第１の幅を備え、
前記第３方向における第２位置において、前記第１方向又は前記第２方向における第２の幅を備え、
前記第２位置は、前記第１位置よりも前記半導体基板の裏面に近く、
前記第２の幅は、前記第１の幅以上の大きさである
請求項１～３のいずれか１項記載の半導体記憶装置。
【請求項5】
前記複数の導電層は、第１導電層及び第２導電層を含み、
前記第２導電層は、前記第１導電層よりも前記半導体基板の裏面に近く、
前記第２導電層の前記第３方向における幅は、前記第１導電層の前記第３方向における幅以上の大きさである
請求項１～４のいずれか１項記載の半導体記憶装置。
前記第２導電層は、前記第１導電層よりも前記半導体基板の裏面に近く、
前記第２導電層の前記第３方向における幅は、前記第１導電層の前記第３方向における幅以上の大きさである
請求項１～４のいずれか１項記載の半導体記憶装置。
【請求項6】
前記第２方向に並ぶ第１領域及び第２領域を備え、
前記第１領域は、
前記複数の導電層の一部と、
前記複数の第１半導体層と、
前記複数の電荷蓄積部と
を備え、
前記第２領域は、
前記複数の導電層の一部と、
前記第３方向に延伸し、前記複数の導電層に接続された複数のコンタクト電極と
を備える
請求項１～５のいずれか１項記載の半導体記憶装置。
前記第１領域は、
前記複数の導電層の一部と、
前記複数の第１半導体層と、
前記複数の電荷蓄積部と
を備え、
前記第２領域は、
前記複数の導電層の一部と、
前記第３方向に延伸し、前記複数の導電層に接続された複数のコンタクト電極と
を備える
請求項１～５のいずれか１項記載の半導体記憶装置。
【請求項7】
前記第２領域は、複数の第１絶縁層を備え、
前記複数の第１絶縁層は、
前記第１方向及び前記第２方向の少なくとも一方に並び、
前記第３方向に延伸し、
前記第２方向及び前記第１方向の少なくとも一方において、前記複数の導電層に接続されており、
前記複数のコンタクト電極は、第１コンタクト電極を含み、
前記第１コンタクト電極は、前記複数の導電層のうちの一つに接続された接続面を備え、
前記接続面は、前記第１コンタクト電極の、前記第３方向における一端及び他端の間に設けられ、
前記複数の導電層のうち、前記接続面よりも前記半導体基板に近いものと、前記第１コンタクト電極と、の間には、第２絶縁層が設けられている
請求項６記載の半導体記憶装置。
前記複数の第１絶縁層は、
前記第１方向及び前記第２方向の少なくとも一方に並び、
前記第３方向に延伸し、
前記第２方向及び前記第１方向の少なくとも一方において、前記複数の導電層に接続されており、
前記複数のコンタクト電極は、第１コンタクト電極を含み、
前記第１コンタクト電極は、前記複数の導電層のうちの一つに接続された接続面を備え、
前記接続面は、前記第１コンタクト電極の、前記第３方向における一端及び他端の間に設けられ、
前記複数の導電層のうち、前記接続面よりも前記半導体基板に近いものと、前記第１コンタクト電極と、の間には、第２絶縁層が設けられている
請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１５７２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向、及び、第１方向と交差する第２方向に延伸する半導体基板と、第１方向に並ぶ複数のメモリブロックと、複数のメモリブロックの間に設けられたブロック間構造と、を備える。メモリブロックは、複数の導電層と、複数の第１半導体層と、複数の電荷蓄積部と、を備える。複数の導電層は、第１方向及び第２方向と交差する第３方向に並び、第２方向に延伸する。複数の第１半導体層は、第３方向に延伸し、複数の導電層と対向する。複数の電荷蓄積部は、複数の導電層と複数の第１半導体層との間に設けられている。ブロック間構造は、第２方向及び第３方向に延伸する第２半導体層を備える。複数の第１半導体層及び第２半導体層は、半導体基板の一部である。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の模式的な平面図である。
【図2】同半導体記憶装置の模式的な平面図である。
【図3】同半導体記憶装置の模式的な平面図である。
【図4】同半導体記憶装置の模式的な斜視図である。
【図5】同半導体記憶装置の模式的な断面図である。
【図6】同半導体記憶装置の模式的な断面図である。
【図7】同半導体記憶装置の製造方法について説明するための模式的な平面図である。
【図8】同製造方法について説明するための模式的な断面図である。
【図9】同製造方法について説明するための模式的な断面図である。
【図10】同製造方法について説明するための模式的な平面図である。
【図11】同製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な平面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な平面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【図31】同製造方法について説明するための模式的な平面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】同製造方法について説明するための模式的な平面図である。
【図35】同製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】第２実施形態に係る半導体記憶装置の模式的な平面図である。
【図38】同半導体記憶装置の模式的な断面図である。
【図39】同半導体記憶装置の模式的な断面図である。
【図40】同半導体記憶装置の製造方法について説明するための模式的な平面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】第３実施形態に係る半導体記憶装置の模式的な平面図である。
【図52】同半導体記憶装置の模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】他の実施形態に係る半導体記憶装置の模式的な断面図である。
【図59】他の実施形態に係る半導体記憶装置の模式的な平面図である。
【図60】他の実施形態に係る半導体記憶装置の模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0010】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0011】
また、本明細書において、「上」や「下」等の表現は、基板の裏面を基準とする。例えば、上記Ｚ方向に沿って基板の裏面から離れる向きを上と、Ｚ方向に沿って基板の裏面に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板の裏面側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板の裏面と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0012】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0013】
［第１実施形態］
［構成］
図１は、第１実施形態に係るメモリダイＭＤの模式的な平面図である。図２は、図１のＡで示す部分を拡大して示す模式的な平面図である。図３は、図２の一部を拡大して示す模式的な平面図である。図４は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。尚、図４は、図３に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を含む。図５は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図６は、図３に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
［構成］
図１は、第１実施形態に係るメモリダイＭＤの模式的な平面図である。図２は、図１のＡで示す部分を拡大して示す模式的な平面図である。図３は、図２の一部を拡大して示す模式的な平面図である。図４は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。尚、図４は、図３に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を含む。図５は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図６は、図３に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【0014】
図１に示す様に、メモリダイＭＤは、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型の単結晶シリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の上面（表面）は、例えば図４に示す様に、面１００ａと、面１００ｂと、を備える。面１００ｂは、面１００ａよりも下方に設けられている。
【0015】
図１の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図２及び図３に示す様に、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＷが設けられている。
【0016】
メモリセルアレイ領域ＲＭＣＡは、メモリセル領域ＲＭＣと、メモリセル領域ＲＭＣに対してＸ方向に並ぶフックアップ領域ＲＨＵと、を備える。メモリブロックＢＬＫの一部はメモリセル領域ＲＭＣに設けられている。また、メモリブロックＢＬＫの一部は、フックアップ領域ＲＨＵに設けられている。
【0017】
［メモリブロックＢＬＫのメモリセル領域ＲＭＣにおける構成］
メモリブロックＢＬＫのメモリセル領域ＲＭＣは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。
メモリブロックＢＬＫのメモリセル領域ＲＭＣは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。
【0018】
複数の導電層１１０は、メモリトランジスタ（メモリセル）のゲート電極及びワード線、又は、選択トランジスタ及び選択ゲート線として機能する。複数の導電層１１０は、面１００ａよりも下方、面１００ｂよりも上方に設けられている。導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、タングステン（Ｗ）、モリブデン（Ｍｏ）、又は、リン（Ｐ）若しくはホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜を含んでいても良いし、含んでいなくても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0019】
半導体層１２０は、Ｚ方向に並ぶ複数のメモリトランジスタ（メモリセル）及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。図３には、ＸＹ平面内のいずれかの方向において隣り合う２つの半導体層１２０の間の距離を、距離Ｄ１２０と示している。
【0020】
例えば図４に示す様に、半導体層１２０は略円柱状の半導体層である。半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0021】
半導体層１２０は、例えば、半導体基板１００の一部である。例えば、半導体層１２０は、Ｐ型の単結晶シリコンからなる。また、半導体層１２０における結晶方位は、半導体基板１００のその他の部分における結晶方位と一致する。
【0022】
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。不純物領域は、コンタクト電極Ｃｈ及びコンタクト電極Ｃｂを介してビット線ＢＬに接続される。
【0023】
半導体層１２０の上端の高さ位置は、面１００ａの高さ位置と同程度でも良い。また、半導体層１２０の上端の高さ位置は、面１００ａの高さ位置より低くても良い。半導体層１２０の下端は、半導体基板１００の面１００ｂに接続されている。
【0024】
半導体層１２０の下端部のＸ方向及びＹ方向における幅は、半導体層１２０の上端部のＸ方向及びＹ方向における幅と同じでも良いし、これらの幅より大きくても良い。尚、図示の例では、半導体層１２０の、最も上方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ１２０Ｕとしている。また、半導体層１２０の、最も下方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ１２０Ｌとしている。幅Ｗ１２０Ｌは、幅Ｗ１２０Ｕよりも大きい。ただし、幅Ｗ１２０Ｌは、幅Ｗ１２０Ｕと同じでも良い。
【0025】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０のうち、導電層１１０と半導体層１２０との間に設けられた部分は、それぞれ、メモリトランジスタ（メモリセル）の電荷蓄積部として機能する。ゲート絶縁膜１３０は、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）及び酸化シリコン（ＳｉＯ２）の積層膜等を含んでいても良い。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜であっても良い。ブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）及びアルミナ（Ａｌ２Ｏ３）の積層膜等を含んでいても良い。
【0026】
［メモリブロックＢＬＫのフックアップ領域ＲＨＵにおける構成］
メモリブロックＢＬＫのフックアップ領域ＲＨＵには、例えば図３に示す様に、Ｙ方向に並ぶ複数の絶縁層１５１が設けられている。図３には、Ｙ方向において隣り合う２つの絶縁層１５１の間の距離を、距離Ｄ１５１と示している。距離Ｄ１５１は、距離Ｄ１２０と同程度であっても良い。
メモリブロックＢＬＫのフックアップ領域ＲＨＵには、例えば図３に示す様に、Ｙ方向に並ぶ複数の絶縁層１５１が設けられている。図３には、Ｙ方向において隣り合う２つの絶縁層１５１の間の距離を、距離Ｄ１５１と示している。距離Ｄ１５１は、距離Ｄ１２０と同程度であっても良い。
【0027】
絶縁層１５１は、例えば酸化シリコン（ＳｉＯ２）等を含む。絶縁層１５１は、Ｚ方向及びＸ方向に延伸する。
【0028】
絶縁層１５１の上端の高さ位置は、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０のいずれかの上面の高さ位置と同程度である。絶縁層１５１の下端は、半導体基板１００の面１００ｂに接続されている。
【0029】
絶縁層１５１の下端部のＹ方向における幅は、絶縁層１５１の上端部のＹ方向における幅より大きくても良い。尚、図示の例では、絶縁層１５１の、図６に例示する断面において最も上方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ１５１Ｕとしている。また、絶縁層１５１の、最も下方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ１５１Ｌとしている。幅Ｗ１５１Ｌは、幅Ｗ１５１Ｕよりも大きい。
【0030】
絶縁層１５１のＹ方向の側面及び上面には、上述したゲート絶縁膜１３０中のトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３が設けられている。
【0031】
これら複数の絶縁層１５１の間の領域には、例えば図３及び図５に示す様に、Ｚ方向に並ぶ複数の導電層１１０の、Ｘ方向における端部が設けられている。これら複数の端部のＸ方向における位置はお互いに異なる。これにより、複数の導電層１１０のＸ方向における端部は、略階段状の構造を形成する。また、これら複数の導電層１１０のＸ方向における端部の上面には、上記略階段状の構造に沿って略階段状に形成された絶縁層１５２が設けられている。絶縁層１５２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層を含む。
【0032】
また、例えば図３及び図５に示す様に、メモリブロックＢＬＫのフックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数のコンタクト電極ＣＣが設けられている。これら複数のコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。これら複数のコンタクト電極ＣＣは、例えば図５に示す様に、それぞれ、Ｚ方向に延伸する略円柱状の部分１５３と、この部分１５３及びいずれかの導電層１１０に接続された略円盤状の部分１５４と、を備える。
【0033】
部分１５３は、複数の導電層１１０によって外周面を覆われている。また、部分１５３と複数の導電層１１０との間には、酸化タングステン又は酸化シリコン（ＳｉＯ２）等の絶縁層１５５が設けられている。
【0034】
部分１５４は、対応する導電層１１０の上面に沿って設けられている。部分１５４の下面は、絶縁層１５５及び導電層１１０に接続されている。部分１５４の外周面は、絶縁層１５２に接続されている。
【0035】
図示の例では、複数のコンタクト電極ＣＣのうち、メモリセル領域ＲＭＣに最も近いものが、上方から数えて１番目の導電層１１０に接続されている。また、メモリセル領域ＲＭＣに２番目に近いものが、上方から数えて２番目の導電層１１０に接続されている。以下同様に、メモリセル領域ＲＭＣにａ（ａは自然数）番目に近いものが、上方から数えてａ番目の導電層１１０に接続されている。
【0036】
［ブロック間構造ＳＷの構成］
例えば図４に示す様に、ブロック間構造ＳＷは、Ｚ方向及びＸ方向に延伸する半導体層１４０と、トンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３の一部と、を備える。
例えば図４に示す様に、ブロック間構造ＳＷは、Ｚ方向及びＸ方向に延伸する半導体層１４０と、トンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３の一部と、を備える。
【0037】
半導体層１４０は、例えば、半導体基板１００の一部である。例えば、半導体層１４０は、Ｐ型の単結晶シリコンからなる。また、半導体層１４０における結晶方位は、半導体基板１００のその他の部分における結晶方位と一致する。
【0038】
半導体層１４０は、Ｚ方向及びＸ方向に延伸する。半導体層１４０の上面は、面１００ａの一部である。半導体層１４０の下端は、半導体基板１００の面１００ｂに接続されている。半導体層１４０のＸ方向における長さは、メモリブロックＢＬＫのＸ方向における長さと同程度である。
【0039】
半導体層１４０の下端部のＹ方向における幅は、半導体層１４０の上端部のＹ方向における幅より大きくても良い。尚、図示の例では、半導体層１４０の、最も上方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ１４０Ｕとしている。また、半導体層１４０の、最も下方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ１４０Ｌとしている。幅Ｗ１４０Ｌは、幅Ｗ１４０Ｕよりも大きい。
【0040】
半導体層１４０のＹ方向の側面及び上面には、上述したゲート絶縁膜１３０中のトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３が設けられている。
【0041】
［製造方法］
次に、図７～図３６を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図７、図１０、図１２、図２７、図３１、及び、図３４は、同製造方法について説明するための模式的な平面図であり、図３に対応する部分を示している。図８、図９、図１１、図１５、図１７、図１９、図２１、図２３、及び、図２５は、同製造方法について説明するための模式的な断面図であり、図６に対応する部分を示している。図１３、図１４、図１６、図１８、図２０、図２２、及び、図２４は、同製造方法について説明するための模式的な断面図であり、図４の一部に対応する部分を示している。図２６、図２８～図３０、図３２、図３３、図３５及び図３６は、同製造方法について説明するための模式的な断面図であり、図５に対応する部分を示している。
次に、図７～図３６を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図７、図１０、図１２、図２７、図３１、及び、図３４は、同製造方法について説明するための模式的な平面図であり、図３に対応する部分を示している。図８、図９、図１１、図１５、図１７、図１９、図２１、図２３、及び、図２５は、同製造方法について説明するための模式的な断面図であり、図６に対応する部分を示している。図１３、図１４、図１６、図１８、図２０、図２２、及び、図２４は、同製造方法について説明するための模式的な断面図であり、図４の一部に対応する部分を示している。図２６、図２８～図３０、図３２、図３３、図３５及び図３６は、同製造方法について説明するための模式的な断面図であり、図５に対応する部分を示している。
【0042】
同製造方法においては、例えば図７及び図８に示す様に、フックアップ領域ＲＨＵにおいて半導体基板１００の一部を除去する。これにより、フックアップ領域ＲＨＵに、複数の半導体層１４０及び面１００ｂを形成する。この工程は、例えば、ＲＩＥ（ Reactive Ion Etching ）等の方法によって行う。
【0043】
次に、例えば図９に示す様に、フックアップ領域ＲＨＵに絶縁層１５１Ａを形成する。この工程では、例えば、ＣＶＤ（ Chemical Vapor Deposition ）等の方法によって、半導体基板１００の面１００ａ及び面１００ｂに酸化シリコン等の絶縁層を形成する。また、半導体基板１００の面１００ａをストッパとしてＣＭＰ（ Chemical Mechanical Polishing ）等の平坦化プロセスを実行し、絶縁層の一部を除去して、半導体基板１００の面１００ａを露出させる。
【0044】
【0045】
次に、例えば図１２及び図１３に示す様に、メモリセル領域ＲＭＣにおいて半導体基板１００の一部を除去する。これにより、メモリセル領域ＲＭＣに、複数の半導体層１２０、複数の半導体層１４０及び面１００ｂを形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0046】
次に、例えば図１４及び図１５に示す様に、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて、複数の半導体層１２０の外周面及び上面、複数の半導体層１４０のＹ方向の側面及び上面、複数の絶縁層１５１のＹ方向の側面及び上面、並びに、面１００ｂに、トンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を形成する。この工程により、半導体層１２０の外周面に、ゲート絶縁膜１３０が形成される。また、ブロック間構造ＳＷが形成される。この方法は、例えば、ＣＶＤ等の方法によって行う。
【0047】
次に、例えば図１６及び図１７に示す様に、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて、複数の半導体層１２０の外周面及び上面、複数の半導体層１４０のＹ方向の側面及び上面、複数の絶縁層１５１のＹ方向の側面及び上面、並びに、面１００ｂに対応する位置に、絶縁層１０１Ａを形成する。この方法は、例えば、ＣＶＤ等の方法によって行う。
【0048】
次に、例えば図１８及び図１９に示す様に、絶縁層１０１Ａの一部を除去し、絶縁層１０１を形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。また、この工程では、絶縁層１０１のＺ方向における厚みが、一定以下の大きに制御される。また、この工程は、ブロック絶縁膜１３３が除去されない様な条件で実行される。
【0049】
次に、例えば図２０及び図２１に示す様に、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて、複数の半導体層１２０の外周面及び上面、複数の半導体層１４０のＹ方向の側面及び上面、並びに、複数の絶縁層１５１のＹ方向の側面及び上面に対応する位置に、導電層１１０Ａを形成する。この方法は、例えば、ＣＶＤ等の方法によって行う。
【0050】
次に、例えば図２２及び図２３に示す様に、導電層１１０Ａの一部を除去し、導電層１１０を形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。また、この工程では、導電層１１０のＺ方向における厚みが、一定以下の大きに制御される。また、この工程は、ブロック絶縁膜１３３が除去されない様な条件で実行される。
【0051】
【0052】
次に、例えば図２７及び図２８に示す様に、フックアップ領域ＲＨＵにおいて、複数の導電層１１０及び複数の絶縁層１０１の一部を除去して、階段状の構造を形成する。この工程では、例えば、図２４～図２６を参照して説明した構成の上面にレジストを形成する。次に、レジストの一部を除去して、導電層１１０の一部を露出させる。次に、導電層１１０の、レジストから露出した部分を選択的に除去して、絶縁層１０１の一部を露出させる。次に、絶縁層１０１の、レジストから露出した部分を選択的に除去して、導電層１１０の一部を露出させる。以下同様に、レジストの一部を除去する工程、導電層１１０の一部を除去する工程、及び、絶縁層１０１の一部を除去する工程を、繰り返し実行する。これにより、Ｚ方向に並ぶ全ての導電層１１０の一部を露出させる。
【0053】
次に、例えば図２９に示す様に、フックアップ領域ＲＨＵにおいて、上記階段状の構造を覆う絶縁層１５２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0054】
【0055】
次に、例えば図３１及び図３２に示す様に、コンタクト電極ＣＣに対応する位置に、コンタクトホールＣＣＡを形成する。コンタクトホールＣＣＡは、絶縁層１０２及び絶縁層１５２を貫通してＺ方向に延伸する貫通孔である。尚、図示の例では、コンタクトホールＣＣＡが、Ｚ方向に並ぶ複数の導電層１１０及び複数の絶縁層１０１を全て貫通しており、コンタクトホールＣＣＡの底面には半導体基板１００の一部が露出している。
【0056】
次に、例えば図３３に示す様に、絶縁層１５５を形成する。この工程は、例えば、酸化処理によって実行しても良い。また、この工程は、ウェットエッチング等の方法によって導電層１１０の一部を選択的に除去し、絶縁層１５５を製膜することによって実行しても良い。
【0057】
次に、例えば図３４及び図３５に示す様に、絶縁層１５２の一部を選択的に除去して、空隙ＣＣＢを形成する。空隙ＣＣＢは、導電層１１０の上面を露出させ、コンタクトホールＣＣＡと連通する。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0058】
次に、例えば図３６に示す様に、コンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、コンタクトホールＣＣＡに略円柱状の部分１５３が形成され、空隙ＣＣＢに略円盤状の部分１５４が形成される。
【0059】
［効果］
Ｚ方向に並ぶ複数の導電層と、Ｚ方向に延伸しこれら複数の導電層と対向する複数の半導体層と、これら複数の導電層及び複数の半導体層の間に設けられた複数の電荷蓄積部と、を備える半導体記憶装置が知られている。この様な半導体記憶装置の製造に際しては、例えば、複数の導電層を形成し、これら複数の導電層を貫通するメモリホールを形成し、このメモリホールの内部に電荷蓄積層及び多結晶シリコン等の半導体層を形成する場合がある。
Ｚ方向に並ぶ複数の導電層と、Ｚ方向に延伸しこれら複数の導電層と対向する複数の半導体層と、これら複数の導電層及び複数の半導体層の間に設けられた複数の電荷蓄積部と、を備える半導体記憶装置が知られている。この様な半導体記憶装置の製造に際しては、例えば、複数の導電層を形成し、これら複数の導電層を貫通するメモリホールを形成し、このメモリホールの内部に電荷蓄積層及び多結晶シリコン等の半導体層を形成する場合がある。
【0060】
この様な構成においては、メモリトランジスタ（メモリセル）のチャネル領域が多結晶シリコンから形成されるため、チャネル領域における電子の移動度を高くすることが難しい場合がある。また、例えばメモリトランジスタ（メモリセル）のチャネル領域が単結晶シリコンである場合と比較して、書込動作及び読出動作における良好な特性が得られない場合がある。
【0061】
また、この様な構成において高集積化を行う場合、Ｚ方向に並ぶ導電層の数を増大させる場合がある。しかしながら、この場合、メモリホールのアスペクト比が増大する傾向があり、メモリホールの形成が困難になりつつある。
【0062】
ここで、第１実施形態に係る半導体記憶装置においては、例えば図４等を参照して説明した様に、複数の導電層１１０と対向する複数の半導体層１２０が、半導体基板１００の一部から形成される。即ち、半導体層１２０のチャネル領域が、単結晶シリコンから形成される。このため、チャネル領域における電子の移動度を高くすることが可能である。また、例えばメモリトランジスタ（メモリセル）のチャネル領域が多結晶シリコンである場合と比較して、書込動作及び読出動作における良好な特性が得られる場合がある。
【0063】
また、本実施形態に係る製造方法では、複数の導電層等にメモリホールを形成するのではなく、例えば図１２及び図１３を参照して説明した様に、半導体基板１００の一部を除去することによって半導体層１２０を形成する。ここで、比較的アスペクト比の大きい半導体層１２０を形成することは、比較的アスペクト比の高いメモリホールを形成するよりも容易な場合がある。従って、この様な方法によれば、半導体層１２０のＸ方向及びＹ方向における高集積化を図り、これによって半導体記憶装置の高集積化を比較的容易に実現可能な場合がある。
【0064】
また、本実施形態においては、例えば図９～図１１を参照して説明した様に、フックアップ領域ＲＨＵに、複数の絶縁層１５１が形成される。また、図３等を参照して説明した様に、２つの絶縁層１５１の間の距離Ｄ１５１は、２つの半導体層１２０の間の距離Ｄ１２０と同程度であっても良い。
【0065】
この様な方法においては、例えば図１６及び図１７を参照して説明した工程において、絶縁層１０１Ａの上面の高さ位置を、メモリセル領域ＲＭＣとフックアップ領域ＲＨＵとの間で同程度の高さに揃えることが可能となる。従って、図１８及び図１９を参照して説明した工程において、絶縁層１０１のＺ方向における厚みを、メモリセル領域ＲＭＣとフックアップ領域ＲＨＵとの間で、同程度の厚みに揃えることが可能となる。導電層１１０のＺ方向における厚みについても同様である。この様な方法によれば、例えば絶縁層１０１Ａや導電層１１０Ａ等を製膜する度に平坦化処理を行う場合と比較して、製造工程を大幅に削減可能である。
【0066】
［第２実施形態］
［構成］
次に、図３７～図３９を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図３７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３８は、同半導体記憶装置の構成を示す模式的な断面図である。図３９は、図３７に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
［構成］
次に、図３７～図３９を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図３７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３８は、同半導体記憶装置の構成を示す模式的な断面図である。図３９は、図３７に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【0067】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0068】
ただし、例えば図３７に示す様に、第２実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵには、絶縁層１５１が設けられていない。また、複数の導電層１１０は、複数の部分に分断されていない。
【0069】
また、例えば図３８に示す様に、第２実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵには、絶縁層１５５及びコンタクト電極ＣＣが設けられていない。そのかわりに、第２実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵには、複数のコンタクト電極ＣＣ´が設けられている。これら複数のコンタクト電極ＣＣ´は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。これら複数のコンタクト電極ＣＣは、例えば図３８及び図３９に示す様に、それぞれ、Ｚ方向に延伸する略円柱状の形状を備え、下端においていずれかの導電層１１０の上面に接続されている。
【0070】
［製造方法］
次に、図４０～図５０を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図４０は、同製造方法について説明するための模式的な平面図であり、図３７に対応する部分を示している。図４１、図４３、図４５及び図４７は、同製造方法について説明するための模式的な断面図であり、図４の一部に対応する部分を示している。図４２、図４４、図４６、図４８及び図４９は、同製造方法について説明するための模式的な断面図であり、図３９に対応する部分を示している。図５０は、同製造方法について説明するための模式的な断面図であり、図３８に対応する部分を示している。
次に、図４０～図５０を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図４０は、同製造方法について説明するための模式的な平面図であり、図３７に対応する部分を示している。図４１、図４３、図４５及び図４７は、同製造方法について説明するための模式的な断面図であり、図４の一部に対応する部分を示している。図４２、図４４、図４６、図４８及び図４９は、同製造方法について説明するための模式的な断面図であり、図３９に対応する部分を示している。図５０は、同製造方法について説明するための模式的な断面図であり、図３８に対応する部分を示している。
【0071】
同製造方法においては、例えば図４０に示す様に、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて半導体基板１００の一部を除去し、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵに、複数の半導体層１２０、複数の半導体層１４０及び面１００ｂを形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0072】
次に、例えば図１４及び図１５を参照して説明した工程を実行する。これにより、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて、複数の半導体層１２０の外周面及び上面、複数の半導体層１４０のＹ方向の側面及び上面、並びに、面１００ｂに、トンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を形成する。
【0073】
次に、例えば図４１及び図４２に示す様に、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて、複数の半導体層１２０の外周面及び上面、複数の半導体層１４０のＹ方向の側面及び上面、並びに、面１００ｂに対応する位置に、絶縁層１０１Ａを形成する。この方法は、例えば、ＣＶＤ等の方法によって行う。
【0074】
【0075】
【0076】
次に、例えば図４５及び図４６に示す様に、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいて、複数の半導体層１２０の外周面及び上面、複数の半導体層１４０のＹ方向の側面及び上面、並びに、面１００ｂに対応する位置に、導電層１１０Ａを形成する。この方法は、例えば、ＣＶＤ等の方法によって行う。
【0077】
【0078】
【0079】
次に、例えば図２４、図２６及び図４９に示す様に、複数の導電層１１０及び複数の絶縁層１０１を形成する。この工程では、例えば、図４１～図４４、図１８及び図１９を参照して説明した工程と、図４５～図４８、図２２及び図２３を参照して説明した工程と、を繰り返し実行する。
【0080】
【0081】
次に、例えば図５０に示す様に、コンタクト電極ＣＣ´に対応する位置に、コンタクトホールＣＣＡ´を形成する。コンタクトホールＣＣＡ´は、絶縁層１０２及び絶縁層１５２を貫通してＺ方向に延伸し、導電層１１０の上面を露出させる貫通孔である。
【0082】
【0083】
［第３実施形態］
［構成］
次に、図５１及び図５２を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図５１は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５２は、図５１に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
［構成］
次に、図５１及び図５２を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図５１は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５２は、図５１に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【0084】
第３実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。
【0085】
ただし、例えば図５１に示す様に、第３実施形態に係る半導体記憶装置は、ブロック間構造ＳＷのかわりに、ブロック間構造ＳＷ´を備えている。
【0086】
ブロック間構造ＳＷ´は、Ｘ方向に並ぶ複数の半導体層３４１と、これら複数の半導体層３４１の間に設けられた複数の絶縁層３４２と、を備えている。
【0087】
半導体層３４１は、基本的には、半導体層１４０と同様に構成されている。ただし、半導体層３４１のＸ方向における長さは、メモリブロックＢＬＫのＸ方向における長さよりも短い。
【0088】
絶縁層３４２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層３４２は、例えば図５２に示す様にＺ方向に延伸し、下端において半導体基板１００の面１００ｂに接続されている。また、絶縁層３４２の上端は、面１００ａよりも上方に設けられている。さらに、図５１に例示する様なＸＹ平面において、絶縁層３４２のＹ方向の幅は、半導体層３４１のＹ方向の幅よりも大きい。
【0089】
［製造方法］
次に、図５３～図５７を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図５３～図５７は、同製造方法について説明するための模式的な断面図であり、図５２に対応する部分を示している。
次に、図５３～図５７を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図５３～図５７は、同製造方法について説明するための模式的な断面図であり、図５２に対応する部分を示している。
【0090】
【0091】
次に、例えば図５４に示す様に、絶縁層３４２に対応する位置に、貫通孔３４２Ａを形成する。貫通孔３４２Ａは、Ｚ方向に延伸し、半導体基板１００の面１００ｂを露出させる貫通孔である。また、貫通孔３４２Ａは、ブロック間構造ＳＷをＸ方向に分断する。これにより、Ｘ方向に並ぶ複数の半導体層３４１が形成される。また、貫通孔３４２Ａは、Ｚ方向に並ぶ複数の導電層１１０及び複数の犠牲層１０１ＢのＹ方向における側面を露出させる。
【0092】
次に、例えば図５５に示す様に、貫通孔３４２Ａを介して、複数の犠牲層１０１Ｂを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0093】
次に、例えば図５６に示す様に、複数の絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0094】
次に、例えば図５７に示す様に、複数の絶縁層３４２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0095】
［その他の実施形態］
以上、第１実施形態～第３実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態～第３実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0096】
例えば、図４の例では、Ｚ方向に並ぶ複数の導電層１１０が、それぞれ、お互いに同程度の膜厚（Ｚ方向における厚み）を備えていた。しかしながら、第１実施形態～第３実施形態に係る半導体記憶装置においては、例えば図５８に例示する様に、下方に位置する導電層１１０程膜厚（Ｚ方向における厚み）が大きい構造を備えていても良い。例えば、図５８の例では、最下層に位置する導電層１１０の膜厚Ｔ１１０Ｌが、最上層に位置する導電層１１０の膜厚Ｔ１１０Ｕよりも大きい。
【0097】
同様に、図４の例では、Ｚ方向に並ぶ複数の絶縁層１０１が、それぞれ、お互いに同程度の膜厚（Ｚ方向における厚み）を備えていた。しかしながら、第１実施形態～第３実施形態に係る半導体記憶装置においては、例えば図５８に例示する様に、下方に位置する絶縁層１０１程膜厚（Ｚ方向における厚み）が大きい構造を備えていても良い。
【0098】
また、例えば、図４等を参照して説明した様に、第１実施形態～第３実施形態に係る半導体記憶装置においては、半導体層１２０が略円柱状の形状を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、半導体層１２０の形状は適宜調整可能である。例えば、第１実施形態～第３実施形態に係る半導体記憶装置においては、半導体層１２０が、略楕円柱状、略三角柱状、略四角柱状、又は、略角丸多角形状（例えば、ＸＹ平面においてレーストラック形状を備える略柱状）等の形状を備えていても良い。
【0099】
また、第１実施形態～第３実施形態に係る半導体記憶装置においては、半導体層１２０が、Ｘ方向に対して０°、６０°及び１２０°に延伸する直線に沿って略一定の間隔で設けられていた。以下、この様な配置を、千鳥配置と呼ぶ。しかしながら、この様な配置はあくまでも例示に過ぎず、具体的な配置は適宜調整可能である。例えば、半導体層１２０は、Ｘ方向に対して０°及び９０°に延伸する直線に沿って略一定の間隔で設けられていても良い。以下、この様な配置を、マトリクス配置と呼ぶ。また、半導体層１２０は、それ以外の配置で設けられていても良い。
【0100】
また、例えば図３及び図６の例では、フックアップ領域ＲＨＵに、Ｙ方向に並ぶ複数の絶縁層１５１が設けられていた。また、これら複数の絶縁層１５１は、Ｘ方向に延伸していた。しかしながら、この様な構成はあくまでも例示に過ぎず、絶縁層１５１の形状及び配置は適宜調整可能である。例えば、第１実施形態においては、フックアップ領域ＲＨＵに、Ｘ方向に並ぶ複数の絶縁層１５１を設けても良い。また、この場合、複数の絶縁層１５１は、Ｙ方向に延伸しても良い。また、フックアップ領域ＲＨＵにおける絶縁層１５１のパターンは、ラインアンドスペースではなく、ドット状のパターンでも良い。
【0101】
例えば、図５９及び図６０の例では、フックアップ領域ＲＨＵに、複数の絶縁層４５１が設けられている。例えば図５９に示す様に、絶縁層４５１は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。図５９には、ＸＹ平面内のいずれかの方向において隣り合う２つの絶縁層４５１の間の距離を、距離Ｄ４５１と示している。距離Ｄ４５１は、距離Ｄ１２０と同程度であっても良い。
【0102】
例えば図６０に示す様に、絶縁層４５１は略円柱状の形状を備える。また、絶縁層４５１の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0103】
絶縁層４５１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0104】
絶縁層４５１の上端の高さ位置は、例えば、Ｚ方向に並ぶ複数の導電層１１０のいずれかの上面の高さ位置と同程度である。絶縁層４５１の下端は、半導体基板１００の面１００ｂに接続されている。
【0105】
絶縁層４５１の下端部のＸ方向及びＹ方向における幅は、絶縁層４５１の上端部のＸ方向及びＹ方向における幅より大きくても良い。尚、図示の例では、絶縁層４５１の、最も上方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ４５１Ｕとしている。また、絶縁層４５１の、最も下方に位置する導電層１１０と対向する部分のＹ方向の幅を、幅Ｗ４５１Ｌとしている。幅Ｗ４５１Ｌは、幅Ｗ４５１Ｕよりも大きい。
【0106】
また、図５９及び図６０の例では、絶縁層４５１が略円柱状の形状を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、絶縁層４５１の形状は適宜調整可能である。例えば、絶縁層４５１は、略楕円柱状、略三角柱状、略四角柱状、又は、略角丸多角形状（例えば、ＸＹ平面においてレーストラック形状を備える略柱状）等の形状を備えていても良い。
【0107】
また、図５９及び図６０の例では、絶縁層４５１が、上述した千鳥配置で設けられていた。しかしながら、この様な配置はあくまでも例示に過ぎず、具体的な配置は適宜調整可能である。例えば、絶縁層４５１は、上述したマトリクス配置で設けられていても良いし、それ以外の配置で設けられていても良い。
【0108】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0109】
１００…半導体基板、１００ａ，１００ｂ…面、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１４０…半導体層、１５１…絶縁層、ＣＣ…コンタクト電極、ＲＭＣ…メモリセル領域、ＲＨＵ…フックアップ領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】