特開 2022-128358 半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022128358

(43)【公開日】2022-09-01

(54)【発明の名称】半導体素子の製造方法

(51)【国際特許分類】

   H01L 33/04 20100101AFI20220825BHJP

   H01L 33/20 20100101ALI20220825BHJP

【ＦＩ】

H01L33/04

H01L33/20

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021026836

(22)【出願日】2021-02-22

(71)【出願人】

【識別番号】000001133

【氏名又は名称】株式会社小糸製作所

(74)【代理人】

【識別番号】110001667

【氏名又は名称】特許業務法人プロウィン特許商標事務所

(72)【発明者】

【氏名】神野 大樹

(72)【発明者】

【氏名】石本 聖治

【テーマコード（参考）】

5F241

【Ｆターム（参考）】

5F241AA03

5F241AA04

5F241AA05

5F241AA08

5F241AA22

5F241AA24

5F241AA41

5F241AA43

5F241CA02

5F241CA03

5F241CA04

5F241CA05

5F241CA12

5F241CA22

5F241CA40

5F241CA48

5F241CA51

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5F241CA65

5F241CA66

5F241CA73

5F241CA74

5F241CA75

5F241CA85

5F241CA92

5F241CA99

5F241CB05

5F241CB11

5F241FF16

(57)【要約】

【課題】トンネル接合層とコンタクト層で良好に電流拡散が可能であり、かつｐ型不純物の活性化率を高めることが可能な半導体素子の製造方法を提供する。
【解決手段】ｎ型半導体層（１１）を成長するｎ型半導体層成長工程と、ｎ型半導体層成長工程の後に、ｐ型半導体層（１３）を成長するｐ型半導体層成長工程と、ｐ型半導体層（１３）上にトンネル接合層（１６）を成長するトンネル接合層成長工程と、トンネル接合層（１６）上にｎ型コンタクト層（１８）を成長するコンタクト層成長工程と、ｎ型コンタクト層（１８）からトンネル接合層（１６）を貫通してｐ型半導体層（１３）の少なくとも一部を露出させる活性化用溝（１９ａ）を形成する溝形成工程と、溝形成工程後に加熱処理によりｐ型半導体層（１３）を活性化する活性化工程を備える半導体素子の製造方法。
【選択図】図１

【特許請求の範囲】

【請求項1】

ｎ型半導体層を成長するｎ型半導体層成長工程と、
前記ｎ型半導体層成長工程の後に、ｐ型半導体層を成長するｐ型半導体層成長工程と、
前記ｐ型半導体層上にトンネル接合層を成長するトンネル接合層成長工程と、
前記トンネル接合層上にｎ型コンタクト層を成長するコンタクト層成長工程と、
前記ｎ型コンタクト層から前記トンネル接合層を貫通して、前記ｐ型半導体層の少なくとも一部を露出させる活性化用溝を形成する溝形成工程と、
前記溝形成工程後に、加熱処理により前記ｐ型半導体層を活性化する活性化工程を備えることを特徴とする半導体素子の製造方法。

【請求項2】

請求項１に記載の半導体素子の製造方法であって、
前記溝形成工程では、前記ｐ型半導体層の膜厚の半分未満の深さで前記活性化用溝を形成することを特徴とする半導体素子の製造方法。

【請求項3】

請求項１または２に記載の半導体素子の製造方法であって、
前記活性化工程の後に、前記ｎ型半導体層の少なくとも一部が露出するまで、前記活性化用溝を深くするｎ型層露出工程を備えることを特徴とする半導体素子の製造方法。

【請求項4】

請求項３に記載の半導体素子の製造方法であって、
前記溝形成工程と、前記ｎ型層露出工程とは、同じマスク層を用いることを特徴とする半導体素子の製造方法。

【請求項5】

請求項１から４の何れか一つに記載の半導体素子の製造方法であって、
前記ｎ型コンタクト層および前記ｎ型半導体層に、電極を形成する電極形成工程を備えることを特徴とする半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子の製造方法に関し、窒化物半導体材料を用いｐ型半導体層上にトンネル接合層を備える半導体素子の製造方法に関する。

【背景技術】

【0002】

従来から、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や半導体レーザなどの半導体発光素子として、バンドギャップが大きい窒化物系の化合物半導体材料を用いたものが提案されている。また、これらの材料は絶縁破壊電場強度が高く、電子移動度も高いため、パワーデバイスである高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子への適用も検討されている。

【0003】

これらの窒化物系半導体材料を用いた半導体素子では、ｐ型半導体層の電流拡散性が低いため、ｐ型半導体層上にＩＴＯなどの透明電極材料で電流拡散層を形成し、ｐ型半導体層の全域に電流を注入する方法が提案されている（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００６－０８６１９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、ＬＥＤや半導体レーザなどの技術分野では、電流拡散層のＩＴＯで光の一部が吸収されるため、外部量子効率が低下するなどの課題があった。そこで、ＩＴＯ等による電流拡散層に代えて、窒化物系半導体で構成されるトンネル接合層とコンタクト層を有機金属化合物気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等で形成することも提案されている。しかし、トンネル接合層およびコンタクト層がｐ型半導体層を覆っているため、ｐ型半導体層に取り込まれた水素を熱処理で離脱してｐ型不純物の活性化率を高めることが困難であった。

【0006】

そこで本発明は、上記従来の問題点に鑑みなされたものであり、トンネル接合層とコンタクト層で良好に電流拡散が可能であり、かつｐ型不純物の活性化率を高めることが可能な半導体素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するために、本発明の半導体素子の製造方法は、ｎ型半導体層を成長するｎ型半導体層成長工程と、前記ｎ型半導体層成長工程の後に、ｐ型半導体層を成長するｐ型半導体層成長工程と、前記ｐ型半導体層上にトンネル接合層を成長するトンネル接合層成長工程と、前記トンネル接合層上にコンタクト層を成長するコンタクト層成長工程と、前記コンタクト層から前記トンネル接合層を貫通して、前記ｐ型半導体層の少なくとも一部を露出させる活性化用溝を形成する溝形成工程と、前記溝形成工程後に、加熱処理により前記ｐ型半導体層を活性化する活性化工程を備えることを特徴とする。

【0008】

このような本発明の半導体素子の製造方法では、トンネル接合層を貫通して活性化用溝を形成してｐ型半導体層の一部を露出させるため、活性化工程における加熱処理でｐ型半導体層に取り込まれた水素を離脱させ、活性化用溝を介して外部に放出してｐ型半導体層の活性化率を高めることができる。

【0009】

また、本発明の一態様では、前記溝形成工程では、前記ｐ型半導体層の膜厚の半分未満の深さで前記活性化用溝を形成する。

【0010】

また、本発明の一態様では、前記活性化工程の後に、前記ｎ型半導体層の少なくとも一部が露出するまで、前記活性化用溝を深くするｎ型層露出工程を備える。

【0011】

また、本発明の一態様では、前記溝形成工程と、前記ｎ型層露出工程とは、同じマスク層を用いる。

【0012】

また、本発明の一態様では、前記コンタクト層および前記ｎ型半導体層に、電極を形成する電極形成工程を備える。

【発明の効果】

【0013】

本発明では、トンネル接合層とコンタクト層で良好に電流拡散が可能であり、かつｐ型不純物の活性化率を高めることが可能な半導体素子の製造方法を提供することができる。

【図面の簡単な説明】

【0014】

【図1】第１実施形態に係る半導体素子の製造方法を示す工程図であり、図１（ａ）は半導体層成長工程を示し、図１（ｂ）は溝形成工程を示し、図１（ｃ）はｎ型層露出工程を示し、図１（ｄ）は電極形成工程を示し、図１（ｅ）は素子分離工程を示している。

【図2】溝形成工程において活性化用溝１９ａを形成する深さを示す模式拡大図である。

【図3】素子分離工程後における半導体素子の電極構造を示す模式平面図である。

【図4】第２実施形態に係る半導体素子の構造を示す模式拡大断面図である。

【発明を実施するための形態】

【0015】

（第１実施形態）
以下、本発明の実施の形態について、図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付すものとし、適宜重複した説明は省略する。図１は、本実施形態に係る半導体素子の製造方法を示す工程図であり、図１（ａ）はコンタクト層成長工程までを示し、図１（ｂ）は溝形成工程を示し、図１（ｃ）はｎ型層露出工程を示し、図１（ｄ）は電極形成工程を示し、図１（ｅ）は素子分離工程を示している。本実施形態では、半導体素子としてＬＥＤを製造する例を示す。

【0016】

はじめに図１（ａ）に示す半導体層成長工程では、半導体成長用基板上にｎ型半導体層１１、活性層１２、ｐ型半導体層１３、ｐ型高濃度ドープ層１４とｎ型高濃度ドープ層１５からなるトンネル接合層１６、ｎ型電流拡散層１７、ｎ型コンタクト層１８を成長させる。ここで各層の成長には、公知のＭＯＣＶＤ法やＭＢＥ法（分子線エピタキシー法：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、ＨＶＰＥ法（ハイドライド気相成長法：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）等を用いることができる。半導体成長用基板としては、サファイア基板やＳｉＣ基板などの異種基板を用いるとしてもよい。

【0017】

本実施形態の半導体層成長工程には、ｎ型半導体層１１を成長するｎ型半導体層成長工程と、活性層１２を成長する活性層成長工程と、ｐ型半導体層１３を成長するｐ型半導体層成長工程と、トンネル接合層１６を成長するトンネル接合層成長工程と、ｎ型電流拡散層１７を成長する電流拡散層成長工程と、ｎ型コンタクト層１８を成長するコンタクト層成長工程が含まれる。

【0018】

ｎ型半導体層１１は、半導体成長用基板上に形成されたｎ型の半導体層であり、一例としてはＳｉ濃度が１×１０^１８ｃｍ^－３～５×１０^１８ｃｍ^－３のＧａＮ層が挙げられる。ここではｎ型半導体層１１を単層として示しているが、複数の層で構成されるとしてもよい。また、ｎ型半導体層１１を構成する材料はＧａＮに限定されず、クラッド層としてＡｌＧａＮ等を含むとしてもよい。また、ｎ型半導体層１１には、意図的にＳｉ等のｎ型不純物を添加するとしてもよく、意図的に不純物を添加せずにノンドープで形成してｎ型導電性を示すとしてもよい。ただし、後述するようにｎ型層露出工程で露出される位置では、ｎ型不純物を高濃度に添加して電極とのオーミック接触をとることが好ましい。

【0019】

活性層１２は、ｎ型半導体層１１上に形成された半導体層であり、キャリアの発光再結合により所定の波長で発光する層である。活性層１２は、一例として厚さ３ｎｍのＧａＩｎＮ量子井戸層と厚さ１２ｎｍのＧａＮ障壁層を５周期重ねた多重量子井戸活性層が挙げられる。ここでは多重量子井戸活性層を挙げたが、単一量子井戸構造であってもよく、バルク活性層であってもよい。

【0020】

ｐ型半導体層１３は、活性層１２上に形成されたｐ型の半導体層であり、一例としてはＭｇ濃度が１×１０^１９ｃｍ^－３～１×１０^２０ｃｍ^－３のＧａＮ層が挙げられる。ここではｐ型半導体層１３を単層として示しているが、複数の層で構成されるとしてもよい。また、ｐ型半導体層１３を構成する材料はＧａＮに限定されず、クラッド層としてＡｌＧａＮ等を含むとしてもよい。ｐ型半導体層１３の膜厚は限定されないが、例えば１００～５００ｎｍの範囲とすることができる。

【0021】

トンネル接合層１６は、ｐ型半導体層１３上に形成された半導体層であり、ｐ型半導体層１３に接して形成されたｐ型高濃度ドープ層１４と、ｐ型高濃度ドープ層１４に接して形成されたｎ型高濃度ドープ層１５の積層構造で構成されている。ｐ型高濃度ドープ層１４は、ｐ型不純物が高濃度にドープされた半導体層であり、例えば厚さ１０ｎｍでＭｇ濃度が１×１０^２０ｃｍ^－３～２×１０^２０ｃｍ^－３のＧａＮを用いることができる。ｎ型高濃度ドープ層１５は、例えば厚さ３０ｎｍでＳｉ濃度が１×１０^１９ｃｍ^－３～１×１０^２０ｃｍ^－３のＧａＮを用いることができる。トンネル接合層１６では、ｐ型高濃度ドープ層１４とｎ型高濃度ドープ層１５によりトンネル接合が形成されている。

【0022】

ｎ型電流拡散層１７は、トンネル接合層１６上に形成されたｎ型の半導体層であり、一例としてはＳｉ濃度が１×１０^１８ｃｍ^－３～５×１０^１８ｃｍ^－３のＧａＮ層が挙げられる。ここではｎ型電流拡散層１７を単層として示しているが、複数の層で構成されるとしてもよい。ｎ型電流拡散層１７の膜厚は限定されないが、例えば１００～１０００ｎｍの範囲とすることができる。

【0023】

ｎ型コンタクト層１８は、ｎ型電流拡散層１７条に形成されたｎ型の半導体層であり、一例としては、Ｓｉ濃度が１×１０^１９ｃｍ^－３～１×１０^２０ｃｍ^－３のＧａＮが挙げられる。ｎ型コンタクト層１８の膜厚は限定されないが、例えば５～２０ｎｍの範囲とすることができる。

【0024】

次に図１（ｂ）に示す溝形成工程では、ｎ型コンタクト層１８まで形成した半導体成長用基板を反応室から取り出し、ｎ型コンタクト層１８からｎ型電流拡散層１７、トンネル接合層１６を貫通してｐ型半導体層１３まで到達する活性化用溝１９ａを形成する。活性化用溝１９ａの幅とピッチは限定されないが、例えば３００～５００μｍ間隔で、幅８０～１００μｍとすることができる。後述するように、半導体素子の周囲を囲むように活性化用溝１９ａのパターンを形成し、各半導体層の側面を露出させるメサ構造とするとしてもよい。

【0025】

活性化用溝１９ａの形成には、公知の異方性エッチングを用いることができ、例えばｎ型コンタクト層１８上にマスク（図示省略）を形成し、マスクにフォトリソグラフィーで開口部を形成し、開口部を介してドライエッチングで半導体層をエッチングする方法が挙げられる。窒化物系半導体のドライエッチングとしては塩素系ガスを用いることができ、マスクとしてはレジスト膜、Ｎｉ膜、ＳｉＯ_２膜を用いることができる。

【0026】

溝形成工程の後に、活性化用溝１９ａが形成された半導体成長用基板を加熱処理炉に入れ、加熱処理を行ってｐ型半導体層１３を活性化する活性化工程を実施する。本実施形態の活性化工程では、加熱処理によってｐ型不純物と結合した水素の結合が切断され、離脱した水素がｐ型半導体層１３内を移動して活性化用溝１９ａまで到達する。離脱した水素は、活性化用溝１９ａで露出しているｐ型半導体層１３の表面から活性化用溝１９ａを経て外部に放出される。したがって、活性化用溝１９ａがｐ型半導体層１３の少なくとも一部を露出させるまで形成されていることで、活性化工程においてｐ型半導体層１３から水素を効果的に離脱させることができる。

【0027】

よく知られているように、ｐ型半導体層１３内に水素が残留していると、ｐ型不純物と水素が結合してキャリア濃度を高めることが困難になる。したがって、本実施形態では、活性化工程でｐ型半導体層１３に取り込まれた水素を効果的に減少させて、キャリア濃度を高めて半導体素子の順方向電圧（Ｖｆ）を低減することができる。

【0028】

活性化工程は、活性層１２にダメージを与えない範囲で、可能な限り高温で長時間の加熱処理を継続することが好ましい。活性化工程で用いる加熱処理の例としては、ＲＴＡ装置（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用い、窒素雰囲気または窒素と酸素の混合雰囲気で、５００～８００℃の範囲を１０～６０分間継続することが挙げられる。窒素と酸素の混合雰囲気では、窒素：酸素＝４：１程度の疑似エアーを用いることができる。

【0029】

図２は、溝形成工程において活性化用溝１９ａを形成する深さを示す模式拡大図である。図２に示すように、活性化用溝１９ａはｐ型半導体層１３まで到達しており、活性化用溝１９ａの少なくとも底部においてｐ型半導体層１３が部分的に露出している。活性化用溝１９ａは、ｐ型半導体層１３の内部まで到達している必要は無く、少なくともｐ型半導体層１３とｐ型高濃度ドープ層１４の界面まで形成されていればよい。

【0030】

また、ｐ型半導体層１３の上面から深さｄ（ｎｍ）まで活性化用溝１９ａを形成して、活性化用溝１９ａの底部と側面でｐ型半導体層１３が露出することが好ましい。ここで、ｐ型半導体層１３の全膜厚をＤ（ｎｍ）とすると、活性化用溝１９ａのｐ型半導体層１３上面からの深さｄは、Ｄ／２＞ｄであることが好ましい。ｐ型半導体層１３の膜厚の半分未満の深さで活性化用溝１９ａを形成することで、活性化用溝１９ａの底部より下に残されたｐ型半導体層１３の厚さは、全膜厚の半分以上となる。

【0031】

上述したように、活性化工程ではｐ型半導体層１３内に取り込まれていた水素の結合を切断し、ｐ型半導体層１３内を水素が移動して活性化用溝１９ａまで到達する必要がある。したがって、活性化用溝１９ａの下にｐ型半導体層１３を半分以上残し、ｐ型半導体層１３内で水素が移動する経路を確保して、活性化用溝１９ａで露出したｐ型半導体層１３表面まで水素が到達しやすくすることが好ましい。

【0032】

ここでｐ型半導体層１３の全膜厚Ｄとは、活性層１２とｐ型半導体層１３の界面からｐ型半導体層１３とｐ型高濃度ドープ層１４の界面までの距離を意味している。したがって、ｐ型半導体層１３が単層である場合には単層の膜厚を意味し、複数層の積層構造である場合には複数層の合計膜厚を意味する。

【0033】

次に図１（ｃ）に示すｎ型層露出工程では、活性化用溝１９ａを再び異方性エッチングで深くし、ｐ型半導体層１３および活性層１２を貫通して、ｎ型半導体層の少なくとも一部が露出するまで伸びるｎ型層露出溝１９ｂを形成する。ｎ型層露出溝１９ｂの形成には、溝形成工程と同様のドライエッチングを用いることができる。また、溝形成工程で用いたマスクを除去せず残しておくことで、溝形成工程とｎ型層露出工程での異方性エッチングに同じマスクを用いることができる。両工程で同じマスクを用いることで、活性化用溝１９ａとｎ型層露出溝１９ｂを面内の同じ位置で同じ形状に形成することが容易となる。

【0034】

ｎ型層露出溝１９ｂは、図１（ｃ）に示したように、ｎ型コンタクト層１８からｎ型電流拡散層１７、トンネル接合層１６、ｐ型半導体層１３および活性層１２を貫通してｎ型半導体層１１の一部を露出させる溝である。ｎ型層露出溝１９ｂの深さは限定されないが、ｎ型半導体層１１のうち電極を形成する層の表面が露出するように形成することが好ましい。

【0035】

次に図１（ｄ）に示す電極形成工程では、ｎ型層露出工程で異方性エッチングに用いたマスクを除去し、ｎ型層露出溝１９ｂの底部に露出したｎ型半導体層１１の表面の一部にｎ側電極２０を形成し、ｎ型コンタクト層１８の表面の一部にｐ側電極２１を形成する。ここでｎ側電極２０とｐ側電極２１の形成には、電極形成用のマスクでｎ型半導体層１１およびｎ型コンタクト層１８の表面を覆い、フォトリソグラフィー技術を用いて電極の形成位置に開口部を形成し、蒸着等で金属膜を形成した後に、マスクを除去する方法を用いることができる。本実施形態では、ｎ型半導体層１１とｎ型コンタクト層１８が共にｎ型の半導体層であるため、同一の金属材料を一括して蒸着し、同一のアニール処理を施すことで良好にｎ側電極２０とｐ側電極２１でオーミック接触を得ることができる。ｎ側電極２０とｐ側電極２１を構成する材料は限定されないが、公知のＴｉ／ＡｌやＴｉ／Ａｌ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ａｕ等を用いることができる。

【0036】

次に図１（ｅ）に示す素子分離工程では、ｎ型半導体層１１に分離溝２２を形成し、応力を加えてブレーキングにより半導体素子（ＬＥＤ）を個別に分割する。分離溝２２の形成には公知のレーザスクライブ技術等を用いることができ、分離溝２２の幅は一例として５～４０μｍ程度である。図１（ｅ）ではｎ型半導体層１１の裏面に分離溝２２を形成した例を示したが、サファイア基板やＳｉＣ基板等の半導体成長用基板が存在する場合には、半導体成長用基板の裏面に分離溝２２を形成するとしてもよい。また、半導体成長用基板の裏面を研磨等で薄くしたのちに分離溝２２を形成するとしてもよい。

【0037】

図３は、素子分離工程後における半導体素子の電極構造を示す模式平面図である。図３に示した例では、ＬＥＤの周囲を囲むようにｎ型層露出溝１９ｂを形成し、メサ構造を形成している。また、略矩形状の素子領域において、ｎ型コンタクト層１８の一つの角部にｐ側電極２１が形成され、ｐ側電極２１の対角にもｎ型層露出溝１９ｂが形成されてｎ側電極２０が形成されている。

【0038】

本実施形態のＬＥＤでは、ｐ型半導体層１３とｎ型電流拡散層１７の間にはトンネル接合層１６が形成されているため、両層間ではトンネル電流による電流注入が可能となっている。トンネル接合層１６を介したトンネル電流による電流注入は抵抗が小さく、良好に電流注入を行うことができる。また、ｎ型電流拡散層１７はｐ型半導体層１３よりも電流の拡散性が良好であるため、ｐ側電極２１がｎ型コンタクト層１８上の一部領域上にのみ形成されていても、良好に面内で電流を拡散することができる。

【0039】

また本実施形態では、図１および図３に示したように、ｎ型コンタクト層１８上にはＩＴＯ等の酸化物系の透明電極が形成されておらず、活性層１２で発光した光が吸収されないため外部量子効率を高めることができる。

【0040】

上述したように本実施形態に係る半導体素子の製造方法では、トンネル接合層１６を貫通して活性化用溝１９ａを形成してｐ型半導体層１３の一部を露出させるため、活性化工程における加熱処理でｐ型半導体層１３に取り込まれた水素を離脱させ、活性化用溝１９ａを介して外部に放出してｐ型半導体層１３の活性化率を高めることができる。

【0041】

（第２実施形態）
次に、本発明の第２実施形態について図４を用いて説明する。第１実施形態と重複する内容は説明を省略する。図４は、本実施形態に係る半導体素子の構造を示す模式拡大断面図である。本実施形態では、サファイア基板等の半導体成長用基板に代えて、ＧａＮ基板１１ａを用いる。

【0042】

図４に示したように、本実施形態のＬＥＤはＧａＮ基板１１ａ上にｎ型下地層１１ｂを形成し、活性層１２、ｐ型半導体層１３、ｐ型高濃度ドープ層１４とｎ型高濃度ドープ層１５からなるトンネル接合層１６、ｎ型電流拡散層１７、ｎ型コンタクト層１８を形成している。ＧａＮ基板１１ａとｎ型下地層１１ｂはどちらもｎ型の導電性を有しているため、ＧａＮ基板１１ａとｎ型下地層１１ｂを合わせて本願におけるｎ型半導体層１１が構成されている。また、本実施形態では、ＧａＮ基板１１ａの裏面にｎ側電極２０が形成され（図示省略）、ｎ型コンタクト層１８の表面にｐ側電極２１が形成される（図示省略）。

【0043】

本実施形態でも、図１（ｂ）に示したように、トンネル接合層１６を貫通してｐ型半導体層１３が露出するまで活性化用溝１９ａを形成し、活性化工程における加熱処理でｐ型半導体層１３に取り込まれた水素を離脱させ、活性化用溝１９ａを介して外部に放出してｐ型半導体層１３の活性化率を高めることができる。この際、第１実施形態と同様に、活性化用溝１９ａの下にｐ型半導体層１３を半分以上残し、ｐ型半導体層１３内で水素が移動する経路を確保して、活性化用溝１９ａで露出したｐ型半導体層１３表面まで水素が到達しやすくすることが好ましい。

【0044】

（第３実施形態）
次に、本発明の第３実施形態について説明する。第１実施形態および第２実施形態では、半導体素子としてＬＥＤを示したが、本発明に係る半導体素子の製造方法はＬＥＤの製造に限定されるものではなく、端面発光型半導体レーザや垂直共振器面発光レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ ＬＡＳＥＲ）、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の製造方法としても用いることができる。

【0045】

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【符号の説明】

【0046】

１１…ｎ型半導体層
１１ａ…ＧａＮ基板
１１ｂ…ｎ型下地層
１２…活性層
１３…ｐ型半導体層
１４…ｐ型高濃度ドープ層
１５…ｎ型高濃度ドープ層
１６…トンネル接合層
１７…ｎ型電流拡散層
１８…ｎ型コンタクト層
１９ａ…活性化用溝
１９ｂ…ｎ型層露出溝
２０…ｎ側電極
２１…ｐ側電極
２２…分離溝

【図1】

【図2】

【図3】

【図4】