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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022128812
(43)【公開日】2022-09-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/26 20060101AFI20220829BHJP
H01L 27/11582 20170101ALI20220829BHJP
H01L 21/336 20060101ALI20220829BHJP
G11C 11/56 20060101ALI20220829BHJP
【ＦＩ】
G11C16/26 100
H01L27/11582
H01L29/78 371
G11C11/56 220
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021027242
(22)【出願日】2021-02-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100170058
【弁理士】
【氏名又は名称】津田 拓真
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】田村 陽介
(72)【発明者】
【氏名】松田 容幸
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA01
5B225DA05
5B225DB08
5B225DE06
5B225EA05
5B225FA02
5F083EP17
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA01
5F083GA05
5F083GA10
5F083KA01
5F083KA05
5F083MA06
5F083MA16
5F083MA19
5F101BA41
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】動作を高速化することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置２は、複数のプレーンＰＬ１、ＰＬ２と、プレーンＰＬ１、ＰＬ２の動作に関する制御信号、を含む信号が入出力されるインターフェイス回路２０と、制御信号に基づいてプレーンＰＬ１、ＰＬ２の動作を制御するシーケンサ４１と、を備える。プレーンＰＬ１がデータの書き込み動作又は消去動作を行っている途中において、プレーンＰＬ２に対するデータの読み出し動作を指示する制御信号が、インターフェイス回路２０に入力された場合には、シーケンサ４１は、プレーンＰＬ１においてベリファイ動作が行われる期間に、プレーンＰＬ２に読み出し動作を行わせる。
【選択図】図１４
【解決手段】半導体記憶装置２は、複数のプレーンＰＬ１、ＰＬ２と、プレーンＰＬ１、ＰＬ２の動作に関する制御信号、を含む信号が入出力されるインターフェイス回路２０と、制御信号に基づいてプレーンＰＬ１、ＰＬ２の動作を制御するシーケンサ４１と、を備える。プレーンＰＬ１がデータの書き込み動作又は消去動作を行っている途中において、プレーンＰＬ２に対するデータの読み出し動作を指示する制御信号が、インターフェイス回路２０に入力された場合には、シーケンサ４１は、プレーンＰＬ１においてベリファイ動作が行われる期間に、プレーンＰＬ２に読み出し動作を行わせる。
【選択図】図１４
【特許請求の範囲】
【請求項1】
各々がメモリセルアレイを有する複数のプレーンと、
前記プレーンの動作に関する制御信号、を含む信号が入出力されるインターフェイス回路と、
前記制御信号に基づいて前記プレーンの動作を制御する制御回路と、を備え、
複数の前記プレーンのうち、前記メモリセルアレイに対するデータの書き込み動作又は消去動作を行っているものを第１プレーンとし、
複数の前記プレーンのうち、前記メモリセルアレイに対するデータの書き込み動作及び消去動作のいずれをも行っていないものの一つを第２プレーンとしたときに、
第１プレーンがデータの書き込み動作又は消去動作を行っている途中において、前記第２プレーンに対する、前記メモリセルアレイからのデータの読み出し動作を指示する前記制御信号が、前記インターフェイス回路に入力された場合には、
前記制御回路は、
前記第１プレーンにおいてベリファイ動作が行われる期間に、前記第２プレーンに読み出し動作を行わせる、半導体記憶装置。
前記プレーンの動作に関する制御信号、を含む信号が入出力されるインターフェイス回路と、
前記制御信号に基づいて前記プレーンの動作を制御する制御回路と、を備え、
複数の前記プレーンのうち、前記メモリセルアレイに対するデータの書き込み動作又は消去動作を行っているものを第１プレーンとし、
複数の前記プレーンのうち、前記メモリセルアレイに対するデータの書き込み動作及び消去動作のいずれをも行っていないものの一つを第２プレーンとしたときに、
第１プレーンがデータの書き込み動作又は消去動作を行っている途中において、前記第２プレーンに対する、前記メモリセルアレイからのデータの読み出し動作を指示する前記制御信号が、前記インターフェイス回路に入力された場合には、
前記制御回路は、
前記第１プレーンにおいてベリファイ動作が行われる期間に、前記第２プレーンに読み出し動作を行わせる、半導体記憶装置。
【請求項2】
前記第２プレーンの読み出し動作が完了するよりも前に、前記第１プレーンの書き込み動作又は消去動作が完了した場合には、
前記制御回路は、
前記第２プレーンの読み出し動作が完了するまで、前記第１プレーンに疑似的なベリファイ動作を行わせる、請求項１に記載の半導体記憶装置。
前記制御回路は、
前記第２プレーンの読み出し動作が完了するまで、前記第１プレーンに疑似的なベリファイ動作を行わせる、請求項１に記載の半導体記憶装置。
【請求項3】
前記制御回路は、
それぞれの前記プレーンの状態を示す状態信号を、前記インターフェイス回路から出力するための処理を行う、請求項１又は２に記載の半導体記憶装置。
それぞれの前記プレーンの状態を示す状態信号を、前記インターフェイス回路から出力するための処理を行う、請求項１又は２に記載の半導体記憶装置。
【請求項4】
前記第２プレーンの読み出し動作が完了するよりも前に、前記第１プレーンの書き込み動作又は消去動作が完了した場合には、
前記制御回路は、
前記第２プレーンの読み出し動作が完了するまで、前記第１プレーンが動作中であることを示す前記状態信号を前記インターフェイス回路から出力するための処理を行う、請求項３に記載の半導体記憶装置。
前記制御回路は、
前記第２プレーンの読み出し動作が完了するまで、前記第１プレーンが動作中であることを示す前記状態信号を前記インターフェイス回路から出力するための処理を行う、請求項３に記載の半導体記憶装置。
【請求項5】
前記第２プレーンの読み出し動作が完了するよりも前に、前記第１プレーンの書き込み動作又は消去動作が完了した場合には、
前記制御回路は、
前記第２プレーンの読み出し動作が完了しなかったことを示す前記状態信号を前記インターフェイス回路から出力するための処理を行う、請求項３に記載の半導体記憶装置。
前記制御回路は、
前記第２プレーンの読み出し動作が完了しなかったことを示す前記状態信号を前記インターフェイス回路から出力するための処理を行う、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、メモリセルアレイにデータが記憶される。このような半導体記憶装置としては、複数のプレーンを有し、それぞれのプレーン毎にメモリセルアレイが設けられた構成のものも知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１０２２８６号公報
【特許文献2】特開２０１８－０４５７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、動作を高速化することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、各々がメモリセルアレイを有する複数のプレーンと、プレーンの動作に関する制御信号、を含む信号が入出力されるインターフェイス回路と、制御信号に基づいてプレーンの動作を制御する制御回路と、を備える。複数のプレーンのうち、メモリセルアレイに対するデータの書き込み動作又は消去動作を行っているものを第１プレーンとし、複数のプレーンのうち、メモリセルアレイに対するデータの書き込み動作及び消去動作のいずれをも行っていないものの一つを第２プレーンとしたときに、第１プレーンがデータの書き込み動作又は消去動作を行っている途中において、第２プレーンに対する、メモリセルアレイからのデータの読み出し動作を指示する制御信号が、インターフェイス回路に入力された場合には、制御回路は、第１プレーンにおいてベリファイ動作が行われる期間に、第２プレーンに読み出し動作を行わせる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。半導体記憶装置２の具体的な構成については後に説明する。図１のメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【0010】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【0011】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。
【0012】
リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0013】
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
【0014】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
【0015】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
【0016】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0017】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0018】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0019】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
【0020】
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0021】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
【0022】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0023】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0024】
図２を主に参照しながら、半導体記憶装置２の構成について説明する。同図に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。
【0025】
プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、３つ以上であってもよい。
【0026】
メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。
【0027】
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。
【0028】
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0029】
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。入出力回路２１及びロジック制御回路２２のことを総じて、以下では「インターフェイス回路２０」とも称する。インターフェイス回路２０は、プレーンＰＬ１、ＰＬ２の動作に関する制御信号、を含む信号が入出力される部分ということができる。上記の「制御信号」とは、例えば、入出力回路２１に入力される信号ＤＱ＜７：０＞内のコマンド及びアドレスや、ロジック制御回路２２に入力されるコマンドラッチイネーブル信号ＣＬＥ等である。
【0030】
シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０へと入力された制御信号に基づいて、プレーンＰＬ１、ＰＬ２や電圧生成回路４３等の各部の動作を制御する。シーケンサ４１は、本実施形態における「制御回路」に該当する。シーケンサ４１とロジック制御回路２２の両方を、本実施形態における「制御回路」と見なすこともできる。図３に示されるように、シーケンサ４１は、第１シーケンサ４１１と、第２シーケンサ４１２と、第３シーケンサ４１３と、を有している。
【0031】
第１シーケンサ４１１は、プレーンＰＬ１、ＰＬ２の書き込み動作や消去動作に必要な処理を行う部分である。第１シーケンサ４１１は、例えば、後述の第１コマンドレジスタ４２１（図４を参照）にコマンドが格納されると動作を開始する。第１シーケンサ４１１は、第２シーケンサ４１２及び第３シーケンサ４１３の動作を統括する処理も行う。
【0032】
第２シーケンサ４１２は、プレーンＰＬ１の読み出し動作に必要な処理を行う部分である。第２シーケンサ４１２は、例えば、後述の第２コマンドレジスタ４２２（図４を参照）にコマンドが格納されると動作を開始する。
【0033】
第３シーケンサ４１３は、プレーンＰＬ２の読み出し動作に必要な処理を行う部分である。第３シーケンサ４１３は、例えば、後述の第３コマンドレジスタ４２３（図４を参照）にコマンドが格納されると動作を開始する。
【0034】
尚、第１シーケンサ４１１、第２シーケンサ４１２、及び第３シーケンサ４１３における上記のような機能の分担は、あくまで一例である。例えば、レジスタに格納されるコマンドの順序に応じて、第１シーケンサ４１１等のそれぞれが担う機能が都度変化するような態様であってもよい。シーケンサ４１によって行われる具体的な処理の内容については後に説明する。
【0035】
図２のレジスタ４２は、コマンドやアドレスを一時的に保持する部分である。図４に示されるように、レジスタ４２は、第１コマンドレジスタ４２１と、第２コマンドレジスタ４２２と、第３コマンドレジスタ４２３と、第１アドレスレジスタ４２４と、第２アドレスレジスタ４２５と、第１ステータスレジスタ４２６と、第２ステータスレジスタ４２７と、を有している。
【0036】
第１コマンドレジスタ４２１は、プレーンＰＬ１、ＰＬ２の書き込み動作や消去動作を指示するコマンドが保持される部分である。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１から第１コマンドレジスタ４２１に転送され保持される。
【0037】
第２コマンドレジスタ４２２は、プレーンＰＬ１の読み出し動作を指示するコマンドが保持される部分である。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１から第２コマンドレジスタ４２２に転送され保持される。
【0038】
第３コマンドレジスタ４２３は、プレーンＰＬ２の読み出し動作を指示するコマンドが保持される部分である。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１から第３コマンドレジスタ４２３に転送され保持される。
【0039】
第１アドレスレジスタ４２４は、プレーンＰＬ１へのコマンドに対応するアドレスが保持される部分である。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１から第１アドレスレジスタ４２４に転送され保持される。
【0040】
第２アドレスレジスタ４２５は、プレーンＰＬ２へのコマンドに対応するアドレスが保持される部分である。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１から第２アドレスレジスタ４２５に転送され保持される。
【0041】
第１ステータスレジスタ４２６は、プレーンＰＬ１の状態を示す第１ステータス情報が格納される部分である。第１ステータスレジスタ４２６に格納されている第１ステータス情報は、プレーンＰＬ１の動作状態に応じて、シーケンサ４１によって都度更新される。第１ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0042】
第２ステータスレジスタ４２７は、プレーンＰＬ２の状態を示す第２ステータス情報が格納される部分である。第２ステータス情報は、プレーンＰＬ２の動作状態に応じて、シーケンサ４１によって都度更新される。第２ステータスレジスタ４２７に格納されている第２ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0043】
レジスタ４２が、上記のような第１ステータスレジスタ４２６及び第２ステータスレジスタ４２７を備えることにより、シーケンサ４１は、それぞれのプレーン（ＰＬ１、ＰＬ２）の状態を示す状態信号を、メモリコントローラ１からの要求に応じて、インターフェイス回路２０から出力するための処理を行うことができる。
【0044】
図２の電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。図５に示されるように、電圧生成回路４３は、第１電圧生成回路４３１と、第２電圧生成回路４３２と、第３電圧生成回路４３３と、を有している。
【0045】
第１電圧生成回路４３１は、プレーンＰＬ１、ＰＬ２におけるデータの書き込み動作時や消去動作に必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。
【0046】
第２電圧生成回路４３２は、プレーンＰＬ１おけるデータの読み出し動作に必要な電圧を生成する部分である。このような電圧には、例えば、ワード線ＷＬに対し印加されるＶｒＡ等やＶＰＡＳＳ＿ＲＥＡＤのような電圧や、ビット線ＢＬに印加される電圧等が含まれる。
【0047】
第３電圧生成回路４３３は、プレーンＰＬ２おけるデータの読み出し動作に必要な電圧を生成する部分である。このような電圧には、例えば、ワード線ＷＬに対し印加されるＶｒＡ等やＶＰＡＳＳ＿ＲＥＡＤのような電圧や、ビット線ＢＬに印加される電圧等が含まれる。
【0048】
尚、第１電圧生成回路４３１、第２電圧生成回路４３２、及び第３電圧生成回路４３３における上記のような機能の分担は、あくまで一例である。電圧生成回路４３は、プレーンＰＬ１及びプレーンＰＬ２が互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加できるように構成されていればよい。
【0049】
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0050】
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0051】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
【0052】
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0053】
メモリセルアレイ１１０、２１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0054】
プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。
【0055】
図６には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図６においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図６に示されるものと同じである。
【0056】
図６に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。
【0057】
尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0058】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
【0059】
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0060】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。
【0061】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。
【0062】
つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。
【0063】
尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図６では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0064】
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。
【0065】
図７には、メモリセルアレイ１１０の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、シリコン基板のｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。ｐ型ウェル領域の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0066】
メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３，３３２，３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つｐ型ウェル領域に達するように形成された穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。
【0067】
メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図６を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。
【0068】
導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
【0069】
更に、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層及び不図示のｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＳＬとして機能する配線層が形成されている。
【0070】
図７に示される構成と同様の構成が、図７の紙面の奥行き方向に沿って複数配列されている。図７の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0071】
図２に戻って説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。
【0072】
センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。
【0073】
ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。
【0074】
図８には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図８には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。
【0075】
図８に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。
【0076】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
【0077】
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。
【0078】
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。
【0079】
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
【0080】
信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。
【0081】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。
【0082】
ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【0083】
図９は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図９の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
【0084】
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図９の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
【0085】
図９の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
【0086】
互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。
【0087】
ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴにベリファイ電圧ＶｆｙＡが印加されると、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
【0088】
その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0089】
例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。
【0090】
また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線ＷＬに対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。
【0091】
図９の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【0092】
その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0093】
そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0094】
尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。
【0095】
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。
【0096】
尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数は７以下であってもよく、９以上であってもよい。
【0097】
半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、メモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。尚、プログラム動作には、メモリセルトランジスタＭＴの電荷蓄積層３３６に対する電子の注入を禁止することにより、当該メモリセルトランジスタＭＴの閾値電圧を維持させることも含まれる。
【0098】
「ベリファイ動作」とは、書き込み動作において、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
【0099】
書き込み動作では、以上のプログラム動作とベリファイ動作の組み合わせが繰り返される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【0100】
図１０は、プログラム動作時における各配線の電位変化を示している。以下では、プレーンＰＬ１においてプログラム動作が行われる場合の例について説明する。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして接地電圧Ｖｓｓ（例えば０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持すべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図１０においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図１０においては「ＢＬ（１）」と表記されている。
【0101】
ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。
【0102】
また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。
【0103】
更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
【0104】
ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。
【0105】
その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。
【0106】
そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。
【0107】
プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。
【0108】
プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。
【0109】
読み出し動作（ベリファイ動作）について説明する。図１９は、読み出し動作時における各配線の電位変化を示している。以下では、プレーンＰＬ１において読み出し動作が行われる場合の例について説明する。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
【0110】
まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。
【0111】
次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。
【0112】
また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。
【0113】
これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。
【0114】
センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。
【0115】
先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。
【0116】
なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。
【0117】
本実施形態においては、上述のように、下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができ、中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることがで、上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。
【0118】
図２０に、下位ページの読み出し動作において選択ワード線ＷＬｓｅｌに印加される電圧と、センスアンプユニットＳＡＵの制御信号ＳＴＢとの関係の一例を示す。同様に、図２１に、中位ページの読み出し動作において選択ワード線ＷＬｓｅｌに印加される電圧と、センスアンプユニットＳＡＵの制御信号ＳＴＢとの関係の一例を示す。また、図２２に、上位ページの読み出し動作において選択ワード線ＷＬｓｅｌに印加される電圧と、センスアンプユニットＳＡＵの制御信号ＳＴＢとの関係の一例を示す。制御信号ＳＴＢは、センスアンプユニットＳＡＵに対応するビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行わせるための制御信号である。
【0119】
以上においては、プレーンＰＬ１における書き込み動作及び読み出し動作について説明したが、プレーンＰＬ２における書き込み動作等も、以上のようなプレーンＰＬ１の場合と同様に行われる。
【0120】
書き込み動作の具体的な流れについて説明する。書き込み動作では、データが正しく書き込まれたことが確認されるまで、プログラム動作とベリファイ動作とが繰り返される。図１１では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。このように繰り返される各動作のことを、以下では「ループ」とも称する。
【0121】
図１１には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。図示するように、１回目及び２回目のループでは、ベリファイ動作は“Ａ”レベルのみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌには電圧ＶｆｙＡが印加され、電圧ＶｆｙＢ～ＶｆｙＧは印加されない。続く３回目及び４回目のループでは、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、ベリファイ電圧ＶｆｙＣ～ＶｆｙＧは印加されない。
【0122】
５回目及び６回目のループでは、ベリファイ動作は“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣが順次印加され、ベリファイ電圧ＶｆｙＤ～ＶｆｙＧは印加されない。そして、“Ａ”レベルを対象としたベリファイ動作は、６回目のループで完了する。これは、例えば６回のループ回数で“Ａ”レベルへのプログラムはほぼ完了するということが経験的に求められるからである。
【0123】
また、７回目及び８回目のループでは、ベリファイ動作は“Ｂ”レベル、“Ｃ”レベル、及び“Ｄ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、及びＶｆｙＤが順次印加される。そして、“Ｂ”レベルを対象としたベリファイ動作は、８回目の書き込み動作で完了する。更に、９回目及び１０回目のループでは、ベリファイ動作は“Ｃ”レベル、“Ｄ”レベル、及び“Ｅ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＣ、ＶｆｙＤ、及びＶｆｙＥが順次印加される。そして、“Ｃ”レベルを対象としたベリファイ動作は、１０回目のループで完了する。
【0124】
以降、同様にして“Ｇ”レベルの書き込みまで行われ、ループは最大で１９回、繰り返される。
【0125】
以上のような書き込み動作時における、各配線の電位の様子を図１２に示す。図１２は、１回目から６回目のループにおける、選択ワード線ＷＬｓｅｌの電位、“Ｅｒ”レベルを維持すべきメモリセルトランジスタＭＴに対応するビット線ＢＬ（図１２ではＢＬ（“Ｅｒ”）と表記）の電位、及び“Ａ”～“Ｇ”レベル内の値に閾値を上昇させるべきメモリセルトランジスタＭＴに対応するビット線ＢＬ（図１２ではそれぞれＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、ＢＬ（“Ｃ”）、ＢＬ（“Ｄ”）、ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及び、ＢＬ（“Ｇ”）と表記）の電位の時間変化を示している。
【0126】
図示するように、１回目のループでは、ビット線ＢＬ（“Ａ”）～ＢＬ（“Ｇ”）のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。具体的には、選択ワード線ＷＬｓｅｌには電圧ＶＰＧＭが印加され、ビット線ＢＬ（“Ｅｒ”）には例えば２．５Ｖが印加され、ビット線ＢＬ（“Ａ”）～ＢＬ（“Ｇ”）には、例えば電圧ＶＳＳ（＝０Ｖ）が印加される。これにより、ビット線ＢＬ（“Ａ”）～ＢＬ（“Ｇ”）のそれぞれに繋がる選択メモリセルトランジスタＭＴの閾値電圧が上昇する。
【0127】
このようなプログラム動作に続いて、“Ａ”レベルについてのベリファイ動作が行われる。具体的には、ビット線ＢＬ（“Ａ”）が例えば０．７Ｖにプリチャージされ、選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡが印加される。その他のビット線ＢＬ（“Ｅｒ”）、ＢＬ（“Ｂ”）～ＢＬ（“Ｇ”）は、例えば０Ｖ等に固定され、ベリファイ対象から外される。その結果、図１１を参照しながら先に述べたように、１回目のループでは“Ａ”レベルのみを対象にしてベリファイ動作が行われることとなる。
【0128】
２回目のループでは、１回目の“Ａ”レベルについてのベリファイ動作をフェイルしたビット線ＢＬ（“Ａ”）及びビット線ＢＬ（“Ｂ”）～ＢＬ（“Ｇ”）、のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。このとき、選択ワード線ＷＬｓｅｌに印加される電圧ＶＰＧＭは、１回目のループにおける電圧ＶＰＧＭよりも僅かに大きくなるようにステップアップされる。その後、１回目と同様に“Ａ”レベルについてのベリファイ動作が実行される。つまり、２回目のループでも“Ａ”レベルのみを対象にしてベリファイ動作が行われる。
【0129】
３回目のループでは、２回目と同様に、“Ａ”レベルについてのベリファイ動作をフェイルしたビット線ＢＬ（“Ａ”）及びビット線ＢＬ（“Ｂ”）～ＢＬ（“Ｇ”）、のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。このとき選択ワード線ＷＬｓｅｌに印加される電圧ＶＰＧＭは、２回目のループにおける電圧ＶＰＧＭよりも僅かに大きくなるように更にステップアップされる。その後、１回目及び２回目と同様に、まず“Ａ”レベルについてのベリファイ動作が実行される。
【0130】
続いて、“Ｂ”レベルについてのベリファイ動作が実行される。具体的には、ビット線ＢＬ（“Ａ”）及びＢＬ（“Ｂ”）が例えば０．７Ｖにプリチャージされ、選択ワード線ＷＬｓｅｌにはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加される。その他のビット線ＢＬ（“Ｅｒ”）及びＢＬ（“Ｃ”）～ＢＬ（“Ｇ”）は、例えば０Ｖ等に固定され、ベリファイ対象から外される。その結果、図１１を参照しながら先に述べたように、３回目のループでは“Ａ”レベルと“Ｂ”レベルとを対象にしてベリファイ動作が行われることとなる。
【0131】
４回目のループでは、電圧ＶＰＧＭが更にステップアップされて、３回目のループと同様の動作が行われる。
【0132】
５回目のループでは、ビット線ＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、及びＢＬ（“Ｃ”）、のそれぞれに繋がるメモリセルトランジスタＭＴを対象として、プログラム動作が行われる。続いて、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルについてベリファイ動作が行われる。６回目のループでは、電圧ＶＰＧＭがステップアップされて、５回目のループと同様の動作が行われる。
【0133】
７回目のループ以降においても、上記と同様のプログラム動作及びベリファイ動作が繰り返し行われて行く。その結果、選択ワード線ＷＬｓｅｌには、電圧ＶＰＧＭの印加と、ベリファイ電圧ＶｆｙＡ等の印加とが交互に繰り返されて行く。
【0134】
図１２に示されるように、それぞれのループにおいて、電圧ＶＰＧＭの印加に続いて行われるベリファイ電圧ＶｆｙＡ等の印加は、１回もしくは複数回繰り返して行われる。それぞれのループ内において繰り返されるベリファイ電圧ＶｆｙＡ等の印加回数は、図１２の例では１回から３回までの範囲となっているのであるが、この例とは異なる回数であってもよい。図１３のグラフには、選択ワード線ＷＬｓｅｌに対する電圧ＶＰＧＭの印加、及びベリファイ電圧ＶｆｙＡ等の印加、が繰り返し行われる様子が模式的に表されている。
【0135】
本実施形態に係る半導体記憶装置２では、一方のプレーン（例えばプレーンＰＬ１）において書き込み動作又は消去動作が行われているときに、当該動作と並行して、他方のプレーン（例えばプレーンＰＬ２）において読み出し動作を行わせることができる。このような動作の例について、図１４を参照しながら説明する。
【0136】
図１４（Ａ）は、プレーンＰＬ１の動作に関する制御信号がインターフェイス回路２０に入力されるタイミング、を表している。図１４（Ｂ）は、プレーンＰＬ２の動作に関する制御信号がインターフェイス回路２０に入力されるタイミング、を表している。
【0137】
図１４（Ｃ）は、書き込み動作を行うプレーンＰＬ１において、選択ワード線ＷＬｓｅｌに印加される電圧（電圧ＶＰＧＭやベリファイ電圧ＶｆｙＡ等）の変化を表している。図１４（Ｄ）、図１４（Ｅ）、及び図１４（Ｆ）のそれぞれは、読み出し動作を行うプレーンＰＬ２において、選択ワード線ＷＬｓｅｌに印加される電圧（読み出し電圧ＶｒＡ等）の変化を表している。後に説明するように、実際に選択ワード線ＷＬｓｅｌに印加される電圧は、図１４（Ｄ）、図１４（Ｅ）、及び図１４（Ｆ）のいずれか１つに示されるように変化する。
【0138】
図１４（Ａ）に示されるように、この例では、時刻ｔ０において、プレーンＰＬ１に書き込み動作を行わせるための制御信号ＰＧがインターフェイス回路２０に入力される。制御信号ＰＧには、動作対象となるプレーンを特定する信号や、書き込み動作を要求する信号、及び、書き込み動作の対象となるアドレスや書き込みデータを示す信号が含まれる。
【0139】
時刻ｔ０以降は、プレーンＰＬ１において書き込み動作が行われる。つまり、プレーンＰＬ１において、図１２等を参照しながら説明したようなプログラム動作及びベリファイ動作が繰り返し実行される。図１４（Ｃ）に示されるように、時刻ｔ０以降においては、プレーンＰＬ１の選択ワード線ＷＬｓｅｌに対する電圧ＶＰＧＭの印加、及び、ベリファイ電圧ＶｆｙＡの印加が繰り返し行われる。この例においては、プログラム動作における電圧ＶＰＧＭの印加が計４回行われており、それぞれのプログラム動作の後に、“Ａ”レベルについてのベリファイ動作が１回ずつ行われている。
【0140】
図１４（Ｃ）の例では、プログラム動作が開始されるタイミング、すなわち電圧ＶＰＧＭが印加されるタイミングが、時刻ｔ０、ｔ２、ｔ４、ｔ６となっている。また、プログラム動作が終了してベリファイ動作が開始されるタイミング、すなわちベリファイ電圧ＶｆｙＡが印加されるタイミングが、時刻ｔ１、ｔ３、ｔ５、ｔ７となっている。時刻ｔ８は、最後のベリファイ動作が終了するタイミングである。尚、図１４（Ｃ）においては、プログラム動作が終了するタイミングと、続くベリファイ動作が開始されるタイミングとが同一であるように描かれているのであるが、それぞれの実際のタイミングは、図１２に示される例のように互いに異なっていてもよい。
【0141】
図１４（Ｂ）に示されるように、この例では、時刻ｔ０よりも後の時刻ｔ１０において、プレーンＰＬ２に読み出し動作を行わせるための制御信号ＲＤがインターフェイス回路２０に入力される。制御信号ＲＤには、動作対象となるプレーンを特定する信号や、読み出し動作を要求する信号、及び、読み出し動作の対象となるアドレスを示す信号が含まれる。制御信号ＲＤが入力された時刻ｔ１０は、この例では、時刻ｔ１よりも後であり且つ時刻ｔ２よりも前のタイミング、すなわち、プレーンＰＬ１において１回目のベリファイ動作が実行されている途中のタイミングとなっている。
【0142】
制御信号ＲＤが入力されても、それに対応するプレーンＰＬ２の読み出し動作は、その時点（時刻ｔ１０）では開始されない。プレーンＰＬ２の読み出し動作が開始されるのは、図１４（Ｄ）、図１４（Ｅ）、及び図１４（Ｆ）に示されるように、プレーンＰＬ１において次のベリファイ動作が開始される時刻ｔ３となっている。
【0143】
図９に示されるように、上位ページデータを読み出す場合においては、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出しが行われ、それぞれの結果によってデータが確定する。この場合、プレーンＰＬ２の読み出し動作においては、選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１４（Ｄ）のように変化する。この場合、制御信号ＲＤが入力された後、プレーンＰＬ１において次のベリファイ動作が行われる期間、すなわち、時刻ｔ３から時刻ｔ４までの期間において、読み出し電圧ＶｒＣを用いた読み出しが行われる。また、プレーンＰＬ１において更に次のベリファイ動作が行われる期間、すなわち、時刻ｔ５から時刻ｔ６までの期間において、読み出し電圧ＶｒＧを用いた読み出しが行われる。なお、時刻ｔ４から時刻ｔ５にかけて選択ワード線ＷＬｓｅｌの電圧を０Ｖにリセットする必要はない。例えば、選択ワード線ＷＬｓｅｌの電圧を、時刻ｔ４から時刻ｔ５にかけて、読み出し電圧ＶｒＣに維持しておいてもよい。あるいは、選択ワード線ＷＬｓｅｌの電圧を、時刻４から時刻ｔ５にかけて、読み出し電圧ＶｒＣから読み出し電圧ＶｒＧへとなだらかに変化させてもよい。本実施形態に係る並行動作の様子を示す他の図についても同様である。
【0144】
図９に示されるように、中位ページデータを読み出す場合においては、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出しが行われ、それぞれの結果によってデータが確定する。この場合、プレーンＰＬ２の読み出し動作においては、選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１４（Ｅ）のように変化する。この場合、制御信号ＲＤが入力された後、プレーンＰＬ１において次のベリファイ動作が行われる期間、すなわち、時刻ｔ３から時刻ｔ４までの期間において、読み出し電圧ＶｒＢを用いた読み出しが行われる。また、プレーンＰＬ１において更に次のベリファイ動作が行われる期間、すなわち、時刻ｔ５から時刻ｔ６までの期間において、読み出し電圧ＶｒＤを用いた読み出しが行われる。また、プレーンＰＬ１において更に次のベリファイ動作が行われる期間、すなわち、時刻ｔ７から時刻ｔ８までの期間において、読み出し電圧ＶｒＦを用いた読み出しが行われる。
【0145】
図９に示されるように、下位ページデータを読み出す場合においては、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出しが行われ、それぞれの結果によってデータが確定する。この場合、プレーンＰＬ２の読み出し動作においては、選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１４（Ｆ）のように変化する。この場合、制御信号ＲＤが入力された後、プレーンＰＬ１において次のベリファイ動作が行われる期間、すなわち、時刻ｔ３から時刻ｔ４までの期間において、読み出し電圧ＶｒＡを用いた読み出しが行われる。また、プレーンＰＬ１において更に次のベリファイ動作が行われる期間、すなわち、時刻ｔ５から時刻ｔ６までの期間において、読み出し電圧ＶｒＥを用いた読み出しが行われる。
【0146】
このように、選択ワード線ＷＬｓｅｌに印加される読み出し電圧は、読み出し動作の対象となるページデータの種類（つまり、上位、中位、下位のいずれか）に応じて、図１４（Ｄ）、図１４（Ｅ）、及び図１４（Ｆ）のいずれかに示されるように変化する。いずれの場合であっても、プレーンＰＬ２における読み出し動作は、プレーンＰＬ１におけるベリファイ動作が行われるタイミングに合わせて実行されることとなる。このようなタイミングの調整に必要な処理は、制御回路であるシーケンサ４１によって行われる。
【0147】
シーケンサ４１は、メモリコントローラ１からの要求に応じて、プレーンＰＬ１、ＰＬ２のそれぞれの動作状態を示す状態信号を、インターフェイス回路２０（具体的には入出力回路２１）を介してメモリコントローラ１へと送信するために必要な処理を行う。具体的には、シーケンサ４１は、プレーンＰＬ１の動作状態に基づいて、第１ステータスレジスタ４２６に格納されている第１ステータス情報を更新する。また、プレーンＰＬ２の動作状態に基づいて、第２ステータスレジスタ４２７に格納されている第２ステータス情報を更新する。第１ステータス情報及び第２ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号としてインターフェイス回路２０から送信される。
【0148】
例えば、図１４（Ｄ）に示される例の場合、すなわち、ＴＬＣ方式において上位ページデータを読み出す場合には、プレーンＰＬ２が読み出し動作中である旨を示す第２ステータス情報が、時刻ｔ３から時刻ｔ６までの期間において、シーケンサ４１によって第２ステータスレジスタ４２７へと格納されることとなる。
【0149】
図１４（Ｅ）に示される例の場合、すなわち、ＴＬＣ方式において中位ページデータを読み出す場合には、プレーンＰＬ２が読み出し動作中である旨を示す第２ステータス情報が、時刻ｔ３から時刻ｔ８までの期間において、シーケンサ４１によって第２ステータスレジスタ４２７へと格納されることとなる。
【0150】
図１４（Ｆ）に示される例の場合、すなわち、ＴＬＣ方式において下位ページデータを読み出す場合には、プレーンＰＬ２が読み出し動作中である旨を示す第２ステータス情報が、時刻ｔ３から時刻ｔ６までの期間において、シーケンサ４１によって第２ステータスレジスタ４２７へと格納されることとなる。
【0151】
メモリセルトランジスタＭＴへのデータの書き込み方式として、ＭＬＣ方式やＳＬＣ方式等を採用した場合でも、プレーンＰＬ２における読み出し動作は上記と同様に、プレーンＰＬ１におけるベリファイ動作が行われるタイミングで行われることとすればよい。例えばＳＬＣ方式を採用した場合には、時刻ｔ３から時刻ｔ４までの期間において、読み出し電圧ＶｒＡ等を用いたデータの読み出しが１回だけ行われることとなる。
【0152】
ところで、制御信号ＲＤが入力されたタイミングである時刻ｔ１０において、プレーンＰＬ２における読み出し動作を直ちに開始することも考えられる。しかしながら、プレーンＰＬ２における読み出し動作を時刻ｔ１０において開始した場合には、当該読み出し動作が行われている途中の時刻ｔ２において、プレーンＰＬ１の選択ワード線ＷＬｓｅｌに電圧ＶＰＧＭが印加されることとなる。つまり、プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＡ等の印加とが、同時に行われてしまうこととなる。
【0153】
電圧ＶＰＧＭは、ビット線ＢＬに印加される電圧や読み出し電圧ＶｒＡ等に比べて、比較的高い電圧である。このため、プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＡ等の印加と、が同時に行われてしまった場合には、プレーンＰＬ２におけるセンスアンプ２２０等の回路が電圧ＶＰＧＭの影響を受けること等により、プレーンＰＬ２で誤動作が生じる可能性がある。具体的には、例えば、プレーンＰＬ２におけるビット線ＢＬの電位や、選択ワード線ＷＬｓｅｌの電位等が、電圧ＶＰＧＭの影響を受けて変動し、これにより誤動作が生じてしまう可能性がある。
【0154】
そこで、本実施形態に係る半導体記憶装置２では、制御回路であるシーケンサ４１が、プレーンＰＬ１においてベリファイ動作が行われる期間に、プレーンＰＬ２に読み出し動作を行わせるように、プレーンＰＬ２の動作タイミングを調整している。具体的には、シーケンサ４１は、プレーンＰＬ１においてベリファイ動作が開始されるタイミングで、プレーンＰＬ２において読み出し動作を開始させることとしている。これにより、プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＡ等の印加と、が同時に行われることが確実に防止されるので、上記のような誤動作も防止することができる。また、プレーンＰＬ１において実行されるベリファイ動作と、これと並行してプレーンＰＬ２において実行される読み出し動作とは、いずれも、データを読み出すために行われる同種の動作となっている。このように、同種の動作を同時並行に行うことにより、制御がより行いやすくなるという利点も得られる。
【0155】
プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＡ等の印加と、が同時に行われてしまうことを防止するためには、プレーンＰＬ１における書き込み動作を一時的に中断した状態で、プレーンＰＬ２における読み出し動作を行わせることも考えられる。図１５には、半導体記憶装置２がこのように動作する場合の例が、比較例として示されている。
【0156】
図１５（Ａ）は、図１４（Ａ）と同様に、プレーンＰＬ１の動作に関する制御信号がインターフェイス回路２０に入力されるタイミング、を表している。図１５（Ｂ）は、図１４（Ｂ）と同様に、プレーンＰＬ２の動作に関する制御信号がインターフェイス回路２０に入力されるタイミング、を表している。図１５（Ｃ）は、図１４（Ｃ）はと同様に、書き込み動作を行うプレーンＰＬ１において、選択ワード線ＷＬｓｅｌに印加される電圧（電圧ＶＰＧＭやベリファイ電圧ＶｆｙＡ等）の変化を表している。図１５（Ｄ）は、図１５（Ｅ）と同様に、読み出し動作を行うプレーンＰＬ２において、選択ワード線ＷＬｓｅｌに印加される電圧（読み出し電圧ＶｒＢ等）の変化を表している。
【0157】
この比較例においても、時刻ｔ０において、プレーンＰＬ１に書き込み動作を行わせるための制御信号ＰＧがインターフェイス回路２０に入力される。また、その後の時刻ｔ１において、プレーンＰＬ２に読み出し動作を行わせるための制御信号ＲＤがインターフェイス回路２０に入力される。
【0158】
図１５の例では、シーケンサ４１は、時刻ｔ１においてプレーンＰＬ１における書き込み動作を一時的に中断させる。このとき、プレーンＰＬ１では、電圧ＰＧＲＭの印加によるプログラム動作が完了している。しかしながら、この時点では、プログラム動作に続くベリファイ動作は開始されない。
【0159】
プレーンＰＬ１における書き込み動作を上記のように中断させるには、メモリコントローラ１が、制御信号ＲＤの送信に先立ち、プレーンＰＬ１の動作を一時的に中断させるコマンドを送信することとすればよい。
【0160】
時刻ｔ１以降は、プレーンＰＬ２における読み出し動作が行われる。例えば中位ページデータが読み出される場合には、プレーンＰＬ２の選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１５（Ｄ）のように変化する。具体的には、時刻ｔ１から時刻ｔ２までの期間において、読み出し電圧ＶｒＢを用いた読み出しが行われる。また、時刻ｔ２から時刻ｔ３までの期間において、読み出し電圧ＶｒＤを用いた読み出しが行われる。更に、時刻ｔ３から時刻ｔ４までの期間において、読み出し電圧ＶｒＦを用いた読み出しが行われる。
【0161】
時刻ｔ４において、プレーンＰＬ２における読み出し動作が終了する。メモリコントローラ１は、半導体記憶装置２から送信される状態信号に基づいて、プレーンＰＬ２における読み出し動作が終了したことを把握する。
【0162】
このタイミングにおいて、メモリコントローラ１は、プレーンＰＬ１における書き込み動作を再開させる。具体的には、メモリコントローラ１は、プレーンＰＬ１に書き込み動作再開させるための制御信号ＲＭを、時刻ｔ４においてインターフェイス回路２０に入力する。
【0163】
制御信号ＲＭに基づいて、シーケンサ４１はプレーンＰＬ１における書き込み動作を再開させる。図１５（Ｃ）に示されるように、時刻ｔ４から、プレーンＰＬ１において１回目のベリファイ動作が行われる。以降は、プレーンＰＬ１におけるプログラム動作とベリファイ動作が繰り返されて行く。図１５（Ｃ）の例では、再開後にプログラム動作が開始されるタイミング、すなわち電圧ＶＰＧＭが印加されるタイミングが、時刻ｔ５、ｔ７となっている。また、再開後のプログラム動作が終了してベリファイ動作が開始されるタイミング、すなわちベリファイ電圧ＶｆｙＡが印加されるタイミングが、時刻ｔ６、ｔ８となっている。時刻ｔ９は、最後のベリファイ動作が終了するタイミングである。
【0164】
以上のような比較例の動作を行うことによっても、プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＡ等の印加と、が同時に行われてしまうことは確実に防止される。しかしながら、この場合には、プレーンＰＬ２で読み込み動作が行われる期間、すなわち、時刻ｔ１から時刻ｔ４までの期間において、プレーンＰＬ１の書き込み動作は中断されてしまう。その結果、当該書き込み動作に要する時間が長くなってしまう。また、書き込み動作が中断されている期間において、プレーンＰＬ１におけるデータリテンション（閾値電圧の変化）が生じてしまう可能性もある。
【0165】
これに対し、本実施形態に係る半導体記憶装置２では、図１４を参照しながら説明したように、プレーンＰＬ１における書き込み動作を中断させることなく、プレーンＰＬ２における読み込み動作が実行される。このため、上記のような問題が生じることは無く、従来に比べて半導体記憶装置２の動作を高速化することができる。
【0166】
以上のような処理は、プレーンＰＬ１において消去動作が行われているときに、プレーンＰＬ１において読み込み動作を実行する際においても、同様に行われる。一般的な半導体記憶装置と同様に、本実施形態に係る半導体記憶装置２でも、消去動作では、選択ワード線ＷＬｓｅｌに対し高電圧を印加することによるデータの消去と、ベリファイ動作と、が繰り返し実行される。このため、プレーンＰＬ２における読み込み動作が開始されるタイミングは、プレーンＰＬ１において、消去動作の一環としてベリファイ動作が開始されるタイミングに一致させればよい。
【0167】
以上のような処理は、プレーンＰＬ２において書き込み動作又は消去動作が行われているときに、プレーンＰＬ１において読み込み動作を実行する際においても、同様に行われる。すなわち、プレーンＰＬ２においてベリファイ動作が開始されるタイミングで、プレーンＰＬ１における読み込み動作が開始される。この場合の具体的な処理の態様は、以上の説明において、プレーンＰＬ１の動作とプレーンＰＬ２の動作とを入れ替えたものと同じである。
【0168】
以上のような処理は、半導体記憶装置２に、３つ以上のプレーンが設けられている場合においても同様に行われる。いずれの場合でも、半導体記憶装置２に設けられた複数のプレーンのうち、メモリセルアレイに対するデータの書き込み動作又は消去動作を行っているものを「第１プレーン」と定義し、メモリセルアレイに対するデータの書き込み動作及び消去動作のいずれをも行っていないものの一つを「第２プレーン」と定義する。このように定義した場合、第１プレーンがデータの書き込み動作又は消去動作を行っている途中において、第２プレーンに対するデータの読み出し動作を指示する制御信号が、インターフェイス回路２０に入力された場合には、本実施形態の制御回路であるシーケンサ４１は、第１プレーンにおいてベリファイ動作が行われる期間に、第２プレーンに読み出し動作を行わせることとなる。具体的には、シーケンサ４１は、第１プレーンにおいてベリファイ動作が開始されるタイミングで、第２プレーンに読み出し動作を開始させる。
【0169】
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0170】
【0171】
図１６（Ａ）及び図１６（Ｂ）に示されるように、本実施形態においても、時刻ｔ０において、プレーンＰＬ１に書き込み動作を行わせるための制御信号ＰＧがインターフェイス回路２０に入力される。また、その後の時刻ｔ１０において、プレーンＰＬ２に読み出し動作を行わせるための制御信号ＲＤがインターフェイス回路２０に入力される。
【0172】
図１６（Ｃ）に示されるように、時刻ｔ１０においては、プレーンＰＬ１では書き込み動作の一環としてベリファイ動作が行われている途中となっている。当該ベリファイ動作は時刻ｔ１１まで行われ、時刻ｔ１１から時刻ｔ１２までの期間においては、次のプログラム動作が行われている。
【0173】
図１６（Ｃ）に示されるように、本実施形態では、プログラム動作に続くベリファイ動作において、３つのレベルを対象としたベリファイ動作が順に行われている。例えば、時刻ｔ１１から時刻ｔ１２までの期間においてプログラム動作が行われた後、時刻ｔ１２から時刻ｔ１３までの期間においては“Ａ”レベルを対象としたベリファイ動作が行われ、時刻ｔ１３から時刻ｔ１４までの期間においては“Ｂ”レベルを対象としたベリファイ動作が行われ、時刻ｔ１４から時刻ｔ１５までの期間においては“Ｃ”レベルを対象としたベリファイ動作が行われている。同様に、時刻ｔ１５から時刻ｔ１６までの期間においてプログラム動作が行われた後、時刻ｔ１６から時刻ｔ１７までの期間においては“Ａ”レベルを対象としたベリファイ動作が行われ、時刻ｔ１７から時刻ｔ１８までの期間においては“Ｂ”レベルを対象としたベリファイ動作が行われ、時刻ｔ１８から時刻ｔ１９までの期間においては“Ｃ”レベルを対象としたベリファイ動作が行われている。
【0174】
時刻ｔ１０において制御信号ＲＤが入力されても、それに対応するプレーンＰＬ２の読み出し動作が開始されるのは、図１４（Ｄ）、図１４（Ｅ）、及び図１４（Ｆ）に示されるように、プレーンＰＬ１において次のベリファイ動作が開始される時刻ｔ１２となっている。
【0175】
上位ページデータを読み出す場合においては、プレーンＰＬ２において選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１６（Ｄ）のように変化する。この場合、時刻ｔ１２から時刻ｔ１３までの期間において、読み出し電圧ＶｒＣを用いた読み出しが行われる。続いて、時刻ｔ１３から時刻ｔ１４までの期間において、読み出し電圧ＶｒＧを用いた読み出しが行われる。
【0176】
中位ページデータを読み出す場合においては、プレーンＰＬ２において選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１６（Ｅ）のように変化する。この場合、時刻ｔ１２から時刻ｔ１３までの期間において、読み出し電圧ＶｒＢを用いた読み出しが行われる。また、時刻ｔ１３から時刻ｔ１４までの期間において、読み出し電圧ＶｒＤを用いた読み出しが行われる。時刻ｔ１４から時刻ｔ１５までの期間において、読み出し電圧ＶｒＦを用いた読み出しが行われる。
【0177】
下位ページデータを読み出す場合においては、プレーンＰＬ２において選択ワード線ＷＬｓｅｌに印加される読み出し電圧は図１６（Ｆ）のように変化する。この場合、時刻ｔ１２から時刻ｔ１３までの期間において、読み出し電圧ＶｒＡを用いた読み出しが行われる。また、時刻ｔ１３から時刻ｔ１４までの期間において、読み出し電圧ＶｒＥを用いた読み出しが行われる。
【0178】
このように、選択ワード線ＷＬｓｅｌに印加される読み出し電圧は、読み出し動作の対象となるページデータの種類（つまり、上位、中位、下位のいずれか）に応じて、図１６（Ｄ）、図１６（Ｅ）、及び図１６（Ｆ）のいずれかに示されるように変化する。いずれの場合であっても、プレーンＰＬ２における読み出し動作は、プレーンＰＬ１におけるベリファイ動作が行われるタイミングに合わせて実行されることとなる。更に本実施形態では、プレーンＰＬ２における読み出し動作が行われる期間は、上記いずれの場合であっても、制御信号ＲＤが入力されてから、プレーンＰＬ１において次のベリファイ動作が行われている期間（例えば、時刻ｔ１２から時刻ｔ１５までの期間）の中に含まれている。
【0179】
本実施形態では、プレーンＰＬ１において３つのレベルを対象としたベリファイ動作が順に行われる。このため、当該ベリファイ動作が行われる期間は、第１実施形態の場合に比べると長くなっている。そこで、本実施形態では、プレーンＰＬ１においてベリファイ動作が行われている上記の期間内に、プレーンＰＬ２において複数のレベルの読み出し動作を連続して行うこととしている。
【0180】
尚、読み込み動作としては、読み出し電圧を変化させながら複数回の読み出しを行う、所謂「リトライ系」と称される読み込み動作が行われてもよい。リトライ系の読み込み動作としては、例えば「ＤＬＡリード」等が挙げられる。
【0181】
リトライ系の読み込み動作の実行に要する期間は、プレーンＰＬ１においてベリファイ動作が行われている期間（例えば、時刻ｔ１２から時刻ｔ１５までの期間）の中に納まらない場合も生じ得る。この場合には、図１６（Ｄ）に示されるように、プレーンＰＬ２の読み込み動作の一部を、プレーンＰＬ１において次のベリファイ動作が行われている期間（例えば、時刻ｔ１６から時刻ｔ１９までの期間）に実行することとしてもよい。図１６（Ｄ）の例では、時刻ｔ１６から時刻ｔ１７までの期間において、読み出し電圧ＶｒＣ’を用いた読み出しが行われ、時刻ｔ１７から時刻ｔ１８までの期間において、読み出し電圧ＶｒＤ’を用いた読み出しが行われる。読み出し電圧ＶｒＣ’、ＶｒＤ’は、読み出し電圧ＶｒＣ、ＶｒＤのそれぞれを僅かに変化させた電圧である。
【0182】
このように、プレーンＰＬ２における読み出し動作に要する期間が、プレーンＰＬ１における１回のベリファイ動作の期間内に収まらない場合には、プレーンＰＬ２の読み出し動作を複数に分割した上で、分割されたそれぞれの読み出し動作を、プレーンＰＬ１でベリファイ動作が行われる各期間で実行することとすればよい。プレーンＰＬ２における読み出し動作に要する期間は、予めシーケンサ４１で把握することができるので、状況に応じて上記のように分割して行うなど、フレキシブルに対応することができる。いずれの場合であっても、シーケンサ４１は、プレーンＰＬ１でベリファイ動作が行われる期間内に、プレーンＰＬ２に読み出し動作を行わせることとなる。このような態様でも、第１実施形態で説明したものと同様の効果を奏する。
【0183】
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0184】
図１７には、本実施形態に係る半導体記憶装置２の動作が、図１４と同様の方法で示されている。図１７（Ａ）～（Ｃ）のそれぞれに示される項目は、図１４（Ａ）～（Ｃ）のそれぞれに示される項目と同じである。また、図１７（Ｄ）には、図１４（Ｅ）と同様に、プレーンＰＬ２から中位ページデータを読み出す場合において、プレーンＰＬ２の選択ワード線ＷＬｓｅｌに印加される電圧の変化の例が示されている。
【0185】
図１７（Ａ）及び図１７（Ｂ）に示されるように、本実施形態においても、時刻ｔ０において、プレーンＰＬ１に書き込み動作を行わせるための制御信号ＰＧがインターフェイス回路２０に入力される。また、その後の時刻ｔ１０において、プレーンＰＬ２に読み出し動作を行わせるための制御信号ＲＤがインターフェイス回路２０に入力される。
【0186】
図１７（Ｃ）に示されるように、制御信号ＲＤが入力された時刻ｔ１０は、本実施形態でも、プレーンＰＬ１で書き込み動作が行われている途中のタイミングとなっている。ただし、図１７の例において制御信号ＲＤが入力された時刻ｔ１０は、プレーンＰＬ１の書き込み動作が完了する直前のタイミングとなっている。
【0187】
具体的には、時刻ｔ１０においてプレーンＰＬ１で実行されていたベリファイ動作が行われた後、時刻ｔ１１から時刻ｔ１２までの期間において、プレーンＰＬ１では最後のプログラム動作が行われている。続いて、時刻ｔ１２から時刻ｔ１３までの期間において、プレーンＰＬ１では最後のベリファイ動作が行われ、時刻ｔ１３においてプレーンＰＬ１の書き込み動作が完了している。
【0188】
本実施形態でも、プレーンＰＬ２の読み出し動作が開始されるのは、プレーンＰＬ１において次のベリファイ動作が開始される時刻ｔ１２となっている。プレーンＰＬ２の読み出し動作において中位ページデータを読み出すためには、読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦをそれぞれ用いた３レベルの読み出しが必要となる。このため、図１７（Ｄ）に示されるように、時刻ｔ１２から時刻ｔ１３までの期間において、読み出し電圧ＶｒＢを用いた読み出しが行われる。また、時刻ｔ１３から時刻ｔ１４までの期間において、読み出し電圧ＶｒＤを用いた読み出しが行われる。時刻ｔ１４から時刻ｔ１５までの期間において、読み出し電圧ＶｒＦを用いた読み出しが行われる。
【0189】
この例のように、プレーンＰＬ１の書き込み動作が完了する直前のタイミングで制御信号ＲＤが入力され、プレーンＰＬ２の読み込み動作が開始された場合には、プレーンＰＬ２の読み込み動作が完了する時刻ｔ１５よりも前の時刻ｔ１３において、プレーンＰＬ１の書き込み動作が完了してしまう。
【0190】
時刻ｔ１３以降においては、メモリコントローラ１から、プレーンＰＬ１の次の書き込み動作等が指示される可能性がある。例えば、時刻ｔ１３から時刻ｔ１５までの期間のいずれかにおいて、プレーンＰＬ１の次の書き込み動作が開始された場合には、プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＤ等の印加が、同時に行われてしまうこととなる。
【0191】
そこで、本実施形態ではこのような状態となることを防止するために、シーケンサ４１が、時刻ｔ１３から時刻ｔ１５までの期間ＴＭ１において、プレーンＰＬ１に疑似的なベリファイ動作を行わせることとしている。「疑似的なベリファイ動作」とは、例えばメモリコントローラ１に対し、プレーンＰＬ１においてベリファイ動作が行われていると見せかけるための疑似的な動作である。疑似的なベリファイ動作においては、プレーンＰＬ１の選択ワード線に対しするベリファイ電圧の印加は行われない。
【0192】
例えば、疑似的なベリファイ動作が行われている期間ＴＭ１においては、プレーンＰＬ１においてベリファイ動作が完了していないことを示す第１ステータス情報が、第１ステータスレジスタ４２６に格納される。当該期間ＴＭ１において、メモリコントローラ１からの要求があった場合には、上記の第１ステータス情報が、状態信号として入出力回路２１からメモリコントローラ１へと出力される。疑似的なベリファイ動作は、実際のベリファイ動作が行われる場合と同じ期間だけ、継続して行われる。
【0193】
このような処理が行われることにより、時刻ｔ１３から時刻ｔ１５までの期間、すなわち、プレーンＰＬ２で読み出し動作が行われている期間ＴＭ１の途中において、プレーンＰＬ１で次の書き込み動作が開始されてしまうことは確実に防止される。
【0194】
以上のように、本実施形態においては、プレーンＰＬ２（第２プレーン）の読み出し動作が完了するよりも前に、プレーンＰＬ１（第１プレーン）の書き込み動作が完了した場合には、制御回路であるシーケンサ４１は、プレーンＰＬ２（第２プレーン）の読み出し動作が完了するまで、プレーンＰＬ１（第１プレーン）に疑似的なベリファイ動作を行わせる。プレーンＰＬ２（第２プレーン）の読み出し動作が完了するよりも前に、プレーンＰＬ１（第１プレーン）の消去動作が完了した場合においても、上記と同様の処理が行われる。
【0195】
尚、時刻ｔ１３から時刻ｔ１５までの期間ＴＭ１において行われる処理は、上記のような「疑似的なベリファイ動作」とは異なる処理であってもよい。例えば、期間ＴＭ１においては、シーケンサ４１が、プレーンＰＬ１が動作中である旨を示す状態信号をインターフェイス回路２０から出力するために必要な処理、のみを行うこととしてもよい。具体的には、期間ＴＭ１において、シーケンサ４１が、プレーンＰＬ１が動作中である旨を示す第２ステータス情報を、第２ステータスレジスタ４２７へと格納することとしてもよい。このような方法によっても、プレーンＰＬ２で読み出し動作が行われている期間ＴＭ１の途中において、プレーンＰＬ１で次の書き込み動作が開始されてしまうことは確実に防止される。
【0196】
上記の例のように、プレーンＰＬ２（第２プレーン）の読み出し動作が完了するよりも前に、プレーンＰＬ１（第１プレーン）の書き込み動作が完了した場合には、制御回路であるシーケンサ４１は、プレーンＰＬ２（第２プレーン）の読み出し動作が完了するまで、プレーンＰＬ１（第１プレーン）が動作中であることを示す状態信号をインターフェイス回路２０から出力するために必要な処理を行うこととしてもよい。プレーンＰＬ２（第２プレーン）の読み出し動作が完了するよりも前に、プレーンＰＬ１（第１プレーン）の消去動作が完了した場合においても、上記と同様の処理が行われる。
【0197】
第４実施形態について説明する。以下では、上記の第３実施形態と異なる点について主に説明し、第３実施形態と共通する点については適宜説明を省略する。
【0198】
【0199】
図１８（Ａ）及び図１８（Ｂ）に示されるように、本実施形態においても、時刻ｔ０において、プレーンＰＬ１に書き込み動作を行わせるための制御信号ＰＧがインターフェイス回路２０に入力される。また、その後の時刻ｔ１０において、プレーンＰＬ２に読み出し動作を行わせるための制御信号ＲＤがインターフェイス回路２０に入力される。
【0200】
図１８（Ｃ）に示されるように、制御信号ＲＤが入力された時刻ｔ１０は、本実施形態でも、プレーンＰＬ１の書き込み動作が完了する直前のタイミングとなっている。具体的には、時刻ｔ１０においてプレーンＰＬ１で実行されていたベリファイ動作が行われた後、時刻ｔ１１から時刻ｔ１２までの期間において、プレーンＰＬ１では最後のプログラム動作が行われている。続いて、時刻ｔ１２から時刻ｔ１３までの期間において、プレーンＰＬ１では最後のベリファイ動作が行われ、時刻ｔ１３においてプレーンＰＬ１の書き込み動作が完了している。
【0201】
本実施形態でも、プレーンＰＬ２の読み出し動作が開始されるのは、プレーンＰＬ１において次のベリファイ動作が開始される時刻ｔ１２となっている。プレーンＰＬ２の読み出し動作において中位ページデータを読み出すためには、読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦをそれぞれ用いた３レベルの読み出しが必要となる。このため、プレーンＰＬ２の読み出し動作が、図１７（Ｄ）の第３実施形態と同様に行われた場合には、当該読み出し動作が完了するのは、プレーンＰＬ１の書き込み動作が完了する時刻ｔ１３よりも後の時刻ｔ１５となってしまう。
【0202】
そこで、本実施形態では、プレーンＰＬ１の書き込み動作が完了する時刻ｔ１３において、プレーンＰＬ２の読み出し動作を中断することとしている。図１８（Ｄ）に示される例では、時刻ｔ１３において、プレーンＰＬ２では、読み出し電圧ＶｒＢを用いた読み出しまでが完了しており、読み出し電圧ＶｒＤを用いた読み出し、及び、読み出し電圧ＶｒＦを用いた読み出しについては完了していない。
【0203】
時刻ｔ１３において、シーケンサ４１は、プレーンＰＬ２の読み出し動作が完了しなかったことを示す第２ステータス情報を、第２ステータスレジスタ４２７へと格納する。第２ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0204】
その後、メモリコントローラ１から、プレーンＰＬ２の読み出し動作を行う旨の制御信号が再度送信された場合には、読み出し電圧ＶｒＢ、ＶｒＤ、ＶｒＦをそれぞれ用いた３レベルの読み出しが再度実行される。この場合、前回中断した時点から処理が再開されることとしてもよい。
【0205】
以上のように、本実施形態では、プレーンＰＬ２（第２プレーン）の読み出し動作が完了するよりも前に、プレーンＰＬ１（第１プレーン）の書き込み動作が完了した場合には、制御回路であるシーケンサ４１は、プレーンＰＬ２（第２プレーン）の読み出し動作が完了しなかったことを示す状態信号をインターフェイス回路２０から出力するために必要な処理を行う。このような態様であっても、プレーンＰＬ１における電圧ＶＰＧＭの印加と、プレーンＰＬ２における読み出し電圧ＶｒＡ等の印加と、が同時に行われてしまうことを防止することができる。プレーンＰＬ２（第２プレーン）の読み出し動作が完了するよりも前に、プレーンＰＬ１（第１プレーン）の消去動作が完了した場合においても、上記と同様の処理が行われる。
【0206】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素及びその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0207】
２：半導体記憶装置、ＰＬ１，ＰＬ２：プレーン、１１０，２１０：メモリセルアレイ、２０：インターフェイス回路、４１：シーケンサ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】