特開 2022-129021 リセット用半導体集積回路およびそれを用いた電子回路システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022129021

(43)【公開日】2022-09-05

(54)【発明の名称】リセット用半導体集積回路およびそれを用いた電子回路システム

(51)【国際特許分類】

   H03K 17/22 20060101AFI20220829BHJP

   G06F 1/24 20060101ALI20220829BHJP

【ＦＩ】

H03K17/22 E

G06F1/24 351

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021027547

(22)【出願日】2021-02-24

(71)【出願人】

【識別番号】000006220

【氏名又は名称】ミツミ電機株式会社

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(72)【発明者】

【氏名】高野 陽一

(72)【発明者】

【氏名】平井 勝

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX12

5J055AX39

5J055AX44

5J055BX42

5J055DX22

5J055DX56

5J055EY03

5J055EY10

5J055EZ07

5J055EZ10

5J055EZ11

5J055FX05

5J055FX08

5J055FX38

5J055GX01

5J055GX06

(57)【要約】

【課題】リセット信号の遅延時間の変更が可能なリセット回路及びリセット用半導体集積回路を提供する。
【解決手段】電圧検出回路（２１）を備え、監視対象の電源電圧（ＶＤＤ１）が所定のレベルよりも低くなった場合にリセット信号を出力するリセット用半導体集積回路において、前記電圧検出回路の検出結果に応じた信号を生成し出力するＣＭＯＳ回路からなる出力段（２２）と、監視対象の電源電圧（ＶＤＤ１）が入力される監視電圧入力端子（ＶＳ）と、回路の基準電位となる電圧が印加される基準電位端子（ＧＮＤ）と、出力段の電源電圧端子が接続され外部より前記出力段の動作電圧となる電源電圧（ＶＤＤ２）を印加可能な外部電圧端子（ＶＢ）と、出力段が生成した信号を出力するための出力端子（ＯＵＴ）と、を備えているように構成した。
【選択図】図１

【特許請求の範囲】

【請求項1】

電圧検出回路を備え、監視対象の電源電圧が所定のレベルよりも低くなった場合にリセット信号を出力するリセット用半導体集積回路であって、
前記電圧検出回路の検出結果に応じた信号を生成し出力するＣＭＯＳ回路からなる出力段と、
監視対象の電源電圧が入力される監視電圧入力端子と、
回路の基準電位となる電圧が印加される基準電位端子と、
前記出力段の電源電圧端子が接続され外部より前記出力段の動作電圧となる電源電圧を印加可能な外部電圧端子と、
前記出力段が生成した信号を出力するための出力端子と、
を備えていることを特徴とするリセット用半導体集積回路。

【請求項2】

前記電圧検出回路は、
前記監視電圧入力端子と前記基準電位端子との間に接続され、監視対象の電源電圧を分圧する分圧回路と、
前記分圧回路により分圧された電圧と所定の参照電圧とを比較する電圧比較回路と、
を備え、前記電圧比較回路はヒステリシス特性を有することを特徴とする請求項１に記載のリセット用半導体集積回路。

【請求項3】

前記電圧比較回路は前記外部電圧端子に印加された電源電圧を動作電圧として動作するように結線されていることを特徴とする請求項２に記載のリセット用半導体集積回路。

【請求項4】

前記電圧比較回路の後段に所定の機能を有するロジック回路が接続され、前記ロジック回路の出力信号が前記出力段に入力されるように構成され、
前記ロジック回路は前記外部電圧端子に印加された電源電圧を動作電圧として動作するように結線されていることを特徴とする請求項２または請求項３に記載のリセット用半導体集積回路。

【請求項5】

前記ロジック回路は、コンデンサを備えた遅延回路であり、前記コンデンサを外付け素子として接続するための外部端子が設けられていることを特徴とする請求項４に記載のリセット用半導体集積回路。

【請求項6】

請求項１～５のいずれかに記載のリセット用半導体集積回路と、リセット入力端子を有する１または２以上のＩＣもしくはＬＳＩと、を含み、前記ＩＣもしくはＬＳＩが２以上の電源電圧で動作するとともに、前記リセット用半導体集積回路より出力されたリセット信号が前記リセット入力端子に入力されるように構成された電子回路システムであって、
前記リセット用半導体集積回路の前記監視電圧入力端子に前記２以上の電源電圧のうちいずれか低い電源電圧が入力され、
前記リセット用半導体集積回路の前記外部電圧端子に、前記２以上の電源電圧のうち、前記監視電圧入力端子に入力される電源電圧よりも高い電源電圧が印加されるように結線されていることを特徴とする電子回路システム。

【請求項7】

前記ＩＣもしくＬＳＩはＣＰＵコアと信号のインターフェース回路とを内蔵したデバイスであり、
前記ＣＰＵコアは第１の電源電圧で動作し、前記インターフェース回路は前記第１の電源電圧よりも高い第２の電源電圧で動作するように構成されており、
前記第１の電源電圧が前記リセット用半導体集積回路の前記監視電圧入力端子に入力され、前記第２の電源電圧が前記リセット用半導体集積回路の前記外部電圧端子に印加されるように結線されていることを特徴とする請求項６に記載の電子回路システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マイコンやマイコンを内蔵したＳｏＣ（システム・オン・チップ）、システムＬＳＩあるいは画像処理や各種演算を行うプロセッサのようなリセット入力端子を有するＬＳＩ（大規模半導体集積回路）の電源電圧を監視してリセット信号を生成し出力するリセット用半導体集積回路（以下、リセット用ＩＣと称する）およびそれを用いた電子回路システムに関する。

【背景技術】

【0002】

マイコンやマイコンを備えた電子回路システム（以下、単にシステムと称する）の動作中に電源電圧が低下すると、システムが誤動作したり暴走したりするため、電源電圧を監視して電源電圧が所定レベル以下に低下した場合にマイコンにリセットをかけるリセット信号を生成するリセット回路が必要とされる。また、かかるリセット信号を生成する回路を１つの半導体集積回路として形成したリセット用ＩＣが提供されている。
従来、ＣＭＯＳプロセスによるリセット用ＩＣにおける出力回路の形式としては、オープンドレイン出力とＣＭＯＳインバータを用いたＣＭＯＳ出力とがある。

【0003】

また、リセット用ＩＣには、電源電圧の立ち上がり時に電源投入直後のシステムの誤動作を防止するため、電源電圧が充分に立ち上がってからリセットを解除すべく遅延回路が設けているものもある。なお、従来、リセット用ＩＣに関する発明としては、例えば特許文献１や２に記載されているものがある。
このうち、特許文献１は、出力回路の形式としてＣＭＯＳ出力を採用したリセット装置（ＩＣ）を開示している。また、特許文献２は、遅延回路を内蔵したリセット用ＩＣにおいて、カウンタ回路を用いて遅延時間を変更可能にした発明を開示している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８－１１８３８１号公報

【特許文献2】特開２０１０－２６８２５８号公報

【特許文献3】特開２００６－２１５４５４号公報

【特許文献4】特開２０１１－１２４６５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図６（Ａ）には、出力回路の形式がオープンドレイン出力であるリセット用ＩＣを使用した電圧監視システムにおけるリセット信号のインターフェース構成が、また図６（Ｂ）には、出力回路の形式がＣＭＯＳ出力であるリセット用ＩＣを使用した電圧監視システムにおけるリセット信号のインターフェース構成が示されている。

【0006】

このうち、図６（Ａ）のオープンドレイン出力にあっては、例えばマイコン等のデバイスがＣＰＵコア用の電源電圧Ｖ１とＩ／Ｏ用の電源電圧Ｖ２の２電源で動作するＬＳＩである場合、プルアップ抵抗ＲｐをＩ／Ｏ用の電源電圧Ｖ２に接続することで、リセット用ＩＣの出力端子ＯＵＴから出力されるリセット信号ＲＥＳのレベルを、マイコン等のデバイスのインターフェース（Ｉ／Ｏ）に適した信号として入力することができる。

【0007】

しかし、図６（Ａ）のような構成においては、電源電圧Ｖ１が低下して所定のレベルよりも低くなり出力端子ＯＵＴがロウレベルにされる状態において、電源電圧Ｖ２とロウレベルである出力端子ＯＵＴ間のプルアップ抵抗Ｒｐに暗電流が流れ、電池を電源とするシステムにおいては電池の使用時間を短くしてしまうという課題がある。なお、プルアップ抵抗Ｒｐは、後段デバイスの入力インピーダンスを駆動するため、駆動電流が小さいと入力信号の立上がりが遅くなるので一概に高抵抗にすることができない。
一方、図６（Ｂ）のＣＭＯＳ出力の場合、暗電流が流れることはないが、電圧監視対象のデバイスは単一電源で動作するデバイスに制限されてしまうという課題がある。

【0008】

この発明は、上記のような課題に着目してなされたもので、その目的とするところは、出力がロウレベルの場合に出力段に暗電流が流れることがないとともに、リセット信号を供給するデバイスが複数の電源で動作するＬＳＩまたはデバイスである場合に、レベルシフト回路を追加的に設けることなくＬＳＩまたはデバイスのインターフェース回路に適した信号として入力することができるリセット用ＩＣおよびそれを用いた電子回路システムを提供することにある。

【0009】

なお、従来、出力回路の形式としてＣＭＯＳ出力を採用し出力回路の電源電圧として内部回路の電源電圧と異なる電圧を与えるため出力回路用の電源電圧端子を設けたＩＣに関する発明として特許文献３に記載されているものが、また出力回路の形式としてＣＭＯＳ出力を採用し出力回路の前段にレベルシフト回路を設けて内部信号の振幅レベルと異なる振幅レベルの信号を出力するように構成したＩＣに関する発明として特許文献４に記載されているものがある。しかし、いずれもＰＤＰ（プラズマディスプレイパネル）のためのドライバ回路（駆動回路）に関するもので、マイコン等の電源電圧を監視してリセット信号を出力するリセット用ＩＣに関するものではない。

【課題を解決するための手段】

【0010】

上記目的を達成するためこの発明は、
電圧検出回路を備え、監視対象の電源電圧が所定のレベルよりも低くなった場合にリセット信号を出力するリセット用半導体集積回路において、
前記電圧検出回路の検出結果に応じた信号を生成し出力するＣＭＯＳ回路からなる出力段と、
監視対象の電源電圧が入力される監視電圧入力端子と、
回路の基準電位となる電圧が印加される基準電位端子と、
前記出力段の電源電圧端子が接続され外部より前記出力段の動作電圧となる電源電圧を印加可能な外部電圧端子と、
前記出力段が生成した信号を出力するための出力端子と、を備えているようにした。

【0011】

上記のような構成を有するリセット用半導体集積回路によれば、出力段がＣＭＯＳ回路であるため、出力がロウレベルの際に出力段に暗電流が流れることがない。また、出力するリセット信号は基準電位（ＧＮＤ）～外部電圧端子印加電圧の振幅を有する信号となるため、後段にレベルシフト回路を追加的に設けることなく、リセット信号を受けるデバイスのインターフェースに適したレベルの信号として出力することができる。さらに、４端子であるため、小型のＩＣパッケージを使用することができる。

【0012】

ここで、望ましくは、前記電圧検出回路は、
前記監視電圧入力端子と前記基準電位端子との間に接続され、監視対象の電源電圧を分圧する分圧回路と、
前記分圧回路により分圧された電圧と所定の参照電圧とを比較する電圧比較回路と、
を備え、前記電圧比較回路はヒステリシス特性を有するように構成する。
かかる構成によれば、電圧比較回路がヒステリシス特性を有するため、ノイズ等の影響を受けにくくすることができる。

【0013】

さらに、望ましくは、前記電圧比較回路は前記外部電圧端子に印加された電源電圧を動作電圧として動作するように結線されているように構成する。
これにより、ＩＣの動作限界がなくなり、監視対象電圧が低下しても電圧比較回路が安定して動作することができる。

【0014】

さらに、望ましくは、前記電圧比較回路の後段に所定の機能を有するロジック回路が接続され、前記ロジック回路の出力信号が前記出力段に入力されるように構成され、
前記ロジック回路は前記外部電圧端子に印加された電源電圧を動作電圧として動作するように結線されているように構成する。
かかる構成によれば、電圧比較回路（コンパレータ）の後段のロジック回路が外部電圧端子（ＶＢ）に印加された電源電圧（ＶＤＤ２）を動作電圧として動作するため、出力段を確実に動作させるとともに貫通電流が流れないようにすることができる。

【0015】

また、望ましくは、前記ロジック回路は、コンデンサを備えた遅延回路であり、前記コンデンサを外付け素子として接続するための外部端子が設けられているように構成する。
これにより、電源起動時のリセット解除やリセット発生時のリセット信号の変化に遅延を持たせることができるとともに、外部端子に接続する外付けのコンデンサの容量値を適宜選択することによって遅延時間を任意に設定することができる。

【0016】

また、本出願に係る他の発明は、上記のような構成を有するリセット用半導体集積回路と、リセット入力端子を有する１または２以上のＩＣもしくはＬＳＩと、を含み、前記ＩＣもしくはＬＳＩが２以上の電源電圧で動作するとともに、前記リセット用半導体集積回路より出力されたリセット信号が前記リセット入力端子に入力されるように構成された電子回路システムであって、
前記リセット用半導体集積回路の前記監視電圧入力端子に前記２以上の電源電圧のうちいずれか低い電源電圧が入力され、
前記リセット用半導体集積回路の前記外部電圧端子に、前記２以上の電源電圧のうち、前記監視電圧入力端子に入力される電源電圧よりも高い電源電圧が印加されるように結線されているように構成する。

【0017】

上記構成の電子回路システムによれば、プルアップ抵抗が不要であるため、素子数の削減によるコストの低減、システムの省スペース化に寄与することができる。また、ＩＣもしくＬＳＩに入力されるリセット信号は基準電位（ＧＮＤ）～外部電圧端子印加電圧の振幅を有する信号となるため、レベルシフト回路を追加的に設けることなく、リセット信号を受けるデバイスが複数の電源で動作するＬＳＩもしくは複数の電源で動作するシステムを構成するＬＳＩまたはＩＣである場合に、ＬＳＩまたはＩＣのインターフェースに適したレベルを有する信号として供給することができる。

【0018】

さらに、望ましくは、前記ＩＣもしくＬＳＩはＣＰＵコアと信号のインターフェース回路とを内蔵したデバイスであり、
前記ＣＰＵコアは第１の電源電圧で動作し、前記インターフェース回路は前記第１の電源電圧よりも高い第２の電源電圧で動作するように構成されており、
前記第１の電源電圧が前記リセット用半導体集積回路の前記監視電圧入力端子に入力され、前記第２の電源電圧が前記リセット用半導体集積回路の前記外部電圧端子に印加されるように結線されているように構成する。

【0019】

これにより、リセット信号を受けるデバイスがＣＰＵコアと信号のインターフェース回路とを内蔵し２電源で動作するＬＳＩまたはＩＣである場合に、ＬＳＩまたはＩＣのインターフェース回路に適した信号として入力することができる。また、監視対象の電源電圧が電池等の電圧であって電圧レベルが低下したとしても、確実にインターフェース回路にリセット信号を入力してシステムにリセットをかけることができるため、電源電圧の低下によるシステムの誤動作や暴走を防止することができる。

【発明の効果】

【0020】

本発明に従うと、出力がロウレベルの場合に出力段に暗電流が流れることがないとともに、リセット信号を供給するデバイスが複数の電源で動作するＬＳＩもしくは複数の電源で動作するシステムを構成するＬＳＩまたはＩＣである場合に、レベルシフト回路を追加的に設けることなくＬＳＩまたはＩＣのインターフェース回路に適した信号として入力することができるリセット用ＩＣおよびそれを用いた電子回路システムを実現することができるという効果がある。

【図面の簡単な説明】

【0021】

【図1】本発明を適用したリセット用ＩＣの一実施形態およびそれを使用して好適なシステムの一例を示す回路構成図である。

【図2】（Ａ），（Ｂ）は実施形態のリセット用ＩＣにおける電圧検出回路の具体例を示す回路構成図である。

【図3】実施形態のリセット用ＩＣの動作特性を示すグラフである。

【図4】（Ａ），（Ｂ）は実施形態のリセット用ＩＣ内の電圧検出回路の変形例およびそれを用いたシステムの一例を示す回路構成図である。

【図5】実施形態のリセット用ＩＣの他の実施例を示す回路構成図である。

【図6】（Ａ），（Ｂ）は従来のリセット用ＩＣの構成例およびそれを使用したシステムの一例を示す回路構成図である。

【図7】本発明のリセット用ＩＣを利用可能な３電源のシステムの例を示す回路構成図である。

【発明を実施するための形態】

【0022】

以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用したリセット用ＩＣとこれを使用して好適なシステムの一例を示す。
図１に示されているように、このシステムは、電池もしくはＤＣ－ＤＣコンバータなどの直流電源ＰＳ１，ＰＳ２から供給される電圧ＶＤＤ１，ＶＤＤ２を電源電圧として動作するマイコン等のデバイス１０と、デバイス１０に供給される上記電圧ＶＤＤ１，ＶＤＤ２のうちＶＤＤ１を監視してリセット信号を生成しＣＰＵに出力するリセット用ＩＣ２０とを備えている。

【0023】

デバイス１０は、ＣＰＵ（マイクロプロセッサ）のコアを有し、入力信号を外部より受けたり信号を外部へ出力したりするためのインターフェース部としてのＩ／Ｏを有している。上記電圧ＶＤＤ１はＣＰＵコア用の電源電圧としてデバイス１０に供給され、上記電圧ＶＤＤ２はＩ／Ｏ用の電源電圧としてデバイス１０に供給される。デバイスの動作速度を向上させ低消費電力を達成するため、ＣＰＵコア用の電源電圧となる電源電圧ＶＤＤ１には１．２Ｖのような低電圧が選択される一方、Ｉ／Ｏ用の電源電圧となる電源電圧ＶＤＤ２には３．３Ｖのような電圧が選択される。なお、Ｉ／Ｏ電圧は、デバイス間のインターフェースのための共通電圧であり、システムごとに適宜設定される。

【0024】

リセット用ＩＣ２０は、単結晶シリコンのような半導体チップ上に半導体集積回路として形成されたデバイスである。本実施形態のリセット用ＩＣ２０は、電圧検出回路２１と該電圧検出回路２１の検出信号を出力するＣＭＯＳインバータからなる出力段２２とを内蔵し、監視対象の電源電圧ＶＤＤ１が入力される外部端子ＶＳと、出力段２２の出力ノードに接続され電圧検出回路２１の検出信号をチップ外部へ出力するための外部端子ＯＵＴが設けられている。さらに、ＣＭＯＳインバータからなる出力段２２を有する従来のリセット用ＩＣは、出力段２２が外部端子ＶＳに入力される電圧ＶＤＤ１で動作するように構成されていたが、本実施形態のリセット用ＩＣ２０は、出力段２２の電源電圧となる電圧が印加される外部端子ＶＢが設けられている。

【0025】

そして、図１のシステムにおいては、リセット用ＩＣ２０の検出信号がマイコン等のデバイス１０のリセット入力端子ＲＳにリセット信号ＲＥＳとして入力されているとともに、リセット用ＩＣ２０の外部端子ＶＢに、上記デバイス１０にＩ／Ｏ用の電源電圧として供給される電源電圧ＶＤＤ２が印加されるように結線が行われている。これにより、リセット信号は、０Ｖ－ＶＤＤ２の振幅レベルを有する信号としてデバイス１０に供給される。
また、リセット用ＩＣ２０内の電圧検出回路２１は、外部端子ＶＳの入力電圧ＶＤＤ１を監視して、ＶＤＤ１が所定のレベル（例えばＶＤＤ１＝１．２Ｖの場合、１．０Ｖ）以下になると、出力段２２が外部端子ＯＵＴより出力するリセット信号ＲＥＳをロウレベルに変化させるように動作する。なお、この実施例では、電圧検出回路２１は、ＶＤＤ１が所定のレベル以下になったことを検出しているが、例えば過電圧保護の場合のように所定のレベル以上になったことを検出することもある。

【0026】

上記のような構成を有するリセット用ＩＣ２０およびそれを用いたシステムによれば、監視対象の電源電圧ＶＤＤ１が所定のレベル以下に下がると、リセット用ＩＣ２０から出力されるリセット信号ＲＥＳがロウレベルに変化され、このリセット信号ＲＥＳがデバイス１０のリセット端子ＲＳに入力されることによって、内部のＣＰＵコアはその電源電圧が規定電圧よりも下がった場合に直ちにそれを認知することができる。そのため、ロウレベルのリセット信号ＲＥＳが入力されると、例えばシステムをシャットダウンすることで電圧低下によるシステムの暴走や誤動作を防止することができる。
しかも、上記リセット用ＩＣ２０は、外部端子ＶＢを有するため、２以上の電源で動作するデバイスに対して、レベルシフト回路を設けることなく、リセット用ＩＣ２０から後段のデバイスに適した振幅にレベルシフトしたリセット信号を出力することができる。なお、この実施例では、振幅が大きくなる方へレベルシフトしているが、振幅が小さくなる方へレベルシフトする場合もある。

【0027】

また、上記リセット用ＩＣ２０は出力段２２にＣＭＯＳインバータを使用しているため、外部端子ＯＵＴより出力するリセット信号をロウレベルに変化させた際に、ＣＭＯＳインバータを構成するＮチャンネルＭＯＳトランジスタ（Ｎ－ＭＯＳ）がオン、ＰチャンネルＭＯＳトランジスタ（Ｐ－ＭＯＳ）がオフされることで貫通電流が流れないため、オープンドレインの出力段におけるような暗電流が流れることがないとともに、Ｐ－ＭＯＳが後段デバイスのリセット入力端子のインピーダンスを駆動するため、リセット信号が立ち上がる際の立上がり速度が遅くなることもないという利点がある。
さらに、リセット用ＩＣ２０の出力段２２に暗電流が流れないため、電池を電源とするモバイル機器や車載電子システムにおいては、電池の使用時間を長くすることができる。また、プルアップ抵抗が不要であるため、システムを構成する素子を削減してコストを低減できるとともに、システムの省スペース化を図ることができるという利点がある。

【0028】

図２には、上記実施形態のリセット用ＩＣ２０における電圧検出回路２１の具体例が示されている。
図２（Ａ）はリセット用ＩＣ２０における電圧検出回路２１の一般的な構成を示したもので、入力源電圧ＶＤＤ１が印加される外部端子ＶＳと接地電位が印加される外部端子ＧＮＤとの間に直列に接続された抵抗Ｒ１，Ｒ２からなる分圧回路と、参照電圧Ｖrefを生成する基準電圧回路と、分圧回路により分圧された電圧と参照電圧Ｖrefとを比較して入力電圧ＶＤＤ１が所定のレベルよりも低くなったか判定するコンパレータ（電圧比較回路）ＣＭＰと、コンパレータＣＭＰの後段に設けられたロジック回路ＬＧＣとから構成されている。

【0029】

コンパレータＣＭＰは、ノイズによる出力のバタつきを回避するためヒステリシス特性を有するシュミットトリガ回路で構成され、外部端子ＶＳに入力される電圧ＶＤＤ１で動作するように結線される。Ｖrefを生成する基準電圧回路は、例えばツェナーダイオードや定電流源などから構成することができる。あるいは、トランジスタ単体のＶGSを利用したオン・オフ動作の構成でもよい。
ロジック回路ＬＧＣにより実現する機能としては、例えばラッチ回路や遅延回路、レベルシフト回路などの機能がある。インバータ１つでロジック回路ＬＧＣを構成しても良い。なお、その場合、インバータを含んだものを電圧比較回路と呼ぶことも可能である。

【0030】

また、図２（Ａ）の電圧検出回路２１においては、コンパレータＣＭＰおよびロジック回路ＬＧＣの電源電圧端子が外部端子ＶＳに接続され、コンパレータＣＭＰおよびロジック回路ＬＧＣは外部端子ＶＳに入力される電圧ＶＤＤ１で動作するように構成される。
また、図２（Ｂ）に示すように、コンパレータＣＭＰは電圧ＶＤＤ１で動作し、ロジック回路ＬＧＣは外部端子ＶＢに印加される電圧ＶＤＤ２で動作するように結線してもよい。このように、外部電圧端子ＶＢの印加電圧ＶＤＤ２を監視電圧ＶＤＤ１と別電圧にすることで、レベルシフトや低電圧の動作限界をなくすことができる。
さらに、図２（Ａ）、（Ｂ）に示すような構成の電圧検出回路２１を使用した上記実施形態のリセット用ＩＣ２０は、図６（Ａ）や（Ｂ）に示す３端子のリセット用ＩＣに対して外部端子数が１つ増加することとなるが、４端子の小型のＩＣパッケージを使用することができる。

【0031】

図３には、ヒステリシス特性を有するコンパレータＣＭＰを用いたリセット用ＩＣ（アクティブＬｏｗ）の一般的な動作特性が示されている。図３において、Ｖdetはリセット信号をロウレベルに変化されるタイミングを検出するための電圧であり、入力電圧ＶＤＤ１が検出電圧Ｖdet以下になると出力リセット信号は０Ｖになる。また、Ｖrelはリセット解除電圧、Ｖｈはヒステリシス電圧で、入力電圧ＶＤＤ１が解除電圧Ｖrel（Ｖdet＋Ｖｈ）以上になると出力リセット信号は立ち上がることとなる。なお、ＬＭはＩＣの動作限界でありＮ－ＭＯＳのゲート・ソース間電圧に相当する。

【0032】

図４には、図２（Ｂ）の実施例のリセット用ＩＣ２０の変形例が示されている。このうち、（Ａ）はＩＣ内部の電圧検出回路２１の構成例を示し、（Ｂ）はこの変形例のリセット用ＩＣ２０を使用したシステムの構成例を示す。
この変形例は、電圧検出回路２１を構成する抵抗分圧回路（Ｒ１，Ｒ２）とコンパレータＣＭＰのバイアスを分離したセンス分離型リセットＩＣとして構成したもので、コンパレータＣＭＰおよびロジック回路ＬＧＣの電源電圧端子を外部端子ＶＢに結線して、コンパレータＣＭＰおよびロジック回路ＬＧＣが外部端子ＶＢに印加される電圧ＶＤＤ２で動作するように構成されている。

【0033】

リセット用ＩＣ２０を上記のように構成することにより、コンパレータＣＭＰを構成するＰ－ＭＯＳとＮ－ＭＯＳのゲート・ソース間電圧ＶGSを、図２（Ｂ）のものに比べて充分に確保することができるようになり、図３に示すＩＣの動作限界ＬＭがなくなる。また、外部端子ＶＳの入力電圧ＶＤＤ１が低下しても電圧検出回路２１が安定して動作することができる。そのため、外部端子ＶＳの入力電圧ＶＤＤ１が０Ｖになるまでリセット信号の生成動作をさせることができる。なお、外部端子ＶＢに印加する電圧は、ＶＤＤ２に限定されず安定なものであれば他の電圧であっても良い。

【0034】

図５には、上記実施形態のリセット用ＩＣ２０の他の実施例が示されている。
図５のリセット用ＩＣ２０は遅延機能を付加したものである。具体的には、電源起動時におけるリセット解除の遅延時間を発生させるもので、リセットＩＣの一般的な機能である。図５に示すように、この変形例のリセット用ＩＣ２０は、外付けのコンデンサＣｄを接続する外部端子ＣＤを有し、遅延時間を可変できるように構成されている。

【0035】

遅延回路は、ロジック回路ＬＧＣにコンデンサＣｄを充電する定電流源または抵抗と充電電圧を検知するコンパレータとから構成する。なお、上記のような構成の遅延回路は周知であるので、図示を省略する。また、遅延回路はコンデンサを充電する形式に限定されず、例えば特許文献２に記載されているようなクロック信号を計数するカウンタで構成されたタイマー回路を使用するようにしても良い。また、遅延機能は、電源起動時のリセット解除の際のみならず、リセットをかける際に遅延を付加するもの、または両方であっても良い。

【0036】

以上本発明の一実施形態について述べたが、本発明は上記実施形態に限定されることなく、本発明の技術的思想に基づいて各種の変更が可能である。例えば、上記実施形態では、リセット信号をロウレベルに立ち下げることでリセットをかけ、リセット信号をハイレベルに立ち上げることでリセットを解除する場合を説明したが、ハイレベルとロウレベルは逆の関係であっても良い。

【0037】

また、上記実施形態では、リセット信号ＲＥＳを受けるデバイスとして２電源で動作するものを示したが、３電源以上で動作するデバイスやシステムであっても良い。
図７に３電源で動作するシステムの例を示す。図７に示すシステムは、マイコン１０とマイコンによって制御されるマイコン以外のデバイス１１Ａ，１１Ｂによって構成され、それぞれ異なる電源電圧で動作するとともに、マイコン以外のデバイス１１Ａ，１１Ｂの電源電圧をリセットＩＣ２０Ａ，２０Ｂによって監視している。本発明は、図７のシステムにおけるリセットＩＣ２０Ａ，２０Ｂにも適用することができる。

【0038】

さらに、リセット信号ＲＥＳを受けるデバイス１０は、マイコンやマイコンを内蔵したＳｏＣ（システム・オン・チップ）、システムＬＳＩあるいは画像処理や各種演算を行うプロセッサのようなリセット入力端子を有するＬＳＩないしはＩＣであっても良い。また、リセットＩＣを使用するシステムは、リセットＩＣ２０とリセット信号を受ける１つのデバイス１０で構成されたものに限定されず、デバイス１０が複数のＬＳＩやＩＣで構成されているものであっても良い。

【符号の説明】

【0039】

１０ ＣＰＵコアを有するデバイス
２０ リセットＩＣ
２１ 電圧検出回路
２２ 出力段
Ｒ１，Ｒ２ 分圧回路を構成する抵抗
ＣＭＰ 電圧比較回路（コンパレータ）
ＬＧＣ ロジック回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】