特開 2022-129463 セラミック電子部品、回路基板およびセラミック電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022129463

(43)【公開日】2022-09-06

(54)【発明の名称】セラミック電子部品、回路基板およびセラミック電子部品の製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20220830BHJP

   H01G 2/06 20060101ALI20220830BHJP

   H05K 1/16 20060101ALI20220830BHJP

【ＦＩ】

H01G4/30 201F

H01G4/30 311E

H01G4/30 201G

H01G4/30 513

H01G4/30 517

H01G4/30 516

H01G2/06 500

H05K1/16 D

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2021028131

(22)【出願日】2021-02-25

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100109380

【弁理士】

【氏名又は名称】小西 恵

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(72)【発明者】

【氏名】篠▲崎▼ 潤一

(72)【発明者】

【氏名】関口 芳昭

(72)【発明者】

【氏名】近藤 稔己

(72)【発明者】

【氏名】福田 貴久

【テーマコード（参考）】

4E351

5E001

5E082

【Ｆターム（参考）】

4E351AA07

4E351BB04

4E351BB24

4E351BB33

4E351DD19

4E351DD43

4E351EE14

4E351EE24

4E351GG20

5E001AB03

5E001AH01

5E001AJ03

5E082AA01

5E082AB03

5E082BC33

5E082EE04

5E082EE23

5E082EE24

5E082EE25

5E082EE26

5E082FF05

5E082FG04

5E082FG26

5E082GG10

5E082PP09

(57)【要約】

【課題】外部電極を介して素体の稜線に集中する応力を緩和する。
【解決手段】一態様に係るセラミック電子部品によれば、誘電体と、内部電極とを有する素体と、前記素体上の長さ方向に対向する端面で前記内部電極と接続し、前記素体の前記端面と幅方向に対向する側面と高さ方向に対向する上面および下面にそれぞれ連続して形成され、前記側面の素体中央側に開口し端面方向に伸びるスリット部を備える一対の外部電極とを備える。
【選択図】 図１

【特許請求の範囲】

【請求項1】

誘電体と、内部電極とを有する素体と、
前記素体上の長さ方向に対向する端面で前記内部電極と接続し、前記素体の前記端面と幅方向に対向する側面と高さ方向に対向する上面および下面にそれぞれ連続して形成され、前記側面の素体中央側に開口し端面方向に伸びるスリット部を備える一対の外部電極を有することを特徴とするセラミック電子部品。

【請求項2】

前記スリット部は、前記素体の稜線から離れた位置にあることを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記スリット部の位置において、前記素体は前記外部電極から露出されていることを特徴とする請求項１または２に記載のセラミック電子部品。

【請求項4】

前記外部電極の側面の高さ方向の寸法をＴとすると、前記スリット部の幅は、（Ｔ／３０）μｍ以上（Ｔ／１０）μｍ以下であることを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。

【請求項5】

前記外部電極の長さをＬとすると、前記スリット部の深さは、（Ｌ／５）μｍ以上（Ｌ／１．５）μｍ以下であることを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。

【請求項6】

前記外部電極の側面の高さ方向の寸法をＴとすると、前記スリット部は、前記素体の稜線から（Ｔ／３０）μｍ以上（Ｔ／３）μｍ以下離れていることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。

【請求項7】

前記セラミック電子部品を端面方向から透視したとき、前記スリット部と、高さ方向の最も外側にある前記内部電極が、高さ方向に重なる位置にあることを特徴とする請求項１から６のいずれか１項に記載のセラミック電子部品。

【請求項8】

前記スリット部は、前記素体の稜線に対して斜めの円弧状に形成されていることを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。

【請求項9】

前記スリット部は、前記素体の１つの側面上に複数設けられていることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。

【請求項10】

前記スリット部は、前記素体の１つの面上に等間隔で並列に設けられていることを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。

【請求項11】

前記スリット部は、対向する前記側面にそれぞれ設けられていることを特徴とする請求項１から１０のいずれか１項に記載のセラミック電子部品。

【請求項12】

前記外部電極は、
金属を含む下地層と、
前記下地層上に形成されためっき層とを備えることを特徴とする請求項１から１１のいずれか１に記載のセラミック電子部品。

【請求項13】

前記下地層は、前記金属に混在された共材を備えることを特徴とする請求項１２に記載のセラミック電子部品。

【請求項14】

前記共材は、前記素体に含まれる前記誘電体を主成分とすることを特徴とする請求項１３に記載のセラミック電子部品。

【請求項15】

前記下地層は、Ｎｉを主成分とすることを特徴とする請求項１２から１４のいずれか１項に記載のセラミック電子部品。

【請求項16】

前記下地層は、Ｃｕを主成分とすることを特徴とする請求項１２から１４のいずれか１項に記載のセラミック電子部品。

【請求項17】

前記スリット部の位置において、前記めっき層は前記下地層を覆っていることを特徴とする請求項１２から１６のいずれか１項に記載のセラミック電子部品。

【請求項18】

前記内部電極は、
第１内部電極層と、
前記誘電体を含む誘電体層を介して前記第１内部電極層上に積層された第２内部電極層とを備え、
前記外部電極は、
前記第１内部電極層に接続する第１外部電極と、
前記第１外部電極と分離して設けられ、前記第２内部電極層に接続する第２外部電極とを備えることを特徴とする請求項１から１７のいずれか１項に記載のセラミック電子部品。

【請求項19】

請求項１から１８のいずれか１項に記載のセラミック電子部品が実装された回路基板であって、
前記セラミック電子部品は、前記導電体に付着されたはんだ層を介して接続されることを特徴とする回路基板。

【請求項20】

誘電体と内部電極が設けられ、前記内部電極が端面に引き出された素体を形成する工程と、
外部電極の下地層の下地材料の付着を阻害する阻害剤を、前記端面と幅方向に対向する側面の素体中央側に開口し端面方向にスリット状に伸びるように塗布する工程と、
前記素体の端面および前記端面に対して垂直な４つの面の一部に前記下地材料を塗布する工程と、
前記下地材料を焼成し、前記素体の側面の素体中央側に開口し端面方向に伸びるスリット部を有する下地層を形成する工程と、
前記下地層上にめっき層を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品、回路基板およびセラミック電子部品の製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサは、複数の内部電極層とセラミック層が交互に積層され、各内部電極層の端部が長さ方向の両端面に交互に露出し、内部電極層の露出端部と導通するように長さ方向両端部に一対の外部電極が形成されている。この外部電極は、特許文献１に開示されているように、容量部の端部のみでなく、上面、底面および側面をキャップ状に覆っている。

【0003】

また、特許文献２には、はんだ実装する際のセルフアライメント性の向上を図りつつ、実装する際の方向性を無くして、実装の作業性の向上を図るために、素体に形成される電極部分間において、素体の第一側面と第二側面とで形成される稜部が露出した構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２００６／０９８０９２号

【特許文献2】特開２０１５－１０３５５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、外部電極と素体の線膨張率の差、外部電極の下地層の焼成工程での収縮差に起因して生じる応力やその残留応力および実装後のはんだから受ける応力により、外部電極の端部付近、特に素体の稜部にクラックが生じる恐れがあった。また、素体の稜線部を露出する構造では部品の取扱中に稜線部が外部のものと接触したときに該部にクラックが生じる恐れがあった。

【0006】

そこで、本発明は、外部電極を介して素体の稜線に集中する応力を緩和することが可能なセラミック電子部品、回路基板およびセラミック電子部品の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極とを有する素体と、前記素体上の長さ方向に対向する端面で前記内部電極と接続し、前記素体の前記端面と幅方向に対向する側面と高さ方向に対向する上面および下面にそれぞれ連続して形成され、前記側面の素体中央側に開口し端面方向に伸びるスリット部を備える一対の外部電極とを備える。

【0008】

また、本発明の一態様に係るセラミック電子部品によれば、前記スリット部は、前記素体の稜線から離れた位置にある。

【0009】

また、本発明の一態様に係るセラミック電子部品によれば、前記スリット部の位置において、前記素体は前記外部電極から露出されている。

【0010】

また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極の側面の高さ方向の寸法をＴとすると、前記スリット部の幅は、（Ｔ／３０）μｍ以上（Ｔ／１０）μｍ以下である。

【0011】

また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極の長さをＬとすると、前記スリット部の深さは、（Ｌ／５）μｍ以上（Ｌ／１．５）μｍ以下である。

【0012】

また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極の側面の高さ方向の寸法をＴとすると、前記スリット部は、前記素体の稜線から（Ｔ／３０）μｍ以上（Ｔ／３）μｍ以下離れている。

【0013】

また、本発明の一態様に係るセラミック電子部品によれば、前記セラミック電子部品を端面方向から透視したとき、前記スリット部と、高さ方向の最も外側にある前記内部電極が、高さ方向に重なる位置にある。

【0014】

また、本発明の一態様に係るセラミック電子部品によれば、前記スリット部は、前記素体の稜線に対して斜めの円弧状に形成されている。

【0015】

また、本発明の一態様に係るセラミック電子部品によれば、前記スリット部は、前記素体の１つの面上に複数設けられている。

【0016】

また、本発明の一態様に係るセラミック電子部品によれば、前記スリット部は、前記素体の１つの面上に等間隔で並列に設けられている。

【0017】

また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極は、前記素体の端面に垂直に接続する４つの面を周回するように形成され、前記スリット部は、前記４つの面のうち互いに対向する面に設けられている。

【0018】

また、本発明の一態様に係るセラミック電子部品によれば、前記導電層は、前記素体の稜線を覆うように前記素体の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを備える。

【0019】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記金属に混在された共材を備える。

【0020】

また、本発明の一態様に係るセラミック電子部品によれば、前記共材は、前記素体に含まれる前記誘電体を主成分とする。

【0021】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、Ｎｉを主成分とする。

【0022】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、Ｃｕを主成分とする。

【0023】

また、本発明の一態様に係るセラミック電子部品によれば、前記スリット部の位置において、前記めっき層は前記下地層を覆っている。

【0024】

また、本発明の一態様に係るセラミック電子部品によれば、前記内部電極は、第１内部電極層と、前記誘電体を含む誘電体層を介して前記第１内部電極層上に積層された第２内部電極層とを備え、前記外部電極は、前記第１内部電極層に接続する第１外部電極と、前記第１外部電極と分離して設けられ、前記第２内部電極層に接続する第２外部電極とを備える。

【0025】

また、本発明の一態様に係る回路基板によれば、上述したいずれかのセラミック電子部品が実装された回路基板であって、前記セラミック電子部品は、前記導電体に付着されたはんだ層を介して接続される。

【0026】

また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられ、前記内部電極が端面に引き出された素体を形成する工程と、外部電極の下地層の下地材料の付着を阻害する阻害剤を、前記端面と幅方向に対向する側面の素体中央側に開口し端面方向にスリット状に伸びるように塗布する工程と、前記素体の端面および前記端面に対して垂直な４つの面の一部に前記下地材料を塗布する工程と、前記下地材料を焼成し、前記素体の側面の素体中央側に開口し端面方向に伸びるスリット部を有する下地層を形成する工程と、前記下地層上にめっき層を形成する工程とを備える。

【発明の効果】

【0027】

本発明の一つの態様によれば、外部電極を介して素体の稜線に集中する応力を緩和することができる。

【図面の簡単な説明】

【0028】

【図1】第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。

【図2A】図１の積層セラミックコンデンサを長さ方向に切断した断面図である。

【図2B】図１の積層セラミックコンデンサを幅方向に切断した断面図である。

【図3A】図２Ａの外部電極にスリット部があるときの素体にかかる応力の一例を示す断面図である。

【図3B】図２Ａの外部電極にスリット部がないときの素体にかかる応力の一例を示す断面図である。

【図4】第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャートである。

【図5A】第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。

【図5B】第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。

【図5C】第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。

【図5D】第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。

【図5E】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5F】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5G】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5H】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5I】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図6A】第２実施形態に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。

【図6B】図６Ａの外部電極にスリット部がないときの積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。

【図7】第３実施形態に係る積層セラミックコンデンサの製造方法のその他の例を示すフローチャートである。

【図8A】第４実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。

【図8B】第５実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。

【図9】第６実施形態に係るセラミック電子部品の構成を示す斜視図である。

【発明を実施するための形態】

【0029】

以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。

【0030】

（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを幅方向に切断した断面図である。なお、図２Ａは、図１のＡ１－Ａ１線に沿って切断し、図２Ｂは、図１のＢ１－Ｂ１線に沿って切断した。

【0031】

図１、図２Ａおよび図２Ｂにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。

【0032】

積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に素体２の対向する面に引き出されて積層されている。なお、図１、図２Ａおよび図２Ｂでは、内部電極層３Ａ、３Ｂが合計で１１層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。

【0033】

なお、以下の説明では、素体２の端面が互いに対向する方向を長さ方向ＤＬ、素体２の側面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向（高さ方向または厚み方向）ＤＳと言うことがある。このとき、素体２の下面は、積層セラミックコンデンサ１Ａが実装される回路基板の実装面と対向する位置に配置することができる。素体２は、素体２の稜線ＬＹに沿って面取りされてもよい。このとき、素体２は、その角部が面取された曲面Ｒを備えることができる。

【0034】

外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６Ａ、６Ｂは、素体２の下面側から端面を介して素体２の上面側に連続的に形成されるとともに、素体２の下面および端面の双方に垂直な互いに対向する一対の側面にも連続的に形成される。このように下地層７は、素体２の一対の端面からそれぞれ隣接する４つの周面に渡って連続して形成される。このとき、外部電極６Ａ、６Ｂの境界ＥＡは、素体２の面上に位置する。

【0035】

ここで、外部電極６Ａ、６Ｂは、スリット部８を備える。スリット部８は、外部電極６Ａ、６Ｂの境界ＥＡ側の素体２の面上で素体２の中央側に開口する。また、１つのスリット部８は、外部電極６Ａ、６Ｂの側面上に位置することができる。このとき、スリット部８は、素体２の稜線ＬＹから離れた位置に設けることができる。スリット部８の位置において、素体２は外部電極６Ａ、６Ｂから一定の領域で露出しており、その露出領域は高さ方向に一定の幅を持ち、前記開口から素体２のより近い端面方向に向かって一定の深さで閉口する。
例えば、スリット部８は、各外部電極６Ａ、６Ｂの端部から素体２の稜線ＬＹの方向に沿って延びる。このとき、スリット部８は、素体２の稜線ＬＹから離れた位置に開口部ＫＡを備える。スリット部８は、外部電極６Ａ、６Ｂを介して素体２の長さ方向ＤＬに伸びる４つの稜線ＬＹのうち、それぞれ最も近い稜線にかかる応力を低減することができる。

【0036】

なお、図１および図２Ｂでは、幅方向ＤＷを法線とする面（素体２の一対の側面）側において、各外部電極６Ａ、６Ｂにスリット部８を設けた例を示したが、さらに積層方向ＤＳを法線とする面（素体２の下面および上面）側においても、各外部電極６Ａ、６Ｂにスリット部８を設けるようにしてもよい。また、スリット部８は、素体２の１つの面上に複数設けられてもよい。スリット部８は、素体２の稜線ＬＹに対して斜めの円弧状であってもよいし、楔状であってもよい。スリット部８は、稜線ＬＹに平行な直線状に形成されてもよいし、スリット部８の先端は、鋭角状であってもよい。

【0037】

ここで、スリット部８を各外部電極６Ａ、６Ｂに設けることにより、積層セラミックコンデンサ１Ａの実装時において、各外部電極６Ａ、６Ｂを介して濡れ上がるはんだをスリット部８の位置で抑制することができる。従来の形態では、図６Ｂのようにはんだ１３Ａ´、１３Ｂ´が外部電極６Ａ´、６Ｂ´の側面に濡れ上がっていくが、このとき上方のはんだ１３Ａ´、１３Ｂ´による応力が、下面と側面で形成される素体２の稜線と外部電極極６Ａ、６Ｂが接する位置Ｓ´に集中する。

【0038】

一方、本実施形態では、図６Ａのようにはんだ１３Ａ、１３Ｂはスリット部８で上方に濡れ上がる量が抑制されるので側面においてはんだ量が低減し、素体２の稜線ＬＹと外部電極６Ａ、６Ｂが接する位置Ｓに集中する応力を低減することができる。位置Ｓは２つの面が隣接する稜線ＬＹ上にあるので応力が集中しやすく、下面のはんだ１３Ａ、１３Ｂからの応力と側面のはんだ１３Ａ、１３Ｂからの応力を受け、さらに外部電極６Ａ、６Ｂの長さ方向の端縁にあるので製品のなかで最も応力が集中しクラックの起点となりやすい。従って、この位置Ｓの応力を低減することは、クラック防止の点から製品の信頼性向上に大きく寄与する。このとき、スリット部８は素体２の近い方の稜線ＬＹに対して、並行に形成してもよいし、斜めに角度をつけて形成してもよい。図６Ａのようにスリット部８の稜線側のラインが端面の方向に切れ込んでいくに従って近接する素体２の稜線ＬＹから離間するように形成すると、はんだ１３Ａ、１３Ｂは側面内において端面側上方に濡れ上がりやすく、はんだ１３Ａ、１３Ｂの滞留が生じにくい。また、スリット部８の稜線側のラインが端面の方向に切れ込んでいくに従って近接する素体２の稜線ＬＹに近づくように形成すると、はんだ１３Ａ、１３Ｂはスリット部８で上方への濡れ上がりをより有効に抑制できる。

【0039】

各外部電極６Ａ、６Ｂの側面の高さ方向の寸法をＴ、長さ方向の寸法をＬとする。このとき、スリット部８の幅は、（Ｔ／３０）μｍ以上（Ｔ／１０）μｍ以下であるのが好ましい。このようなスリット部８の幅は、スリット部の深さ方向中央の位置で素体２の露出寸法を測定すれば良い。スリット部８の深さは、（Ｌ／５）μｍ以上（Ｌ／１．５）μｍ以下であるのが好ましい。このようなスリット部８の深さは、開口部の外部電極の端部からスリットが閉口する位置までの素体２の長さ方向の成分を測定すれば良い。スリット部８は、素体２の稜線ＬＹから高さ方向に（Ｔ／３０）μｍ以上（Ｔ／３）μｍ以下離れているのが好ましい。このようなスリット部８の高さ方向位置は、スリット部８の深さ方向中央の位置におけるスリット部８の幅の中央位置で特定すれば良い。

【0040】

例えば、各外部電極６Ａ、６Ｂの高さＴが３００μｍ、長さＬが１５０μｍとする。この場合、スリット部８の幅は、１０μｍ以上３０μｍ以下であるのが好ましい。スリット部８の深さは、３０μｍ以上１００μｍ以下であるのが好ましい。スリット部８は、素体２の稜線ＬＹから１０μｍ以上１００μｍ以下離れているのが好ましい。

【0041】

ここで、スリット部８の幅を（Ｗ／３０）μｍ以上とし、スリット部８の深さを（Ｌ／５）μｍ以上とすることにより、スリット部８で上方に濡れ上がるはんだ量を低減させ、素体２の稜線ＬＹと外部電極６Ａ、６Ｂが接する位置Ｓに集中する応力を低減することができる。スリット部８の幅を（Ｗ／１０）μｍ以下とし、スリット部８の深さを（Ｌ／１．５）μｍ以下とすることにより、各外部電極６Ａ、６Ｂの強度の低下を抑制することができる。

【0042】

スリット部８を素体２の稜線ＬＹから（Ｔ／３０）μｍ以上離すことにより、積層セラミックコンデンサ１Ａの実装時または搬送時などに積層セラミックコンデンサ１Ａに応力が加わった場合においても、素体２の角部に衝撃が直接加わるのを防止することができ、素体２の破損を抑制することができる。スリット部８と素体２の稜線ＬＹとの距離を（Ｔ／３）μｍ以下とすることにより、スリット部８で上方に濡れ上がるはんだ量を低減させ、素体２の稜線ＬＹと外部電極６Ａ、６Ｂが接する位置Ｓに集中する応力を低減することができる。

【0043】

スリット部８は、外部電極６Ａ、６Ｂの側面内に少なくとも１つあれば有効だが、高さ方向に１対に形成すれば実装面を上下面とすることができる。製品の外部電極６Ａ、６Ｂの各側面にそれぞれ２つずつのスリット部８が形成されていてもよい。

【0044】

長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の端面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の端面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の端面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の端面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。このとき、素体２は、幅方向ＤＷにおいて内部電極層３Ａ、３Ｂを被覆するサイドマージン部１０を備えることができる。図１および図２Ｂの例では、サイドマージン部１０の素体２の表面上にスリット部８が位置する。
また、図２Ｂのように部品を端面方向から透視したとき、スリット部８と、高さ方向の最も外側にある少なくとも１つの内部電極３Ａ、３Ｂが高さ方向ＤＳで重なる位置にあると、外部電極６Ａ、６Ｂから内部電極３Ａ、３Ｂにかかる応力が低減され、最も外側にある内部電極３Ａ、３Ｂに沿うクラックが生じにくい。

【0045】

なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．２μｍ～２０μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ（スズ）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。

【0046】

誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。

【0047】

下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上１００μｍ以下であるのが好ましい。

【0048】

各外部電極６Ａ、６Ｂは導電層として、素体２上に形成された下地層７と、下地層７上に積層されためっき層９を備える。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の下面側から端面を介して上面側に連続的に形成されるとともに、素体２の下面側から対向する一対の側面側に連続的に形成される。このように下地層７は、素体２の一対の端面からそれぞれ隣接する４つの周面に渡って連続して形成される。

【0049】

下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。

【0050】

ここで、下地層７は、導電性金属ペーストの焼結体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。

【0051】

めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成される。このとき、めっき層９は、スリット部８の位置において、下地層７を覆うことができる。めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。

【0052】

めっき層９の材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９に対するはんだの濡れ性を向上させることができる。

【0053】

図３Ａは、図２Ａの外部電極にスリット部があるときの素体にかかる応力の一例を示す断面図、図３Ｂは、図２Ａの外部電極にスリット部がないときの素体にかかる応力の一例を示す断面図である。

【0054】

図３Ａにおいて、素体２に対して外部電極６Ａから矢印で示したベクトルの圧縮応力が働く。このとき、素体２の稜線ＬＹは２つの面から外部電極６Ａの応力を受けるので応力が集中する。このとき、スリット部８の位置では、外部電極６Ａから素体２の面方向に伝わる応力Ｋ２が分断され、素体２の稜線ＬＹへの応力の集中が緩和される。このため、素体２の稜線ＬＹに働く応力Ｋ１を低減することができ、素体２の稜線ＬＹを起点として素体２にクラックが入るのを抑制することができる。

【0055】

一方、図３Ｂにおいて、積層セラミックコンデンサ１Ａ´には、スリット部８がない外部電極６Ａ´が設けられているものとする。外部電極６Ａ´は、素体２上に形成された下地層７´と、下地層７´上に積層されためっき層９´を備える。めっき層９´は、下地層７´上に形成されたＣｕめっき層９Ａ´と、Ｃｕめっき層９Ａ´上に形成されたＮｉめっき層９Ｂ´と、Ｎｉめっき層９Ｂ´上に形成されたＳｎめっき層９Ｃ´の３層構造とすることができる。

【0056】

図３Ｂにおいて、スリット部８がない外部電極６Ａ´では、素体２の面方向に応力Ｋ２´が伝わり、素体２の稜線ＬＹの方向へ応力が集中する。このため、素体２の稜線ＬＹに働く応力Ｋ１´が増大し、素体２の稜線ＬＹを起点として素体２にクラックが入りやすくなる。このようにスリット部８が存在することで近接する素体２の稜線ＬＹへの外部電極６Ａ、６Ｂからの応力を低減することができ、素体２にクラックが入るのを抑制することができる。

【0057】

図４は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図５Ａから図５Ｉは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図５Ｃから図５Ｉでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。

【0058】

図４のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合してスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（カドミウム）、Ｔｂ（テウビウム）、Ｄｙ（ジスプロシウム、Ｈｏ（ホロミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ、Ｎａ（ナトリウム）、Ｋ（カリウム）またはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。

【0059】

次に、図４のＳ２および図５Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。

【0060】

次に、図４のＳ３および図５Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。

【0061】

次に、図４のＳ４および図５Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。

【0062】

次に、図４のＳ５および図５Ｄに示すように、図４のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを静水圧プレスする方法などを用いることができる。

【0063】

次に、図４のＳ６および図５Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。

【0064】

このとき、図５Ｆに示すように、個片化された素体２´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´の一方の端面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´の他方の端面で誘電体層４の表面から引き出される。なお、図５Ｆでは、図５Ｅの個片化された１つの素体を長さ方向に拡大して示した。

【0065】

次に、図４のＳ７および図５Ｇに示すように、素体２´の面取りを行うことにより、素体２´の角部に曲面Ｒが設けられた素体２を形成する。素体２´の面取りは、例えば、バレル研磨を用いることができる。

【0066】

次に、図４のＳ８に示すように、図４のＳ７で面取りされた素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ_２雰囲気中で素体２を加熱する。

【0067】

次に、図４のＳ９に示すように、下地層用導電ペーストの付着を阻害する阻害剤を素体２上に選択的に塗布する。このとき、阻害剤は、図１のスリット部８の形成位置に選択的に塗布する。阻害剤は、例えば、下地層用導電ペーストに濡れないシリコーンである。阻害剤を素体２上に選択的に塗布する方法としては、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。

【0068】

次に、図４のＳ１０に示すように、図４のＳ９で阻害剤が塗布された素体２の両端面と、各端面の周面の４つの面（上面、下面、一対の側面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。このとき、図１のスリット部８の形成位置には阻害剤が塗布されているので、スリット部８の形成位置には下地層用導電ペーストが付着しない。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．１μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。

【0069】

次に、図４のＳ１１および図５Ｈに示すように、図５のＳ１０で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。このとき、スリット部８の形成位置には下地層用導電ペーストが塗布されていないので、スリット部８の形成位置には下地層７が形成されない。素体２および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。なお、下地層７の形成では、Ｎ_２ガス雰囲気中で６００℃～１０００℃の温度で再酸化処理を行ってもよい。

【0070】

次に、図４のＳ１２および図５Ｉに示すように、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃを下地層７上に順次形成する。ここで、下地層７が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。このとき、スリット部８の形成位置では、下地層７を覆うようにめっき層９がスリット状に形成される。

【0071】

（第２実施形態）

【0072】

図６Ａは、第２実施形態に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図、図６Ｂは、図６Ａの外部電極にスリット部がないときの積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。なお、図６Ａでは、図１の積層セラミックコンデンサ１Ａを模式化して示した。

【0073】

図６Ａにおいて、回路基板１１上には、ランド電極１２Ａ、１２Ｂが形成されている。回路基板１１は、プリント基板であってもよいし、Ｓｉなどの半導体基板であってもよい。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂに付着された各はんだ層１３Ａ、１３Ｂを介してランド電極１２Ａ、１２Ｂに接続される。

【0074】

ここで、はんだ１３Ａ、１３Ｂはスリット部８で上方に濡れ上がる量が抑制されるので側面においてはんだ量が低減する。このため、素体２の稜線ＬＹと外部電極６Ａ、６Ｂが接する位置Ｓに集中する応力を低減することができ、クラックの発生を抑制することができる。このとき、スリット部８の稜線側のラインが開口部から素体２の端面方向に切れ込んでいくに従って近接する素体２の稜線ＬＹから離間するように形成すると、はんだ１３Ａ、１３Ｂは側面内において端面側上方に濡れ上がりやすく、はんだ１３Ａ、１３Ｂの滞留が生じにくい。また、スリット部８の稜線側のラインが開口部から素体２の端面方向に切れ込んでいくに従って近接する素体２の稜線ＬＹに近づくように形成すると、はんだ１３Ａ、１３Ｂはスリット部８で上方への濡れ上がりをより有効に抑制できる。

【0075】

一方、図６Ｂにおいて、積層セラミックコンデンサ１Ａ´は、スリット部８がない外部電極６Ａ´、６Ｂ´を備える。積層セラミックコンデンサ１Ａ´は、各外部電極６Ａ´、６Ｂ´に付着された各はんだ層１３Ａ´、１３Ｂ´を介してランド電極１２Ａ、１２Ｂに接続される。

【0076】

ここで、はんだ１３Ａ´、１３Ｂ´は外部電極６Ａ´、６Ｂ´の側面に濡れ上がっていくが、このとき上方のはんだ１３Ａ´、１３Ｂ´による応力が、下面と側面で形成される素体２の稜線ＬＹと外部電極極６Ａ、６Ｂが接する位置Ｓ´に集中し、クラックが発生しやすい。

【0077】

（第３実施形態）
図７は、第３実施形態に係る積層セラミックコンデンサの製造方法のその他の例を示すフローチャートである。
図７のＳ２１からＳ２８において、図４のＳ１からＳ８と同様の工程により、バインダが除去された素体２を作製する。

【0078】

次に、図７のＳ２９に示すように、図７のＳ２８でバインダが除去された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化する。素体２の焼成は、例えば、焼成炉にて１０００～１３５０℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。

【0079】

次に、図７のＳ３０に示すように、下地層用導電ペーストの付着を阻害する阻害剤を素体２上に選択的に塗布する。このとき、阻害剤は、図１のスリット部８の形成位置に選択的に塗布する。阻害剤は、例えば、下地層用導電ペーストに濡れないシリコーンである。阻害剤を素体２上に選択的に塗布する方法としては、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。

【0080】

次に、図７のＳ３１に示すように、図７のＳ３０で阻害剤が塗布された素体２の両端面と、各端面の周面の４つの面に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＣｕの場合、下地層用導電ペーストは、Ｃｕの粉末またはフィラーを含む。また、下地層用導電ペーストは、ガラス焼結助剤（例えば、ＳｉＯ_２など）を含む。

【0081】

次に、スリット部８の形成位置を避けるように素体２に塗布された下地層用導電ペーストを焼成し、素体２に一体化された下地層７を形成する。下地層用導電ペーストの焼成は、例えば、焼成炉にて６００～９００℃の温度で１０分～２時間だけ行う。

【0082】

次に、図７のＳ３２に示すように、図４のＳ１２と同様の工程により、めっき処理を行う。

【0083】

（第４実施形態）
図８Ａは、第４実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。
図８Ａにおいて、積層セラミックコンデンサ１Ｂは、図１の積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極３６Ａ、３６Ｂを備える。

【0084】

外部電極３６Ａ、３６Ｂは、図１のスリット部８の代わりにスリット部３８を備える。スリット部３８は、外部電極３６Ａ、３６Ｂの境界側の素体２の面上で素体２の中央側に開口する。このとき、スリット部３８は、各外部電極３６Ａ、３６Ｂを介して素体２の稜線ＬＹにかかる応力を低減することができる。図１のスリット部８の代わりにスリット部３８を備える点以外は、各外部電極３６Ａ、３６Ｂは、図１の外部電極６Ａ、６Ｂと同様に構成することができる。このとき、各外部電極３６Ａ、３６Ｂは、素体２上に形成された下地層３７と、下地層３７上に積層されためっき層３９を備える。めっき層３９は、例えば、下地層３７上に形成されたＣｕめっき層３９Ａと、Ｃｕめっき層３９Ａ上に形成されたＮｉめっき層３９Ｂと、Ｎｉめっき層３９Ｂ上に形成されたＳｎめっき層３９Ｃの３層構造とすることができる。

【0085】

スリット部３８は、各外部電極３６Ａ、３６Ｂの端部から素体２の稜線ＬＹの方向に沿って延びる。このとき、スリット部３８は、素体２の稜線ＬＹから離れた位置で開口する。スリット部３８は、図１のスリット部８と配置位置および個数が異なる点以外は、図１のスリット部８と同様に構成することができる。例えば、スリット部３８は、素体２の１つの面上に等間隔で並列に設けることができる。なお、図８Ａでは、幅方向ＤＷを法線とする面（素体２の一対の側面）側において、各外部電極３６Ａ、３６Ｂにスリット部３８を設けた例を示した。スリット部３８は、素体２の稜線ＬＹに対して斜めの円弧状であってもよいし、楔状であってもよい。スリット部３８は、稜線ＬＹに平行な直線状に形成されてもよいし、スリット部３８の先端は、鋭角状であってもよい。外部電極３６Ａ、３６Ｂのスリット部３８の幅、深さおよび稜線ＬＹからの距離は、図１の外部電極６Ａ、６Ｂのスリット部８の幅、深さおよび稜線ＬＹからの距離と同様に設定することができる。

【0086】

ここで、各外部電極３６Ａ、３６Ｂに設けられるスリット部３８の個数を増大させることにより、外部電極３６Ａ、３６Ｂを介して素体２の稜線ＬＹに加わる応力をより効果的に低減することができ、素体２にクラックが入るのを抑制することができる。
また、第１実施形態、第２実施形態で説明した実装時のはんだ挙動による応力低減の効果を同様に得ることができるので、素体２にクラックが入るのを抑制することができる。

【0087】

（第５実施形態）
図８Ｂは、第５実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。
図８Ｂにおいて、積層セラミックコンデンサ１Ｃは、図１の積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極４６Ａ、４６Ｂを備える。

【0088】

外部電極４６Ａ、４６Ｂは、図１のスリット部８の代わりにスリット部４８を備える。スリット部４８は、外部電極４６Ａ、４６Ｂの境界側の素体２の面上で開口する。このとき、スリット部４８は、外部電極４６Ａ、４６Ｂを介して素体２の稜線ＬＹに向かう応力を分断することができる。図１のスリット部８の代わりにスリット部４８を備える点以外は、各外部電極４６Ａ、４６Ｂは、図１の外部電極６Ａ、６Ｂと同様に構成することができる。このとき、各外部電極４６Ａ、４６Ｂは、素体２上に形成された下地層４７と、下地層４７上に積層されためっき層４９を備える。めっき層４９は、例えば、下地層４７上に形成されたＣｕめっき層４９Ａと、Ｃｕめっき層４９Ａ上に形成されたＮｉめっき層４９Ｂと、Ｎｉめっき層４９Ｂ上に形成されたＳｎめっき層４９Ｃの３層構造とすることができる。

【0089】

スリット部４８は、各外部電極４６Ａ、４６Ｂの端部から素体２の稜線ＬＹの方向に沿って延びる。このとき、スリット部４８は、素体２の稜線ＬＹから離れた位置で開口する。スリット部４８は、図１のスリット部８と配置位置および個数が異なる点以外は、図１のスリット部８と同様に構成することができる。例えば、スリット部４８は、幅方向ＤＷを法線とする面（素体２の一対の側面）側だけでなく、積層方向ＤＳを法線とする面（素体２の下面および上面）側にも設けることができる。スリット部４８は、素体２の稜線ＬＹに対して斜めの円弧状であってもよいし、楔状であってもよい。スリット部４８は、稜線ＬＹに平行な直線状に形成されてもよいし、スリット部４８の先端は、鋭角状であってもよい。外部電極４６Ａ、４６Ｂのスリット部４８の幅、深さおよび稜線ＬＹからの距離は、図１の外部電極６Ａ、６Ｂのスリット部８の幅、深さおよび稜線ＬＹからの距離と同様に設定することができる。

【0090】

ここで、素体２の対向する一対の側面、下面および上面にスリット部４８を設けることにより、各外部電極４６Ａ、４６Ｂから稜線ＬＹに積層方向ＤＳに伝わる応力だけでなく、各外部電極４６Ａ、４６Ｂから稜線ＬＹに幅方向ＤＷに伝わる応力も低減することができ、素体２にクラックが入るのを抑制することができる。

【0091】

（第６実施形態）
図９は、第６実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図９では、セラミック電子部品としてチップインダクタを例にとった。
図８において、チップインダクタ２１は、素体２２および外部電極２６Ａ、２６Ｂを備える。素体２２は、コイルパターン２３、内部電極層２３Ａ、２３Ｂおよび磁性体材料２４を備える。磁性体材料２４は、内部電極層２３Ａ、２３Ｂを絶縁する誘電体としても用いられる。素体２２の形状は、略直方体形状とすることができる。

【0092】

コイルパターン２３および内部電極層２３Ａ、２３Ｂは、磁性体材料２４にて覆われている。ただし、内部電極層２３Ａの端部は、素体２２の一方の端面側で磁性体材料２４から露出され、外部電極２６Ａに接続される。内部電極層２３Ｂの端部は、素体２２の他方の端面側で磁性体材料２４から露出され、外部電極２６Ｂに接続される。

【0093】

コイルパターン２３および内部電極層２３Ａ、２３Ｂの材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｓｎ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料２４は、例えば、フェライトである。

【0094】

外部電極２６Ａ、２６Ｂは、互いに分離された状態で素体２２の互いに対向する端面に位置する。各外部電極２６Ａ、２６Ｂは、素体２２の各端面から側面および上下面にかけて連続している。外部電極２６Ａ、２６Ｂは、スリット部２８を備える。スリット部２８は、外部電極２６Ａ、２６Ｂの境界側の素体２２の面上で開口する。このとき、スリット部２８は、外部電極２６Ａ、２６Ｂを介して素体２２の稜線に向かう応力を分断することができる。

【0095】

スリット部２８は、各外部電極２６Ａ、２６Ｂの端部から素体２の稜線の方向に沿って延びる。このとき、スリット部２８は、素体２２の稜線から離れた位置で開口する。図９の例では、幅方向ＤＷを法線とする面（素体２２の一対の側面）側にスリット部２８を設けた場合を示したが、積層方向ＤＳを法線とする面（素体２２の下面および上面）側にもスリット部２８を設けるようにしてもよい。スリット部２８は、素体２２の稜線に対して斜めの円弧状であってもよいし、楔状であってもよい。スリット部２８は、稜線に平行な直線状に形成されてもよいし、スリット部２８の先端は、鋭角状であってもよい。外部電極２６Ａ、２６Ｂのスリット部２８の幅、深さおよび稜線ＬＹからの距離は、図１の外部電極６Ａ、６Ｂのスリット部８の幅、深さおよび稜線ＬＹからの距離と同様に設定することができる。

【0096】

なお、上述した実施形態では、セラミック電子部品として積層セラミックコンデンサおよびチップインダクタを例にとったが、チップ抵抗またはセンサチップであってもよい。また、上述した実施形態では、２端子の外部電極を持つセラミック電子部品を例にとったが、３端子以上の外部電極を持つセラミック電子部品であってもよい。

【符号の説明】

【0097】

１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ スリット部
９、９Ａ～９Ｃ めっき層

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図6A】

【図6B】

【図7】

【図8A】

【図8B】

【図9】