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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022131314
(43)【公開日】2022-09-07
(54)【発明の名称】発振回路および電子機器
(51)【国際特許分類】
H03B 5/32 20060101AFI20220831BHJP
【ＦＩ】
H03B5/32 D
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021030195
(22)【出願日】2021-02-26
(71)【出願人】
【識別番号】504151365
【氏名又は名称】大学共同利用機関法人 高エネルギー加速器研究機構
(71)【出願人】
【識別番号】515217498
【氏名又は名称】株式会社Ｐｉｅｚｏ Ｓｔｕｄｉｏ
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(72)【発明者】
【氏名】野原 正也
(72)【発明者】
【氏名】石井 武仁
(72)【発明者】
【氏名】木村 悟利
【テーマコード（参考）】
5J079
【Ｆターム（参考）】
5J079AA04
5J079BA22
5J079BA41
5J079FA14
5J079FB03
5J079FB48
5J079GA10
(57)【要約】
【課題】高速起動と低消費電流を両立する発振回路を提供する。
【解決手段】本発明の発振回路（１）は、振動子（Ｘ１）と増幅器（Ａ１、Ａ２）の入力部を共用するピアース回路（２）およびコルピッツ回路（３）を備え、ピアース回路（２）およびコルピッツ回路のそれぞれの増幅器増幅器（Ａ１、Ａ２）の出力部と対地間に接続されたスイッチ（ＳＷ１、ＳＷ２）は、発振起動時においては、ピアース回路（２）の発振信号を出力し、定常発振時においては、コルピッツ回路（３）の発振信号を出力するように制御される。
【選択図】図１
【解決手段】本発明の発振回路（１）は、振動子（Ｘ１）と増幅器（Ａ１、Ａ２）の入力部を共用するピアース回路（２）およびコルピッツ回路（３）を備え、ピアース回路（２）およびコルピッツ回路のそれぞれの増幅器増幅器（Ａ１、Ａ２）の出力部と対地間に接続されたスイッチ（ＳＷ１、ＳＷ２）は、発振起動時においては、ピアース回路（２）の発振信号を出力し、定常発振時においては、コルピッツ回路（３）の発振信号を出力するように制御される。
【選択図】図１
【特許請求の範囲】
【請求項1】
振動子と増幅器の入力部を共用するピアース回路およびコルピッツ回路を備え、
前記ピアース回路および前記コルピッツ回路のそれぞれの増幅器の出力部と対地間に接続されたスイッチを備え、
前記スイッチは、発振起動時においては、前記ピアース回路の発振信号を出力し、定常発振時においては、前記コルピッツ回路の発振信号を出力するように制御される
発振回路。
前記ピアース回路および前記コルピッツ回路のそれぞれの増幅器の出力部と対地間に接続されたスイッチを備え、
前記スイッチは、発振起動時においては、前記ピアース回路の発振信号を出力し、定常発振時においては、前記コルピッツ回路の発振信号を出力するように制御される
発振回路。
【請求項2】
ピアース回路およびコルピッツ回路とから構成される発振回路であって、
前記ピアース回路の第１の増幅器（Ａ１）および前記コルピッツ回路の第２の増幅器(Ａ２)は、入力部を共用し、
前記第１の増幅器（Ａ１）の出力部と対地間に、第１の発振容量（Ｃ１）と前記第１の発振容量（Ｃ１）と並列に接続された第１のスイッチ（ＳＷ１）を備え、
前記第２の増幅器（Ａ２）の出力部と対地間に、第２の発振容量（Ｃ２）と前記第２の発振容量（Ｃ２）と並列に接続された第２のスイッチ（ＳＷ２）を備え、
前記入力部と前記第１の増幅器（Ａ１）の出力部の間に振動子（Ｘ１）を備え、
前記入力部と第２の増幅器（Ａ２）の出力部の間に第３の発振容量（Ｃ３）を備え、
前記第１のスイッチ（ＳＷ１）および前記第２のスイッチ（ＳＷ２）を、それぞれ開状態、閉状態とする発振起動時の第１のモードと、第１のスイッチ（ＳＷ１）および第２のスイッチ（ＳＷ２）を、それぞれ閉状態、開状態とする定常発振時の第２のモードで発振動作を行うように構成される
発振回路。
前記ピアース回路の第１の増幅器（Ａ１）および前記コルピッツ回路の第２の増幅器(Ａ２)は、入力部を共用し、
前記第１の増幅器（Ａ１）の出力部と対地間に、第１の発振容量（Ｃ１）と前記第１の発振容量（Ｃ１）と並列に接続された第１のスイッチ（ＳＷ１）を備え、
前記第２の増幅器（Ａ２）の出力部と対地間に、第２の発振容量（Ｃ２）と前記第２の発振容量（Ｃ２）と並列に接続された第２のスイッチ（ＳＷ２）を備え、
前記入力部と前記第１の増幅器（Ａ１）の出力部の間に振動子（Ｘ１）を備え、
前記入力部と第２の増幅器（Ａ２）の出力部の間に第３の発振容量（Ｃ３）を備え、
前記第１のスイッチ（ＳＷ１）および前記第２のスイッチ（ＳＷ２）を、それぞれ開状態、閉状態とする発振起動時の第１のモードと、第１のスイッチ（ＳＷ１）および第２のスイッチ（ＳＷ２）を、それぞれ閉状態、開状態とする定常発振時の第２のモードで発振動作を行うように構成される
発振回路。
【請求項3】
請求項２に記載の発振回路において、
前記振動子は、ランガサイト型圧電単結晶を用いた振動子であること
を特徴とする発振回路。
前記振動子は、ランガサイト型圧電単結晶を用いた振動子であること
を特徴とする発振回路。
【請求項4】
請求項２または３に記載の発振回路において、
前記ピアース回路の発振起動時の発振振幅が最終収束振幅の７０％～９５％に至った場合に、前記第１のモードから前記第２のモードへの切替が行われること
を特徴とする発振回路。
前記ピアース回路の発振起動時の発振振幅が最終収束振幅の７０％～９５％に至った場合に、前記第１のモードから前記第２のモードへの切替が行われること
を特徴とする発振回路。
【請求項5】
請求項４に記載の発振回路において、
前記第１のモードから前記第２のモードへの切替は、前記ピアース回路の前記発振振幅と所定の基準値との比較を行う発振検出回路からの制御信号に基づいて行われること
を特徴とする発振回路。
前記第１のモードから前記第２のモードへの切替は、前記ピアース回路の前記発振振幅と所定の基準値との比較を行う発振検出回路からの制御信号に基づいて行われること
を特徴とする発振回路。
【請求項6】
請求項２乃至５の何れか１項に記載の発振回路において、
前記第１の増幅器は、複数の増幅回路を縦続接続した構成を備え、前記複数の増幅回路の１段目の増幅回路は、容量フィードフォワードパスを備え、
前記第２の増幅器は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがカスケード接続されたソースフォロワであること
を特徴とする発振回路。
前記第１の増幅器は、複数の増幅回路を縦続接続した構成を備え、前記複数の増幅回路の１段目の増幅回路は、容量フィードフォワードパスを備え、
前記第２の増幅器は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがカスケード接続されたソースフォロワであること
を特徴とする発振回路。
【請求項7】
請求項１乃至６のいずれか１項に記載の発振回路を備えたこと
を特徴とする電子機器。
を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振動子を用いた発振回路に関するものである。
【背景技術】
【0002】
近年、携帯電話や、あらゆるモノがインターネットに接続するＩｏＴ(Internet-Of-Things)機器においては、コードレスの無線回路付き小型電子機器のバッテリーの長寿命化が求められていることから、そこに使われている電子回路や電子部品の低消費電力化が重要技術課題となっている。
【0003】
ＩｏＴの小型通信機器で用いられる発振回路では、従来から、図１０Ａに示すような水晶振動子を用いたインバータベースのピアース（Pierce）回路が広く使われており、回路構成がシンプルなことから、何十年もの長い間使われてきた。しかしながら、発振するための電圧成分が大きく取れないため発振起動時間が遅く、定常的に電流を流すための消費電力が大きいという技術課題があった。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Masaya Miyahara, Yukiya Endo, Kenichi Okada, and Akira Matsuzawa, “A 64μs Start-Up 26/40 MHz Crystal Oscillator with Negative Resistance Boosting Technique Using Reconfigurable Multi-Stage Amplifier”, Proc. IEEE Symp. VLSI Circuits, 2018
【非特許文献2】Zule Xu, Noritoshi Kimura, Kenichi Okada, and Masaya Miyahara, “Ultralow-Power Class-C Complementary Colpitts Crystal Oscillator”, IEEE Journal of Solid-State Circuits, Letters, VOL. 3, 2020
【発明の概要】
【発明が解決しようとする課題】
【0005】
非特許文献１では、ピアース回路において発振起動時間が遅いという課題を克服するために、発振起動時間を早くするためのブースト回路を付加した図１０Ｂに示す回路が提案されている。一方、非特許文献２では、ピアース回路とは異なるが、図１１Ａに示すソースフォロアベースのコルピッツ（Colpitts）回路を原型とした発振時定常電流を低減可能な図１１Ｂに示す回路が提案されている。
【0006】
上記２つの回路の長所、すなわち、図１０Ｂの回路の発振起動時間の早さと図１１Ｂの発振時定常電流の低減の両立ができれば、ピアース回路と比較してさらなる低消費電力化が可能となる。しかし、ベースとなる回路形式が異なるため一方の回路を他方の回路に取り込むのが困難であるという問題がある。
【0007】
本発明は、上記課題を解決するためになされたものであり、高速起動と低消費電流を両立することを可能とする発振回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の発振回路は、振動子と増幅器の入力部を共用するピアース回路およびコルピッツ回路を備え、前記ピアース回路および前記コルピッツ回路のそれぞれの増幅器の出力部と対地間に接続されたスイッチを備え、前記スイッチは、発振起動時においては、前記ピアース回路の発振信号を出力し、定常発振時においては、前記コルピッツ回路の発振信号を出力するように制御される。
【0009】
本発明の発振回路は、ピアース回路およびコルピッツ回路とから構成される発振回路であって、前記ピアース回路の第１の増幅器（Ａ１）および前記コルピッツ回路の第２の増幅器(Ａ２)は、入力部を共用し、前記第１の増幅器（Ａ１）の出力部と対地間に、第１の発振容量（Ｃ１）と第１の発振容量（Ｃ１）と並列に接続された第１のスイッチ（ＳＷ１）を備え、前記第２の増幅器（Ａ２）の出力部と対地間に、第２の発振容量（Ｃ２）と第２の発振容量（Ｃ２）と並列に接続された第２のスイッチ（ＳＷ２）を備え、前記第１の増幅器（Ａ１）の入力部と出力部の間に振動子（Ｘ１）を備え、前記第２の増幅器（Ａ２）の入力部と出力部の間に第３の発振容量（Ｃ３）を備え、前記第１のスイッチ（ＳＷ１）および前記第２のスイッチ（ＳＷ２）をそれぞれ開状態、閉状態とする発振起動時の第１のモードと、第１のスイッチ（ＳＷ１）および第２のスイッチ（ＳＷ２）をそれぞれ閉状態、開状態とする定常発振時の第２のモードで発振動作を行うように構成される。
【0010】
また、本発明の発振回路の一構成例において、前記振動子は、ランガサイト型圧電単結晶の振動子である。
【0011】
また、本発明の発振回路の一構成例において、前記ピアース回路の発振起動時の発振振幅が最終収束振幅の７０％～９５％に至った場合に、前記第１のモードから前記第２のモードへの切替が行われる。
【0012】
また、本発明の発振回路の一構成例において、前記第１のモードから前記第２のモードへの切替は、前記ピアース回路の前記発振振幅と所定の基準値との比較を行う発振検出回路からの制御信号に基づいて行われる。
【0013】
また、本発明の発振回路の一構成例において、前記第１の増幅器は、複数の増幅回路を縦続接続した構成を備え、前記複数の増幅回路の１段目の増幅回路は、容量フィードフォワードパスを備え、前記第２の増幅器は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがカスケード接続されたソースフォロワである。
【0014】
また、本発明の電子機器は、上記の発振回路を備える。
【発明の効果】
【0015】
本発明によれば、高速起動と低消費電流を両立することを可能とする発振回路を提供することができる。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
図１０Ｂに示したピアース回路はインバータベースである。一方、図１１Ｂに示したコルピッツ回路はソースフォロアベースである。ピアース回路は、電流が大きく発振起動時間が比較的早いという特長を持つ。一方、ソースフォロアベースのコルピッツ回路は、定常発振状態で比較的消費電流が低いという特長を有する。本発明の実施の形態に係る発振回路では、上述した両方の回路形式を混載させ、発振起動時と定常発振時において、発振信号を出力する回路を切り替えることで、高速起動と低消費電流を両立する。
【0018】
図１は、本発明の実施形態に係る発振回路の構成例を示す図である。本実施の形態に係る発振回路１は、ピアース回路２、コルピッツ回路３、各回路の出力部に接続されたスイッチから構成される発振回路である。ピアース回路２およびコルピッツ回路３は、振動子を共用し、各増幅器の入力部を共用するように構成される。ピアース回路２およびコルピッツ回路３のそれぞれの増幅器の出力部には対地間に接続された２つのスイッチを備えている。これらの２つのスイッチは、発振起動時においては、ピアース回路２の発振信号を出力し、定常発振時においては、コルピッツ回路３の発振信号を出力するように制御される。
【0019】
より具体的には、ピアース回路２およびコルピッツ回路３の各増幅器(第１の増幅器Ａ１、第２の増幅器Ａ２)の入力部を共用し、第１の増幅器Ａ１、第２の増幅器Ａ２の出力部と対地間に発振容量(第１の発振容量Ｃ１、第２の発振容量Ｃ２)と、発振容量（Ｃ１、Ｃ２）と並列に接続されたスイッチ(第１のスイッチＳＷ１、第２のスイッチＳＷ２)を設け、第１の増幅器Ａ１の入出力間に振動子Ｘ１を、第２の増幅器Ａ２の入出力間に発振容量Ｃ３（第３の発振容量）を設けている。
【0020】
図２Ａ、図２Ｂは、発振回路の発振起動時、および定常発振時のスイッチの状態を説明するための図である。発振起動時のＳＷ１、ＳＷ２をそれぞれ開状態、閉状態、定常発振時のＳＷ１、ＳＷ２をそれぞれ閉、開とする２つの動作モードを適用し、発振起動時にピアース回路２として発振動作を行わせ、定常発振時にコルピッツ回路３として発振動作を行わせる。発振起動時と定常発振時で動作モードを切り替える構成とすることで、高速起動と低消費電流を両立する発振回路を実現することができる。
【0021】
ここで、ピアース回路としては、図１０Ｂに示したような発振起動能力を高める複数の増幅回路が縦続接続されたブースト回路を有する回路を適用し、コルピッツ回路としては、図１１Ｂに示したような定常発振状態の消費電流をより低減する回路を適用してもよい。
【0022】
図１０Ｂにおいて、ピアース回路の増幅器Ａ１は、３段の増幅回路（ｇｍ１～ｇｍ３）が縦続接続された構成を備え、１段目と２段目の増幅回路（ｇｍ１、ｇｍ２）がブースト回路である。１段目の増幅回路ｇｍ１は、さらに容量Ｃｆによる容量フィードフォワードパスを備える。図１１Ｂにおいて、コルピッツ回路の増幅器Ａ２は、ＮＭＯＳトランジスタＴ１とＰＭＯＳトランジスタＴ２がカスケード接続されたソースフォロア型コルピッツ回路である。尚、ピアース回路の増幅器Ａ１の増幅回路の段数は、図１０Ｂに例示した３段に限定されるものではない。
【0023】
一般的に、振動子Ｘ１には水晶振動子（Ｑｕａｒｔｚ）が使われることが多いが、振動子Ｘ１にランガサイト型圧電単結晶を用いた振動子ＣＴＧＳ（Ｃａ３ＴａＧａ３Ｓｉ２Ｏ１４）を適用してもよい。図３は、圧電振動子を用いた発振器の一般的な等価回路である。図３の右図は、左図を簡略化した等価回路図である。図中の点線より左側は振動子の等価回路を示し、右側は発振回路の等価回路を示している。発振するためには、振動子側の直列等価抵抗Ｒｘを打ち消すような発振回路側の負性抵抗ＲＮを発生させる必要があり、負性抵抗ＲＮの値をより大きくすることで発振起動時間を短くすることができる。
【0024】
図４に、振動子の等価回路定数の代表値を示す。ピアース回路の増幅器Ａ１を増幅回路が３段縦続接続された構成とし、容量フィードフォワードパスを備えることで、小さい消費電力でより大きな負性抵抗ＲＮを得ることができる。さらに、発振回路１の振動子としてランガサイト系振動子ＣＴＧＳを適用することで、直列等価インダクタンスＬｍが水晶振動子より約一桁小さいため、発振起動時間を一桁早くすることができる。
【0025】
図５、６は、本発明の実施形態に係る発振振幅起動特性および発振周波数起動特性の一例である。図１の構成例において、ピアース回路に図１０Ｂに示すブースト回路を有する回路を、ソースフォロア型コルピッツ回路に図１１Ｂに示すＮＭＯＳトランジスタとＰＭＯＳトランジスタがカスケード接続されたソースフォロワを適用し、振動子Ｘ１にランガサイト系振動子ＣＴＧＳを適用した場合の特性である。
【0026】
各回路の特長を示すため、図５、６の各グラフでは、発振起動の早いピアース回路のみの特性、および発振時定常電流が小さいソースフォロア型コルピッツ回路のみの特性をそれぞれ記載している。図５中の数値は、ピアース回路における発振振幅が所定の定常値に達するまでの時間であり、図６中の数値は、それぞれの回路における発振周波数が所定の値において安定するまでの時間と安定時の発振周波数の値である。
【0027】
図５、６に示すように、発振起動時間は、振幅、周波数ともに約１０μsec程度であり、水晶振動子を使った一般的な起動時間の約１／５０である。また、図１１Ｂのソースフォロア型コルピッツ回路を用いることで、従来のコルピッツ回路に比べ、発振時の定常電流を低減することができる。例えば、非特許文献２では、従来のコルピッツ回路に比べ、発振時の定常電流を約１／５に抑えることができる。
【0028】
加えて、定常発振時にピアース回路ではなく、図１１Ｂのソースフォロア型コルピッツ回路を適用することで、通信装置の符号誤り率に関係する発振回路の位相雑音特性を改善することができる。図７は、本発明の実施形態に係る発振回路の位相雑音特性を示す図である。図７に示すように、通信機器に重要な発振回路性能である位相雑音は、従来のピアース発振回路と比較すると、発振回路の基本周波数に対するオフセット周波数が１００Ｈｚまでの範囲で約９ｄＢ改善される。このように、本実施の形態の発振回路を用いることで、従来のピアース発振回路と比較して、定常発振時における位相雑音特性を改善することができる。
【0029】
発振起動用のピアース回路から定常発振用のコルピッツ回路に移行するタイミング、すなわち、スイッチ（ＳＷ１、ＳＷ２）の切替タイミングについては、発振周波数の移行をスムーズにするため、ピアース回路の発振起動時の振幅がある程度安定し、かつ、ピアース回路の特長である発振起動の早さを活かす必要がある。例えば、最終収束振幅の７０％～９５％に至った時点がスイッチの切替タイミングとしては最適である。
【0030】
図８は、発振回路１において、ピアース回路とコルピッツ回路をスイッチで切り替えた際の発振特性を示す図である。ピアース回路の発振起動時の振幅が最終収束振幅の７０％～９５％に至った時点において、ピアース回路の振動子Ｘ１において安定した固有周波数振動が発生しているので、単独では起動が遅いコルピッツ回路においても、安定した固有周波数振動をしているピアース回路と振動子Ｘ１を共用することで、そのまま発振状態が維持され、発振周波数の移行がスムーズに行われる。
【0031】
発振周波数の移行をよりスムーズに行うための切替条件としては、振動子Ｘ１側から見た等価容量が切替前後で同等であることが挙げられる。実際には、切替時の発振振幅においては、発振回路１の形式が変わってしまうので、振幅の段差が発生するが、本発明の発振回路１が接続される負荷側で一定レベル以上の振幅であれば、実使用上は問題にならない。一方、切替時の周波数変動は、そのまま負荷側に出力されてしまうという問題がある。そのため、切替時の周波数変動を小さくするためには、振動子Ｘ１から見た等価容量が切替前後で同等であることが重要となる。
【0032】
スイッチ（ＳＷ１、ＳＷ２）の切替のトリガー信号はピアース回路の発振振幅をモニタする回路から出力すればよい。例えば、図９に示すように、発振回路１の後段に発振検出回路４を設けて、この発振検出回路４において、ピアース回路の発振信号Ｖｘｏ１の発振振幅が所定の基準値以上になると制御信号が出力されるように構成し、発振検出回路４から出力される制御信号をスイッチ（ＳＷ１、ＳＷ２）の切替のトリガー信号として用いることができる。
【0033】
発振検出回路４は、ピアース回路の発振信号Ｖｘｏ１の発振振幅に応じて、スイッチ（ＳＷ１、ＳＷ２）の切替を行うことにより、ピアース回路の発振信号Ｖｘｏ１を出力する第１のモードから、コルピッツ回路の発振信号Ｖｘｏ２を出力する第２のモードへの切替を行うように構成されている。ピアース回路の発振振幅が最終収束振幅の７０％～９５％という切替条件は一例であり、発振検出回路４においては、適用される電子機器等における種々の条件に応じて切替条件を適宜定めることができる。例えば、上述した、振動子から見た切替前後の等価容量を考慮して切替条件を定めることもできる。
【0034】
以上のように、本実施の形態によれば、高速起動と低消費電流を両立した発振回路を実現することができる。本実施の形態の発振回路を、例えば、携帯電話機やＩｏＴ機器などの電子機器に適用することで、電子機器の低消費電力化に貢献することができる。
【産業上の利用可能性】
【0035】
本発明は、小型電子機器で用いる発振回路に適用することができる。
【符号の説明】
【0036】
１…発振回路、２…ピアース回路、３…コルピッツ回路、４…発振検出回路、Ａ1、Ａ２…増幅器、Ｃ１，Ｃ２，Ｃ３…発振容量、ＳＷ1，ＳＷ２…スイッチ、Ｘ1…振動子。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】