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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022133153
(43)【公開日】2022-09-13
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220906BHJP
H01L 21/336 20060101ALI20220906BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021032083
(22)【出願日】2021-03-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】濱田 龍文
(72)【発明者】
【氏名】九鬼 知博
(72)【発明者】
【氏名】満野 陽介
(72)【発明者】
【氏名】五月女 真一
(72)【発明者】
【氏名】鈴木 亮太
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP23
5F083EP76
5F083ER03
5F083ER14
5F083GA10
5F083GA27
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA11
5F083MA06
5F083MA16
5F083MA19
5F083PR06
5F083ZA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BH13
(57)【要約】
【課題】開口部内に半導体層を好適に形成することが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、互いに離隔された複数の第１電極層を含む第１積層膜と、前記第１積層膜上に設けられた絶縁層と、前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜とを備える。前記装置はさらに、前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部を備える。さらに、前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含む。
【選択図】図２
【解決手段】一の実施形態によれば、半導体装置は、互いに離隔された複数の第１電極層を含む第１積層膜と、前記第１積層膜上に設けられた絶縁層と、前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜とを備える。前記装置はさらに、前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部を備える。さらに、前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
互いに離隔された複数の第１電極層を含む第１積層膜と、
前記第１積層膜上に設けられた絶縁層と、
前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜と、
前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部とを備え、
前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含む、半導体装置。
前記第１積層膜上に設けられた絶縁層と、
前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜と、
前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部とを備え、
前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含む、半導体装置。
【請求項2】
前記第２部分の前記第１方向の厚さは、前記第１絶縁膜、前記電荷蓄積層、および前記第２絶縁膜の合計膜厚の２倍以下である、請求項１に記載の半導体装置。
【請求項3】
前記第１幅は、前記第２積層膜内の前記柱状部の幅より大きい、請求項１または２に記載の半導体装置。
【請求項4】
前記絶縁層内の前記柱状部はさらに、前記第１部分よりも低い位置に設けられ、前記第１幅より大きくかつ前記第１積層膜内の前記柱状部の幅より大きい第３幅を有する第３部分を含む、請求項１から３のいずれか１項に記載の半導体装置。
【請求項5】
前記第３部分の前記第１方向の厚さは、前記第１絶縁膜、前記電荷蓄積層、および前記第２絶縁膜の合計膜厚の２倍以下である、請求項４に記載の半導体装置。
【請求項6】
前記第１幅は、前記第１積層膜内の前記柱状部の幅より大きい、請求項４または５に記載の半導体装置。
【請求項7】
前記半導体層の外周面の幅は、前記第１、第２、および第３部分のうちの前記第１部分内で最大となる、請求項４から６のいずれか１項に記載の半導体装置。
【請求項8】
前記半導体層の内周面の幅は、前記第１、第２、および第３部分のうちの前記第１部分内で最大となる、請求項４から７のいずれか１項に記載の半導体装置。
【請求項9】
前記絶縁層は、第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層と、前記第１絶縁層下に設けられた第３絶縁層とを含み、
前記第１部分の少なくとも一部は、前記第１絶縁層内に設けられており、前記第２部分の少なくとも一部は、前記第２絶縁層内に設けられており、前記第３部分の少なくとも一部は、前記第３絶縁層内に設けられている、請求項４から８のいずれか１項に記載の半導体装置。
前記第１部分の少なくとも一部は、前記第１絶縁層内に設けられており、前記第２部分の少なくとも一部は、前記第２絶縁層内に設けられており、前記第３部分の少なくとも一部は、前記第３絶縁層内に設けられている、請求項４から８のいずれか１項に記載の半導体装置。
【請求項10】
前記第１絶縁層は、前記第２絶縁層の材料および前記第３絶縁層の材料と異なる材料で形成されている、請求項９に記載の半導体装置。
【請求項11】
前記第１絶縁層は、前記第２絶縁層の密度および前記第３絶縁層の密度と異なる密度を有している、請求項９または１０に記載の半導体装置。
【請求項12】
互いに離隔された複数の第１電極層を含む第１積層膜と、
前記第１積層膜上に設けられた絶縁層と、
前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜と、
前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部とを備え、
前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第４幅を有する第４部分と、前記第４部分よりも高い位置に設けられ、前記第４幅より小さくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第５幅を前記第２方向において有する第５部分とを含む、半導体装置。
前記第１積層膜上に設けられた絶縁層と、
前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜と、
前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部とを備え、
前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第４幅を有する第４部分と、前記第４部分よりも高い位置に設けられ、前記第４幅より小さくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第５幅を前記第２方向において有する第５部分とを含む、半導体装置。
【請求項13】
前記柱状部の側面は、前記第５部分にて前記第１方向に対し傾斜している、請求項１２に記載の半導体装置。
【請求項14】
前記絶縁層内の前記柱状部はさらに、前記第４部分よりも低い位置に設けられ、前記第４幅より小さくかつ前記第１積層膜内の前記柱状部の幅より大きい第６幅を有する第６部分を含む、請求項１２または１３に記載の半導体装置。
【請求項15】
前記柱状部の側面は、前記第６部分にて前記第１方向に対し傾斜している、請求項１４に記載の半導体装置。
【請求項16】
前記絶縁層は、第４絶縁層と、前記第４絶縁層上に設けられた第５絶縁層と、前記第４絶縁層下に設けられた第６絶縁層とを含み、
前記第４部分の少なくとも一部は、前記第４絶縁層内に設けられており、前記第５部分の少なくとも一部は、前記第５絶縁層内に設けられており、前記第６部分の少なくとも一部は、前記第６絶縁層内に設けられている、請求項１４または１５に記載の半導体装置。
前記第４部分の少なくとも一部は、前記第４絶縁層内に設けられており、前記第５部分の少なくとも一部は、前記第５絶縁層内に設けられており、前記第６部分の少なくとも一部は、前記第６絶縁層内に設けられている、請求項１４または１５に記載の半導体装置。
【請求項17】
前記絶縁層はさらに、前記第５絶縁層上に設けられた第７絶縁層を含み、
前記第２部分の少なくとも一部は、前記第５および第７絶縁層内に設けられている、請求項１６に記載の半導体装置。
前記第２部分の少なくとも一部は、前記第５および第７絶縁層内に設けられている、請求項１６に記載の半導体装置。
【請求項18】
互いに離隔された複数の第１層を含む第１積層膜を形成し、
前記第１積層膜上に絶縁層を形成し、
前記絶縁層上に、互いに離隔された複数の第２層を含む第２積層膜を形成し、
前記第１積層膜、前記絶縁層、および前記第２積層膜内に、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる開口部を形成し、
前記開口部内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含む柱状部を形成する、
ことを含み、
前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含むように形成される、
または、
前記絶縁層内の前記柱状部は、前記第２方向に第４幅を有する第４部分と、前記第４部分よりも高い位置に設けられ、前記第４幅より小さくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第５幅を前記第２方向において有する第５部分とを含むように形成される、
半導体装置の製造方法。
前記第１積層膜上に絶縁層を形成し、
前記絶縁層上に、互いに離隔された複数の第２層を含む第２積層膜を形成し、
前記第１積層膜、前記絶縁層、および前記第２積層膜内に、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる開口部を形成し、
前記開口部内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含む柱状部を形成する、
ことを含み、
前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含むように形成される、
または、
前記絶縁層内の前記柱状部は、前記第２方向に第４幅を有する第４部分と、前記第４部分よりも高い位置に設けられ、前記第４幅より小さくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第５幅を前記第２方向において有する第５部分とを含むように形成される、
半導体装置の製造方法。
【請求項19】
前記絶縁層内の前記柱状部はさらに、前記第１部分よりも低い位置に設けられ、前記第１幅より大きくかつ前記第１積層膜内の前記柱状部の前記第２方向における幅より大きい第３幅を前記第２方向において有する第３部分を含むように形成される、
または、
前記絶縁層内の前記柱状部はさらに、前記第４部分よりも低い位置に設けられ、前記第４幅より小さくかつ前記第１積層膜内の前記柱状部の前記第２方向における幅より大きい第６幅を前記第２方向において有する第６部分を含むように形成される、
請求項１８に記載の半導体装置の製造方法。
または、
前記絶縁層内の前記柱状部はさらに、前記第４部分よりも低い位置に設けられ、前記第４幅より小さくかつ前記第１積層膜内の前記柱状部の前記第２方向における幅より大きい第６幅を前記第２方向において有する第６部分を含むように形成される、
請求項１８に記載の半導体装置の製造方法。
【請求項20】
前記第１積層膜内の前記複数の第１層を複数の第１電極層に置き換え、前記第２積層膜内の前記複数の第２層を複数の第２電極層に置き換えることをさらに含む、請求項１８または１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
下部積層膜、中間膜、および上部積層膜を貫通するメモリホールを形成し、このメモリホール内にチャネル半導体層を形成する場合、中間膜内でチャネル半導体層が分断されるなどの不都合が生じるおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開ＵＳ２０１９／０２１４４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開口部内に半導体層を好適に形成することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、互いに離隔された複数の第１電極層を含む第１積層膜と、前記第１積層膜上に設けられた絶縁層と、前記絶縁層上に設けられ、互いに離隔された複数の第２電極層を含む第２積層膜とを備える。前記装置はさらに、前記第１積層膜、前記絶縁層、および前記第２積層膜内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層を含み、前記第１積層膜から前記第２積層膜に向かう第１方向に沿って延びる柱状部を備える。さらに、前記絶縁層内の前記柱状部は、前記第１方向と交差する第２方向に第１幅を有する第１部分と、前記第１部分よりも高い位置に設けられ、前記第１幅より大きくかつ前記第２積層膜内の前記柱状部の前記第２方向における幅より大きい第２幅を前記第２方向において有する第２部分とを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の構造を示す斜視図である。
【図2】第１実施形態の半導体装置の構造を示す断面図である。
【図3】第１実施形態の比較例の半導体装置の構造を示す断面図である。
【図4】第１実施形態の半導体装置の製造方法を示す断面図(1/5)である。
【図5】第１実施形態の半導体装置の製造方法を示す断面図(2/5)である。
【図6】第１実施形態の半導体装置の製造方法を示す断面図(3/5)である。
【図7】第１実施形態の半導体装置の製造方法を示す断面図(4/5)である。
【図8】第１実施形態の半導体装置の製造方法を示す断面図(5/5)である。
【図9】第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/5)である。
【図10】第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/5)である。
【図11】第１実施形態の比較例の半導体装置の製造方法を示す断面図(3/5)である。
【図12】第１実施形態の比較例の半導体装置の製造方法を示す断面図(4/5)である。
【図13】第１実施形態の比較例の半導体装置の製造方法を示す断面図(5/5)である。
【図14】第２実施形態の半導体装置の構造を示す断面図である。
【図15】第２実施形態の変形例の半導体装置の構造を示す断面図である。
【図16】第２実施形態の別の変形例の半導体装置の構造を示す断面図である。
【図17】第２実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図18】第２実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図19】第２実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図20】第２実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図21】第１実施形態の半導体装置の一例に当たる記憶装置１００の構造を示す断面図である。
【図22】記憶装置１００の構成を示す回路図である。
【図23】メモリセルアレイ７０に関連する構成を示すブロック図である。
【発明を実施するための形態】
【0007】
【0008】
【0009】
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極層６とを備えている。また、ブロック絶縁膜５は、絶縁膜５ａと、絶縁膜５ｂとを含んでおり、電極層６は、バリアメタル層６ａと、電極材層６ｂとを含んでいる。絶縁膜５ａは、第１絶縁膜の例である。トンネル絶縁膜３は、第２絶縁膜の例である。
【0010】
図１では、基板上に複数の電極層および複数の絶縁層が交互に積層されており、これらの電極層および絶縁層内にメモリホールＨが設けられている。図１は、これらの電極層のうちの１つの電極層６を示している。これらの電極層は例えば、ＮＡＮＤメモリのワード線として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
【0011】
コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、および絶縁膜５ａは、メモリホールＨ内に形成されており、ＮＡＮＤメモリのメモリセルを構成している。絶縁膜５ａは、メモリホールＨ内の電極層および絶縁層の表面に形成され、電荷蓄積層４は、絶縁膜５ａの表面に形成されている。電荷蓄積層４は、その外側の側面と内側の側面との間に電荷を蓄積することが可能である。トンネル絶縁膜３は、電荷蓄積層４の表面に形成され、チャネル半導体層２は、トンネル絶縁膜３の表面に形成されている。チャネル半導体層２は、メモリセルのチャネルとして機能する。コア絶縁膜１は、チャネル半導体層２内に形成されている。
【0012】
絶縁膜５ａは、例えばＳｉＯ２膜（シリコン酸化膜）である。電荷蓄積層４は、例えばＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、ＳｉＯ２膜、ＳｉＯＮ膜（シリコン酸窒化膜）、またはこれらを含む積層膜である。チャネル半導体層２は、例えばポリシリコン層である。コア絶縁膜１は、例えばＳｉＯ２膜である。
【0013】
絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂは、互いに隣接する絶縁層間に形成されており、上側の絶縁層の下面と、下側の絶縁層の上面と、絶縁膜５ａの側面とに順に形成されている。絶縁膜５ｂは例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）などの金属絶縁膜である。バリアメタル層６ａは、例えばＴｉＮ膜（チタン窒化膜）である。電極材層６ｂは、例えばＷ（タングステン）層である。
【0014】
図１はさらに、メモリホールＨ内に設けられ、Ｚ方向に延びている柱状部ＣＬを示している。柱状部ＣＬは、メモリホールＨ内に順に設けられた絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１を含んでいる。図１に示すように、柱状部ＣＬは、Ｚ方向に延びる柱状の形状を有している。また、柱状部ＣＬ内の絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１も、Ｚ方向に延びる柱状の形状を有している。ただし、絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、およびチャネル半導体層２は、内周面と外周面とを有する管状の形状を有している。一方、コア絶縁膜１は、ここでは非管状の形状を有しているが、管状の形状を有していてもよい。なお、柱状部ＣＬのさらなる詳細については、後述する。
【0015】
【0016】
本実施形態の半導体装置は、図２に示すように、基板１１と、下部積層膜１２と、中間膜１３と、上部積層膜１４と、柱状部ＣＬとを備えている。下部積層膜１２は、第１積層膜の例である。中間膜１３は、絶縁層の例である。上部積層膜１４は、第２積層膜の例である。
【0017】
基板１１は、上述の基板である。基板１１は例えば、シリコン基板などの半導体基板である。
【0018】
下部積層膜１２は、基板１１上に交互に設けられた複数の電極層６と複数の絶縁層７とを含んでいる。よって、これらの電極層６は、これらの絶縁層７により互いに離隔されている。各電極層６は、上述のようにバリアメタル層６ａと電極材層６ｂとを含んでいる。各絶縁層７は、例えばＳｉＯ２膜である。なお、上述の絶縁膜５ｂの図示は、図２では省略されている。下部積層膜１２は、図２では２つの電極層６と２つの絶縁層７とを含んでいるが、３つ以上の電極層６と３つ以上の絶縁層７とを含んでいてもよい。また、下部積層膜１２は、基板１１上に直接形成されていてもよいし、基板１１上に他の膜を介して形成されていてもよい。下部積層膜１２内の電極層６は、第１電極層の例である。
【0019】
中間膜１３は、下部積層膜１２上に順に形成された絶縁層１３ａ、絶縁層１３ｂ、および絶縁層１３ｃを含んでいる。絶縁層１３ａは、例えばＳｉＯ２膜である。絶縁層１３ｂは、例えばＳｉＯＮ膜である。絶縁層１３ｃは、例えばＳｉＯ２膜である。このように、本実施形態の絶縁層１３ｂは、絶縁層１３ａの材料（ＳｉＯ２）および絶縁層１３ｃの材料（ＳｉＯ２）と異なる材料（ＳｉＯＮ）で形成されている。絶縁層１３ｂは、第１絶縁層の例である。絶縁層１３ａは、第２絶縁層の例である。絶縁層１３ｃは、第３絶縁層の例である。
【0020】
なお、本実施形態の絶縁層１３ｂは、絶縁層１３ａの密度および絶縁層１３ｃの密度と異なる密度を有していてもよい。例えば、絶縁層１３ｂの密度は、絶縁層１３ａの密度および絶縁層１３ｃの密度より高くてもよい。この場合、絶縁層１３ｂの材料は、絶縁層１３ａの材料と絶縁層１３ｃの材料の少なくともいずれかと同じでもよいし、絶縁層１３ａの材料と絶縁層１３ｃの材料の少なくともいずれかと異なっていてもよい。これらの絶縁層１３ａ、１３ｂ、１３ｃのさらなる詳細については、後述する。
【0021】
上部積層膜１４は、中間膜１３上に交互に設けられた複数の電極層６と複数の絶縁層７とを含んでいる。よって、これらの電極層６は、これらの絶縁層７により互いに離隔されている。下部積層膜１２と同様に、上部積層膜１４内の各電極層６は、バリアメタル層６ａと電極材層６ｂとを含んでおり、上部積層膜１４内の各絶縁層７は、例えばＳｉＯ２膜である。なお、上述の絶縁膜５ｂの図示は、上部積層膜１４においても、図２では省略されている。上部積層膜１４は、図２では２つの電極層６と２つの絶縁層７とを含んでいるが、３つ以上の電極層６と３つ以上の絶縁層７とを含んでいてもよい。下部積層膜１４内の電極層６は、第２電極層の例である。
【0022】
柱状部ＣＬは、下部積層膜１２、中間膜１３、および上部積層膜１４内に設けられており、下部積層膜１２、中間膜１３、および上部積層膜１４の積層方向、すなわち、Ｚ方向に沿って延びている。柱状部ＣＬは、下部積層膜１２、中間膜１３、および上部積層膜１４内に順に設けられたメモリ絶縁膜８、チャネル半導体層２、およびコア絶縁膜１を含んでいる。メモリ絶縁膜８は、上述の絶縁膜５ａ、電荷蓄積層４、およびトンネル絶縁膜３を順に含む積層膜である。よって、柱状部ＣＬ内では、絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１が、下部積層膜１２、中間膜１３、および上部積層膜１４の側面に順に形成されている。本実施形態の柱状部ＣＬは、下部積層膜１２、中間膜１３、および上部積層膜１４を貫通するメモリホールＨ内に設けられている。上記の積層方向は、第１積層膜から第２積層膜に向かう第１方向の例である。
【0023】
メモリホールＨは、下部メモリホールＨＬと、ジョイントホールＨＪと、上部メモリホールＨＵとを含んでいる。ジョイントホールＨＪは、下部メモリホールＨＬと上部メモリホールＨＵとの間に設けられており、下部メモリホールＨＬと上部メモリホールＨＵとを連結している。本実施形態のジョイントホールＨＪは、下部メモリホールＨＬや上部メモリホールＨＵの側面に対して放射方向に突出している。上記の放射方向は、第１方向と交差する第２方向の例である。
【0024】
同様に、柱状部ＣＬは、下部柱状部ＰＬと、ジョイント部ＰＪと、上部柱状部ＰＵとを含んでいる。ジョイント部ＰＪは、下部柱状部ＰＬと上部柱状部ＰＵとの間に設けられており、下部柱状部ＰＬと上部柱状部ＰＵとを連結している。下部柱状部ＰＬ、ジョイント部ＰＪ、および上部柱状部ＰＵはそれぞれ、下部メモリホールＨＬ、ジョイントホールＨＪ、および上部メモリホールＨＵ内に設けられている。よって、本実施形態のジョイント部ＰＪは、下部柱状部ＰＬや上部柱状部ＰＵの側面に対して放射方向に突出している。
【0025】
本実施形態では、下部柱状部ＰＬが下部積層膜１２内に設けられており、ジョイント部ＰＪが中間膜１３内に設けられており、上部柱状部ＰＵが上部積層膜１４内に設けられている。下部柱状部ＰＬの一部は、中間膜１３内にも設けられている。下部柱状部ＰＬと上部柱状部ＰＵはそれぞれ、ＮＡＮＤメモリのメモリセルを下部メモリホールＨＬ内と上部メモリホールＨＵ内に形成している。
【0026】
図２は、下部柱状部ＰＬのＸ方向の幅ＷＬと、上部柱状部ＰＵのＸ方向の幅ＷＵとを示している。具体的には、幅ＷＬは、下部柱状部ＰＬの上端付近の幅を示しており、幅ＷＵは、上部柱状部ＰＬの下端付近の幅を示している。本実施形態の柱状部ＣＬは、いずれのＸＹ断面においても、概ね円形の断面形状を有している。よって、本実施形態の幅ＷＬと幅ＷＵはそれぞれ、下部柱状部ＰＬと上部柱状部ＰＵの直径となっている。これは、後述する幅Ｗ１、Ｗ２、Ｗ３、Ｗａ、Ｗｂについても同様である。
【0027】
以下、引き続き図２を参照して、本実施形態のジョイント部ＰＪのさらなる詳細を説明する。
【0028】
ジョイント部ＰＪは、中間ジョイント部Ｐ１と、上部ジョイント部Ｐ２と、下部ジョイント部Ｐ３とを含んでいる。上部ジョイント部Ｐ２は、中間ジョイント部Ｐ１より高い位置に設けられており、下部ジョイント部Ｐ３は、中間ジョイント部Ｐ１より低い位置に設けられている。本実施形態では、上部ジョイント部Ｐ２や下部ジョイント部Ｐ３が、中間ジョイント部Ｐ１の側面に対して放射方向に突出している。中間ジョイント部Ｐ１、上部ジョイント部Ｐ２、下部ジョイント部Ｐ３はそれぞれ、第１部分、第２部分、第３部分の例である。
【0029】
本実施形態では、中間ジョイント部Ｐ１が絶縁層１３ｂ内に設けられており、上部ジョイント部Ｐ２が絶縁層１３ｃ内に設けられており、下部ジョイント部Ｐ３が絶縁層１３ａ内に設けられている。上部ジョイント部Ｐ２の一部や、下部ジョイント部Ｐ３の一部は、絶縁層１３ｂ内にも設けられている。本実施形態では、上部ジョイント部Ｐ２に含まれるメモリ絶縁膜８の下面が、絶縁層１３ｂの上面と接しており、これらの下面および上面がＺ方向に対し傾斜している。同様に、下部ジョイント部Ｐ３に含まれるメモリ絶縁膜８の上面が、絶縁層１３ｂの下面と接しており、これらの上面および下面がＺ方向に対し傾斜している。
【0030】
図２は、中間ジョイント部Ｐ１のＸ方向の幅Ｗ１と、上部ジョイント部Ｐ２のＸ方向の幅Ｗ２と、下部ジョイント部Ｐ３のＸ方向の幅Ｗ３とを示している。具体的には、幅Ｗ２は、上部ジョイント部Ｐ２の上端付近の幅を示しており、幅Ｗ３は、下部ジョイント部Ｐ３の下端付近の幅を示している。上述のように、本実施形態のジョイント部ＰＪは、下部柱状部ＰＬや上部柱状部ＰＵの側面に対して放射方向に突出している。そのため、本実施形態の幅Ｗ１、Ｗ２、Ｗ３は、幅ＷＬ、ＷＵより大きくなっている（Ｗ１、Ｗ２、Ｗ３＞ＷＬ、ＷＵ）。さらに、本実施形態の上部ジョイント部Ｐ２や下部ジョイント部Ｐ３は、中間ジョイント部Ｐ１の側面に対して放射方向に突出している。そのため、本実施形態の幅Ｗ２、Ｗ３は、幅Ｗ１より大きくなっている（Ｗ２、Ｗ３＞Ｗ１）。幅Ｗ１、Ｗ２、Ｗ３はそれぞれ、第１幅、第２幅、第３幅の例である。
【0031】
本実施形態の幅Ｗ１と幅Ｗ２、Ｗ３との違いは例えば、絶縁層１３ｂのエッチングレートと絶縁層１３ｃ、１３ａのエッチングレートとの違いにより生じる。これらのエッチングレートの詳細については、後述する。
【0032】
図２はさらに、上部ジョイント部Ｐ２のＺ方向の厚さＤＵと、下部ジョイント部Ｐ３のＺ方向の厚さＤＬと、メモリ絶縁膜８の膜厚Ｔを示している。具体的には、厚さＤＵは、中間ジョイント部Ｐ１の側面の上方における上部ジョイント部Ｐ２の厚さを示しており、厚さＤＬは、中間ジョイント部Ｐ１の側面の下方における下部ジョイント部Ｐ３の厚さを示している。また、膜厚Ｔは、上述の絶縁膜５ａ、電荷蓄積層４、およびトンネル絶縁膜３の合計膜厚を示している。本実施形態では、厚さＤＵや厚さＤＬが、膜厚Ｔの２倍以下に設定されている（ＤＵ、ＤＬ≦２Ｔ）。
【0033】
本実施形態では、幅Ｗ２と幅Ｗ３とが幅Ｗ１より大きいため、ジョイントホールＨＪの側面が、ジョイントホールＨＪの上端付近と下端付近とで放射方向に突出している。すなわち、ジョイントホールＨＪは、ジョイントホールＨＪの上端付近と下端付近とに２つの凸部を有している。よって、上部ジョイント部Ｐ２のメモリ絶縁膜８と下部ジョイント部Ｐ３のメモリ絶縁膜８が、これらの凸部内に入り込んでいる。図２に示すように、各凸部内には２枚分のメモリ絶縁膜８が入り込んでいる。本実施形態では、上部ジョイント部Ｐ２の厚さＤＵと下部ジョイント部Ｐ３の厚さＤＬが、メモリ絶縁膜８の膜厚Ｔの２倍以下に設定されているため、各凸部がメモリ絶縁膜８で満たされている。このように、本実施形態によれば、厚さＤＵ（または厚さＤＬ）を膜厚Ｔの２倍以下に設定することで、ジョイントホールＨＪの上端付近（または下端付近）の凸部をメモリ絶縁膜８で満たすことが可能となる。
【0034】
図２はさらに、チャネル半導体層２の外周面の幅Ｗａと、チャネル半導体層２の内周面の幅Ｗｂとを示している。上述のように、本実施形態のジョイント部ＰＪは、下部柱状部ＰＬや上部柱状部ＰＵの側面に対して放射方向に突出している。よって、本実施形態の幅Ｗａ、Ｗｂは、下部柱状部ＰＬ内や上部柱状部ＰＵ内に比べて、ジョイント部ＰＪ内で大きな値をとっている。これは、メモリ絶縁膜８の外周面の幅や内周面の幅についても同様である。
【0035】
ただし、メモリ絶縁膜８の外周面の幅は、中間ジョイント部Ｐ１、上部ジョイント部Ｐ２、および下部ジョイント部Ｐ３のうちの上部ジョイント部Ｐ２内または下部ジョイント部Ｐ３内で最大となっている。理由は、ジョイントホールＨＪの上端付近や下端付近に凸部が存在しており、メモリ絶縁膜８が凸部に入り込んでいるからである。一方、チャネル半導体層２の外周面の幅Ｗａや内周面の幅Ｗｂは、中間ジョイント部Ｐ１、上部ジョイント部Ｐ２、および下部ジョイント部Ｐ３のうちの中間ジョイント部Ｐ１内で最大となっている。理由は、上記の凸部がメモリ絶縁膜８で満たされており、上記の凸部にチャネル半導体層２が入り込んでいないからである。このように、本実施形態によれば、チャネル半導体層２の外周面の幅Ｗａや内周面の幅Ｗｂを中間ジョイント部Ｐ１内で最大とすることが可能となる。
【0036】
図３は、第１実施形態の比較例の半導体装置の構造を示す断面図である。
【0037】
図３に示す比較例の半導体装置は、図２に示す第１実施形態の半導体装置と同様の構造を有している。ただし、本比較例の柱状部ＣＬのジョイント部ＰＪは、ジョイント部ＰＪの下端から上端まで一様な幅（直径）を有している。本比較例では、ジョイント部ＰＪの中央部分の幅Ｗ１が、ジョイント部ＰＪの上端付近の幅Ｗ２や、ジョイント部ＰＪの下端付近の幅Ｗ３と同じになっている（Ｗ１＝Ｗ２＝Ｗ３）。
【0038】
図３は、ジョイント部ＰＪと上部柱状部ＰＵとの境界付近のチャネル半導体層２の角部Ｋを示している。この境界付近では、柱状部ＣＬの幅が幅ＷＵから幅Ｗ１へと大きく変化するため、チャネル半導体層２の形状が角部Ｋ付近で大きく湾曲する。その結果、チャネル半導体層２が角部Ｋ付近で分断されるおそれがある。半導体装置の集積化が進み、チャネル半導体層２の膜厚がより薄くなると、このような分断がより起こりやすくなる。
【0039】
このような分断は、ジョイント部ＰＪと下部柱状部ＰＬとの境界付近のチャネル半導体層２の角部でも起こり得る。ただし、上部柱状部ＰＵの下端付近の幅ＷＵは、下部柱状部ＰＬの上端付近の幅ＷＬよりも小さいことが多いため（ＷＵ＜ＷＬ）、このような分断は、ジョイント部ＰＪと上部柱状部ＰＵとの境界付近のチャネル半導体層２の角部Ｋでより起こりやすい。
【0040】
図２も、ジョイント部ＰＪと上部柱状部ＰＵとの境界付近のチャネル半導体層２の角部Ｋを示している。ただし、図２に示す角部Ｋにおけるチャネル半導体層２の湾曲は、図３に示す角部Ｋにおけるチャネル半導体層２の湾曲より緩やかになっている。理由は、ジョイントホールＨＪの上記凸部内にメモリ絶縁膜８が入り込むことで、チャネル半導体層２の幅Ｗａ、Ｗｂが角部Ｋ付近で大きく変化しないからである。その結果、チャネル半導体層２が角部Ｋ付近で分断されることが抑制される。このように、本実施形態によれば、ジョイント部ＰＪに中間ジョイント部Ｐ１と上部ジョイント部Ｐ２とを設けることで、チャネル半導体層２が角部Ｋ付近で分断されることを抑制することが可能となる。また、本実施形態によれば、ジョイント部ＰＪにさらに下部ジョイント部Ｐ３を設けることで、ジョイント部ＰＪと下部柱状部ＰＬとの境界付近の角部でチャネル半導体層２が分断されることを抑制することも可能となる。
【0041】
これらの効果は、厚さＤＵや厚さＤＬを膜厚Ｔの２倍以下に設定することでより大きくなる。理由は、これによりジョイントホールＨＪの上記凸部をメモリ絶縁膜８で満たすことが可能となり、チャネル半導体層２の湾曲をより緩やかにすることが可能となるからである。なお、上部柱状部ＰＵの下端付近の幅ＷＵは、下部柱状部ＰＬの上端付近の幅ＷＬよりも小さいことが多いため（ＷＵ＜ＷＬ）、厚さＤＵを膜厚Ｔの２倍以下にするメリットは、多くの場合、厚さＤＬを膜厚Ｔの２倍以下にするメリットよりも大きい。
【0042】
【0043】
まず、基板１１上に下部積層膜１２および中間膜１３を順に形成する（図４(ａ)）。ただし、図４(ａ)に示す下部積層膜１２は、図２に示す下部積層膜１２と異なり、基板１１上に複数の犠牲層９と複数の絶縁層７とを交互に積層することで形成される。これらの犠牲層９は、後述する工程で複数の電極層６に置き換えられる。一方、図４(ａ)に示す中間膜１３は、図２に示す中間膜１３と同様に、下部積層膜１２上に絶縁層１３ａ、絶縁層１３ｂ、および絶縁層１３ｃを順に積層することで形成される。犠牲層９は、例えばＳｉＮ膜である。図４(ａ)では、犠牲層９同士が、絶縁層７により互いに離隔されている。犠牲層９は、第１層の例である。
【0044】
次に、中間膜１３と下部積層膜１２とを貫通するホールＨ１を、エッチングにより形成する（図４(ｂ)）。ホールＨ１は、後述するようにメモリホールＨの一部となる。
【0045】
次に、基板１１の全面にレジスト膜２１を形成する（図５(ａ)）。その結果、中間膜１３の上面がレジスト膜２１で覆われ、かつ、ホールＨ１がレジスト膜２１で満たされる。
【0046】
次に、レジスト膜２１の一部をエッチングにより除去する（図５(ｂ)）。その結果、中間膜１３の上面からレジスト膜２１が除去され、かつ、ホールＨ１内の一部のレジスト膜２１が除去される。図５(ｂ)に示すホールＨ２は、ホールＨ１からレジスト膜２１が除去された領域である。ホールＨ２は、絶縁層１３ｃの側面と、絶縁層１３ｂの側面と、絶縁層１３ａの一部の側面とが露出するように形成される。
【0047】
次に、中間膜１３をエッチングにより加工する（図６(ａ)）。本実施形態では、絶縁層１３ａ、１３ｃは例えばＳｉＯ２膜であり、絶縁層１３ｂは例えばＳｉＯＮ膜である。そのため、絶縁層１３ｂは、絶縁層１３ａ、１３ｃのエッチングレートと異なるエッチングレートで加工される。本実施形態では、絶縁層１３ｂのエッチングレートが低くなり、絶縁層１３ａ、１３ｃのエッチングレートが高くなる。その結果、絶縁層１３ａ、１３ｃの側面が絶縁層１３ｂの側面よりも速くエッチングされ、ホールＨ２が上述のジョイントホールＨＪに変化する。一方、ホールＨ２以外のホールＨ１は、上述の下部メモリホールＨＬとなる。
【0048】
なお、本実施形態の絶縁層１３ｂは、絶縁層１３ａの材料および絶縁層１３ｃの材料と同じ材料で形成され、かつ、絶縁層１３ａの密度および絶縁層１３ｃの密度と異なる密度を有していてもよい。例えば、絶縁層１３ｂの密度は、絶縁層１３ａの密度および絶縁層１３ｃの密度より高くてもよい。これにより、絶縁層１３ａ、１３ｂ、１３ｃの材料が同じでも、絶縁層１３ｂのエッチングレートを低くし、絶縁層１３ａ、１３ｃのエッチングレートを高くすることが可能となる。
【0049】
次に、基板１１の全面にレジスト膜２２を形成する（図６(ｂ)）。その結果、中間膜１３の上面がレジスト膜２２で覆われ、かつ、ホールＨ２がレジスト膜２２で満たされる。
【0050】
次に、中間膜１３の上面からレジスト膜２２を除去する（図７(ａ)）。その結果、中間膜１３の上面がレジスト膜２２から露出する。
【0051】
次に、中間膜１３およびレジスト膜２２上に上部積層膜１４を形成し、上部積層膜１４を貫通するホールＨ３をエッチングにより形成し、その後にレジスト膜２２、２１を除去する（図７(ｂ)）。ただし、図７(ｂ)に示す上部積層膜１４は、図２に示す上部積層膜１４と異なり、中間膜１３上に複数の犠牲層９と複数の絶縁層７とを交互に積層することで形成される。これらの犠牲層９は、後述する工程で複数の電極層６に置き換えられる。上部積層膜１４の犠牲層９は、下部積層膜１２の犠牲層９と同様に、例えばＳｉＮ膜である。図７(ｂ)では、上部積層膜１４の犠牲層９同士が、上部積層膜１４の絶縁層７により互いに離隔されている。上部積層膜１４の犠牲層９は、第２層の例である。
【0052】
図７(ｂ)に示すホールＨ３は、ホールＨ２上に形成され、上述の上部メモリホールＨＵとなる。このようにして、下部メモリホールＨＬ、ジョイントホールＨＪ、および上部メモリホールＨＵを含むメモリホールＨが、下部積層膜１２、中間膜１３、および上部積層膜１４内に形成される。メモリホールＨは、開口部の例である。
【0053】
次に、メモリホールＨ内にメモリ絶縁膜８、チャネル半導体層２、およびコア絶縁膜１を順に形成し、その後に下部積層膜１２や上部積層膜１４の犠牲層９をエッチングにより除去する（図８(ａ)）。その結果、メモリホールＨ内に柱状部ＣＬが形成される。柱状部ＣＬは、メモリホールＨの側面および底面に順に形成された絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１を含むように形成される。また、犠牲層９は、上部積層膜１４、中間膜１３、および下部積層膜１２内に形成されたスリットから除去される。その結果、犠牲層９が除去された領域に凹部Ｃが形成される。
【0054】
図８(ａ)は、下部メモリホールＨＬ内に形成された下部柱状部ＰＬと、ジョイントホールＨＪ内に形成されたジョイント部ＰＪと、上部メモリホールＨＵ内に形成された上部柱状部ＰＵとを示している。このようにして、下部柱状部ＰＬ、ジョイント部ＰＪ、および上部柱状部ＰＵを含む柱状部ＣＬが、下部積層膜１２、中間膜１３、および上部積層膜１４内に形成される。図８(ａ)では、ジョイントホールＨＪ内の上記凸部がメモリ絶縁膜８で満たされている。
【0055】
次に、各凹部Ｃ内に電極層６を形成する（図８(ｂ)）。その結果、電極層６を含む下部積層膜１２や上部積層膜１４が基板１１上に形成される。本実施形態では、各凹部Ｃ内の絶縁層７、絶縁層１３、およびメモリ絶縁膜８の表面に、上述の絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂが順に形成される。このようにして、図１に示す構造の絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂが形成される。なお、絶縁膜５ｂの図示は、図８(ｂ)では省略されている。
【0056】
このようにして、図２に示す半導体装置が製造される。なお、図４(ａ)や図７(ｂ)の工程で犠牲層７ではなく電極層６を形成する場合には、図８(ａ)および図８(ｂ)の工程で犠牲層７を電極層６に置き換える必要はない。この場合の電極層６は、第１層および第２層の例である。
【0057】
図９～図１３は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。本比較例の半導体装置の製造方法の説明において、第１実施形態の半導体装置の製造方法との共通点については、その説明を適宜省略する。
【0058】
まず、基板１１上に下部積層膜１２および中間膜１３を順に形成する（図９(ａ)）。下部積層膜１２は、基板１１上に複数の犠牲層９と複数の絶縁層７とを交互に積層することで形成される。中間膜１３は、下部積層膜１２上に絶縁層１３ｂを形成することで形成される。次に、中間膜１３と下部積層膜１２とを貫通するホールＨ１を、エッチングにより形成する（図９(ｂ)）。
【0059】
次に、基板１１の全面にレジスト膜２１を形成する（図１０(ａ)）。その結果、ホールＨ１がレジスト膜２１で満たされる。次に、レジスト膜２１の一部をエッチングにより除去する（図１０(ｂ)）。その結果、ホールＨ１内の一部のレジスト膜２１が除去される。図１０(ｂ)に示すホールＨ２は、ホールＨ１からレジスト膜２１が除去された領域である。ホールＨ２は、絶縁層１３ｂの一部の側面が露出するように形成される。
【0060】
次に、中間膜１３をエッチングにより加工する（図１１(ａ)）。その結果、ホールＨ２が上述のジョイントホールＨＪに変化する。一方、ホールＨ２以外のホールＨ１は、上述の下部メモリホールＨＬとなる。次に、基板１１の全面にレジスト膜２２を形成する（図１１(ｂ)）。その結果、ホールＨ２がレジスト膜２２で満たされる。
【0061】
次に、中間膜１３の上面からレジスト膜２２を除去する（図１２(ａ)）。その結果、中間膜１３の上面がレジスト膜２２から露出する。次に、中間膜１３およびレジスト膜２２上に上部積層膜１４を形成し、上部積層膜１４を貫通するホールＨ３をエッチングにより形成し、その後にレジスト膜２２、２１を除去する（図１２(ｂ)）。上部積層膜１４は、中間膜１３上に複数の犠牲層９と複数の絶縁層７とを交互に積層することで形成される。
【0062】
図１２(ｂ)に示すホールＨ３は、ホールＨ２上に形成され、上述の上部メモリホールＨＵとなる。このようにして、下部メモリホールＨＬ、ジョイントホールＨＪ、および上部メモリホールＨＵを含むメモリホールＨが、下部積層膜１２、中間膜１３、および上部積層膜１４内に形成される。
【0063】
次に、メモリホールＨ内にメモリ絶縁膜８、チャネル半導体層２、およびコア絶縁膜１を順に形成し、その後に下部積層膜１２や上部積層膜１４の犠牲層９をエッチングにより除去する（図１３(ａ)）。その結果、メモリホールＨ内に柱状部ＣＬが形成される。犠牲層９は、上部積層膜１４、中間膜１３、および下部積層膜１２内に形成されたスリットから除去される。その結果、犠牲層９が除去された領域に凹部Ｃが形成される。
【0064】
図１３(ａ)は、下部メモリホールＨＬ内に形成された下部柱状部ＰＬと、ジョイントホールＨＪ内に形成されたジョイント部ＰＪと、上部メモリホールＨＵ内に形成された上部柱状部ＰＵとを示している。このようにして、下部柱状部ＰＬ、ジョイント部ＰＪ、および上部柱状部ＰＵを含む柱状部ＣＬが、下部積層膜１２、中間膜１３、および上部積層膜１４内に形成される。
【0065】
【0066】
本比較例の半導体装置の製造方法では、中間膜１３が、絶縁層１３ｂのみを含むように形成される（図９(ａ)）。よって、本比較例のジョイントホールＨＪは、ジョイントホールＨＪの下端から上端まで一様な幅（直径）を有するように形成される（図１１(ａ)）。そのため、ジョイント部ＰＪと上部柱状部ＰＵとの境界付近で、チャネル半導体層２の形状が大きく湾曲する（図１３(ａ)）。その結果、チャネル半導体層２がこの角部付近で分断されるおそれがある。
【0067】
一方、第１実施形態の半導体装置の製造方法では、中間膜１３が、絶縁層１３ａ、１３ｂ、１３ｃを順に含むように形成される（図４(ａ)）。よって、本実施形態のジョイントホールＨＪは、上記凸部を含むように形成される（図６(ａ)）。その結果、ジョイント部ＰＪと上部柱状部ＰＵとの境界付近で、チャネル半導体層２の形状が大きく湾曲することが抑制される（図８(ａ)）。これにより、チャネル半導体層２がこの角部付近で分断されることを抑制することが可能となる。
【0068】
図２１は、第１実施形態の半導体装置の一例に当たる記憶装置１００の構造を示す断面図である。記憶装置１００は例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配置されたメモリセルＭＣを含む。なお、図２１では、記憶装置１００の各構成要素を電気的に絶縁する絶縁層の図示を省略している。
【0069】
図２１に示すように、記憶装置１００は、基板１０と、配線Ｄ０、Ｄ１、Ｄ２とを備える。基板１０は例えば、シリコン基板であり、その上面にメモリセルＭＣの駆動回路ＤＣが設けられる。配線Ｄ０、Ｄ１、Ｄ２は、基板１０の上に順に積層され、例えばトランジスタなどの回路要素を電気的に接続する。配線Ｄ０は例えば、コンタクトプラグＣ０を介して基板１０上の回路要素に接続される。配線Ｄ１は例えば、コンタクトプラグＣ１を介して配線Ｄ０に接続される。また、配線Ｄ２は例えば、コンタクトプラグＣ２を介して配線Ｄ１に接続される。基板１０は、上述した基板１１の一例に当たる。
【0070】
記憶装置１００は、ソース線ＳＬと、ワード線２０と、選択ゲート３０、４０と、チャネル層５０とを含む積層膜２００をさらに備える。ソース線ＳＬは、配線Ｄ２の上に設けられる。ソース線ＳＬは例えば、Ｘ方向およびＹ方向に延びる板状の導電体である。ワード線２０、選択ゲート３０および４０は、ソース線ＳＬの上に積層される。ワード線２０は、選択ゲート３０と選択ゲート４０との間に位置する。チャネル層５０は、ワード線２０、選択ゲート３０および４０を貫いてＺ方向に延在する。チャネル層５０の下端は、ソース線ＳＬに電気的に接続される。積層膜２００は、上述した下部積層膜１２、中間膜１３、および上部積層膜１４の一例に当たる。
【0071】
図２１に示すように、ワード線２０、選択ゲート３０および４０は、階段状に設けられた端部を有し、それぞれコンタクトプラグＣ３を介してＭ０配線に接続される。Ｍ０配線は例えば、図示しないコンタクトプラグを介して駆動回路ＤＣ中のロウデコーダに接続される。
【0072】
メモリセルＭＣは、ワード線２０とチャネル層５０とが交差する部分に設けられる。ワード線２０とチャネル層５０との間には、絶縁層６０が設けられる。絶縁層６０は、チャネル層５０に沿ってＺ方向に延在し、ワード線２０とチャネル層５０との間に位置する部分において電荷保持層として機能する。チャネル層５０は、上述したチャネル半導体層２の一例に当たる。
【0073】
チャネル層５０が選択ゲート３０と交差する部分には、ソース側選択トランジスタＳＴＳが設けられる。また、チャネル層５０が選択ゲート４０と交差する部分には、ドレイン側選択トランジスタＳＴＤが設けられる。
【0074】
記憶装置１００は、ワード線２０、選択ゲート３０、４０およびソース線ＳＬを貫いてＺ方向に延びるコンタクトプラグＣ４をさらに備える。コンタクトプラグＣ４は例えば、ワード線２０の中央部に設けられ、その下端は、配線Ｄ２に接続される。
【0075】
記憶装置１００は、Ｍ１配線およびＭ２配線をさらに備える。Ｍ１配線は、選択ゲート４０の上方に設けられ、例えば、複数のビット線ＢＬを含む。Ｍ２配線は、Ｍ１配線の上に設けられる。
【0076】
ビット線ＢＬは、それぞれチャネル層５０の１つに電気的に接続される。さらに、ビット線ＢＬは、図示しない部分においてＭ２配線に接続される。Ｍ２配線は、Ｍ１配線を介してＭ２配線に電気的に接続される。すなわち、ビット線ＢＬは、例えば、Ｍ２配線およびコンタクトプラグＣ４を介して、駆動回路ＤＣに設けられたセンスアンプに電気的に接続される。
【0077】
図２２は、記憶装置１００の構成を示す回路図である。
【0078】
図２２に示すように、記憶装置１００は、メモリセルアレイ７０、Ｉ／Ｏ（Input/Output）制御回路７１、論理制御回路７２、ステータスレジスタ７３、アドレスレジスタ７４、コマンドレジスタ７５、制御回路７６、レディー／ビジー回路７７、電圧生成器７８、ロウデコーダ８１、センスアンプ８２、データレジスタ８３、およびカラムデコーダ８４を備えている。
【0079】
Ｉ／Ｏ制御回路７１は、データ線ＤＱ０－０～ＤＱ７－０を介して入力信号や出力信号をコントローラ（不図示）との間で授受する。論理制御回路７２は、チップイネーブル信号ＢＣＥ－０、コマンドラッチイネーブル信号ＣＬＥ－０、アドレスラッチイネーブル信号ＡＬＥ－０、ライトイネーブル信号ＢＷＥ－０、リードイネーブル信号ＲＥ－０およびＢＲＥ－０を受信し、これらの信号に応じてＩ／Ｏ制御回路７１や制御回路７６の動作を制御する。
【0080】
ステータスレジスタ７３は、リード動作、ライト動作、イレース動作などのステータスを格納し、これらの動作の完了をコントローラに通知するために使用される。アドレスレジスタ７４は、Ｉ／Ｏ制御回路７１がコントローラから受信したアドレス信号を格納するために使用される。コマンドレジスタ７５は、Ｉ／Ｏ制御回路７１がコントローラから受信したコマンド信号を格納するために使用される。
【0081】
制御回路７６は、コマンドレジスタ７５のコマンド信号に応じて、ステータスレジスタ７３、レディー／ビジー回路７７、電圧生成器７８、ロウデコーダ８１、センスアンプ８２、データレジスタ８３、およびカラムデコーダ８４を制御して、リード動作、ライト動作、イレース動作などを行う。
【0082】
レディー／ビジー回路７７は、制御回路７６の動作条件に応じて、レディー／ビジー信号ＲＹ／ＢＢＹ－０をコントローラに送信する。これにより、制御回路７６がコマンドを受付可能か受付不能を通知することができる。電圧生成器７８は、リード動作、ライト動作、イレース動作に必要な電圧を生成する。
【0083】
ロウデコーダ８１は、メモリセルアレイ７０のワード線ＷＬに電圧を印加する。センスアンプ８２は、メモリセルアレイ７０のビット線ＢＬに読み出されたデータを検知する。データレジスタ８３は、Ｉ／Ｏ制御回路７１やセンスアンプ８２からのデータを格納するために使用される。カラムデコーダ８４は、カラムアドレスをデコードし、デコード結果に基づいてデータレジスタ８３内のラッチ回路を選択する。ロウデコーダ８１、センスアンプ８２、データレジスタ８３、およびカラムデコーダ８４は、メモリセルアレイ７０に対するリード動作、ライト動作、イレース動作のインタフェースとして機能する。
【0084】
図２３は、記憶装置１００内のメモリセルアレイ７０に関連する構成を示すブロック図である。
【0085】
図２３は、メモリセルアレイ７０を構成する複数のプレーン６１と、これらのプレーン６１用に設けられた複数のロウデコーダ６２（＝８１）、複数のＳＡ／ＤＬ部６３、複数のＸＤＬ部６４、および複数のＹＬＯＧ部６５とを示している。図２３はさらに、シリアル回路６６と、Ｉ／Ｏ（Input/Output）回路６７と、低電圧発生回路５１と、高電圧発生回路５２と、ロウ制御回路５３と、カラム制御回路５４とを示している。図２３はさらに、記憶装置１００に含まれるコントローラ３００を示している。
【0086】
各プレーン６１は、複数のメモリセル、複数のワード線ＷＬ、複数のビット線ＢＬなどにより構成されている。各ロウデコーダ６２は、ワード線ＷＬなどの制御配線に制御電圧を印加する。このような制御電圧の例は、書き込み電圧（ＶＰＲＧ）、消去電圧（ＶＥＲＡＳＥ）、中間電圧（ＶＰＡＳＳ）、ソース電圧（ＶＳＬ）などである。各ＳＡ／ＤＬ部６３は、ビット線ＢＬに読み出されたデータを検知するセンスアンプ回路およびデータラッチ回路である。各ＸＤＬ部６４は、ＳＡ／ＤＬ部６３やＩ／Ｏ回路６７から送信されたデータを格納するデータラッチ回路である。各ＹＬＯＧ部６５は、カラムアドレスをデコードし、デコード結果に基づいてＸＤＬ部６４内のラッチ回路を選択する。シリアル回路６６は、複数のプレーン６１で共用されるシリアルバス等を提供し、Ｉ／Ｏ回路６７は、コントローラ３００との間で入力信号や出力信号を授受する。
【0087】
低電圧発生回路５１と高電圧発生回路５２は、制御電圧発生回路を構成しており、制御電圧として使用される低電圧と高電圧をそれぞれ発生させる。ロウ制御回路５３とカラム制御回路５４はそれぞれ、各プレーン６１のロウやカラムに関する制御を実施する。
【0088】
以上のように、本実施形態の柱状部ＣＬのジョイント部ＰＪは、中間ジョイント部Ｐ１と、中間ジョイント部Ｐ１の幅より大きい幅を有する上部ジョイント部Ｐ２とを含むように形成される。さらに、本実施形態のジョイント部ＰＪは、中間ジョイント部Ｐ１の幅より大きい幅を有する下部ジョイント部Ｐ３を含むように形成される。よって、本実施形態によれば、ジョイント部ＰＪ内でチャネル半導体層２が分断されることを抑制することが可能となるなど、メモリホールＨ内にチャネル半導体層２を好適に形成することが可能となる。
【0089】
（第２実施形態）
図１４は、第２実施形態の半導体装置の構造を示す断面図である。
図１４は、第２実施形態の半導体装置の構造を示す断面図である。
【0090】
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、基板１１と、下部積層膜１２と、中間膜１３と、上部積層膜１４と、柱状部ＣＬとを備えている。ただし、本実施形態の中間膜１３は、下部積層膜１２上に順に形成された絶縁層１３ｄ、絶縁層１３ｅ、絶縁層１３ｆ、および絶縁層１３ｇを含んでいる。絶縁層１３ｄは、例えばＳｉＯＮ膜である。絶縁層１３ｅは、例えばＳｉＯ２膜である。絶縁層１３ｆは、例えばＳｉＯＮ膜である。絶縁層１３ｇは、例えば金属絶縁膜である。このように、本実施形態の絶縁層１３ｅは、絶縁層１３ｆの材料（ＳｉＯＮ）、絶縁層１３ｄの材料（ＳｉＯＮ）、および絶縁層１３ｇの材料（金属絶縁物）と異なる材料（ＳｉＯ２）で形成されている。また、本実施形態の絶縁層１３ｇは、絶縁層１３ｆの材料（ＳｉＯＮ）と異なる材料（金属絶縁物）で形成されている。絶縁層１３ｅは、第４絶縁層の例である。絶縁層１３ｆは、第５絶縁層の例である。絶縁層１３ｄは、第６絶縁層の例である。絶縁層１３ｇは、第７絶縁層の例である。
【0091】
なお、本実施形態の絶縁層１３ｅは、絶縁層１３ｆの密度、絶縁層１３ｄの密度、および絶縁層１３ｇの密度と異なる密度を有していてもよい。例えば、本実施形態の絶縁層１３ｅの密度は、絶縁層１３ｆの密度、絶縁層１３ｄの密度、および絶縁層１３ｇの密度より低くてもよい。この場合、絶縁層１３ｅの材料は、絶縁層１３ｆの材料、絶縁層１３ｄの材料、および絶縁層１３ｇの材料の少なくともいずれかと同じでもよいし、絶縁層１３ｆの材料、絶縁層１３ｄの材料、および絶縁層１３ｇの材料の少なくともいずれかと異なっていてもよい。
【0092】
また、本実施形態の絶縁層１３ｇは、絶縁層１３ｆの密度と異なる密度を有していてもよい。例えば、本実施形態の絶縁層１３ｇの密度は、絶縁層１３ｆの密度より高くてもよい。この場合、絶縁層１３ｇの材料は、絶縁層１３ｆの材料と同じでもよいし、絶縁層１３ｆの材料と異なっていてもよい。なお、絶縁層１３ｄ、１３ｅ、１３ｆ、１３ｇのさらなる詳細については、後述する。
【0093】
以下、引き続き図１４を参照して、本実施形態のジョイント部ＰＪのさらなる詳細を説明する。
【0094】
本実施形態において、ジョイント部ＰＪは、中間ジョイント部Ｐ４と、上部ジョイント部Ｐ５と、下部ジョイント部Ｐ６とを含んでいる。上部ジョイント部Ｐ５は、中間ジョイント部Ｐ４より高い位置に設けられており、下部ジョイント部Ｐ６は、中間ジョイント部Ｐ４より低い位置に設けられている。本実施形態では、中間ジョイント部Ｐ４の側面が、上部ジョイント部Ｐ５の側面や下部ジョイント部Ｐ６の側面に比べて、放射方向に位置している。中間ジョイント部Ｐ４、上部ジョイント部Ｐ５、下部ジョイント部Ｐ６はそれぞれ、第４部分、第５部分、第６部分の例である。
【0095】
本実施形態では、中間ジョイント部Ｐ４が絶縁層１３ｅ内に設けられており、上部ジョイント部Ｐ５が絶縁層１３ｆ、１３ｇ内に設けられており、下部ジョイント部Ｐ６が絶縁層１３ｄ内に設けられている。本実施形態では、上部ジョイント部Ｐ５に含まれるメモリ絶縁膜８の側面が、絶縁層１３ｆの側面と接しており、これらの側面がＺ方向に対し傾斜している。同様に、下部ジョイント部Ｐ６に含まれるメモリ絶縁膜８の側面が、絶縁層１３ｄの側面と接しており、これらの側面がＺ方向に対し傾斜している。
【0096】
図１４は、中間ジョイント部Ｐ４のＸ方向の幅Ｗ４と、上部ジョイント部Ｐ５のＸ方向の幅Ｗ５と、下部ジョイント部Ｐ６のＸ方向の幅Ｗ６とを示している。具体的には、幅Ｗ５は、上部ジョイント部Ｐ５の上端付近の幅を示しており、幅Ｗ６は、下部ジョイント部Ｐ６の下端付近の幅を示している。本実施形態のジョイント部ＰＪは、図１４に示すように、絶縁層１３ｄ、１３ｅ、１３ｆ内で、下部柱状部ＰＬの側面や上部柱状部ＰＵの側面に対して放射方向に突出している。そのため、本実施形態の幅Ｗ４、Ｗ６は、幅ＷＬ、ＷＵより大きくなっているが（Ｗ４、Ｗ６＞ＷＬ、ＷＵ）、本実施形態の幅Ｗ５は、幅ＷＵと同じになっている（Ｗ５＝ＷＵ）。ただし、上部ジョイント部Ｐ５の幅も、絶縁層１３ｆ内では幅ＷＵより大きくなっている。また、本実施形態の中間ジョイント部Ｐ４の側面は、上述のように、上部ジョイント部Ｐ５の側面や下部ジョイント部Ｐ６の側面に比べて、放射方向に位置している。そのため、本実施形態の幅Ｗ５、Ｗ６は、幅Ｗ４より小さくなっている（Ｗ５、Ｗ６＜Ｗ４）。幅Ｗ４、Ｗ５、Ｗ６はそれぞれ、第４幅、第５幅、第６幅の例である。
【0097】
本実施形態の幅Ｗ４と幅Ｗ５、Ｗ６との違いは例えば、絶縁層１３ｅのエッチングレートと絶縁層１３ｆ、１３ｄ、１３ｇのエッチングレートとの違いにより生じる。これらのエッチングレートの詳細については、後述する。
【0098】
図１４は、上部ジョイント部Ｐ５内のチャネル半導体層２の角部Ｋを示している。本実施形態の上部ジョイント部Ｐ５では、柱状部ＣＬの幅が、中央ジョイント部Ｐ４の幅Ｗ４から上部柱状部ＰＵの幅ＷＵへと緩やかに変化している。よって、本実施形態の角部Ｋにおけるチャネル半導体層２の湾曲は、第１実施形態の角部Ｋにおけるチャネル半導体層２の湾曲と同様に緩やかになっている。その結果、チャネル半導体層２が角部Ｋ付近で分断されることが抑制される。このように、本実施形態によれば、ジョイント部ＰＪに中間ジョイント部Ｐ４と上部ジョイント部Ｐ５とを設けることで、チャネル半導体層２が角部Ｋ付近で分断されることを抑制することが可能となる。また、本実施形態によれば、ジョイント部ＰＪにさらに下部ジョイント部Ｐ６を設けることで、ジョイント部ＰＪと下部柱状部ＰＬとの境界付近の角部でチャネル半導体層２が分断されることを抑制することも可能となる。
【0099】
図１５は、第２実施形態の変形例の半導体装置の構造を示す断面図である。
【0100】
本変形例では、上部メモリホールＨＵが、ジョイントホールＨＪに対し、Ｘ方向に位置ずれを起している。すなわち、上部メモリホールＨＵの中心軸が、ジョイントホールＨＪの中心軸上ではなく、ジョイントホールＨＪの中心軸よりもＸ方向に位置している。その結果、上部積層膜１４内に上部メモリホールＨＵをエッチングにより形成する際に、絶縁層１３の一部もこのエッチングにより除去されている。よって、本変形例の上部ジョイント部Ｐ５の平面形状は、円形から少し変形している。例えば、本変形例の上部ジョイント部Ｐ５の幅Ｗ５は、この変形により、上部柱状部ＰＵの幅ＷＵより大きくなっている（Ｗ５＞ＷＵ）。
【0101】
本変形例の上部ジョイント部Ｐ５では、柱状部ＣＬの幅が、幅Ｗ４から幅Ｗ５へと緩やかに変化している。よって、本変形例の角部Ｋにおけるチャネル半導体層２の湾曲も、第１および第２実施形態の角部Ｋにおけるチャネル半導体層２の湾曲と同様に緩やかになっている。その結果、本変形例のチャネル半導体層２が角部Ｋ付近で分断されることが抑制される。このようなチャネル半導体層２の分断は、ジョイント部ＰＪと下部柱状部ＰＬとの境界付近の角部でも抑制される。
【0102】
図１６は、第２実施形態の別の変形例の半導体装置の構造を示す断面図である。
【0103】
本変形例の中間膜１３は、絶縁層１３ｅ、１３ｆ、１３ｇは含んでいるが、絶縁層１３ｄは含んでいない。よって、本変形例のジョイント部ＰＪは、下部ジョイント部Ｐ６を含んでいない。本変形例の幅Ｗ６は、中間ジョイント部Ｐ４の下端付近の幅を示している。本変形例の幅Ｗ６は、幅Ｗ４と同じになっている（Ｗ６＝Ｗ４）。
【0104】
本変形例の上部ジョイント部Ｐ５では、柱状部ＣＬの幅が、幅Ｗ４から幅Ｗ５へと緩やかに変化している。よって、本変形例の角部Ｋにおけるチャネル半導体層２の湾曲も、第１および第２実施形態の角部Ｋにおけるチャネル半導体層２の湾曲と同様に緩やかになっている。その結果、本変形例のチャネル半導体層２が角部Ｋ付近で分断されることが抑制される。
【0105】
一方、このようなチャネル半導体層２の分断は、ジョイント部ＰＪと下部柱状部ＰＬとの境界付近の角部で生じるおそれがある。しかしながら、上述のように、下部柱状部ＰＬの上端付近の幅ＷＬは、上部柱状部ＰＵの下端付近の幅ＷＵよりも大きいことが多い（ＷＬ＞ＷＵ）。この場合、ジョイント部ＰＪに下部ジョイント部Ｐ６を設けなくても、この角部でもチャネル半導体層２の分断を抑制することが可能となる。
【0106】
なお、図１５および図１６に示す変形例は、第１実施形態の半導体装置にも適用可能である。すなわち、第１実施形態で上部メモリホールＨＵの位置ずれが起こってもよいし、第１実施形態のジョイント部ＰＪに下部ジョイント部Ｐ３を設けなくてもよい。これらの場合にも、図１５および図１６を参照して説明した効果を得ることが可能となる。
【0107】
図１７～図２０は、第２実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法の説明において、第１実施形態の半導体装置の製造方法との共通点については、その説明を適宜省略する。
【0108】
まず、基板１１上に下部積層膜１２および中間膜１３を順に形成する（図１７(ａ)）。下部積層膜１２は、基板１１上に複数の犠牲層９と複数の絶縁層７とを交互に積層することで形成される。中間膜１３は、下部積層膜１２上に絶縁層１３ｄ、絶縁層１３ｅ、絶縁層１３ｆ、および絶縁層１３ｇを順に積層することで形成される。次に、中間膜１３と下部積層膜１２とを貫通するホールＨ４を、エッチングにより形成する（図１７(ｂ)）。ホールＨ４は、後述するようにメモリホールＨの一部となる。
【0109】
次に、基板１１の全面にレジスト膜２３を形成する（図１８(ａ)）。その結果、ホールＨ４がレジスト膜２３で満たされる。次に、レジスト膜２３の一部をエッチングにより除去する（図１８(ｂ)）。その結果、ホールＨ４内の一部のレジスト膜２３が除去される。図１８(ｂ)に示すホールＨ５は、ホールＨ４からレジスト膜２１が除去された領域である。ホールＨ５は、絶縁層１３ｇの側面と、絶縁層１３ｆの側面と、絶縁層１３ｅの側面と、絶縁層１３ｄの一部の側面とが露出するように形成される。
【0110】
次に、中間膜１３をエッチングにより加工する（図１９(ａ)）。本実施形態では、絶縁層１３ｄ、１３ｆは例えばＳｉＯＮ膜であり、絶縁層１３ｅは例えばＳｉＯ２膜であり、絶縁層１３ｇは例えば金属絶縁膜である。そのため、絶縁層１３ｅは、絶縁層１３ｄ、１３ｆ、１３ｇのエッチングレートと異なるエッチングレートで加工され、絶縁層１３ｄ、１３ｆは、絶縁層１３ｇのエッチングレートと異なるエッチングレートで加工される。本実施形態では、絶縁層１３ｅのエッチングレートが高くなり、絶縁層１３ｄ、１３ｆのエッチングレートが低くなり、絶縁層１３ｇのエッチングレートがさらに低くなる。その結果、絶縁層１３ｅの側面が絶縁層１３ｄ、１３ｆの側面よりも速くエッチングされ、絶縁層１３ｄ、１３ｆの側面が絶縁層１３ｇの側面よりも速くエッチングされ、ホールＨ５が上述のジョイントホールＨＪに変化する。一方、ホールＨ５以外のホールＨ４は、上述の下部メモリホールＨＬとなる。
【0111】
なお、本実施形態の絶縁層１３ｅは、絶縁層１３ｄの材料および絶縁層１３ｆの材料と同じ材料で形成され、かつ、絶縁層１３ｄの密度および絶縁層１３ｆの密度と異なる密度を有していてもよい。例えば、絶縁層１３ｅの密度は、絶縁層１３ｄの密度および絶縁層１３ｆの密度より低くてもよい。これにより、絶縁層１３ｄ、１３ｅ、１３ｆの材料が同じでも、絶縁層１３ｅのエッチングレートを高くし、絶縁層１３ｄ、１３ｅのエッチングレートを低くすることが可能となる。
【0112】
また、本実施形態の絶縁層１３ｆは、絶縁層１３ｇの材料と同じ材料で形成され、かつ、絶縁層１３ｇの密度と異なる密度を有していてもよい。例えば、絶縁層１３ｆの密度は、絶縁層１３ｇの密度より低くてもよい。これにより、絶縁層１３ｆ、１３ｇの材料が同じでも、絶縁層１３ｆのエッチングレートを高くし、絶縁層１３ｇのエッチングレートを低くすることが可能となる。
【0113】
次に、ホールＨ５を不図示のレジスト膜で満たし、中間膜１３およびこのレジスト膜上に上部積層膜１４を形成し、上部積層膜１４を貫通するホールＨ６をエッチングにより形成し、その後にこのレジスト膜とレジスト膜２３とを除去する（図１９(ｂ)）。上部積層膜１４は、中間膜１３上に複数の犠牲層９と複数の絶縁層７とを交互に積層することで形成される。
【0114】
図１９(ｂ)に示すホールＨ６は、ホールＨ５上に形成され、上述の上部メモリホールＨＵとなる。このようにして、下部メモリホールＨＬ、ジョイントホールＨＪ、および上部メモリホールＨＵを含むメモリホールＨが、下部積層膜１２、中間膜１３、および上部積層膜１４内に形成される。
【0115】
次に、メモリホールＨ内にメモリ絶縁膜８、チャネル半導体層２、およびコア絶縁膜１を順に形成し、その後に下部積層膜１２や上部積層膜１４の犠牲層９をエッチングにより除去する（図２０(ａ)）。その結果、メモリホールＨ内に柱状部ＣＬが形成される。犠牲層９は、上部積層膜１４、中間膜１３、および下部積層膜１２内に形成されたスリットから除去される。その結果、犠牲層９が除去された領域に凹部Ｃが形成される。
【0116】
図２０(ａ)は、下部メモリホールＨＬ内に形成された下部柱状部ＰＬと、ジョイントホールＨＪ内に形成されたジョイント部ＰＪと、上部メモリホールＨＵ内に形成された上部柱状部ＰＵとを示している。このようにして、下部柱状部ＰＬ、ジョイント部ＰＪ、および上部柱状部ＰＵを含む柱状部ＣＬが、下部積層膜１２、中間膜１３、および上部積層膜１４内に形成される。
【0117】
【0118】
なお、図１５に示す半導体装置は、図１９(ｂ)に示す工程でホールＨ６の位置ずれが起こった場合に製造される。また、図１６に示す半導体装置は、図１７(ａ)に示す工程で絶縁層１３ｄの形成を省略した場合に製造される。
【0119】
以上のように、本実施形態の柱状部ＣＬのジョイント部ＰＪは、中間ジョイント部Ｐ４と、中間ジョイント部Ｐ４の幅より小さい幅を有する上部ジョイント部Ｐ５とを含むように形成される。さらに、本実施形態のジョイント部ＰＪは、中間ジョイント部Ｐ４の幅より小さい幅を有する下部ジョイント部Ｐ６を含むように形成される。よって、本実施形態によれば、ジョイント部ＰＪ内でチャネル半導体層２が分断されることを抑制することが可能となるなど、メモリホールＨ内にチャネル半導体層２を好適に形成することが可能となる。
【0120】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0121】
１：コア絶縁膜、２：チャネル半導体層、３：トンネル絶縁膜、
４：電荷蓄積層、５：ブロック絶縁膜、５ａ：絶縁膜、５ｂ：絶縁膜、
６：電極層、６ａ：バリアメタル層、６ｂ：電極材層、
７：絶縁層、８：メモリ絶縁膜、９：犠牲層、
１１：基板、１２：下部積層膜、１３：中間膜、
１３ａ：絶縁層、１３ｂ：絶縁層、１３ｃ：絶縁層、１３ｄ：絶縁層、
１３ｅ：絶縁層、１３ｆ：絶縁層、１３ｇ：絶縁層、１４：上部積層膜、
２１：レジスト膜、２２：レジスト膜、２３：レジスト膜
４：電荷蓄積層、５：ブロック絶縁膜、５ａ：絶縁膜、５ｂ：絶縁膜、
６：電極層、６ａ：バリアメタル層、６ｂ：電極材層、
７：絶縁層、８：メモリ絶縁膜、９：犠牲層、
１１：基板、１２：下部積層膜、１３：中間膜、
１３ａ：絶縁層、１３ｂ：絶縁層、１３ｃ：絶縁層、１３ｄ：絶縁層、
１３ｅ：絶縁層、１３ｆ：絶縁層、１３ｇ：絶縁層、１４：上部積層膜、
２１：レジスト膜、２２：レジスト膜、２３：レジスト膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
