特開 2022-134687 半導体駆動回路及び電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022134687

(43)【公開日】2022-09-15

(54)【発明の名称】半導体駆動回路及び電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20220908BHJP

   H02M 7/5387 20070101ALI20220908BHJP

   H03K 17/695 20060101ALI20220908BHJP

   H03K 17/687 20060101ALI20220908BHJP

   H03K 17/16 20060101ALI20220908BHJP

【ＦＩ】

H02M1/08 A

H02M7/5387 Z

H03K17/695

H03K17/687 F

H03K17/16 H

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021033988

(22)【出願日】2021-03-04

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】100082876

【弁理士】

【氏名又は名称】平山 一幸

(74)【代理人】

【識別番号】100086807

【弁理士】

【氏名又は名称】柿本 恭成

(74)【代理人】

【識別番号】100178906

【弁理士】

【氏名又は名称】近藤 充和

(72)【発明者】

【氏名】渡邉 俊之

(72)【発明者】

【氏名】鈴木 健一

(72)【発明者】

【氏名】宮澤 亘

【テーマコード（参考）】

5H740

5H770

5J055

【Ｆターム（参考）】

5H740AA04

5H740BA12

5H740BB08

5H740BB10

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK03

5H770DA01

5H770DA41

5H770DA46

5H770EA01

5H770GA03

5H770GA04

5H770GA06

5H770GA17

5H770HA02Z

5J055AX12

5J055AX25

5J055AX56

5J055AX66

5J055BX16

5J055CX07

5J055CX13

5J055CX19

5J055DX12

5J055DX56

5J055DX59

5J055DX60

5J055EX06

5J055EY01

5J055EY05

5J055EY07

5J055EY10

5J055EY12

5J055EY13

5J055EY17

5J055EZ10

5J055EZ15

5J055FX04

5J055FX08

5J055GX01

5J055GX02

5J055GX05

(57)【要約】

【課題】ノイズ等によりスイッチング素子が誤点弧する恐れが低い場合に、そのスイッチング素子のソースからドレインへの逆電流導通時の逆導通電圧降下を減少させ、逆導通損失を低減する。
【解決手段】ＬＬＣ回路等の電力変換装置は、半導体駆動回路を有している。半導体駆動回路は、スイッチング素子３２，３３が直列に接続されたアームと、そのスイッチング素子３２と３３とを同時にオフ状態になるデッドタイムをおいて相補的にオン／オフ駆動する駆動回路３４，３５と、を備えている。各駆動回路３４，３５は、スイッチング素子３２又は３３の誤点弧が発生し易くなる情報を基に、そのスイッチング素子３２又は３３をオフ状態にするための負バイアスのバイアス量を変化させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１スイッチング素子及び第２スイッチング素子を有し、前記第１スイッチング素子及び前記第２スイッチング素子が、正電源側と負電源側との間に直列に接続されたアームと、
前記第１スイッチング素子と前記第２スイッチング素子とが同時にオフ状態になるデッドタイムをおいて相補的にオン／オフ駆動する２つの駆動回路と、
を備える半導体駆動回路において、
前記各駆動回路は、
前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させる、
ことを特徴とする半導体駆動回路。

【請求項2】

前記第１スイッチング素子又は前記第２スイッチング素子の前記誤点弧が発生し易くなる情報は、
負荷の状態が重負荷か又は軽負荷かの情報である、
ことを特徴とする請求項１記載の半導体駆動回路。

【請求項3】

前記負荷の状態が前記重負荷か又は前記軽負荷かは、
前記負荷に流れる負荷電流を検出し、この検出結果が閾値を超えると前記重負荷と判定し、前記検出結果が前記閾値を超えなければ前記軽負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。

【請求項4】

前記負荷の状態が前記重負荷か又は前記軽負荷かは、
前記第１スイッチング素子又は前記第２スイッチング素子に流れるスイッチング電流を検出し、この検出結果が閾値を超えると前記重負荷と判定し、前記検出結果が前記閾値を超えなければ前記軽負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。

【請求項5】

前記負荷の状態が前記重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、
ことを特徴とする請求項２～４のいずれか１項記載の半導体駆動回路。

【請求項6】

前記負荷の状態が前記軽負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を増加させる、
ことを特徴とする請求項２～４のいずれか１項記載の半導体駆動回路。

【請求項7】

前記負バイアスのバイアス量は、リニアに変化させる、
ことを特徴とする請求項１～６のいずれか１項記載の半導体駆動回路。

【請求項8】

前記アームは、
並列接続された複数のアームを有し、
前記各アームは、
前記２つの駆動回路により相補的にオン／オフ駆動される前記第１スイッチング素子及び前記第２スイッチング素子を有する、
ことを特徴とする請求項１～７のいずれか１項記載の半導体駆動回路。

【請求項9】

前記第１スイッチング素子及び前記第２スイッチング素子は、
化合物半導体を用いた素子である、
ことを特徴とする請求項１～８のいずれか１項記載の半導体駆動回路。

【請求項10】

請求項１～９のいずれか１項記載の半導体駆動回路を用いた、
ことを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング素子を駆動する半導体駆動回路と、その半導体駆動回路を用いた電力変換装置と、に関するものである。

【背景技術】

【0002】

電力変換装置は、交流（ＡＣ）から直流（ＤＣ）、直流から交流、或いは交流の周波数変換、直流の電力変換等、電気エネルギーを変換する装置であり、例えば、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣインバータ、ＤＣ／ＤＣコンバータ、ＬＬＣ形ＤＣ／ＤＣコンバータ（以下「ＬＬＣ回路」という。）、位相シフトをするフルブリッジ回路（以下「位相シフト回路」という。）等の種々の装置が知られている。

【0003】

特許文献１には、電力変換装置（例えば、位相シフト回路）について記載されている。位相シフト回路を構成するスイッチング素子として、化合物半導体を用いたノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタの例が記載されている。特に、ＧａＮトランジスタは、Ｓｉトランジスタよりも電気的、物理的特性に優れ、大電力、小型、低損失のパワー半導体素子として注目されている。
特許文献２，３には、スイッチング素子として、ノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタ等が直列接続され、上アーム及び下アームで形成されたアームと、それらのスイッチング素子を駆動するための駆動回路を備えた半導体駆動回路が記載されている。
特許文献４には、電界効果トランジスタ（以下「ＦＥＴ」という。）からなるブリッジ構成の主スイッチング部と、前記ＦＥＴのゲートを駆動する変圧器と、前記変圧器の１次巻線に接続され、前記１次巻線を駆動する駆動部と、を有する電源回路が記載されている。

【0004】

図６（ａ），（ｂ），（ｃ）は、特許文献１に記載された位相シフト回路と類似の回路構成である従来の単相のハーフブリッジ形ＬＬＣ回路を示す図である。この図６（ａ）～（ｃ）において、（ａ）はＬＬＣ回路の全体の回路図、（ｂ）は（ａ）中の駆動回路の回路図、及び、（ｃ）はその駆動回路の出力電圧波形図である。

【0005】

図６（ａ）の単相のハーフブリッジ形ＬＬＣ回路は、直流電源１の正極（正電源側）と負極（負電源側）との間に直列に接続された第１及び第２スイッチング素子２，３からなるアームと、そのスイッチング素子２，３をオン／オフ駆動する２つの駆動回路４，５と、を有する矩形波発生用の半導体駆動回路を備えている。スイッチング素子２，３は、例えば、ノーマリオフ型のＧａＮトランジスタで構成され、それらのゲート（Ｇ）が駆動回路４，５にて、同時にオフ状態になるデッドタイムをおいて相補的にオン／オフ駆動される。ノーマリオフ型のＧａＮトランジスタは、ゲートが低レベル（以下「Ｌレベル」という。）の例えば０Ｖ以下でドレイン（Ｄ）及びソース（Ｓ）間がオフ状態、高レベル（以下「Ｈレベル」という。）でドレイン・ソース間がオン状態になる。スイッチング素子２，３のアーム構成については、特許文献２，３にも記載されている。スイッチング素子２，３の出力側には、共振コンデンサ６、変圧器７の漏れインダクタンス７ａ、及び励磁インダクタンス７ｂからなる直列共振回路が接続されている。変圧器７の出力側には、４つのダイオード８，９，１０，１１からなる全波整流回路が接続され、更に、その出力側に、平滑用の出力コンデンサ１２が接続され、負荷１３に対して直流電力を供給するようになっている。

【0006】

図６（ｂ）の駆動回路４及び５は、同一の回路構成であり、直流電源２１、抵抗２２、ツェナーダイオード２３、及びコンデンサ２４を有するツェナー回路と、パルス信号源２５と、により構成されている。ツェナー回路は、０Ｖよりも高いツェナー電圧Ｖｚを生成し、スイッチング素子２，３のソース（Ｓ）に供給する。パルス信号源２５は、例えば、目標電圧と出力電圧との電圧誤差を零にするような周波数信号を入力し、その周波数信号を、搬送波によりパルス幅変調（以下「ＰＷＭ」という。）して０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子２，３のゲート（Ｇ）に供給する。図６（ｃ）に示すように、駆動回路４，５の出力電圧波形において、ツェナー電圧Ｖｚ分がスイッチング素子２，３のオフ時の負バイアス量に相当する。このような駆動回路４，５の出力電圧により、スイッチング素子２，３を、一定のデッドタイムをおいて相補的にオン／オフさせている。

【0007】

図７は、図６（ａ）のＬＬＣ回路の動作波形図である。Ｉｃは共振コンデンサ６を流れる共振電流、Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子２のゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子３のゲート・ソース間電圧、Ｉｄ１はスイッチング素子２のドレイン電流、及び、Ｖｄｓ１はスイッチング素子２のドレイン・ソース間電圧である。

【0008】

図６のＬＬＣ回路は、図７に示す期間（１）～（４）において、以下のように動作する。
期間（１）：スイッチング素子２がオン、スイッチング素子３がオフの場合
スイッチング素子２がオンしており、直流電源１の正極→スイッチング素子２→共振コンデンサ６→漏れインダクタンス７ａ→励磁インダクタンス７ｂ及び変圧器７の１次巻線→直流電源１の負極の経路で、スイッチング素子２に正方向のドレイン電流Ｉｄ１が流れると共に、共振コンデンサ６に正方向の共振電流Ｉｃが流れる。
期間（２）：スイッチング素子２がオフ、スイッチング素子３の還流動作の場合
スイッチング素子２がオフすると、共振コンデンサ６→漏れインダクタンス７ａ→励磁インダクタンス７ｂ→スイッチング素子３→共振コンデンサ６の経路で、共振電流Ｉｃが流れる。共振電流Ｉｃがスイッチング素子３のソースからドレインに流れ、ドレイン・ソース間の寄生容量が放電された後に、Ｈレベルに立ち上げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３をオンさせる。

【0009】

期間（３）：スイッチング素子２がオフ、スイッチング素子３がオンの場合
共振電流ＩｃがＬＣ共振により正から負方向に変わると、スイッチング素子３→励磁インダクタンス７ｂ及び変圧器７の１次巻線→漏れインダクタンス７ａ→共振コンデンサ６→スイッチング素子３の経路で、そのスイッチング素子３に正方向のドレイン電流が流れる。
期間（４）：スイッチング素子２の還流動作、スイッチング素子３がオフの場合
スイッチング素子３のドレイン電流が正方向の状態で、Ｌレベルに立ち下げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３をオフさせると、直流電源１の負極→励磁インダクタンス７ｂ→漏れインダクタンス７ａ→共振コンデンサ６→スイッチング素子２→直流電源１の正極の経路で、スイッチング素子２のドレイン電流Ｉｄ１が逆方向に流れる。そのため、スイッチング素子２のドレイン・ソース間電圧Ｖｄｓ１に、逆導通電圧降下ΔＶが生じる。スイッチング素子２を通して電流が流れている期間の経過後に、スイッチング素子２をオンさせる。

【0010】

以上の動作において、期間（２）では、最初にスイッチング素子３のソースからドレインに電流が流れてドレイン・ソース間の寄生容量の電荷が放電され、その期間（２）の経過後、スイッチング素子３のドレイン・ソース間電圧が略０Ｖになった状態で、スイッチング素子３をオンにするゼロボルトスイッチング（以下「ＺＶＳ」という。）動作を行っている。期間（４）の経過後でも、同様のＺＶＳ動作を行っている。

【0011】

スイッチング素子２，３を構成するＧａＮトランスジスタは、高速スイッチングが可能な素子として利用されているが、ゲート閾値が低く、ノイズ等により誤点弧する恐れがある。誤点弧の具体例としては、ＺＶＳ動作ではないハードスイッチングによるスイッチドレイン電圧の急激な変化により、ＧａＮトランジスタ内のドレイン・ゲート間寄生容量を介してゲート電圧が持ち上がり、これがゲート閾値を超えると誤点弧となる。この対策として、スイッチオフ時のゲート電圧を負バイアスすると、誤点弧を防止できる。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】国際公開第２０１２／１５３６７６号公報

【特許文献2】国際公開第２０１３／０４６４２０号公報

【特許文献3】中国特許出願公開第１０２６１１２８８号公報

【特許文献4】特開平１－１２２３７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

図６（ａ）のスイッチング素子２，３を構成するＧａＮトランジスタは、ソースからドレインに電流が流れる（逆導通する）場合、もともとのソース・ドレイン間の電圧降下に更にゲートの負バイアス分が加算さてしまう特性がある。そのため、ＬＬＣ回路や位相シフト回路のように、デッドタイム期間中にスイッチング素子２，３のソースからドレインに電流が流れる（逆導通する）場合では、図７のドレイン・ソース間電圧Ｖｄｓ１の逆導通電圧降下ΔＶに示すように、導通損失が増加してしまう弊害がある。

【課題を解決するための手段】

【0014】

本発明の半導体駆動回路は、第１スイッチング素子及び第２スイッチング素子を有し、前記第１スイッチング素子及び前記第２スイッチング素子が、正電源側と負電源側との間に直列に接続されたアームと、前記第１スイッチング素子と前記第２スイッチング素子とが同時にオフ状態になるデッドタイムをおいて相補的にオン／オフ駆動する２つの駆動回路と、を備え、前記各駆動回路は、前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報（例えば、負荷の状態が重負荷か又は軽負荷かの情報等）を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させることを特徴とする。

【0015】

例えば、前記負荷の状態が前記重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる。或いは、前記負荷の状態が前記軽負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を増加させる。

【0016】

本発明の電力変換装置は、前記半導体駆動回路を用いたことを特徴とする。

【発明の効果】

【0017】

本発明は、ＬＬＣ回路や位相シフト回路等の従来の電力変換装置において、軽負荷時にＺＶＳが困難となり、ハードスイッチングによるノイズ発生により、ゲートの誤点弧が発生し易く、逆に重負荷時はＺＶＳによりノイズが発生しにくい点に着目し、第１スイッチング素子又は第２スイッチング素子の誤点弧が発生し易くなる情報（例えば、負荷の状態が重負荷か又は軽負荷かの情報等）を基に、第１スイッチング素子又は第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させている。これにより、ノイズ等により誤点弧する恐れが低い場合に、スイッチオフ時の負バイアス量を変化させることで、ＬＬＣ回路や位相シフト回路等のデッドタイム期間中に生じるような、ソースからドレインへの逆電流導通時の電圧降下を減少させ、逆導通損失を低減することができる。

【図面の簡単な説明】

【0018】

【図1】本発明の実施例１における電力変換装置（例えば、ハーフブリッジ形ＬＬＣ回路）を示す図

【図2】図１（ａ）のＬＬＣ回路の動作波形図

【図3】本発明の実施例２における電力変換装置（例えば、ハーフブリッジ形ＬＬＣ回路）を示す図

【図4】本発明の実施例３における電力変換装置（例えば、フルブリッジ形ＬＬＣ回路）を示す回路図

【図5】本発明の実施例４における電力変換装置（例えば、位相シフト回路）を示す回路図

【図6】従来のハーフブリッジ形ＬＬＣ回路を示す図

【図7】図６（ａ）のＬＬＣ回路の動作波形図

【発明を実施するための形態】

【0019】

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

【実施例0020】

（実施例１の構成）
図１（ａ），（ｂ），（ｃ）は、本発明の実施例１における電力変換装置（例えば、単相のハーフブリッジ形ＬＬＣ回路）を示す図であり、同図（ａ）は全体の回路図、同図（ｂ）は（ａ）中の駆動回路の回路図、及び同図（ｃ）は駆動回路の出力電圧波形図である。

【0021】

図１（ａ）の単相のハーフブリッジ形ＬＬＣ回路は、従来の図６（ａ）に示す単相のハーフブリッジ形ＬＬＣ回路と同様に、直流電源３１の正極（正電源側）と負極（負電源側）との間に直列に接続された第１及び第２スイッチング素子３２，３３からなるアームと、そのスイッチング素子３２，３３をオン／オフ駆動する２つの駆動回路３４，３５と、を有する矩形波発生用の半導体駆動回路を備えている。スイッチング素子３２，３３は、例えば、ノーマリオフ型のＧａＮトランジスタで構成され、それらのゲート（Ｇ）が駆動回路３４，３５により、同時にオフ状態になるデッドタイムをおいて相補的にオン／オフ駆動される。ノーマリオフ型のＧａＮトランジスタは、ゲートがＬレベル（例えば、０Ｖ以下）でドレイン（Ｄ）及びソース（Ｓ）間がオフ状態、０Ｖよりも高いＨレベルでドレイン・ソース間がオン状態になる。スイッチング素子３２及びスイッチング素子３３の接続点と、スイッチング素子３３のソース及び直流電源３１の負極と、の間には、共振コンデンサ３６、変圧器３７の漏れインダクタンス３７ａ、及び励磁インダクタンス３７ｂからなる直列共振回路が接続されている。
なお、漏れインダクタンス３７ａに代えて、共振インダクタを設けても良い。共振コンデンサ３６には、交流の共振電流Ｉｃが流れる。

【0022】

変圧器３７は、１次巻線及び２次巻線を有している。その変圧器３７の２次巻線には、４つのダイオード３８，３９，４０，４１からなる全波整流回路が接続され、更に、その出力側に、平滑用の出力コンデンサ４２が接続され、負荷４３に対して直流の負荷電流Ｉｒを供給するようになっている。

【0023】

負荷４３に対して直列に、シャント抵抗等の電流検出回路４４が接続されている。電流検出回路４４は、負荷４３に流れる負荷電流Ｉｒを検出する回路であり、その出力側に、比較器４５が接続されている。比較器４５は、検出された負荷電流Ｉｒと閾値電流Ｉｔｈとの大小を比較し、負荷電流Ｉｒが閾値電流Ｉｔｈを超えると、負荷４３を「重負荷」であると判定して負荷判定信号Ｓ４５を出力する回路であり、その出力側に、２つの絶縁回路４６，４７が接続されている。各絶縁回路４６，４７は、負荷判定信号Ｓ４５を絶縁して各制御信号Ｓ４６，Ｓ４７の形で各駆動回路３４，３５へそれぞれ帰還する回路であり、パルス変圧器、絶縁増幅器、ハイサイドドライバ等により構成されている。

【0024】

図１（ｂ）の駆動回路３４及び３５は、同一の回路構成であり、直流電源５１、抵抗５２、ツェナーダイオード５３、制御信号Ｓ４６（Ｓ４７）によりオンするノーマリオフ型のスイッチ５４、ＮＰＮ型トランジスタ５５、コンデンサ５６、及びそのコンデンサ５６の放電抵抗５７を有する降圧回路であるドロッパ回路と、パルス信号源５８と、により構成されている。

【0025】

図１（ｃ）に示すように、絶縁回路４６（４７）から制御信号Ｓ４６（Ｓ４７）が出力されていないオフ時には、スイッチ５４がオフ状態になっている。トランジスタ５５のベースには、０Ｖよりも高いツェナーダイオード５３のツェナー電圧Ｖｚが掛かり、そのトランジスタ５５のエミッタに、ドロッパ回路の直流の出力電圧（Ｖｚ－Ｖｂｅ）が生じる（但し、Ｖｂｅ；トランジスタ５５のベース・エミッタ間電圧）。出力電圧（Ｖｚ－Ｖｂｅ）は、スイッチング素子３２（３３）のソース（Ｓ）に供給される。パルス信号源５８は、例えば、目標電圧と出力電圧との電圧誤差を零にするような周波数信号を入力し、その周波数信号を、三角波等の搬送波によりＰＷＭして０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子３２（３３）のゲート（Ｇ）に供給する機能を有している。

【0026】

絶縁回路４６（４７）から制御信号Ｓ４６（Ｓ４７）が出力されるオン時には、スイッチ５４がオンし、トランジスタ５５のベースが短絡される。そのため、トランジスタ５５がオフし、スイッチング素子３２（３３）のソースに供給されるドロッパ回路の出力電圧（Ｖｚ－Ｖｂｅ）は、コンデンサ５６と抵抗５７の放電時定数で放電し、これに応じてスイッチオフ時のゲートの負バイアス（Ｖｚ－Ｖｂｅ）量が減少する構成になっている。

【0027】

（実施例１の動作）
図２は、図１（ａ）のＬＬＣ回路の動作波形図である。従来の図７と同様に、図２において、Ｉｃは共振コンデンサ３６を流れる共振電流、Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子３２のゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子３３のゲート・ソース間電圧、Ｉｄ１はスイッチング素子３２のドレイン電流、及び、Ｖｄｓ１はスイッチング素子３２のドレイン・ソース間電圧である。

【0028】

図１のＬＬＣ回路は、図２に示す期間（１）～（４）において、以下のように動作する。
期間（１）：スイッチング素子３２がオン、スイッチング素子３３がオフ、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合
負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合、電流検出回路４４及び比較器４５を介して、絶縁回路４６（４７）から制御信号Ｓ４６（Ｓ４７）が出力されないので、駆動回路３４（３５）内のスイッチ５４がオフ状態である。そのため、駆動回路３４（３５）内のドロッパ回路の出力電圧（Ｖｚ－Ｖｂｅ）がスイッチング素子３２（３３）のソースに供給され、パルス信号源５８から出力された波高値Ｖｈの駆動パルスＧＰのＨレベルが、スイッチング素子３２（３３）のゲートに供給される。

【0029】

スイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１は、０Ｖよりも高いＨレベルであるので、そのスイッチング素子３２がオンしている。スイッチング素子３３のゲート・ソース間電圧Ｖｇｓ２は、０Ｖよりも低いＬレベルであるので、そのスイッチング素子３３がオフしている。そのため、直流電源３１の正極→オン状態のスイッチング素子３２→共振コンデンサ３６→漏れインダクタンス３７ａ→励磁インダクタンス３７ｂ及び変圧器３７の１次巻線→直流電源３１の負極の経路で、スイッチング素子３２に正方向のドレイン電流Ｉｄ１が流れると共に、共振コンデンサ３６に正方向の共振電流Ｉｃが流れる。変圧器３７の１次巻線に電流が流れると、その変圧器３７の２次巻線に誘導電流が流れ、その誘導電流が、ダイオード３８～４１で全波整流されて出力コンデンサ４２で平滑される。平滑された直流の負荷電流Ｉｒは、負荷４３へ供給される。負荷４３が軽負荷であるので、共振電流Ｉｃ、及びスイッチング素子３２に流れるドレイン電流Ｉｄ１は、振幅が小さい。

【0030】

期間（２）：スイッチング素子３２がオフ、スイッチング素子３３の還流動作、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合
負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合、駆動回路３４（３５）内のスイッチ５４がオフしている。そのため、駆動回路３４（３５）内のドロッパ回路の出力電圧（Ｖｚ－Ｖｂｅ）が、スイッチング素子３２（３３）のソースに供給され、パルス信号源５８から出力された駆動パルスＧＰのＬレベル（＝０Ｖ）がスイッチング素子３２（３３）のゲートに供給される。

【0031】

スイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１が０Ｖよりも低いＬレベルになるので、そのスイッチング素子３２がオフする。スイッチング素子３３のゲート・ソース間電圧Ｖｇｓ２は、０Ｖよりも低いＬレベルのままであるので、オフしている。スイッチング素子３２がオフすると、共振コンデンサ３６→漏れインダクタンス３７ａ→励磁インダクタンス３７ｂ→スイッチング素子３３→共振コンデンサ３６の経路で、共振電流Ｉｃが流れる。共振電流Ｉｃがスイッチング素子３３のソースからドレインに流れるが、軽負荷で電流値が小さいため、ドレイン・ソース間の寄生容量が十分放電されない状態で、Ｈレベルに立ち上げたゲート・ソース間電圧Ｖｇｓ２により、スイッチング素子３３がオンする。この時、スイッチング素子３３のドレイン・ソース間電圧が急激に０Ｖになるため、直流電源３１に直列に接続されているスイッチング素子３２のドレイン・ソース間電圧Ｖｄｓ１も同時に急激に直流電源３１の電圧まで上昇する。すると、スイッチング素子３２のドレイン・ゲート間寄生容量を介して、そのスイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１に、正方向のスパイク状のノイズＮＳが発生する。しかし、スイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１は負バイアスされているため、ゲート閾値を超え誤点弧することは無い。

【0032】

期間（３）：スイッチング素子３２がオフ、スイッチング素子３３がオン、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷から閾値電流Ｉｔｈよりも大きい重負荷へ変化する場合
共振電流ＩｃがＬＣ共振により正から負方向に変わると、スイッチング素子３３→励磁インダクタンス３７ｂ及び変圧器３７の１次巻線→漏れインダクタンス３７ａ→共振コンデンサ３６→スイッチング素子３３の経路で、そのスイッチング素子３３に正方向のドレイン電流が流れる。負荷電流Ｉｒが重負荷に変化すると、これが電流検出回路４４及び比較器４５で検出及び判定され、絶縁回路４６（４７）から制御信号Ｓ４６（Ｓ４７）が出力される。すると、駆動回路３４内のスイッチ５４がオンし、トランジスタ５５のベースが短絡される。そのため、トランジスタ５５がオフし、スイッチング素子３２のソースに供給されるドロッパ回路の出力電圧（Ｖｚ－Ｖｂｅ）は、コンデンサ５６と抵抗５７の放電時定数で放電し、これに応じてスイッチオフ時のゲートの負バイアス（Ｖｚ－Ｖｂｅ）量が減少し、スイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１が０Ｖまで上昇していく。

【0033】

期間（４）：スイッチング素子３２の還流動作、スイッチング素子３３がオフ、負荷電流Ｉｒが重負荷の場合
スイッチング素子３３のドレイン電流が正方向の状態で、Ｌレベルに立ち下げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３３をオフさせると、直流電源３１の負極→励磁インダクタンス３７ｂ→漏れインダクタンス３７ａ→共振コンデンサ３６→スイッチング素子３２→直流電源３１の正極の経路で、スイッチング素子３２のドレイン電流Ｉｄ１が逆方向に流れる。重負荷で電流値が大きいため、スイッチング素子３２のドレイン・ソース間の寄生容量が十分放電されるので、スイッチング素子３２のドレイン・ソース間電圧Ｖｄｓ１に、逆導通電圧降下ΔＶが生じる。しかし、スイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１が上昇して０Ｖになっているので、スイッチング素子３２のドレイン・ソース間電圧Ｖｄｓ１に生じる逆導通電圧降下ΔＶが、従来よりも減少する。そして、スイッチング素子３２を通して電流が流れている期間の経過後に、スイッチング素子３２をオンさせる。この時、スイッチング素子３２のドレイン・ソース間電圧Ｖｄｓ１は略０Ｖになっているため、スイッチング素子３３のドレイン・ソース間電圧の急激な変化が生じず、そのスイッチング素子３３のゲート・ソース間電圧Ｖｇｓ２に、正方向のスパイク状のノイズＮＳが発生するのが抑制される。

【0034】

以降の期間では、スイッチング素子３２のゲート・ソース間電圧Ｖｇｓ１は、ＨレベルとＬレベル（＝０Ｖ）の間で遷移し、同様に、スイッチング素子３３のドレイン・ソース間電圧Ｖｄｓ２も、ＨレベルとＬレベル（＝０Ｖ）の間で遷移し、重負荷でのＤＣ／ＤＣ変換動作を行う。

【0035】

（実施例１の効果）
本実施例１によれば、ＬＬＣ回路等の従来の電力変換装置において、軽負荷時にＺＶＳが困難となり、ハードスイッチングによるノイズ発生により、ゲートの誤点弧が発生し易く、逆に重負荷時はＺＶＳによりノイズが発生しにくい点に着目し、負荷電流Ｉｒの情報を基に、重負荷時はゲートの負バイアス（Ｖｚ－Ｖｂｅ）量を減少させている。これにより、ノイズ等により誤点弧する恐れが低い場合に、スイッチオフ時のゲートの負バイアス量を減少させることで、ＬＬＣ回路のデッドタイム期間中に生じるような、ソースからドレインへの逆電流導通時の逆導通電圧降下ΔＶを減少させ、逆導通損失を低減することができる。

【実施例0036】

（実施例２の構成）
図３（ａ），（ｂ），（ｃ）は、本発明の実施例２における電力変換装置（例えば、単相のハーフブリッジ形ＬＬＣ回路）を示す図であり、同図（ａ）は全体の回路図、同図（ｂ）は（ａ）中の駆動回路の回路図、及び同図（ｃ）は駆動回路の出力電圧波形図である。この図３において、実施例１の図１中の要素と共通の要素には共通の符号が付されている。

【0037】

本実施例２における図３（ａ）のハーフブリッジ形ＬＬＣ回路では、実施例１における図１（ａ）のハーフブリッジ形ＬＬＣ回路中の比較器４５に代えて、例えば、演算増幅器（以下「オペアンプ」という。）４８が設けられている。比較器４８は、実施例１と同様の電流検出回路４４で検出された負荷電流Ｉｒの大きさに比例した電圧の負荷判定信号Ｓ４８を、実施例１と同様の絶縁回路４６，４７へ出力する機能を有している。絶縁回路４６，４７は、入力された負荷判定信号Ｓ４８を絶縁し、負荷電流Ｉｒの大きさに応じたレベルの制御信号Ｓ４６，Ｓ４７を出力し、駆動回路３４，３５へ帰還する構成になっている。

【0038】

本実施例２における図３（ｂ）の駆動回路３４（３５）では、実施例１の駆動回路３４（３５）中の抵抗５２、ツェナーダイオード５３及びスイッチ５４に代えて、例えば、演算増幅器（以下「オペアンプ」という。）５９が設けられている。オペアンプ５９は、絶縁回路４６（４７）から出力される制御信号Ｓ４６（Ｓ４７）に基づき、ドロッパ回路を構成するトランジスタ５５のベース電圧Ｖｉｃを変化させる回路である。トランジスタ５５のエミッタからは、電圧（Ｖｉｃ－Ｖｂｅ）（但し、Ｖｂｅ；トランジスタ５５のベース・エミッタ間電圧）が出力され、図３（ａ）のスイッチング素子３２（３３）のソース（Ｓ）に供給される。パルス信号源５８から出力された波高値Ｖｈの駆動パルスＧＰは、そのスイッチング素子３２（３３）のゲート（Ｇ）に供給される。

【0039】

（実施例２の動作）
図３（ａ）のハーフブリッジ形ＬＬＣ回路において、オペアンプ４８は、負荷電流Ｉｒの大きさに比例した電圧の負荷判定信号Ｓ４８を絶縁回路４６，（４７）へ出力する。絶縁回路４６（４７）は、その負荷判定信号Ｓ４８を絶縁し、負荷電流Ｉｒの大きさに応じたレベルの、図３（ｃ）に示すような制御信号Ｓ４６（Ｓ４７）をオペアンプ５９へ出力する。すると、オペアンプ５９から出力されるトランジスタ５５のベース電圧Ｖｉｃが変化し、そのトランジスタ５５のエミッタから出力されるドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）が変化するので、スイッチング素子３２（３３）に供給するゲートの負バイアス（Ｖｉｃ－Ｖｂｅ）量をリニア（自由）に調整できる。

【0040】

（実施例２の効果）
実施例１の駆動回路３４（３５）では、スイッチ５４によりゲートの負バイアスの有無を切り替えるのみで、負バイアスする電圧レベルを調整する機能はないが、回路構成が簡単である。これに対して本実施例２の駆動回路３４（３５）は、ドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）を変化させることで、スイッチオフ時のゲートの負バイアス（Ｖｉｃ－Ｖｂｅ）量を調整できる。これにより、例えば、ノイズ等の大きさに応じて、ゲートが誤点弧しない程度の負バイアス量を調整できる。