特開 2022-134688 半導体駆動回路及び電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022134688

(43)【公開日】2022-09-15

(54)【発明の名称】半導体駆動回路及び電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20220908BHJP

   H02M 7/21 20060101ALI20220908BHJP

   H02M 7/12 20060101ALI20220908BHJP

【ＦＩ】

H02M1/08 A

H02M7/21 A

H02M7/12 Q

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021033989

(22)【出願日】2021-03-04

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】100082876

【弁理士】

【氏名又は名称】平山 一幸

(74)【代理人】

【識別番号】100086807

【弁理士】

【氏名又は名称】柿本 恭成

(74)【代理人】

【識別番号】100178906

【弁理士】

【氏名又は名称】近藤 充和

(72)【発明者】

【氏名】渡邉 俊之

(72)【発明者】

【氏名】鈴木 健一

(72)【発明者】

【氏名】宮澤 亘

【テーマコード（参考）】

5H006

5H740

【Ｆターム（参考）】

5H006AA02

5H006AA05

5H006CA02

5H006CB01

5H006CB03

5H006CB07

5H006DA02

5H006DA04

5H006DB01

5H006DC02

5H006DC05

5H740AA04

5H740BA12

5H740BB07

5H740BC01

5H740BC02

5H740HH07

5H740JA01

5H740JB01

5H740KK01

5H740NN18

(57)【要約】

【課題】電力変換装置のデッドタイム期間中に生じるような、半導体素子の逆電流導通時の電圧降下を減少させ、逆導通損失を低減する。
【解決手段】電力変換装置（例えば、コンバータ内のＰＦＣ回路）は、交流電源２１、整流回路２２、チョークコイル２３、Ｌレベル側の半導体素子（例えば、スイッチング素子）２４、同期整流用のＨレベル側の半導体素子（例えば、スイッチング素子）２５、前記スイッチング素子２４，２５をオン／オフ駆動する駆動回路２６，２７と、を備えている。駆動回路２６又は２７は、スイッチング素子２４，２５の誤点弧が発生し易くなる情報（例えば、入力電流Ｉｉの大きさの情報）を基に、スイッチング素子２４又は２５をオフ状態にするための負バイアスのバイアス量を変化させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

同期整流用の半導体素子と、
前記半導体素子をオン／オフ駆動する駆動回路と、
を備える半導体駆動回路において、
前記駆動回路は、
前記半導体素子の誤点弧が発生し易くなる情報を基に、前記半導体素子をオフ状態にするための負バイアスのバイアス量を変化させる、
ことを特徴とする半導体駆動回路。

【請求項2】

前記半導体素子の誤点弧が発生し易くなる情報は、
入力電流の大きさの情報である、
ことを特徴とする請求項１記載の半導体駆動回路。

【請求項3】

前記入力電流が大きい時には、前記半導体素子をオフ状態にするための前記負バイアスのバイアス量を増加させる、
ことを特徴とする請求項２記載の半導体駆動回路。

【請求項4】

前記入力電流が小さい時には、前記半導体素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、
ことを特徴とする請求項２記載の半導体駆動回路。

【請求項5】

前記負バイアスのバイアス量は、リニアに変化させる、
ことを特徴とする請求項１～４のいずれか１項記載の半導体駆動回路。

【請求項6】

前記半導体駆動回路は、
前記半導体素子を有するコンバータを含む回路である、
ことを特徴とする請求項１～５のいずれか１項記載の半導体駆動回路。

【請求項7】

前記半導体素子は、
化合物半導体を用いた素子である、
ことを特徴とする請求項１～６のいずれか１項記載の半導体駆動回路。

【請求項8】

請求項１～７のずれか１項記載の半導体駆動回路を用いた、
ことを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、同期整流用の半導体素子を駆動する半導体駆動回路と、その半導体駆動回路を用いた電力変換装置と、に関するものである。

【背景技術】

【0002】

電力変換装置は、交流（ＡＣ）から直流（ＤＣ）、直流から交流、或いは交流の周波数変換、直流の電力変換等、電気エネルギーを変換する装置であり、例えば、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣインバータ、ＤＣ／ＤＣコンバータ、力率改善回路（以下「ＰＦＣ回路」という。）を有するコンバータ等の種々の装置が知られている。

【0003】

特許文献１には、電力変換装置（例えば、ＰＦＣ回路及びＤＣ／ＤＣコンバータを備えた直流電源装置）について記載されている。ＤＣ／ＤＣコンバータを構成する半導体素子として、化合物半導体を用いたノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタの例が記載されている。特に、ＧａＮトランジスタは、Ｓｉトランジスタよりも電気的、物理的特性に優れ、大電力、小型、低損失のパワー半導体素子として注目されている。
特許文献２，３には、半導体素子として、ノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタ等が直列接続され、上アーム及び下アームで形成されたアームと、それらの半導体素子を駆動するための駆動回路を備えた半導体駆動回路が記載されている。
特許文献４には、半導体素子である電界効果トランジスタ（以下「ＦＥＴ」という。）からなるブリッジ構成の主スイッチング部と、前記ＦＥＴのゲートを駆動する変圧器と、前記変圧器の１次巻線に接続され、前記１次巻線を駆動する駆動部と、を有する電源回路が記載されている。

【0004】

図４（ａ），（ｂ），（ｃ）は、特許文献１等に記載されたコンバータ内のＰＦＣ回路と類似の従来のＰＦＣ回路を示す図であり、同図（ａ）はＰＦＣ回路の全体の回路図、同図（ｂ）は同図（ａ）中の駆動回路の回路図、及び、同図（ｃ）はその駆動回路の出力電圧波形図である。

【0005】

このＰＦＣ回路は、交流電源１から供給される交流電力を全波整流する整流回路２と、この出力側に直列接続されたチョークコイル３及び低レベル（以下「Ｌレベル」という。）側の半導体素子であるスイッチング素子４と、を有している。スイッチング素子４に対して並列に、同期整流用の高レベル（以下「Ｈレベル」という。）側の半導体素子であるスイッチング素子５と平滑用のコンデンサ８との直列回路が接続されている。コンデンサ８の両電極には、負荷９が接続される。スイッチング素子４，５は、例えば、ノーマリオフ型のＧａＮトランジスタで構成され、それらのゲート（Ｇ）が駆動回路６，７にて駆動される。ノーマリオフ型のＧａＮトランジスタは、ゲートがＬレベル（例えば、０Ｖ以下）でオフ、Ｈレベルでオンする。

【0006】

スイッチング素子４がオン、スイッチング素子５がオフの時、交流電源１→整流回路２→チョークコイル３→スイッチング素子４→整流回路２→交流電源１の経路で電流が流れる。スイッチング素子４がオフ、スイッチング素子５がオンの時、交流電源１→整流回路２→チョークコイル３→スイッチング素子５→コンデンサ８及び負荷９→整流回路２→交流電源１の経路で電流が流れる。これにより、交流電源１の交流電力が、整流回路２で整流され、その電力が、チョークコイル３、スイッチング素子４及びスイッチング素子５を通して昇圧され、コンデンサ８で平滑されて負荷９へ供給される。スイッチング素子４をオン／オフし、これに同期してスイッチング素子５をオフ／オンすることにより、電流を制御し、電源電圧と位相を同期させ、チョークコイル３に流れる電流の波形を正弦波に近づけている。スイッチング素子４への通電電流と同期整流用のスイッチング素子５の順電流の和が、チョークコイル３に流れる電流になる。

【0007】

図４（ｂ）の駆動回路６及び７は、同一の回路構成であり、直流電源１１、抵抗１２、ツェナーダイオード１３、及びコンデンサ１４を有するツェナー回路と、パルス信号源１５と、により構成されている。ツェナー回路は、０Ｖよりも高いツェナー電圧Ｖｚを生成し、スイッチング素子４，５のソース（Ｓ）に供給する。パルス信号源１５は、例えば、目標電圧と出力電圧との電圧誤差を零にするような出力制御信号を入力し、その出力制御信号を、搬送波によりパルス幅変調（以下「ＰＷＭ」という。）して０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子４，５のゲート（Ｇ）に供給する。図４（ｃ）に示すように、駆動回路６，７の出力電圧波形において、ツェナー電圧Ｖｚ分がスイッチング素子４，５のオフ時のゲートの負バイアス量に相当する。このような駆動回路６，７の出力電圧により、スイッチング素子４，５を、一定のデッドタイムをおいて相補的にオン／オフさせている。

【0008】

図５は、図４（ａ）のＰＦＣ回路の動作波形図である。
Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子４のゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子５のゲート・ソース間電圧、Ｉｄ２はスイッチング素子５のソースからドレインに流れる逆方向のドレイン電流、及び、Ｖｄｓ２はスイッチング素子５のドレイン・ソース間電圧である。ｔｄは、２つのスイッチング素子４，５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムである。

【0009】

図５において、ゲート・ソース間電圧Ｖｇｓ１のＨレベルによってスイッチング素子４がオン、ゲート・ソース間電圧Ｖｇｓ２のＬレベルによってスイッチング素子５がオフの状態では、交流電源１→整流回路２→チョークコイル３→スイッチング素子４→整流回路２→交流電源１の経路で電流が流れる。この状態で、ゲート・ソース間電圧Ｖｇｓ１がＬレベルに立ち下がってスイッチング素子４がターンオフし、スイッチング素子４，５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ期間へ遷移すると、スイッチング素子５のソースからドレインへ逆導通電流が流れ、ドレイン・ソース間電圧Ｖｄｓ２が０Ｖ以下のＬレベルに立ち下がって逆導通電圧降下ΔＶが生じる。

【0010】

同様に、ゲート・ソース間電圧Ｖｇｓ２のＨレベルによってスイッチング素子５がオン、ゲート・ソース間電圧Ｖｇｓ１のＬレベルによってスイッチング素子４がオフの状態では、交流電源１→整流回路２→チョークコイル３→スイッチング素子５→コンデンサ８及び負荷９→整流回路２→交流電源１の経路で電流が流れる。この状態で、ゲート・ソース間電圧Ｖｇｓ２がＬレベルに立ち下がってスイッチング素子５がターンオフし、スイッチング素子４，５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ期間へ遷移すると、スイッチング素子５のソースからドレインへ逆導通電流が流れ、ドレイン・ソース間電圧Ｖｄｓ２が０Ｖ以下のＬレベルに立ち下がって逆導通電圧降下ΔＶが生じる。

【0011】

スイッチング素子４，５を構成しているＧａＮトランスジスタは、高速スイッチングが可能な素子として利用されているが、ゲート閾値が低く、ノイズ等により誤点弧する恐れがある。誤点弧の具体例としては、ＰＦＣ回路のスイッチング素子４の、ゼロボルトスイッチング（以下「ＺＶＳ」という。）ではないハードスイッチングによる、スイッチング素子５におけるドレイン電圧の急激な変化により、そのスイッチング素子５内のドレイン・ゲート間寄生容量を介してゲート電圧が持ち上がり、これがゲート閾値を超えると誤点弧となる。この対策として、スイッチング素子５のオフ時のゲート電圧を負バイアスにすると、誤点弧を防止できる。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】国際公開第２０１２／１５３６７６号公報

【特許文献2】国際公開第２０１３／０４６４２０号公報

【特許文献3】中国特許出願公開第１０２６１１２８８号公報

【特許文献4】特開平１－１２２３７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

図４のＰＦＣ回路のスイッチング素子４，５を構成しているＧａＮトランジスタは、ソースからドレインへ電流が流れる（逆導通する）場合、もともとのソース・ドレイン間の電圧降下に更にゲートの負バイアス分が加算さてしまう特性がある。そのため、ＰＦＣ回路の同期整流用のスイッチング素子５のように、デッドタイムｔｄ期間中にスイッチング素子５のソースからドレインへ電流が流れる（逆導通する）場合では、図５に示すように、逆導通電圧降下ΔＶにより、導通損失が増加してしまう弊害がある。

【課題を解決するための手段】

【0014】

本発明の半導体駆動回路は、同期整流用の半導体素子と、前記半導体素子をオン／オフ駆動する駆動回路と、を備え、前記駆動回路は、前記半導体素子の誤点弧が発生し易くなる情報を基に、前記半導体素子をオフ状態にするための負バイアスのバイアス量を変化させる、ことを特徴とする。
前記半導体素子の誤点弧が発生し易くなる情報は、例えば、入力電流の大きさの情報であり、前記入力電流が大きい時には、前記半導体素子をオフ状態にするための前記負バイアスのバイアス量を増加させ、前記入力電流が小さい時には、前記半導体素子をオフ状態にするための前記負バイアスのバイアス量を減少させる。

【0015】

本発明の電力変換装置は、前記半導体駆動回路を用いたことを特徴とする。

【発明の効果】

【0016】

本発明によれば、ハードスイッチングによるノイズ等により誤点弧する恐れが低い場合に、半導体素子の誤点弧が発生し易くなる情報を基に、半導体素子をオフ状態にするための負バイアスのバイアス量を変化させている。これにより、電力変換装置のデッドタイム期間中に生じるような、半導体素子の逆電流導通時の電圧降下を減少させ、逆導通損失を低減することができる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施例１における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図

【図2】図１（ａ）のＰＦＣ回路の動作波形図

【図3】本発明の実施例２における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図

【図4】従来のＰＦＣ回路を示す図

【図5】図４（ａ）のＰＦＣ回路の動作波形図

【発明を実施するための形態】

【0018】

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

【実施例0019】

（実施例１の構成）
図１（ａ），（ｂ），（ｃ）は、本発明の実施例１における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図であり、同図（ａ）はＰＦＣ回路の全体の回路図、同図（ｂ）は同図（ａ）中の駆動回路の回路図、及び、同図（ｃ）はその駆動回路の出力電圧波形図である。

【0020】

図１（ａ）のＰＦＣ回路は、従来の図４と同様に、交流電源２１から供給される交流電力を全波整流する整流回路２２と、この出力側に直列接続されたチョークコイル２３及びＬレベル側の半導体素子（例えば、スイッチング素子）２４と、を有している。スイッチング素子２４に対して並列に、同期整流用のＨレベル側の半導体素子（例えば、スイッチング素子）２５と平滑用のコンデンサ２８との直列回路が接続されている。コンデンサ２８の両電極には、負荷２９が接続される。スイッチング素子２４，２５は、例えば、ノーマリオフ型のＧａＮトランジスタで構成され、それらのゲート（Ｇ）が駆動回路２６，２７により、一定のデッドタイムをおいて相補的にオン／オフ駆動される。ノーマリオフ型のＧａＮトランジスタは、ゲートがＬレベル（例えば、０Ｖ以下）の時にドレイン（Ｄ）及びソース（Ｓ）間がオフし、ゲートがＨレベルの時にドレイン・ソース間がオンする。

【0021】

チョークコイル２３に対して直列に、電流検出手段（例えば、シャント抵抗）３０ａが接続され、そのシャント抵抗３０ａに、電流検出回路３０が接続されている。電流検出回路３０は、シャント抵抗３０ａを通してチョークコイル２３に流れる入力電流Ｉｉを検出する回路であり、その出力側に、比較器３１が接続されている。比較器３１は、検出された入力電流Ｉｉと閾値電流Ｉｔｈとの大小を比較し、入力電流Ｉｉが閾値電流Ｉｔｈよりも大きい時には、その入力電流Ｉｉが「大電流」であると判定し、入力電流Ｉｉが閾値電流Ｉｔｈよりも小さい時には、その入力電流Ｉｉが「小電流」であると判定して、電流判定信号Ｓ３１を出力する回路である。比較器３１の出力側には、２つの絶縁回路３２，３３が接続されている。各絶縁回路３２，３３は、電流判定信号Ｓ３１を絶縁し、入力電流Ｉｉが「大電流」の時にはＬレベル、入力電流Ｉｉが「小電流」の時にはＨレベルの各制御信号Ｓ３２，Ｓ３３を出力して各駆動回路２６，２７へそれぞれ帰還する回路であり、パルス変圧器、絶縁増幅器、ハイサイドドライバ等により構成されている。

【0022】

図１（ｂ）の駆動回路２６及び２７は、同一の回路構成であり、直流電源４１、抵抗４２、ツェナーダイオード４３、Ｈレベルの制御信号Ｓ３２（Ｓ３３）によりオン、Ｌレベルの制御信号Ｓ３２（Ｓ３３）によりオフするノーマリオフ型のスイッチ４４、ＮＰＮ型トランジスタ４５、コンデンサ４６、及びそのコンデンサ４６の放電抵抗４７を有する降圧回路であるドロッパ回路と、パルス信号源４８と、により構成されている。

【0023】

図１（ｃ）に示すように、絶縁回路３２（３３）からＬレベルの制御信号Ｓ３２（Ｓ３３）が出力されている時には、スイッチ４４がオフ状態になっている。トランジスタ４５のベースには、０Ｖよりも高いツェナーダイオード４３のツェナー電圧Ｖｚが掛かり、そのトランジスタ４５のエミッタに、ドロッパ回路の直流の出力電圧（Ｖｚ－Ｖｂｅ）が生じる（但し、Ｖｂｅ；トランジスタ４５のベース・エミッタ間電圧）。出力電圧（Ｖｚ－Ｖｂｅ）は、スイッチング素子２４（２５）のソース（Ｓ）に供給される。パルス信号源４８は、例えば、目標電圧と出力電圧との電圧誤差を零にするような出力制御信号を入力し、その出力制御信号を、三角波等の搬送波によりＰＷＭして０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子２４（２５）のゲート（Ｇ）に供給する機能を有している。

【0024】

絶縁回路３２（３３）からＨレベルの制御信号Ｓ３２（Ｓ３３）が出力される時には、スイッチ４４がオンし、トランジスタ４５のベースが短絡される。そのため、トランジスタ４５がオフし、スイッチング素子２４（２５）のソースに供給されるドロッパ回路の出力電圧（Ｖｚ－Ｖｂｅ）は、コンデンサ４６と放電抵抗４７の放電時定数で放電し、これに応じてスイッチング素子２４（２５）のオフ時のゲートの負バイアス（Ｖｚ－Ｖｂｅ）量が減少する構成になっている。

【0025】

（実施例１の動作）
図２は、図１（ａ）のＰＦＣ回路の動作波形図である。Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子２４のゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子２５のゲート・ソース間電圧、Ｉｄ２はスイッチング素子２５のドレインからソースへ流れる順方向のドレイン電流、及び、Ｖｄｓ２はスイッチング素子２５のドレイン・ソース間電圧である。ｔｄ１，ｔｄ２は、２つのスイッチング素子２４，２５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムである。

【0026】

図１のＰＦＣ回路は、図２に示す期間Ｔ１～Ｔ３において、以下の（１）～（３）のように動作する。
（１） 期間Ｔ１：スイッチング素子２４がオンからオフへ遷移し、スイッチング素子２５がオフからオンへ遷移し、入力電流Ｉｉが閾値電流Ｉｔｈよりも大きい大電流の場合
入力電流Ｉｉが閾値電流Ｉｔｈよりも大きい大電流であるから、絶縁回路３２，３３から出力されるＬレベルの制御信号Ｓ３２，Ｓ３３により、駆動回路２６，２７内のスイッチ４４がオフしている。そのため、駆動回路２６，２７から、Ｈレベルが（Ｖｈ－Ｖｚ）、Ｌレベルが０Ｖより低い負バイアス（Ｖｚ－Ｖｂｅ）の矩形波電圧が出力される。
Ｈレベルのゲート・ソース間電圧Ｖｇｓ１によりスイッチング素子２４がオン、Ｌレベルのゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子２５がオフの状態では、交流電源２１→整流回路２２→シャント抵抗３０ａ→チョークコイル２３→スイッチング素子２４→整流回路２２→交流電源２１の経路で電流が流れる。

【0027】

この状態で、ゲート・ソース間電圧Ｖｇｓ１がＬレベルに立ち下がってスイッチング素子２４がターンオフし、スイッチング素子２４，２５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ１期間へ遷移する。すると、スイッチング素子２５のソースからドレインへ逆導通電流が流れ、交流電源２１→整流回路２２→シャント抵抗３０ａ→チョークコイル２３→スイッチング素子２５→コンデンサ２８及び負荷２９→整流回路２２→交流電源２１の経路で電流が流れる。これにより、交流電源２１の交流電力が、整流回路２２で整流され、その電力が、チョークコイル２３、スイッチング素子２４及びスイッチング素子２５を通して昇圧され、コンデンサ２８で平滑されて負荷２９へ供給される。スイッチング素子２５のソースからドレインへ逆導通電流が流れると、ドレイン・ソース間電圧Ｖｄｓ２が０Ｖ以下のＬレベルに立ち下がって逆導通電圧降下ΔＶが生じる。

【0028】

デッドタイムｔｄ１期間の経過後、スイッチング素子２４はオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ２がＨレベルに立ち上がって、逆導通電圧降下ΔＶが減少する。これにより、交流電源２１→整流回路２２→シャント抵抗３０ａ→チョークコイル２３→スイッチング素子２５→コンデンサ２８及び負荷２９→整流回路２２→交流電源２１の経路で電流が流れ続ける。
次に、ゲート・ソース間電圧Ｖｇｓ２がＬレベルに立ち下がってスイッチング素子２５がターンオフし、スイッチング素子２４，２５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ２期間へ遷移すると、スイッチング素子２５のソースからドレインへ逆導通電流が流れ、ドレイン・ソース間電圧Ｖｄｓ２が０Ｖ以下のＬレベルに立ち下がって逆導通電圧降下ΔＶが生じる。

【0029】

（２） 期間Ｔ２：スイッチング素子２４がオンからオフへ遷移し、スイッチング素子２５がオフからオンへ遷移し、入力電流Ｉｉが閾値電流Ｉｔｈよりも小さい小電流へ変化する場合
デッドタイムｔｄ２期間の経過後、スイッチング素子２５はオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ１がＨレベルに立ち上がってスイッチング素子２４がターンオンする。これにより、交流電源２１→整流回路２２→シャント抵抗３０ａ→チョークコイル２３→スイッチング素子２４→整流回路２２→交流電源２１の経路で電流が流れる。スイッチング素子２４がターンオンする際に、ゲート・ソース間電圧Ｖｇｓ２に、ゲートのノイズＮＳが生じる。この時、スイッチング素子２５のゲート・ソース間電圧Ｖｇｓ２は負バイアスされているため、ゲート閾値を超え誤点弧することは無く、ドレイン電流Ｉｄ２が流れず（０Ａ）、ドレイン・ソース間電圧Ｖｄｓ２がＨレベルとなる。

【0030】

ゲート・ソース間電圧Ｖｇｓ１がＬレベル（＝０Ｖ）に立ち下がってスイッチング素子２４がターンオフし、スイッチング素子２４，２５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ１期間へ遷移すると、スイッチング素子２５のソースからドレインへ逆導通電流が流れ、ドレイン・ソース間電圧Ｖｄｓ２が０Ｖ以下のＬレベルに立ち下がって逆導通電圧降下ΔＶが生じる。
デッドタイムｔｄ１期間の経過後、スイッチング素子２４はオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ２がＨレベルに立ち上がってスイッチング素子２５がターンオンする。これにより、スイッチング素子２５のドレイン電流Ｉｄ２が負の値から正の値へ変化していく。スイッチング素子２５のドレイン・ソース間電圧Ｖｄｓ２は、０Ｖを維持する。

【0031】

入力電流Ｉｉが閾値電流Ｉｔｈよりも小さい小電流になると、絶縁回路３２，３３から出力されるＨレベルの制御信号Ｓ３２，Ｓ３３により、駆動回路２６，２７内のスイッチ４４がオンする。すると、駆動回路２６，２７において、コンデンサ４６と放電抵抗４７の放電時定数でゲートの負バイアス（Ｖｚ－Ｖｂｅ）量が減少していき、スイッチング素子２４のゲート・ソース間電圧Ｖｇｓ１が０Ｖへ上昇すると共に、スイッチング素子２５のゲート・ソース間電圧Ｖｇｓ２が上昇していく。
ゲート・ソース間電圧Ｖｇｓ２がＬレベル（＝０Ｖ）に立ち下がってスイッチング素子２５がターンオフし、スイッチング素子２４，２５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ２期間へ遷移すると、スイッチング素子２５に流れる正のドレイン電流Ｉｄ２により、そのスイッチング素子２５のドレイン・ソース間電圧Ｖｄｓ２が０Ｖから上昇していく。そのため、デッドタイムｔｄ２期間の経過後、スイッチング素子２４がオフからオンへ遷移するときの、スイッチング素子２５のドレイン・ソース間電圧Ｖｄｓ２の電圧変化量ΔＶｄｓが減少する。

【0032】

（３） 期間Ｔ３：スイッチング素子２４がオンからオフへ遷移し、スイッチング素子２５がオフからオンへ遷移し、入力電流Ｉｉが閾値電流Ｉｔｈよりも小さい小電流の場合
デッドタイムｔｄ２期間の経過後、スイッチング素子２５はオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ１がＨレベルに立ち上がってスイッチング素子２４がターンオンする。これにより、スイッチング素子２５に流れるドレイン電流Ｉｄ２が０Ａになり、ドレイン・ソース間電圧Ｖｄｓ２がＨレベルになる。この時のスイッチング素子２５のドレイン・ソース間電圧Ｖｄｓ２の電圧変化量ΔＶｄｓは小さいため、スイッチング素子２５内のドレイン・ゲート間寄生容量を介してゲート電圧が持ち上がるのが抑制される。

【0033】

スイッチング素子２５のゲート・ソース間電圧Ｖｇｓ２が０Ｖを維持すると共に、ゲート・ソース間電圧Ｖｇｓ１がＬレベル（＝０Ｖ）に立ち下がってスイッチング素子２４がターンオフし、スイッチング素子２４，２５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ１期間へ遷移すると、スイッチング素子２５に負のドレイン電流Ｉｄ２が流れ、ドレイン・ソース間電圧Ｖｄｓ２が０Ｖ以下のＬレベルに立ち下がる。この時生じる逆導通電圧降下ΔＶは、期間Ｔ１，Ｔ２の時よりも減少している。
その後、ゲート・ソース間電圧Ｖｇｓ２がＨレベルに立ち上がって前記と同様の動作を繰り返す。

【0034】

（実施例１の効果）
図１のＰＦＣ回路では、入力電流Ｉｉが小さい時（即ち、入力正弦波電流の振幅が小さい時）にＬレベル側のスイッチング素子２４のゲートがＨレベルになる前に、Ｈレベル側のスイッチング素子２５のドレイン電圧（即ち、ドレイン・ソース間電圧Ｖｄｓ２）がチョークコイル２３に流れる入力電流Ｉｉによりチャージされるため、スイッチング素子２４のターンオン時におけるスイッチング素子２５のドレイン電圧（即ち、ドレイン・ソース間電圧Ｖｄｓ２）の電圧変化量ΔＶｄｓが減少し、スイッチング素子２５のゲートにノイズＮＳが発生しにくい点に着目し、入力電流Ｉｉの情報を基に、小電流時は、スイッチング素子２５のゲートの負バイアス（Ｖｚ－Ｖｂｅ）量を減少させている。これにより、ハードスイッチングによるノイズ等により誤点弧する恐れが低い場合に、スイッチング素子２５のオフ時のゲートの負バイアス（Ｖｚ－Ｖｂｅ）量を減少させることで、ＰＦＣ回路のデッドタイムｔｄ１期間中に生じるような、ソースからドレインへの逆電流導通時の逆導通電圧降下ΔＶを減少させ、逆導通損失を低減することができる。

【実施例0035】

（実施例２の構成）
図３（ａ），（ｂ），（ｃ）は、本発明の実施例２における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図であり、同図（ａ）は全体の回路図、同図（ｂ）は（ａ）中の駆動回路の回路図、及び同図（ｃ）は駆動回路の出力電圧波形図である。この図３において、実施例１の図１中の要素と共通の要素には共通の符号が付されている。

【0036】

本実施例２における図３（ａ）のＰＦＣ回路では、実施例１における図１（ａ）のＰＦＣ回路中の比較器３１に代えて、例えば、演算増幅器（以下「オペアンプ」という。）３４が設けられている。オペアンプ３４は、実施例１と同様の電流検出回路３０で検出された入力電流Ｉｉの大きさ比例した電流判定信号Ｓ３４を、実施例１と同様の絶縁回路３２，３３へ出力する機能を有している。絶縁回路３２，３３は、入力された電流判定信号Ｓ３４を絶縁し、入力電流Ｉｉの大きさに応じたレベルの制御信号Ｓ３２，Ｓ３３を出力し、駆動回路２６，２７へ帰還する構成になっている。

【0037】

本実施例２における図３（ｂ）の駆動回路２６（２７）では、実施例１の駆動回路２６（２７）中の抵抗４２、ツェナーダイオード４３及びスイッチ４４に代えて、例えば、オペアンプ４９が設けられている。オペアンプ４９は、絶縁回路３２（３３）から出力される、入力電流Ｉｉの大きさに応じたレベルの制御信号Ｓ３２（Ｓ３３）に基づき、ドロッパ回路を構成するトランジスタ４５のベース電圧Ｖｉｃを変化させる回路である。トランジスタ４５のエミッタからは、電圧（Ｖｉｃ－Ｖｂｅ）（但し、Ｖｂｅ；トランジスタ４５のベース・エミッタ間電圧）が出力され、図３（ａ）のスイッチング素子２４（２５）のソース（Ｓ）に供給される。パルス信号源４８から出力された波高値Ｖｈの駆動パルスＧＰは、そのスイッチング素子２４（２５）のゲート（Ｇ）に供給される。

【0038】

（実施例２の動作）
図３（ａ）のＰＦＣ回路において、オペアンプ３４は、入力電流Ｉｉの大きさ比例した電流判定信号Ｓ３４を絶縁回路３２（３３）へ出力する。絶縁回路３２（３３）は、その電流判定信号Ｓ３４を絶縁し、入力電流Ｉｉの大きさに応じたレベルの、図３（ｃ）に示すような制御信号Ｓ３２（Ｓ３３）をオペアンプ４９へ出力する。すると、オペアンプ４９から出力されるトランジスタ４５のベース電圧Ｖｉｃが変化し、そのトランジスタ４５のエミッタから出力されるドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）が変化するので、スイッチング素子２４（２５）に供給するゲートの負バイアス（Ｖｉｃ－Ｖｂｅ）量をリニア（自由）に調整できる。

【0039】

（実施例２の効果）
実施例１の駆動回路２６（２７）では、スイッチ４４によりゲートの負バイアスの有無を切り替えるのみで、負バイアスする電圧レベルを調整する機能はないが、回路構成が簡単である。これに対して本実施例２の駆動回路２６（２７）は、ドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）を変化させることで、スイッチオフ時のゲートの負バイアス（Ｖｉｃ－Ｖｂｅ）量を調整できる。これにより、例えば、ノイズ等の大きさに応じて、ゲートが誤点弧しない程度の負バイアス量を調整できる。

【0040】

（実施例１，２の変形例）
本発明は、上記実施例１，２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）～（ｄ）のようなものがある。
（ａ） 本発明は、半導体素子として、ノーマリオフ型のＧａＮトランジスタ以外のＳｉトランジスタ等のスイッチング素子、或いは、ダイオードにも適用が可能である。
（ｂ） 実施例１，２において、例えば、入力電流Ｉｉが小電流の時には、スイッチング素子２４又は２５をオフ状態にするためのゲートの負バイアス量を増加させるような構成に変形しても良い。このように変形しても、実施例１，２と略同様の作用効果を奏することができる。

【0041】

（ｃ） スイッチング素子２４，２５の誤点弧が発生し易くなる情報は、入力電流Ｉｉの大きさの情報以外の、入力電圧等から検出しても良い。
（ｄ） 本発明は、コンバータ内のＰＦＣ回路以外のＡＣ／ＤＣ電源回路、チョッパ回路等の他の電力変換装置にも適用が可能である。