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特開2022-134800ＦＰＧＡ間の通信制御システム、ＦＰＧＡ間の通信制御方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022134800
(43)【公開日】2022-09-15
(54)【発明の名称】ＦＰＧＡ間の通信制御システム、ＦＰＧＡ間の通信制御方法
(51)【国際特許分類】
G06F 13/36 20060101AFI20220908BHJP
G06F 15/78 20060101ALI20220908BHJP
【ＦＩ】
G06F13/36 520D
G06F13/36 530B
G06F15/78 560
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021034206
(22)【出願日】2021-03-04
(71)【出願人】
【識別番号】000006105
【氏名又は名称】株式会社明電舎
(74)【代理人】
【識別番号】100086232
【弁理士】
【氏名又は名称】小林 博通
(74)【代理人】
【識別番号】100092613
【弁理士】
【氏名又は名称】富岡 潔
(74)【代理人】
【識別番号】100104938
【弁理士】
【氏名又は名称】鵜澤 英久
(74)【代理人】
【識別番号】100210240
【弁理士】
【氏名又は名称】太田 友幸
(72)【発明者】
【氏名】廣部 智也
(72)【発明者】
【氏名】▲高▼崎 秀郎
(72)【発明者】
【氏名】森 文彦
【テーマコード（参考）】
5B061
5B062
【Ｆターム（参考）】
5B061GG06
5B061PP05
5B062DD09
(57)【要約】 （修正有）
【課題】ＦＰＧＡ間通信の高速化を図る技術を提供する。
【解決手段】ＦＰＧＡ間の通信制御システム２００は、各ＦＰＧＡ２０１、２０２に接続されたメモリと２０７、２２３と、ＦＰＧＡ２０１、２０２間の通信用のＦＰＧＡ間バス２１５とを備えている。ＦＰＧＡ２０１は、メモリ２０７，２２３および周辺機能部２０８、２２１、２２２にアクセスするＣＰＵ２０３と、ＣＰＵ２０３を周辺機能部２２１，２２２にアクセスさせるＦＰＧＡ間シリアルバス２１２と、ＣＰＵ２０３をメモリ２２３にアクセスさせるメモリバス２１４と、ＦＰＧＡ間バス２１５経由の通信を各バス２１２、２１４に切替制御するマルチプレクサとを備える。ＦＰＧＡ２０２は、切替制御に応じてＦＰＧＡ間バス２１５経由の通信を分離制御するデュプレクサ２１６を備える。
【選択図】図２
【解決手段】ＦＰＧＡ間の通信制御システム２００は、各ＦＰＧＡ２０１、２０２に接続されたメモリと２０７、２２３と、ＦＰＧＡ２０１、２０２間の通信用のＦＰＧＡ間バス２１５とを備えている。ＦＰＧＡ２０１は、メモリ２０７，２２３および周辺機能部２０８、２２１、２２２にアクセスするＣＰＵ２０３と、ＣＰＵ２０３を周辺機能部２２１，２２２にアクセスさせるＦＰＧＡ間シリアルバス２１２と、ＣＰＵ２０３をメモリ２２３にアクセスさせるメモリバス２１４と、ＦＰＧＡ間バス２１５経由の通信を各バス２１２、２１４に切替制御するマルチプレクサとを備える。ＦＰＧＡ２０２は、切替制御に応じてＦＰＧＡ間バス２１５経由の通信を分離制御するデュプレクサ２１６を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
各ＦＰＧＡ（ｆｉｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）に接続されたメモリと、
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
を備え、
一方の前記ＦＰＧＡは、前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
前記ＣＰＵを他方の前記ＦＰＧＡの周辺機能部にアクセスさせる第１バスと、
前記ＣＰＵを他方の前記ＦＰＧＡの前記メモリにアクセスさせる第２バスと、
前記ＦＰＧＡ間バス経由の通信を前記第１バスと前記第２バスとに切替制御するマルチプレクサと、
を備え、
他方の前記ＦＰＧＡは、前記切替制御に応じて前記ＦＰＧＡ間通信を前記メモリと周辺機能部とに分離制御するデュプレクサを備える
ことを特徴とするＦＰＧＡ間の通信制御システム。
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
を備え、
一方の前記ＦＰＧＡは、前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
前記ＣＰＵを他方の前記ＦＰＧＡの周辺機能部にアクセスさせる第１バスと、
前記ＣＰＵを他方の前記ＦＰＧＡの前記メモリにアクセスさせる第２バスと、
前記ＦＰＧＡ間バス経由の通信を前記第１バスと前記第２バスとに切替制御するマルチプレクサと、
を備え、
他方の前記ＦＰＧＡは、前記切替制御に応じて前記ＦＰＧＡ間通信を前記メモリと周辺機能部とに分離制御するデュプレクサを備える
ことを特徴とするＦＰＧＡ間の通信制御システム。
【請求項2】
他方のＦＰＧＡは、前記デュプレクサと前記メモリとの間の第３バスと、
前記デュプレクサと周辺機能部間との間の第４バスと、
を備え、
前記デュプレクサは、前記通信を前記第３バスと前記第４バスとに分離制御することを特徴とする請求項１記載のＦＰＧＡ間の通信制御システム。
前記デュプレクサと周辺機能部間との間の第４バスと、
を備え、
前記デュプレクサは、前記通信を前記第３バスと前記第４バスとに分離制御することを特徴とする請求項１記載のＦＰＧＡ間の通信制御システム。
【請求項3】
前記第２バスと、
前記第４バスと、
前記ＦＰＧＡ間バスと、
は、それぞれのバス幅が略等しいことを特徴とする請求項２記載のＦＴＧＰ間の通信制御システム。
前記第４バスと、
前記ＦＰＧＡ間バスと、
は、それぞれのバス幅が略等しいことを特徴とする請求項２記載のＦＴＧＰ間の通信制御システム。
【請求項4】
一方の前記ＦＰＧＡは、前記マルチプレクサおよび前記デュプレクサを制御する前記周辺機能部を備える
ことを特徴とする請求項１～３記載のＦＴＧＰ間の通信制御システム。
ことを特徴とする請求項１～３記載のＦＴＧＰ間の通信制御システム。
【請求項5】
前記周辺機能部は、前記ＣＰＵから前記周辺機能部のレジスタにアクセスすることにより、
前記マルチプレクサおよび前記デュプレクサに制御信号を出力することを特徴とする請求項４記載のＦＴＧＰ間の通信制御システム。
前記マルチプレクサおよび前記デュプレクサに制御信号を出力することを特徴とする請求項４記載のＦＴＧＰ間の通信制御システム。
【請求項6】
各ＦＰＧＡ（ｆｉｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）に接続されたメモリと、
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
一方の前記ＦＰＧＡの前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
を備えたシステムの実行するＦＰＧＡ間の通信制御システムであって、
前記ＣＰＵを第１バス経由で他方の前記ＦＰＧＡの周辺機能部にアクセスさせるステップと、
前記ＣＰＵを第２バス経由で他方の前記ＦＰＧＡの前記メモリにアクセスさせるステップと、
前記ＦＰＧＡ間バス経由の通信をマルチプレクサにより前記第１バスと前記第２バスとに切替制御するステップと、
他方の前記ＦＰＧＡが、前記切替制御に応じて前記ＦＰＧＡ間通信をデュプレクサにより前記メモリと周辺機能部とに分離制御するステップと、
を有することを特徴とするＦＰＧＡ間の通信制御方法。
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
一方の前記ＦＰＧＡの前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
を備えたシステムの実行するＦＰＧＡ間の通信制御システムであって、
前記ＣＰＵを第１バス経由で他方の前記ＦＰＧＡの周辺機能部にアクセスさせるステップと、
前記ＣＰＵを第２バス経由で他方の前記ＦＰＧＡの前記メモリにアクセスさせるステップと、
前記ＦＰＧＡ間バス経由の通信をマルチプレクサにより前記第１バスと前記第２バスとに切替制御するステップと、
他方の前記ＦＰＧＡが、前記切替制御に応じて前記ＦＰＧＡ間通信をデュプレクサにより前記メモリと周辺機能部とに分離制御するステップと、
を有することを特徴とするＦＰＧＡ間の通信制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＦＰＧＡ（ｆｉｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ：集積回路）間の通信を制御する技術に関する。
【背景技術】
【0002】
図１は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）対応の産業用コントローラなどに用いられているＦＰＧＡ間通信のブロック図を示している。ここでは各ＦＰＧＡ１０１，１０２の内部は、汎用的な動作をするためにバス幅の広い内部バス（以下、汎用内部バスとする。）１１８，１１５，１１７を備え、汎用内部バス拡張部１０５，１０９により汎用内部バス１１５，１１７が拡張されている。
【0003】
ＦＰＧＡ１０１，１０２間は、バス幅２００本の汎用内部バス１１５，１１７をバス幅４０本のＦＰＧＡ間シリアルバス１１６に圧縮し、シリアル通信によりデータの送受信を行っている。
【0004】
これによりＦＰＧＡ１０１に内蔵されたＣＰＵ１０３が、ＦＰＧＡ１０２内部の周辺機能部１１３，１１４および外部のメモリ１１２などに任意にアクセス可能となる。なお、この種の技術として特許文献１が公知となっている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１０－４９５１１
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、ＦＰＧＡ１０１，１０２間がシリアル通信なため、メモリ１１２へのアクセスの高速化が困難な問題があった。
【0007】
すなわち、産業用コントローラに複数のＦＰＧＡ１０１，１０２が搭載されると、ＣＰＵ１０３が複数のメモリ１０７，１１２にアクセス可能となる。この場合にメモリ１１２にアクセスするためにはＦＰＧＡ１０１，１０２間の通信が必要となる。
【0008】
ところが、ＦＰＧＡ１０１内の汎用内部バス１１８，１１５を通るデータ量は膨大なため、ＦＰＧＡ１０１，１０２間を前記シリアルバス１１６で伝送すると、メモリ１１２へのアクセスなどに遅延を生じるおそれがある。
【0009】
本発明は、このような従来の問題を解決するためになされ、ＦＰＧＡ間通信の高速化を図ることを解決課題としている。
【課題を解決するための手段】
【0010】
（１）本発明の一態様は、各ＦＰＧＡに接続されたメモリと、
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
を備え、
一方の前記ＦＰＧＡは、前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
前記ＣＰＵを他方の前記ＦＰＧＡの周辺機能部にアクセスさせる第１バスと、
前記ＣＰＵを他方の前記ＦＰＧＡの前記メモリにアクセスさせる第２バスと、
前記ＦＰＧＡ間バス経由の通信を前記第１バスと前記第２バスとに切替制御するマルチプレクサと、
を備え、
他方の前記ＦＰＧＡは、前記切替制御に応じて前記ＦＰＧＡ間通信を前記メモリと周辺機能部とに分離制御するデュプレクサを備える
ことを特徴とするＦＰＧＡ間の通信制御システムに関する。
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
を備え、
一方の前記ＦＰＧＡは、前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
前記ＣＰＵを他方の前記ＦＰＧＡの周辺機能部にアクセスさせる第１バスと、
前記ＣＰＵを他方の前記ＦＰＧＡの前記メモリにアクセスさせる第２バスと、
前記ＦＰＧＡ間バス経由の通信を前記第１バスと前記第２バスとに切替制御するマルチプレクサと、
を備え、
他方の前記ＦＰＧＡは、前記切替制御に応じて前記ＦＰＧＡ間通信を前記メモリと周辺機能部とに分離制御するデュプレクサを備える
ことを特徴とするＦＰＧＡ間の通信制御システムに関する。
【0011】
（２）本発明の他の態様は、各ＦＰＧＡに接続されたメモリと、
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
一方の前記ＦＰＧＡの前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
を備えたシステムの実行するＦＰＧＡ間の通信制御システムであって、
前記ＣＰＵを第１バス経由で他方の前記ＦＰＧＡの周辺機能部にアクセスさせるステップと、
前記ＣＰＵを第２バス経由で他方の前記ＦＰＧＡの前記メモリにアクセスさせるステップと、
前記ＦＰＧＡ間バス経由の通信をマルチプレクサにより前記第１バスと前記第２バスとに切替制御するステップと、
他方の前記ＦＰＧＡが、前記切替制御に応じて前記ＦＰＧＡ間通信をデュプレクサにより前記メモリと周辺機能部とに分離制御するステップと、
を有することを特徴とするＦＰＧＡ間の通信制御方法に関する。
前記ＦＰＧＡ間を通信するＦＰＧＡ間バスと、
一方の前記ＦＰＧＡの前記各メモリおよび周辺機能部にアクセスするＣＰＵと、
を備えたシステムの実行するＦＰＧＡ間の通信制御システムであって、
前記ＣＰＵを第１バス経由で他方の前記ＦＰＧＡの周辺機能部にアクセスさせるステップと、
前記ＣＰＵを第２バス経由で他方の前記ＦＰＧＡの前記メモリにアクセスさせるステップと、
前記ＦＰＧＡ間バス経由の通信をマルチプレクサにより前記第１バスと前記第２バスとに切替制御するステップと、
他方の前記ＦＰＧＡが、前記切替制御に応じて前記ＦＰＧＡ間通信をデュプレクサにより前記メモリと周辺機能部とに分離制御するステップと、
を有することを特徴とするＦＰＧＡ間の通信制御方法に関する。
【発明の効果】
【0012】
本発明によれば、ＦＰＧＡ間通信の高速化を図ることができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、本発明の実施形態に係るＦＰＧＡ間の通信制御システムを説明する。この通信制御システムは、ＩｏＴ対応の産業用コントローラに搭載されたＦＰＧＡなどに用いられる。
【0015】
≪構成例≫
図２中の２００は前記通信制御システムを示し、２０１，２０２は機能分散された一対のＦＰＧＡを示している。この各ＦＰＧＡ２０１，２０２には外部のメモリ（ＲＡＭ）２０７，２２３が接続され、ＦＰＧＡ２０１，２０２間はＦＰＧＡ間バス２１５経由で通信されている。
図２中の２００は前記通信制御システムを示し、２０１，２０２は機能分散された一対のＦＰＧＡを示している。この各ＦＰＧＡ２０１，２０２には外部のメモリ（ＲＡＭ）２０７，２２３が接続され、ＦＰＧＡ２０１，２０２間はＦＰＧＡ間バス２１５経由で通信されている。
【0016】
（１）ＦＰＧＡ２０１
ＦＰＧＡ２０１内部には、ＣＰＵ２０３，汎用内部バス接続部２０４・汎用内部バス拡張部２０５・メモリインタフェース２０６,２０９・周辺機能部２０８，マルチプレクサ２１０・汎用内部バス２１１,２１３,２３０～２３２・ＦＰＧＡ間シリアルバス２１２・メモリバス２１４，２３３・マルチプレクサ２１０が実装されている。
ＦＰＧＡ２０１内部には、ＣＰＵ２０３，汎用内部バス接続部２０４・汎用内部バス拡張部２０５・メモリインタフェース２０６,２０９・周辺機能部２０８，マルチプレクサ２１０・汎用内部バス２１１,２１３,２３０～２３２・ＦＰＧＡ間シリアルバス２１２・メモリバス２１４，２３３・マルチプレクサ２１０が実装されている。
【0017】
ここでは従来と同様に汎用内部バス接続部２０４は、汎用的な動作をするためにバス幅の大きい（２００本）バス２１１,２１３，２３０～２３２が接続されている。すなわち、ＣＰＵ２０３・メモリインタフェース２０６,２０９・汎用内部バス拡張部２０５・周辺機能部２０８は、それぞれ汎用内部バス２１１,２１３，２３０～２３２により汎用内部バス接続部２０４に接続されている。
【0018】
汎用内部バス拡張部２０５は、パラレルバスの汎用内部バス２１１をシリアルバス２１２に変換する。この汎用内部バス拡張部２０５とマルチプレクサ２１０とは、前記シリアル化されたＦＰＧＡ間シリアルバス（バス幅：４０本）で接続されている。
【0019】
メモリインタフェース２０６とメモリ２０７とは、メモリバス２３３（バス幅４０本）で接続されている。周辺機能部２０８は、例えばタイマ・汎用ＩＯポートなどでよく、周辺ＩＯの領域にレジスタがマップされ、これらの領域を介して操作されている。
【0020】
メモリインタフェース２０９は、汎用内部バス２１３をメモリバス２１４に変換し、変換されたメモリバス２１４（バス幅：４０本）によりマルチプレクサ２１０に接続されている。このときマルチプレクサ２１０は、ＦＰＧＡ間シリアルバス２１２とメモリバス２１４とを切り替えて、ＦＰＧＡ間バス（バス幅：４０本）によりＦＰＦＡ２０２と通信する。ここではＣＰＵ２０３から周辺機能部２０８のレジスタにアクセスすることにより、マルチプレクサ２１０の両者２１２，２１４の切替信号２２６が制御されている。
【0021】
（２）ＦＰＧＡ２０２
ＦＰＧＡ２０２は、デュプレクサ２１６・汎用内部バス拡張部２１９・汎用内部バス接続部２２０・周辺機能部２２１，２２２・外部のメモリ２２３,ＦＰＧＡ間シリアルバス２１７・メモリバス２１８・汎用内部バス２２４，２４０，２４１を実装する。
ＦＰＧＡ２０２は、デュプレクサ２１６・汎用内部バス拡張部２１９・汎用内部バス接続部２２０・周辺機能部２２１，２２２・外部のメモリ２２３,ＦＰＧＡ間シリアルバス２１７・メモリバス２１８・汎用内部バス２２４，２４０，２４１を実装する。
【0022】
デュプレクサ２１６と汎用内部バス拡張部２１９・メモリ２２３とは、それぞれＦＰＧＡ間シリアルバス（バス幅；４０本）２１７・メモリバス（バス幅４０本）２１８により接続されている。
【0023】
汎用内部バス拡張部２１９と汎用内部バス接続部２２０とは、拡張汎用内部バス（バス幅：２００本）２２４により接続されている。また、汎用内部バス接続部２２０には、周辺機能部２２１，２２２が汎用内部バス２４０，２４１により接続されている。
【0024】
デュプレクサ２１６は、切替信号２２６に応じてＦＰＧＡ間バス２１５の通信をＦＰＧＡ間シリアルバス２１７とメモリバス２１８とに分離する。このデュプレクサ２１６の動作は、切替信号２２６に応じて実行され、マルチプレクサ２１０の切替動作と同期して行われる。
【0025】
このように基本的にＦＰＴＧＡ２０１，２０２の内部に搭載された構成２０３～２０６，２０８，２０９，２１０,２１９～２２２間は、それぞれバス幅２００本の汎用内部バス２１１,２１３，２３０～２３２，２２４，２４０，２４１により接続されている。
【0026】
（Ａ）一方、マルチプレクサ２１０・デュプレクサ２１６間は、バス幅４０本のＦＰＧＡ間バス２１５で接続されている。
【0027】
（Ｂ）同様にメモリインタフェース２０６・メモリ２０７間、メモリインタフェース２０９・マルチプレクサ２１０間、デュプレクサ２１６・メモリ２２３間は、それぞれバス幅４０本のメモリバス２１４，２１８，２３３で接続されている。
【0028】
（Ｃ）また、マルチプレクサ２１０・汎用内部バス拡張部２０５間、デュプレクサ２１６・汎用内部バス拡張部２１９間も、それぞれ汎用内部バス２１１，２２４を圧縮したバス幅４０本のＦＰＧＡ間シリアルバス２１２，２１７により接続されている。
【0029】
≪動作例≫
（１）前述のように前記通信制御システム２００によれば、マルチプレクサ２１０とデュプレクサ２１６とを用いて、ＦＰＧＡ間シリアルバス２１２とメモリバス２１４とが切り替えられる。
（１）前述のように前記通信制御システム２００によれば、マルチプレクサ２１０とデュプレクサ２１６とを用いて、ＦＰＧＡ間シリアルバス２１２とメモリバス２１４とが切り替えられる。
【0030】
すなわち、ＣＰＵ２０３から周辺機能部２２１，２２２へは、汎用内部バス接続部２０４から汎用内部バス拡張部２０５を介して、マルチプレクサ２１０経由でアクセスし、ＦＰＧＡ間シリアルバス２１２を通過する。
【0031】
一方、ＣＰＵ２０３からメモリ２２３へは、汎用内部バス接続部２０４からメモリインタフェース２０９を介して、マルチプレクサ２１０経由でアクセスし、メモリバス２１４を通過する。
【0032】
このような二つのアクセス経路（前記シリアルバス２１２，メモリバス２１４）の切替は、ＣＰＵ２０３から周辺機能部２０８のレジスタにアクセスすることで切替信号２２６がマルチプレクサ２１０・デュプレクサ２１６に出力されて行われる。
【0033】
これによりＣＰＵ２０３のアクセス先に応じて（Ａ）前記シリアルバス２１２／メモリバス２１４からマルチプレクサ２１０への入力、（Ｂ）デュプレクサ２１６から前記シリアルバス２１７／メモリバス２１８への出力が切り替えられる。
【0034】
【0035】
図１の従来システムによれば、ＣＰＵ１０３のメモリ１１２へのアクセスには、汎用内部バス拡張部１０５・１０９間のシリアル通信が必要となる。このシリアル通信には、メモリアクセス以外の例えば周辺機能部１１３，１１４へのアクセスも含まれ、合計８００ｎｓ程度かかってしまう。
【0036】
一方、図２の前記システム２００によれば、ＣＰＵ２０３のメモリ２２３へのアクセスの際には、ＦＰＧＡ間シリアルバス２１２とメモリバス２１４が切り替えられるため、メモリアクセス時のＦＰＧＡ間シリアル通信に周辺機能部２２１，２２２へのアクセスが含まることがなく、２００ｎｓ程度に抑制することが可能となる。
【0037】
このときメモリ２２３へのアクセスに必要なアドレス・データ・コマンドの情報は、ＦＰＧＡ間バス２１５と同じ４０本のバス幅のメモリバス２１４，２１８を介して伝えられる。すなわち、ＣＰＵ２０３のメモリ２２３へのアクセスは、メモリバス２１４からそのままバス幅４０本のＦＰＧＡ間バス２１５およびメモリバス２１８を経由する。
【0038】
その結果、メモリインタフェース２０９とメモリ２２３とは、メモリインタフェース２０６とメモリ２０７との関係と同様に直接的につながったイメージとなり、この点でメモリ２２３へのアクセスが高速化し、前記従来システムのメモリ１１２へのアクセスと比べてアクセス時間を１／４に短縮することができる。
【0039】
なお、本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えばＦＰＧＡの個数は、二つに限定されず、機能分散された複数個であればよい。
【符号の説明】
【0040】
２００…ＦＰＧＡ間の通信制御システム
２０１，２０２…ＦＰＧＡ
２０３…ＣＰＵ
２０４，２２０…汎用内部バス接続部
２０５，２１９…汎用内部バス拡張部
２０６，２０９…メモリインタフェース
２０７，２２３…外部メモリ
２０８，２２１，２２２…周辺機能部
２１０…マルチプレクサ
２１１，２１３，２２４，２３０，２３１，２３２，…汎用内部バス
２１２，２１７…ＦＰＧＡ間シリアルバス
２１４，２１８…メモリバス
２１５…ＦＰＧＡ間バス
２１６…デュプレクサ
２０１，２０２…ＦＰＧＡ
２０３…ＣＰＵ
２０４，２２０…汎用内部バス接続部
２０５，２１９…汎用内部バス拡張部
２０６，２０９…メモリインタフェース
２０７，２２３…外部メモリ
２０８，２２１，２２２…周辺機能部
２１０…マルチプレクサ
２１１，２１３，２２４，２３０，２３１，２３２，…汎用内部バス
２１２，２１７…ＦＰＧＡ間シリアルバス
２１４，２１８…メモリバス
２１５…ＦＰＧＡ間バス
２１６…デュプレクサ
【図1】
【図2】
【図3】