(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022135130
(43)【公開日】2022-09-15
(54)【発明の名称】光検出装置及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20220908BHJP
H01L 21/3205 20060101ALI20220908BHJP
H01L 31/10 20060101ALI20220908BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 D
H01L21/88 J
H01L31/10 G
H01L31/10 A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2021034739
(22)【出願日】2021-03-04
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】鈴木 雄一朗
【テーマコード（参考）】
4M118
5F033
5F849
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA14
4M118CA04
4M118CA32
4M118DD04
4M118DD12
4M118FA06
4M118FA26
4M118FA27
4M118FA28
4M118FA29
4M118FA33
4M118GA02
4M118GB07
4M118GB11
4M118GC07
4M118GD04
5F033HH11
5F033JJ03
5F033KK01
5F033KK04
5F033KK07
5F033KK25
5F033MM30
5F033VV00
5F033VV03
5F033XX03
5F849AA02
5F849BA04
5F849BA05
5F849BB03
5F849DA05
5F849DA21
5F849EA04
5F849EA07
5F849EA13
5F849FA05
5F849HA07
5F849HA20
5F849JA12
5F849KA04
5F849KA13
5F849XB01
5F849XB36
(57)【要約】
【課題】白点、暗電流特性の劣化を抑制する。
【解決手段】光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ第１の面側に素子分離領域が設けられた半導体層と、半導体層に設けられた光電変換部と、半導体層の第１の面側に素子分離領域を介して光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。そして、素子分離領域は、半導体層の第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、半導体層の第１の面側に導電膜と重畳して設けられた第２絶縁膜とを含む。
【選択図】図９
【解決手段】光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ第１の面側に素子分離領域が設けられた半導体層と、半導体層に設けられた光電変換部と、半導体層の第１の面側に素子分離領域を介して光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。そして、素子分離領域は、半導体層の第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、半導体層の第１の面側に導電膜と重畳して設けられた第２絶縁膜とを含む。
【選択図】図９
【特許請求の範囲】
【請求項1】
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、光検出装置。
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、光検出装置。
【請求項2】
前記第２絶縁膜は、前記導電膜を覆っている、請求項１に記載の光検出装置。
【請求項3】
前記導電膜は、電位が印加される配線と電気的に接続されている、請求項１に記載の光検出装置。
【請求項4】
前記光電変換部は、第１導電型の第１半導体領域を含み、
前記素子分離領域と前記第１半導体領域との間の前記半導体層に第２導電型の第２半導体領域が設けられている、請求項１に記載の光検出装置。
前記素子分離領域と前記第１半導体領域との間の前記半導体層に第２導電型の第２半導体領域が設けられている、請求項１に記載の光検出装置。
【請求項5】
前記導電膜は、前記第２半導体領域よりもフェルミレベルが深い導電性材料を含む、請求項４に記載の光検出装置。
【請求項6】
前記導電膜は、前記第２半導体領域よりも仕事関数が深い導電性材料を含む、請求項４に記載の光検出装置。
【請求項7】
前記第２半導体領域は、基準電位が印加され、
前記導電膜は、前記基準電位よりも低い負電位が印加される、請求項４に記載の光検出装置。
前記導電膜は、前記基準電位よりも低い負電位が印加される、請求項４に記載の光検出装置。
【請求項8】
前記半導体層は、前記第１の面側に前記素子分離領域で区画された素子形成領域を有し、
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第２絶縁膜が介在されている、請求項１に記載の光検出装置。
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第２絶縁膜が介在されている、請求項１に記載の光検出装置。
【請求項9】
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第２絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、請求項１に記載の光検出装置。
前記第２絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、請求項１に記載の光検出装置。
【請求項10】
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
前記第２絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、請求項１に記載の光検出装置。
前記第２絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、請求項１に記載の光検出装置。
【請求項11】
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、請求項１に記載の光検出装置。
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、請求項１に記載の光検出装置。
【請求項12】
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第２絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、請求項１に記載の光検出装置。
前記第２絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、請求項１に記載の光検出装置。
【請求項13】
前記素子分離領域は、前記溝部と前記第１絶縁膜との間に介在されたピニング膜を更に備えている、請求項１に記載の光検出装置。
【請求項14】
前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記トランジスタである、請求項１に記載の光検出装置。
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記トランジスタである、請求項１に記載の光検出装置。
【請求項15】
前記半導体層の前記第２の面側に設けられたマイクロレンズを更に備えている、請求項１に記載の光検出装置。
【請求項16】
前記トランジスタは、電界効果トランジスタである請求項１に記載の光検出装置。
【請求項17】
光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、電子装置。
前記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、素子分離領域を介して光電変換部と隣り合う電界効果トランジスタを有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
【背景技術】
【0002】
光検出装置として、固体撮像装置が知られている。この固体撮像装置は、光電変換部で光電変換された信号電荷を読み出す読出し回路を備えている。この読出し回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含んでいる。これらの画素トランジスタ及び光電変換部は、同一の半導体層に搭載されている。
【0003】
特許文献１には、半導体層の互いに反対側に位置する第１の面及び第２の面のうちの第２の面（光入射面）側から入射した光を光電変換する光電変換部と、半導体層の第２の面側に設けられた画素トランジスタとを有する固体撮像装置が開示されている。そして、画素トランジスタは、半導体層の第１の面側においてＳＴＩ（Ｓhallow Ｔrench Ｉsolation）構造の素子分離領域で区画された素子形成領域（活性領域）に構成されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－１４８１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、画素トランジスタは電界効果トランジスタで構成されている。この画素トランジスタが半導体層の第１の面側で素子分離領域を介して光電変換部と隣り合って配置された場合、画素トランジスタの駆動時にフリンジ電界によって素子分離領域の誘電分極が発生する。その結果、素子分離領域の光電変換部側と半導体層との間の界面に電子が誘起され、素子分離領域の端部でのピニングが外れて白点、暗電流特性が劣化する要因となる。
この白点、転電流特性の劣化は、画素の微細化に伴う素子分離領域の幅が小さくなるにつれて、より顕著となる可能性があるため、改良の余地があった。
この白点、転電流特性の劣化は、画素の微細化に伴う素子分離領域の幅が小さくなるにつれて、より顕著となる可能性があるため、改良の余地があった。
【0006】
本技術の目的は、白点、暗電流特性の劣化を抑制することにある。
【課題を解決するための手段】
【0007】
（１）本技術の一態様に係る光検出装置は、
互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に素子分離領域が設けられた半導体層と、
上記半導体層に設けられた光電変換部と、
上記半導体層の上記第１の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、上記半導体層の上記第１の面側に上記導電膜と重畳して設けられた第２絶縁膜とを含む。
（２）本技術の他の態様に係る電子機器は、光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
そして、上記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に素子分離領域が設けられた半導体層と、上記半導体層に設けられた光電変換部と、上記半導体層の上記第１の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、上記半導体層の上記第１の面側に上記導電膜と重畳して設けられた第２絶縁膜とを含む。
互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に素子分離領域が設けられた半導体層と、
上記半導体層に設けられた光電変換部と、
上記半導体層の上記第１の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、上記半導体層の上記第１の面側に上記導電膜と重畳して設けられた第２絶縁膜とを含む。
（２）本技術の他の態様に係る電子機器は、光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
そして、上記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に素子分離領域が設けられた半導体層と、上記半導体層に設けられた光電変換部と、上記半導体層の上記第１の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、上記半導体層の上記第１の面側に上記導電膜と重畳して設けられた第２絶縁膜とを含む。
【図面の簡単な説明】
【0008】
【図1】本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す平面レイアウト図である。
【図2】本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。
【図3】本技術の第１実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。
【図4A】本技術の第１実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウト図である。
【図11】素子分離領域の導電膜に含まれる導電性材料としてｐ型の多結晶シリコンを用いた場合のバンド構造を示す図である。
【図12】比較例を示す要部断面図である。
【図13】本技術の第１実施形態に係る固体撮像装置の第１変形例を示す図であって、素子分離領域の導電膜に含まれる導電性材料としてｐ型の半導体領域よりも仕事関数が深い金属を用いた場合のバンド構造を示す図である。
【図14】本技術の第１実施形態に係る固体撮像装置の第２変形例を示す図であって、素子分離領域の導電膜に負バイアスを印加したときのバンド構造を示す図である。
【図15】本技術の第１実施形態に係る固体撮像装置の第３変形例を示す要部模式的断面図である。
【図16】本技術の第２実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図17】本技術の第３実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図18】本技術の第４実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図19A】本技術の第５実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。
【図19B】本技術の第５実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図20A】本技術の第６実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。
【図20B】本技術の第６実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図21A】本技術の第７実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。
【図21B】本技術の第７実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図22A】本技術の第８実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。
【図22B】本技術の第８実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。
【図23】本技術の第９実施形態に係る固体撮像装置の一例を模式的に示す要部断面図である。
【図24】本技術の第１０実施形態に係る固体撮像装置の一例を模式的に示す要部平面図である。
【図27】本技術の第１０実施形態に係る固体撮像装置の変形例を示す模式的断面図である。
【図28】本技術の第１１実施形態に係る電子機器の概略構成を示す図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
【0010】
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0011】
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0013】
また、以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。
【0014】
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
【0015】
〔第１実施形態〕
この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
【0016】
≪固体撮像装置の全体構成≫
まず、固体撮像装置１の全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（１０１）は、図２８に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
まず、固体撮像装置１の全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（１０１）は、図２８に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
【0017】
図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
【0018】
画素領域２Ａは、例えば図２８に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0019】
図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
【0020】
＜ロジック回路＞
図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
【0021】
垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
【0022】
カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
【0023】
水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
【0024】
出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
【0025】
制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
【0026】
＜画素ブロック＞
半導体チップ２は、図３に示す画素ブロック１５及び読出し回路１７を備えている。画素ブロック１５は、これに限定されないが、図３に示すように、２つの画素群（第１画素群１６Ａ及び第２画素群１６Ｂ）を備えている。そして、第１画素群１６Ａ及び第２画素群１６Ｂの各々は、４つの画素３と、この４つの画素３で共有された１つの電荷保持領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、を備えている。即ち、画素ブロック１５は、８つの画素３と、２つの電荷保持領域ＦＤと、を備えている。そして、画素ブロック１５の２つの電荷保持領域ＦＤの各々には、１つの読出し回路１７が接続されている。即ち、画素ブロック１５は、８つの画素３で１つの読出し回路１７を共有しており、この８つの画素３の各々の出力は共有する読出し回路１７に入力される。
半導体チップ２は、図３に示す画素ブロック１５及び読出し回路１７を備えている。画素ブロック１５は、これに限定されないが、図３に示すように、２つの画素群（第１画素群１６Ａ及び第２画素群１６Ｂ）を備えている。そして、第１画素群１６Ａ及び第２画素群１６Ｂの各々は、４つの画素３と、この４つの画素３で共有された１つの電荷保持領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、を備えている。即ち、画素ブロック１５は、８つの画素３と、２つの電荷保持領域ＦＤと、を備えている。そして、画素ブロック１５の２つの電荷保持領域ＦＤの各々には、１つの読出し回路１７が接続されている。即ち、画素ブロック１５は、８つの画素３で１つの読出し回路１７を共有しており、この８つの画素３の各々の出力は共有する読出し回路１７に入力される。
【0027】
画素ブロック１５の各画素３は、互いに共通の構成要素を有している。図３では、各画素３の構成要素を互いに区別するために、各画素３の構成要素の符号（例えば、後述のＰＤ、ＴＲ）の末尾に識別番号（１，２，３，４，５，６，７，８）が付与されている。以下では、各画素３の構成要素を互いに区別する必要のある場合には、各画素３の構成要素の符号の末尾に識別番号を付与するが、各画素３の構成要素を互いに区別する必要のない場合には、各画素３の構成要素の符号の末尾の識別番号を省略するものとする。
【0028】
図３に示すように、１つの画素ブロック１５に含まれる８つの各画素３は、光電変換素子ＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５，ＰＤ６，ＰＤ７，ＰＤ８）と、この光電変換素子ＰＤで光電変換された信号電荷を電荷保持領域ＦＤに転送する転送トランジスタＴＲ（ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８）と、を備えている。
光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。転送トランジスタＴＲのドレイン領域は、電荷保持領域ＦＤと電気的に接続されている。
転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。電荷保持領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。転送トランジスタＴＲのドレイン領域は、電荷保持領域ＦＤと電気的に接続されている。
転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。電荷保持領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
【0029】
図３に示すように、読出し回路１７は、電荷保持領域ＦＤに保持された信号電荷を読み出し、この信号電荷に基づく画素信号を出力する。読出し回路１７は、これに限定されないが、画素トランジスタとして、例えば、３つの増幅トランジスタＡＭＰ１，ＡＭＰ２，ＡＭＰ３と、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらの画素トランジスタ（ＡＭＰ１～ＡＭＰ３，ＳＥＬ，ＲＳＴ）は、電界効果トランジスタとして、例えば、酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらの画素トランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
【0030】
３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のソース領域は、選択トランジスタＳＥＬのドレイン領域と電気的に接続されている。３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のドレイン領域は、電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極は、第１画素群１６Ａ及び第２画素群１６Ｂの各々の電荷保持領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
【0031】
選択トランジスタＳＥＬのソース領域は、垂直信号線１１と電気的に接続されている。選択トランジスタＳＥＬのドレイン領域は、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
【0032】
リセットトランジスタＲＳＴのソース領域は、第１画素群１６Ａ及び第２画素群１６Ｂの各々の電荷保持領域ＦＤ、及び３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極と電気的に接続されている。リセットトランジスタＲＳＴのドレイン領域は、電源線ＶＤＤ、及び３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
【0033】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換素子ＰＤで生成された信号電荷を電荷保持領域ＦＤに転送する。リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１７からの画素信号の出力タイミングを制御する。
【0034】
３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々は、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々は、ソースフォロア型のアンプを構成しており、光電変換素子ＰＤで生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々は、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
【0035】
この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換素子ＰＤで生成された信号電荷が画素３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持される。そして、電荷保持領域ＦＤに保持された信号電荷が読出し回路１７により読み出されて、読出し回路１７の３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極に印加される。読出し回路１７の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々で増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、読出し回路１７のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
【0036】
≪固体撮像装置の具体的な構成≫
次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４Ａから図９を用いて説明する。なお、図面を見易くするため、図４Ａ、図４Ｂ、図５及び図６においては、後述する多層配線層の図示を省略している。また、図７、図８及び図９においては、後述する配線層３８よりも上層の図示を省略している。
次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４Ａから図９を用いて説明する。なお、図面を見易くするため、図４Ａ、図４Ｂ、図５及び図６においては、後述する多層配線層の図示を省略している。また、図７、図８及び図９においては、後述する配線層３８よりも上層の図示を省略している。
【0037】
＜半導体チップ＞
図９に示すように、半導体チップ２は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２１と、この半導体層２１の第１の面Ｓ１側に設けられた絶縁層３６及び配線層３８を含む多層配線層と、を備えている。また、半導体チップ２は、半導体層２１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた平坦化膜４３、遮光膜４４、カラーフィルタ４５及びマイクロレンズ（オンチップレンズ）４６を備えている。
図９に示すように、半導体チップ２は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２１と、この半導体層２１の第１の面Ｓ１側に設けられた絶縁層３６及び配線層３８を含む多層配線層と、を備えている。また、半導体チップ２は、半導体層２１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた平坦化膜４３、遮光膜４４、カラーフィルタ４５及びマイクロレンズ（オンチップレンズ）４６を備えている。
【0038】
平坦化膜４３は、半導体層２１の第２の面Ｓ２側に、半導体層２１の第２の面Ｓ２を覆うようにして設けられ、半導体層２１の第２の面Ｓ２側を平坦化している。遮光膜４４は、隣り合う画素３を仕切るように、平面視の平面パターンが格子状平面パターンになっている。
【0039】
カラーフィルタ４５及びマイクロレンズ４６は、それぞれ画素３毎に設けられている。カラーフィルタ４５は、半導体チップ２の光入射面側から入射した入射光を色分離する。マイクロレンズ４６は、照射光を集光し、集光した光を画素３に効率良く入射させる。
【0040】
ここで、半導体層２１の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２１の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２１に設けられた光電変換部２３（光電変換素子ＰＤ）で光電変換する。
【0041】
＜画素ブロック＞
図４Ａに示すように、画素ブロック１５に含まれる第１画素群１６Ａ及び第２画素群１６Ｂの各々は、平面視でＹ方向に互いに隣り合って配置されている。そして、図４、図５及び図６に示すように、第１画素群１６Ａに含まれる４つの画素３、及び第２画素群１６Ｂに含まれる４つの画素３は、平面視でＸ方向及びＹ方向のそれぞれの方向に２つずつ配置され、２×２のレイアウト配置になっている。即ち、上述の画素領域２Ａには、２つの画素群（１６Ａ及び１６Ｂ）に含まれる合計８つの画素３を一単位とする画素ブロック１５がＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図４Ａに示すように、画素ブロック１５に含まれる第１画素群１６Ａ及び第２画素群１６Ｂの各々は、平面視でＹ方向に互いに隣り合って配置されている。そして、図４、図５及び図６に示すように、第１画素群１６Ａに含まれる４つの画素３、及び第２画素群１６Ｂに含まれる４つの画素３は、平面視でＸ方向及びＹ方向のそれぞれの方向に２つずつ配置され、２×２のレイアウト配置になっている。即ち、上述の画素領域２Ａには、２つの画素群（１６Ａ及び１６Ｂ）に含まれる合計８つの画素３を一単位とする画素ブロック１５がＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0042】
＜半導体層＞
図７から図９に示すように、半導体層２１は、第１の面Ｓ１側に、素子分離領域２５と、この素子分離領域２５で区画された島状の素子形成領域（活性領域）２１ａ及び２１ｂと、を備えている。また、半導体層２１は、第２の面Ｓ２側に画素分離領域４１を更に備えている。また、半導体層２１は、内部に、第２導電型としてのｐ型の半導体領域２２と、このｐ型の半導体領域２２で周囲を込まれた光電変換部２３（図９参照）と、を更に備えている。半導体層２１は、例えば、ｐ型の単結晶シリコン基板で構成されている。
図７から図９に示すように、半導体層２１は、第１の面Ｓ１側に、素子分離領域２５と、この素子分離領域２５で区画された島状の素子形成領域（活性領域）２１ａ及び２１ｂと、を備えている。また、半導体層２１は、第２の面Ｓ２側に画素分離領域４１を更に備えている。また、半導体層２１は、内部に、第２導電型としてのｐ型の半導体領域２２と、このｐ型の半導体領域２２で周囲を込まれた光電変換部２３（図９参照）と、を更に備えている。半導体層２１は、例えば、ｐ型の単結晶シリコン基板で構成されている。
【0043】
＜画素分離領域＞
図４Ａ、図５、図６及び図９に示すように、画素分離領域４１は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３間を電気的及び光学的に分離している。画素分離領域４１は、これに限定されないが、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜４２が埋め込まれ、かつ半導体層２１の第１の面Ｓ１から離間するトレンチ構造になっている。
図４Ａ、図５、図６及び図９に示すように、画素分離領域４１は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３間を電気的及び光学的に分離している。画素分離領域４１は、これに限定されないが、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜４２が埋め込まれ、かつ半導体層２１の第１の面Ｓ１から離間するトレンチ構造になっている。
【0044】
図４、図５及び図６に示すように、１つの画素３に対応する画素分離領域４１は、平面視での平面形状が方形状の環状平面パータン（リング状平面パターン）になっている。そして、画素ブロック１５の８つの画素３に対応する画素分離領域４１は、平面視で８つの画素３の周囲を囲む方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、画素分離領域４１は、半導体層２１の第２の面Ｓ２側を画素３毎に分離している。
【0045】
＜光電変換部＞
図４、図５、図６及び図９に示すように、光電変換部２３は、画素３毎に設けられている。光電変換部２３は、第１導電型としてのｎ型の半導体領域２４を含む。そして、この光電変換部２３は、上述の光電変換素子ＰＤを構成している。図９では、８つの光電変換素子ＰＤ１～ＰＤ８をそれぞれ毎に構成する光電変換部２３のうち、一例として、光電変換素子ＰＤ７を構成する光電変換部２３と、光電変換素子ＰＤ８を構成する光電変換部２３と、を図示している。
図４、図５、図６及び図９に示すように、光電変換部２３は、画素３毎に設けられている。光電変換部２３は、第１導電型としてのｎ型の半導体領域２４を含む。そして、この光電変換部２３は、上述の光電変換素子ＰＤを構成している。図９では、８つの光電変換素子ＰＤ１～ＰＤ８をそれぞれ毎に構成する光電変換部２３のうち、一例として、光電変換素子ＰＤ７を構成する光電変換部２３と、光電変換素子ＰＤ８を構成する光電変換部２３と、を図示している。
【0046】
＜ｐ型の半導体領域＞
図７及び図８に示すように、ｐ型の半導体領域２２は、Ｙ方向において互いに隣り合う２つの画素３に亘って設けられている。また、図９に示すように、ｐ型の半導体領域２２は、Ｘ方向において互いに隣り合う２つの光電変換部２３の間、光電変換部２３と半導体層２１の第１の面Ｓ１との間、及び、光電変換部２３と素子分離領域２５との間にもそれぞれ設けられている。また、図７、図８及び図９に示すように、ｐ型の半導体領域２２は、素子形成領域２１ａ及び２１ｂにも設けられている。そして、ｐ型の半導体領域２２は、詳細に図示していないが、Ｙ方向において互い隣り合う２つの光電変換部２３の間にも設けられている。Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合う２つの光電変換部２３の間に位置するｐ型の半導体領域２２は、図９を参照して説明すれば、半導体層２１の第１の面Ｓ１側から第２の面Ｓ２側に亘って設けられている。画素分離領域４１は、ｐ型の半導体領域２２の中に包含され、光電変換部２３からｐ型の半導体領域２２を介して離間されている。ｐ型の半導体領域２２は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域２２は、光電変換部２３のｎ型の半導体領域２４とでｐｎ接合部を画素３毎に構成している。
図７及び図８に示すように、ｐ型の半導体領域２２は、Ｙ方向において互いに隣り合う２つの画素３に亘って設けられている。また、図９に示すように、ｐ型の半導体領域２２は、Ｘ方向において互いに隣り合う２つの光電変換部２３の間、光電変換部２３と半導体層２１の第１の面Ｓ１との間、及び、光電変換部２３と素子分離領域２５との間にもそれぞれ設けられている。また、図７、図８及び図９に示すように、ｐ型の半導体領域２２は、素子形成領域２１ａ及び２１ｂにも設けられている。そして、ｐ型の半導体領域２２は、詳細に図示していないが、Ｙ方向において互い隣り合う２つの光電変換部２３の間にも設けられている。Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合う２つの光電変換部２３の間に位置するｐ型の半導体領域２２は、図９を参照して説明すれば、半導体層２１の第１の面Ｓ１側から第２の面Ｓ２側に亘って設けられている。画素分離領域４１は、ｐ型の半導体領域２２の中に包含され、光電変換部２３からｐ型の半導体領域２２を介して離間されている。ｐ型の半導体領域２２は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域２２は、光電変換部２３のｎ型の半導体領域２４とでｐｎ接合部を画素３毎に構成している。
【0047】
なお、８つの光電変換素子ＰＤ１～ＰＤ８の各々は、ｐ型の半導体領域２２と、光電変換部２３のｎ型の半導体領域２４とで構成されるｐｎ接合部を画素３毎に含む。
また、画素分離領域４１と光電変換部２３との間のｐ型の半導体領域２２は、平面視で光電変換部２３の周囲を囲み、暗電流の発生を制御するピニング層として機能する。
また、画素分離領域４１と光電変換部２３との間のｐ型の半導体領域２２は、平面視で光電変換部２３の周囲を囲み、暗電流の発生を制御するピニング層として機能する。
【0048】
＜素子分離領域＞
図４Ａ及び図４Ｂに示すように、素子分離領域２５は、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。素子分離領域２５は、Ｙ方向に所定の幅を有し、仮想境界線１５ｙ１毎に配置されている。即ち、素子分離領域２５は、これに限定されないが、Ｙ方向に画素ブロック１５が繰り返し配置された画素ブロック列毎に配置されている。
図４Ａ及び図４Ｂに示すように、素子分離領域２５は、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。素子分離領域２５は、Ｙ方向に所定の幅を有し、仮想境界線１５ｙ１毎に配置されている。即ち、素子分離領域２５は、これに限定されないが、Ｙ方向に画素ブロック１５が繰り返し配置された画素ブロック列毎に配置されている。
【0049】
＜素子形成領域＞
図４Ａ及び図４Ｂに示すように、素子分離領域２５で区画された素子形成領域２１ａ及び２１ｂは、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に所定の間隔を置いて直列に配置されている。そして、素子形成領域２１ａ及び２１ｂの各々は、Ｘ方向に幅を有し、かつ仮想境界線１５ｙ１の延伸方向に沿って延伸している。素子形成領域２１ａは、図５に示すように、Ｘ方向において互いに隣り合う２つの第１画素群１６Ａの間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１に沿って配置されている。そして、素子形成領域２１ａは、素子分離領域２５により周囲を囲まれている。素子形成領域２１ｂは、図６に示すように、Ｘ方向において互いに隣り合う２つの第２画素群１６Ｂの間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１に沿って配置されている。そして、素子形成領域２１ｂは、素子分離領域２５により周囲を囲まれている。素子形成領域２１ａ及び２１ｂの各々は、例えば平面視の形状が長方形状（帯状）になっている。
図４Ａ及び図４Ｂに示すように、素子分離領域２５で区画された素子形成領域２１ａ及び２１ｂは、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に所定の間隔を置いて直列に配置されている。そして、素子形成領域２１ａ及び２１ｂの各々は、Ｘ方向に幅を有し、かつ仮想境界線１５ｙ１の延伸方向に沿って延伸している。素子形成領域２１ａは、図５に示すように、Ｘ方向において互いに隣り合う２つの第１画素群１６Ａの間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１に沿って配置されている。そして、素子形成領域２１ａは、素子分離領域２５により周囲を囲まれている。素子形成領域２１ｂは、図６に示すように、Ｘ方向において互いに隣り合う２つの第２画素群１６Ｂの間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１に沿って配置されている。そして、素子形成領域２１ｂは、素子分離領域２５により周囲を囲まれている。素子形成領域２１ａ及び２１ｂの各々は、例えば平面視の形状が長方形状（帯状）になっている。
【0050】
なお、図４Ａ、図４Ｂ、図５及び図６では、画素ブロック１５のＸ方向の両側に１組の素子形成領域２１ａ及び２１ｂがそれぞれＹ方向に並んで配置されているが、１つの画素ブロック１５に対して１組の素子形成領域２１ａ及び２１ｂが対応する。
【0051】
図４Ａ及び図５に示すように、素子形成領域２１ａには、読出し回路１７に含まれる画素トランジスタのうち、１つの増幅トランジスタＡＭＰ１と、１つの選択トランジスタＳＥＬと、がＹ方向に並んで設けられている。図４及び図６に示すように、素子形成領域２１ｂには、読出し回路１７に含まれる画素トランジスタのうち、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、がＹ方向に並んで設けられている。
【0052】
＜増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬ＞
図７に示すように、増幅トランジスタＡＭＰ１は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜３１と、素子形成領域２１ａ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ１と、ゲート電極３２ａ１の側壁にゲート電極３２ａ１を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ１は、ゲート電極３２ａ１の直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｂ及び３４ｃと、を更に含む。増幅トランジスタＡＭＰ１は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ１に印加されるゲート電圧により制御する。
図７に示すように、増幅トランジスタＡＭＰ１は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜３１と、素子形成領域２１ａ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ１と、ゲート電極３２ａ１の側壁にゲート電極３２ａ１を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ１は、ゲート電極３２ａ１の直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｂ及び３４ｃと、を更に含む。増幅トランジスタＡＭＰ１は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ１に印加されるゲート電圧により制御する。
【0053】
図７に示すように、選択トランジスタＳＥＬは、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜３１と、素子形成領域２１ａ上にゲート絶縁膜３１を介して設けられたゲート電極３２ｓと、ゲート電極３２ｓの側壁にゲート電極３２ｓを囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、選択トランジスタＳＥＬは、ゲート電極３２ｓの直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｄ及び３４ｂと、を更に含む。選択トランジスタＳＥＬは、チャネル形成領域に形成されるチャネルをゲート電極３２ｓに印加されるゲート電圧により制御する。
【0054】
図７に示すように、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬは、増幅トランジスタＡＭＰ１の一方の主電極領域（ソース領域）３４ｂと、選択トランジスタＳＥＬの他方の主電極領域（ドレイン領域）３４ｂと、を共有している。
【0055】
主電極領域３４ｂは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ１に対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３２ｓに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ１及び３２ｓの各々の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0056】
主電極領域３４ｃは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ１に対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ１の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0057】
主電極領域３４ｄは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ｓに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ｓの側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0058】
＜増幅トランジスタＡＭＰ２～３及びリセットトランジスタＲＳＴ＞
図８に示すように、増幅トランジスタＡＭＰ２は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ｂ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ２と、ゲート電極３２ａ２の側壁にゲート電極３２ａ２を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ２は、ゲート電極３２ａ２の直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｇと、を更に含む。増幅トランジスタＡＭＰ２は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ２に印加されるゲート電圧により制御する。
図８に示すように、増幅トランジスタＡＭＰ２は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ｂ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ２と、ゲート電極３２ａ２の側壁にゲート電極３２ａ２を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ２は、ゲート電極３２ａ２の直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｇと、を更に含む。増幅トランジスタＡＭＰ２は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ２に印加されるゲート電圧により制御する。
【0059】
増幅トランジスタＡＭＰ３は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ｂ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ３と、このゲート電極３２ａ３の側壁にゲート電極３２ａ３を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のｐ型の半導体領域２２に設けられたチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｈと、を更に含む。増幅トランジスタＡＭＰ３は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ３に印加されるゲート電圧により制御する。
【0060】
リセットトランジスタＲＳＴは、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ａ上にゲート絶縁膜３１を介して設けられたゲート電極３２ｒと、このゲート電極３２ｒの側壁にゲート電極３２ｒを囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、リセットトランジスタＲＳＴは、ゲート電極３２ｒの直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｊ及び３４ｇと、を更に含む。リセットトランジスタＲＳＴは、チャネル形成領域に形成されるチャネルをゲート電極３２ｒに印加されるゲート電圧により制御する。
【0061】
図８に示すように、増幅トランジスタＡＭＰ２及びＡＭＰ３は、各々の一方の主電極領域（ソース領域）３４ｅを共有している。増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴは、増幅トランジスタＡＭＰ２の他方の主電極領域（ドレイン領域）３４ｇと、リセットトランジスタＲＳＴの他方の主電極領域（ドレイン領域）３４ｇと、を共有している。
【0062】
主電極領域３４ｅは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ２に対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３２ａ３に対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ２及び３２ａ３の各々の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0063】
主電極領域３４ｇは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ２に対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３２ｒに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ２及び３２ｒの各々の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0064】
主電極領域３４ｈは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ３に対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ３の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0065】
主電極領域３４ｊは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ｊに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ｒの側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
【0066】
＜ゲート絶縁膜，ゲート電極＞
ゲート絶縁膜３１は、例えば、酸化シリコン（ＳｉＯ２）膜で構成されている。ゲート電極３２ａ１、３２ａ２、３２ａ３、３２ｒ、及び３２ｓの各々は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。サイドウォールスペーサ３３は、例えば、酸化シリコン膜で構成されている。
ゲート絶縁膜３１は、例えば、酸化シリコン（ＳｉＯ２）膜で構成されている。ゲート電極３２ａ１、３２ａ２、３２ａ３、３２ｒ、及び３２ｓの各々は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。サイドウォールスペーサ３３は、例えば、酸化シリコン膜で構成されている。
【0067】
＜絶縁層、配線層＞
図７及び図８に示すように、増幅トランジスタＡＭＰ１～ＡＭＰ３、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴの各々のゲート電極３２ａ１、３２ａ２、３２ａ３、３２ｒ、及び３２ｓは、半導体層２１の第１の面Ｓ１側に設けられた絶縁層３６で覆われている。そして、絶縁層３６上の配線層３８には、配線３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ、３８ｇ、３８ｈ、３８ｊ、３８ｍ、３８ｒ及び３８ｓの各々が設けられていると共に、図９に示す配線３８ｔが設けられている。
図７及び図８に示すように、増幅トランジスタＡＭＰ１～ＡＭＰ３、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴの各々のゲート電極３２ａ１、３２ａ２、３２ａ３、３２ｒ、及び３２ｓは、半導体層２１の第１の面Ｓ１側に設けられた絶縁層３６で覆われている。そして、絶縁層３６上の配線層３８には、配線３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ、３８ｇ、３８ｈ、３８ｊ、３８ｍ、３８ｒ及び３８ｓの各々が設けられていると共に、図９に示す配線３８ｔが設けられている。
【0068】
配線層３８の各配線は、例えば銅（Ｃｕ）又はＣｕを主体とする合金などの金属膜で構成されている。絶縁層３６は、例えば、酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４）膜又は炭窒化シリコン（ＳｉＣＮ）膜のうちの１つの単層膜、又は、これらのうち２つ以上を積層した積層膜で構成されている。
【0069】
＜接続状態＞
図７に示すように、増幅トランジスタＡＭＰ１のゲート電極３２ａ１は、絶縁層３６に埋め込まれたコンタクト電極３７ａ１を介して絶縁層３６上の配線３８ａと電気的に接続されている。選択トランジスタＳＥＬのゲート電極３２ｓは、絶縁層３６に埋め込まれたコンタクト電極３７ｓを介して絶縁層３６上の配線３８ｓと電気的に接続されている。
図７に示すように、増幅トランジスタＡＭＰ１のゲート電極３２ａ１は、絶縁層３６に埋め込まれたコンタクト電極３７ａ１を介して絶縁層３６上の配線３８ａと電気的に接続されている。選択トランジスタＳＥＬのゲート電極３２ｓは、絶縁層３６に埋め込まれたコンタクト電極３７ｓを介して絶縁層３６上の配線３８ｓと電気的に接続されている。
【0070】
図７に示すように、増幅トランジスタＡＭＰ１の他方の主電極領域（ドレイン領域）３４ｃは、絶縁層３６に埋め込まれたコンタクト電極３７ｃを介して絶縁層３６上の配線３８ｃと電気的に接続されている。選択トランジスタＳＥＬの一方の主電極領域（ソース領域）３４ｄは、絶縁層３６に埋め込まれたコンタクト電極３７ｄを介して絶縁層３６上の配線３８ｄと電気的に接続されている。そして、増幅トランジスタＡＭＰ１の一方の主電極領域（ソース領域）及び選択トランジスタＳＥＬの他方の主電極領域（ドレイン領域）として共有された主電極領域３４ｂは、絶縁層３６に埋め込まれたコンタクト電極３７ｂを介して絶縁層３６上の配線３８ｂと電気的に接続されている。
【0071】
図８に示すように、増幅トランジスタＡＭＰ２のゲート電極３２ａ２は、絶縁層３６に埋め込まれたコンタクト電極３７ａ２を介して絶縁層３６上の配線３８ａと電気的に接続されている。増幅トランジスタＡＭＰ３のゲート電極３２ａ３は、絶縁層３６に埋め込まれたコンタクト電極３７ａ３を介して絶縁層３６上の配線３８ａと電気的に接続されている。リセットトランジスタＲＳＴのゲート電極３２ｒは、絶縁層３６に埋め込まれたコンタクト電極３７ｒを介して絶縁層３６上の配線３８ｒと電気的に接続されている。
【0072】
図８に示すように、増幅トランジスタＡＭＰ２及びＡＭＰ３の各々の一方の主電極領域（ソース領域）として共有された主電極領域３４ｅは、絶縁層３６に埋め込まれたコンタクト電極３７ｅを介して絶縁層３６上の配線３８ｅと電気的に接続されている。増幅トランジスタＡＭＰ２の他方の主電極領域（ドレイン領域）及びリセットトランジスタＲＳＴの他方の主電極領域（ドレイン領域）として共有された主電極領域３４ｇは、絶縁層３６に埋め込まれたコンタクト電極３７ｇを介して絶縁層３６上の配線３８ｇと電気的に接続されている。増幅トランジスタＡＭＰ３の他方の主電極領域３４ｈは、絶縁層３６に埋め込まれたコンタクト電極３７ｈを介して絶縁層３６上の配線３８ｈと電気的に接続されている。そして、リセットトランジスタＲＳＴの他方の主電極領域（ドレイン領域）３４ｊは、絶縁層３６に埋め込まれたコンタクト電極３７ｊを介して絶縁層３６上の配線３８ｊと電気的に接続されている。
【0073】
なお、詳細に図示していないが、配線３８ａは、平面視で増幅トランジスタＡＭＰ１～ＡＭＰ３に亘って引き回され、増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極３２ａ１～３２ａ３と電気的に接続されている。そして、この配線３８ａは、配線３８ｇ及び２つの電荷保持領域ＦＤと電気的に接続されている。また、配線３８ｂは、配線３８ｅと電気的に接続されている。また、配線３８ｃは、配線３８ｊ及び電源線ＶＤＤと電気的に接続されている。そして、配線３８ｄは、垂直信号線１１と電気的に接続されている。
【0074】
＜転送トランジスタ＞
図４Ａ、図５、図６及び図９に示すように、転送トランジスタＴＲ（ＴＲ１～ＴＲ８）は、半導体層２１の第１の面Ｓ１側に、画素３（光電変換部２３）毎に設けられている。図９では、８つの転送トランジスタＴＲのうち、一例として２つの転送トランジスタＴＲ７及びＴＲ８を図示している。
図４Ａ、図５、図６及び図９に示すように、転送トランジスタＴＲ（ＴＲ１～ＴＲ８）は、半導体層２１の第１の面Ｓ１側に、画素３（光電変換部２３）毎に設けられている。図９では、８つの転送トランジスタＴＲのうち、一例として２つの転送トランジスタＴＲ７及びＴＲ８を図示している。
【0075】
図９に示すように、転送トランジスタＴＲ（ＴＲ７，ＴＲ８）は、半導体層２１の第１の面Ｓ１側に設けられたゲート絶縁膜３１と、半導体層２１の第１の面Ｓ１側にゲート絶縁膜３１を介して設けられたゲート電極３２ｔと、ゲート電極３２ｔの側壁にゲート電極３２ｔを囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、転送トランジスタＴＲは、ゲート電極３２ｔの直下のｐ型の半導体領域２２にチャネルが形成されるチャネル形成領域と、ソース領域として機能する光電変換部２３と、ドレイン領域として機能する電荷保持領域ＦＤ（図６参照）とを含む。ゲート電極３２ｒは、例えば、上述の画素トランジスタ（ＡＭＰ１～ＡＭＰ３，ＳＥＬ，ＲＳＴ）のゲート電極（３２ａ１，３２ａ２，３２ａ３，３２ｓ，３２ｒ）と同一工程で形成され、これらの画素トランジスタのゲート電極と同様に、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
【0076】
転送トランジスタＴＲは、電界効果トランジスタであり、上述の画素トランジスタと同様に例えばＭＯＳＦＥＴで構成されている。転送トランジスタＴＲは、ＭＩＳＦＥＴで構成しても構わない。
【0077】
図６及び図９に示すように、第２画素群１６Ｂに含まれる４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔは、平面視で各々の画素３の中心から角部に偏って配置されている。そして、この４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔは、２×２配置の４つの画素３で囲まれた中央部側に偏って配置されている。即ち、４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔは、Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合っている。そして、４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔで囲まれた領域内の半導体層２１の第１の面Ｓ１側の表層部に、上述の電荷保持領域ＦＤが設けられている。
【0078】
電荷保持領域ＦＤは、詳細に図示していないが、ｐ型の半導体領域２２内に設けられ、ｎ型の半導体領域で構成されている。そして、電荷保持領域ＦＤは、平面視で画素分離領域４１と重畳している。即ち、電荷保持領域ＦＤは、Ｘ方向に延伸する画素分離領域４１と、Ｙ方向に延伸する画素分離領域４１とが交差する領域に配置されている。この第１実施形態の電荷保持領域ＦＤは、これに限定されないが、図６に示すように、４つのゲート電極３２ｔで囲まれた中央領域に設けられている。
【0079】
なお、第１画素群１６Ａに含まれる４つの転送トランジスタＴＲのゲート電極３２ｔ、及び電荷保持領域ＦＤも、第２画素群１６Ｂに含まれる４つの転送トランジスタＴＲのゲート電極３２ｔ及び電荷保持領域ＦＤと同様の構成になっている。
【0080】
図６に示すように、第２画素群１６Ｂに含まれる４つの画素３は、ｐ型の半導体領域２２、光電変換部２３及び転送トランジスタＴＲのゲート電極３２ｔが、Ｘ方向に互いに隣り合う２つの画素３間の境界及びＹ方向に互いに隣り合う２つの画素３間の境界をそれぞれ反転軸とする反転パターンで構成されている。
【0081】
また、図５に示すように、第１画素群１６Ａに含まれる４つの画素３も、ｐ型の半導体領域２２、光電変換部２３及び転送トランジスタＴＲのゲート電極３２ｔが、Ｘ方向に互いに隣り合う２つの画素３間の境界及びＹ方向に互いに隣り合う２つの画素３間の境界をそれぞれ反転軸とする反転パターンで構成されている。
【0082】
＜接続形態＞
図９に示すように、２つの転送トランジスタＴＲ７及びＴＲ８の各々のゲート電極３２ｔは、絶縁層３６に個々に埋め込まれたコンタクト電極３７ｔを介して、絶縁層３６上の個々の配線３８ｔと電気的に接続されている。また、詳細に図示していないが、転送トランジスタＴＲ１～ＴＲ６においても、２つの転送トランジスタＴＲ７及びＴＲ８と同様に、絶縁層３６に個々に埋め込まれたコンタクト電極を介して、絶縁層３６上の個々の配線と電気的に接続されている。
図９に示すように、２つの転送トランジスタＴＲ７及びＴＲ８の各々のゲート電極３２ｔは、絶縁層３６に個々に埋め込まれたコンタクト電極３７ｔを介して、絶縁層３６上の個々の配線３８ｔと電気的に接続されている。また、詳細に図示していないが、転送トランジスタＴＲ１～ＴＲ６においても、２つの転送トランジスタＴＲ７及びＴＲ８と同様に、絶縁層３６に個々に埋め込まれたコンタクト電極を介して、絶縁層３６上の個々の配線と電気的に接続されている。
【0083】
なお、図示していないが、画素ブロック１５に含まれる２つの電荷保持領域ＦＤの各々は、絶縁層３６に埋め込まれたコンタクト電極及び絶縁層３６上の配線を介して、３つの増幅トランジスタＡＭＰ１～３の各々のゲート電極３２ａ１～３２ａ３、及びリセットトランジスタＲＳＴの主電極領域３４ｇと電気的に接続されている。
【0084】
＜素子分離領域の具体的な構成＞
図９及び図１０に示すように、増幅トランジスタＡＭＰ３は、素子分離領域２５を介して光電変換部２３と互いに隣り合っている。素子分離領域２５は、半導体層２１の第１の面Ｓ１側に設けられた溝部（凹部）２６と、この溝部２６内に第１絶縁膜２７を介して設けられた導電膜２８と、半導体層２１の第１の面Ｓ１側に平面視で導電膜２８と重畳して設けられた第２絶縁膜２９とを含む。素子分離領域２５は、半導体層２１の第１の面Ｓ１の表層部に設けられている。そして、素子分離領域２５は、半導体層２１の厚さ方向（Ｚ方向）に厚さを有し、第２の面Ｓ２から離間している。即ち、素子分離領域２５は、ＳＴＩ（Ｓhallow Ｔrench Ｉsolation）構造になっている。
図９及び図１０に示すように、増幅トランジスタＡＭＰ３は、素子分離領域２５を介して光電変換部２３と互いに隣り合っている。素子分離領域２５は、半導体層２１の第１の面Ｓ１側に設けられた溝部（凹部）２６と、この溝部２６内に第１絶縁膜２７を介して設けられた導電膜２８と、半導体層２１の第１の面Ｓ１側に平面視で導電膜２８と重畳して設けられた第２絶縁膜２９とを含む。素子分離領域２５は、半導体層２１の第１の面Ｓ１の表層部に設けられている。そして、素子分離領域２５は、半導体層２１の厚さ方向（Ｚ方向）に厚さを有し、第２の面Ｓ２から離間している。即ち、素子分離領域２５は、ＳＴＩ（Ｓhallow Ｔrench Ｉsolation）構造になっている。
【0085】
第１絶縁膜２７は、溝部２６の中の壁面及び底面に沿って設けられ、半導体層２１と導電膜２８との間に介在されている。即ち、第１絶縁膜２７は、半導体層２１と導電膜２８とを電気的に分離している。
【0086】
図９及び図１０に示すように、第２絶縁膜２９は、導電膜２８を覆っている。換言すれば、導電膜２８は、半導体層２１の第１の面Ｓ１側に位置する上面が第２絶縁膜２９で覆われている。そして、ゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に第２絶縁膜２９が介在されている。
第２絶縁膜２９は、ゲート絶縁膜３１とは異なる層に設けられている。そして、第２絶縁膜２９は、導電膜２８とサイドウォールスペーサ３３との間に設けられている。
第２絶縁膜２９は、ゲート絶縁膜３１とは異なる層に設けられている。そして、第２絶縁膜２９は、導電膜２８とサイドウォールスペーサ３３との間に設けられている。
【0087】
第１絶縁膜２７及び第２絶縁膜２９の各々は、熱酸化膜又は堆積膜で構成されている。例えば、第１絶縁膜２７は、熱酸化による酸化シリコン膜で構成されている。第２絶縁膜２９は、堆積による酸化シリコン膜で構成されている。第２絶縁膜２９は、これに限定されないが、例えばゲート絶縁膜３１と同程度の膜厚で構成されている。
【0088】
図４Ｂに示すように、導電膜２８は、これに限定されないが、平面視で素子分離領域２５の全域に設けられている。そして、素子形成領域２１ａ及び２１ｂの各々は、周囲が導電膜２８で囲まれている。このように、素子形成領域２１ａ及び２１ｂの各々の周囲を導電膜２８で囲むことにより、素子形成領域２１ａに設けられた画素トランジスタ（増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬ）と光電変換部２３との間の素子分離領域２５に導電膜２８を含ます（配置する）ことができる。また、素子形成領域２１ｂに設けられた画素トランジスタ（増幅トランジスタＡＭＰ１，ＡＭＰ２及びリセットトランジスタＲＳＴ）と光電変換部２３との間の素子分離領域２５に導電膜２８を含ます（配置する）ことができる。
【0089】
図７及び図８に示すように、素子分離領域２５の導電膜２８は、絶縁層３６に埋め込まれたコンタクト電極３７ｍを介して、絶縁層３６上の配線３８ｍと電気的に接続されている。この配線３８ｍには、電源電位（電源電圧）が印加される。即ち、導電膜２８は、電源電位が印加される配線３８ｍと電気的に接続され、この配線３８ｍから供給される電源電位に電位固定される。
【0090】
図１０に示すように、ｐ型の半導体領域２２には、電源電位として第１基準電位Ｒｖ１が印加される。そして、素子分離領域２５の導電膜２８には、電源電位として第２基準電位Ｒｖ２が印加される。この第１実施形態では、これに限定されないが、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として例えば０Ｖ、素子分離領域２５の導電膜２８に第２基準電位Ｒｖ２として例えば０Ｖがそれぞれ印加される。導電膜２８への第１基準電位Ｒｖ１の印加は、光電変換素子ＰＤによる光電変換中や、増幅トランジスタＡＭＰ１～ＡＭＰ３、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴなどの画素トランジスタの駆動中において保持される。
【0091】
導電膜２８は、これに限定されないが、ｐ型の半導体領域２２よりもフェルミレベルが深い導電性材料を含んでいる。この第１実施形態では、導電膜２８の導電性材料として、例えば、図１１に示すように、不純物濃度がｐ型の半導体領域２２よりも高いｐ型の多結晶シリコン（ｐ型Poly-Si）を用いている。図１１において、Ｅｃは伝導体端エネルギ、Ｅｉは真性フェルミレベル、Ｆｆはフェルミレベル、Ｅｖは価電子帯端エネルギである。
【0092】
＜画素トランジスタの向き＞
図６及び図９に示すように、増幅トランジスタＡＭＰ３は、平面視したときに、増幅トランジスタＡＭＰ３のゲート電極３２ａ３の直下のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。換言すれば、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３のゲート幅方向（図６及び図９ではＸ方向）の外側に光電変換部２３が位置する向きで素子形成領域２１ｂに設けられている。更に換言すれば、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のチャネル形成領域と、ソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｈとが素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。そして、増幅トランジスタＡＭＰ３のゲート電極３２ａ３は、ゲート電極３２ａ３のゲート幅方向において、素子形成領域２１ｂ及び素子分離領域２５に亘って設けられ、ゲート幅方向の端部が平面視で素子分離領域２５と重畳している。
ここで、ゲート幅方向とは、ゲート電極のゲート幅（Ｗｇ）の方向である。ゲート幅方向は、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル幅（Ｗ）の方向でもある。そして、ゲート長方向とは、ゲート電極のゲート長（Ｌｇ）の方向であり、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル長（Ｌ）の方向でもある。
図６及び図９に示すように、増幅トランジスタＡＭＰ３は、平面視したときに、増幅トランジスタＡＭＰ３のゲート電極３２ａ３の直下のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。換言すれば、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３のゲート幅方向（図６及び図９ではＸ方向）の外側に光電変換部２３が位置する向きで素子形成領域２１ｂに設けられている。更に換言すれば、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のチャネル形成領域と、ソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｈとが素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。そして、増幅トランジスタＡＭＰ３のゲート電極３２ａ３は、ゲート電極３２ａ３のゲート幅方向において、素子形成領域２１ｂ及び素子分離領域２５に亘って設けられ、ゲート幅方向の端部が平面視で素子分離領域２５と重畳している。
ここで、ゲート幅方向とは、ゲート電極のゲート幅（Ｗｇ）の方向である。ゲート幅方向は、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル幅（Ｗ）の方向でもある。そして、ゲート長方向とは、ゲート電極のゲート長（Ｌｇ）の方向であり、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル長（Ｌ）の方向でもある。
【0093】
なお、断面図での図示を省略しているが、図６に示すように、増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴの各々においても、増幅トランジスタＡＭＰ３と同様に、各々のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。そして、増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴの各々のゲート電極３２ａ２及び３２ｒも、各々のゲート幅方向（図７ではＸ方向）において、素子形成領域２１ｂ及び素子分離領域２５に亘って設けられ、各々のゲート幅方向の端部が素子分離領域２５と重畳している。
【0094】
また、断面図での図示を省略しているが、図５に示すように、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬの各々においても、増幅トランジスタＡＭＰ３と同様に、各々のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ａに設けられている。そして、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬの各々のゲート電極３２ａ１及び３２ｓも、各々のゲート幅方向（図５ではＸ方向）において、素子形成領域２１ｂ及び素子分離領域２５に亘って配置され、各々のゲート幅方向の端部が素子分離領域２５と重畳している。
【0095】
以上の構成を有する固体撮像装置１Ａでは、入射光が半導体チップ２のマイクロレンズ４６側から照射され、照射された入射光がマイクロレンズ４６及びカラーフィルタ４５を順次透過し、透過した光が光電変換部２３で光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、半導体層２１の第１の面Ｓ１側に形成された転送トランジスタＴＲ及び読出し回路１７を介して、多層配線層に形成された垂直信号線１１（図２参照）により画素信号として出力される。
【0096】
ここで、この第１実施形態では、光電変換部２３及び電荷保持領域ＦＤの各々をｎ型の半導体領域で構成している。したがって、この第１実施形態では、電荷保持領域ＦＤに保持される信号電荷としてのキャリアは電子（ｅ－）である。
【0097】
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について、図１２に示す比較例の素子分離領域と比較しながら説明する。図１２は、比較例の固体撮像装置の要部断面図である。
図１２に示すように、比較例の固体撮像装置は、半導体層２１０の第１の面側の素子分離領域２５０で区画された素子形成領域２１０ｂに、電界効果トランジスタである画素トランジスタＱが設けられている。画素トランジスタＱは、半導体層２１０の素子形成領域２１０ｂ上にゲート絶縁膜３１０を介して設けられたゲート電極３２０と、このゲート電極３２０の直下のチャネル形成領域を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域（図示せず）とを含む。
図１２に示すように、画素トランジスタＱは、半導体層２１０の第１の面側に素子分離領域２５０を介して光電変換部２３０と互いに隣り合って設けられている。そして、素子分離領域２５０は、半導体層２１０の溝部内に絶縁膜２５０ａのみが埋め込まれたＳＴＩ構造になっている。
このように、半導体層２１０の溝部内に絶縁膜２５０ａのみが埋め込まれた素子分離領域２５０の場合、画素トランジスタＱの駆動時にゲート電極３２０からのフリンジ電界により、図１２に示すうに、素子分離領域２５０の誘電分極Ｄｐが発生する。その結果、素子分離領域２５０の光電変換部２３０側と半導体層２１０（ｐ型の半導体領域２２０）との間の界面部に電子（ｅ－）が誘起され、素子分離領域２５０の端部（素子分離領域２５０の光電変換部２３０側）でのピニングが外れて白点及び暗電流特性が劣化する。この白点及び暗電流特性の劣化は、画素３の微細化に伴う素子分離領域２５０の幅が狭くなるにつれて、より顕著になる可能性がある。
次に、この第１実施形態の主な効果について、図１２に示す比較例の素子分離領域と比較しながら説明する。図１２は、比較例の固体撮像装置の要部断面図である。
図１２に示すように、比較例の固体撮像装置は、半導体層２１０の第１の面側の素子分離領域２５０で区画された素子形成領域２１０ｂに、電界効果トランジスタである画素トランジスタＱが設けられている。画素トランジスタＱは、半導体層２１０の素子形成領域２１０ｂ上にゲート絶縁膜３１０を介して設けられたゲート電極３２０と、このゲート電極３２０の直下のチャネル形成領域を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域（図示せず）とを含む。
図１２に示すように、画素トランジスタＱは、半導体層２１０の第１の面側に素子分離領域２５０を介して光電変換部２３０と互いに隣り合って設けられている。そして、素子分離領域２５０は、半導体層２１０の溝部内に絶縁膜２５０ａのみが埋め込まれたＳＴＩ構造になっている。
このように、半導体層２１０の溝部内に絶縁膜２５０ａのみが埋め込まれた素子分離領域２５０の場合、画素トランジスタＱの駆動時にゲート電極３２０からのフリンジ電界により、図１２に示すうに、素子分離領域２５０の誘電分極Ｄｐが発生する。その結果、素子分離領域２５０の光電変換部２３０側と半導体層２１０（ｐ型の半導体領域２２０）との間の界面部に電子（ｅ－）が誘起され、素子分離領域２５０の端部（素子分離領域２５０の光電変換部２３０側）でのピニングが外れて白点及び暗電流特性が劣化する。この白点及び暗電流特性の劣化は、画素３の微細化に伴う素子分離領域２５０の幅が狭くなるにつれて、より顕著になる可能性がある。
【0098】
これに対し、この第１実施形態に係る固体撮像装置１Ａでは、図１０に示すように、電界効果トランジスタとしての増幅トランジスタＡＭＰ３が半導体層２１の第１の面Ｓ１に素子分離領域２５を介して光電変換部２３と互いに隣り合って設けられている。そして、この第１実施形態の素子分離領域２５は、図１２に示す比較例の素子分離領域２５０とは異なり導電膜２８を含んでいる。即ち、増幅トランジスタＡＭＰ３は、図４Ｂ及び図９に示すように、素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。その結果、導電膜２８に例えば０Ｖの第２基準電位Ｒｐ２を印加して導電膜２８を電位固定することにより、増幅トランジスタＡＭＰ１のゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の導電膜２８で遮蔽されるため、図１０に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部に電子（ｅ－）が誘起されず、素子分離領域２５の端部（素子分離領域２５０の光電変換部２３０側）でのピニングを確保することができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、白点及び暗電流特性の劣化を抑制することができる。この白点及び暗電流特性の劣化の抑制効果は、画素３の微細化に伴う素子分離領域２５の幅が狭くなるにつれて、より顕著となる。
【0099】
また、この第１実施形態の素子分離領域２５は、半導体層２１の第１の面Ｓ１側に平面視で導電膜２８と重畳する第２絶縁膜２９を更に含んでいる。このため、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との電気的な導通を防止することができる。したがって、この第１実施形態の固体撮像装置１Ａによれば、白点及び暗電流特性の劣化を抑制することができると共に、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との電気的な導通を防止することができる。
増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に少なくとも第２絶縁膜２９が介在されていることにより、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との絶縁耐性を確保することができる。そして、この第１実施形態のように、導電膜２８が第２絶縁膜２９で覆われていることにより、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との絶縁耐性をより高めることができる。
増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に少なくとも第２絶縁膜２９が介在されていることにより、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との絶縁耐性を確保することができる。そして、この第１実施形態のように、導電膜２８が第２絶縁膜２９で覆われていることにより、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との絶縁耐性をより高めることができる。
【0100】
また、この第１実施形態の増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のチャネル形成領域が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに配置されている。このような配置の場合、増幅トランジスタＡＭＰ３の駆動時にゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の光電変換部２３側に拡がり易い。したがって、増幅トランジスタＡＭＰ３のゲート電極３２ａ３からのフリンジ電界を素子分離領域２５の導電膜２８により遮蔽する構成は、この第１実施形態のように、増幅トランジスタＡＭＰ３のチャネル形成領域が素子分離領域２５を介して光電変換部２３と互いに隣り合う場合に、特に有用である。
【0101】
なお、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴの各々においても、ゲート電極（３２ａ１，３２ａ２，３２ｓ，３２ｒ）の直下のチャネル形成領域が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで各々の素子形成領域２１ａ，２１ｂに配置されている。これらの画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ，ＲＳＴ）のゲート電極（３２ａ１，３２ａ２，３２ｒ，３２ｓ）からのフリンジ電界も素子分離領域２５の導電膜２８により遮蔽することができる。したがって、読出し回路１７に含まれる画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＳＥＬ，ＲＳＴ）が平面視で光電変換部２３の周囲に配置されていても、素子分離領域２５の端部でのピニングを確保することができ、白点及び暗電流特性の劣化を抑制することができる。即ち、本技術は、読出し回路１７に含まれる複数の画素トランジスタのうち、少なくとも１つが素子分離領域２５を介して光電変換部２３と互いに隣り合う場合に有用である。
【0102】
また、この第１実施形態において、素子分離領域２５の導電膜２８は、ｐ型の半導体領域２２よりもフェルミレベルが深い導電性材料として、ｐ型の半導体領域２２よりも不純物濃度が高いｐ型の多結晶シリコンを含んでいる。このため、バンド構造の変調により、図１２のＡ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積され、素子分離領域２５の端部でのピニングを改善することができる。その結果、光電変換領域でのｐ型の半導体領域２２の濃度を下げる、或いは素子分離領域２５と光電変換部２３との間のｐ型の半導体領域２２の幅を小さくすることができるので、同一の画素サイズにおいて光電変換部２３の平面サイズを大きくすることができ、飽和信号量Ｑｓを改善することが可能となる。
【0103】
なお、図４Ｂに示すように、素子分離領域２５の全域に導電膜２８を設けることが好ましいが、少なくとも、光電変換部２３と、この光電変換部２３の周囲に配置された画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＲＳＴ，ＳＥＬ）との間の素子分離領域２５に導電膜２８を選択的に設けるようにしてもよい。要は、少なくとも、光電変換部２３と、画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＲＳＴ，ＳＥＬ）との間の素子分離領域２５に導電膜２８が設けられていればよい。
【0104】
なお、上述の第１実施形態では、トレンチ構造の画素分離領域４１を備えた固体撮像装置１Ａについて説明した。しかしながら、本技術は、第１実施形態の固体撮像装置１Ａに限定されない。例えば、本技術は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸する半導体領域を含む不純物拡散構造の画素分離領域を備えた固体撮像装置にも適用することができる。
【0105】
また、上述の第１実施形態では、半導体チップ２に固体撮像装置１Ａが搭載された場合について説明した。しかしながら、半導体チップ２は、半導体ウエハに設定された複数のチップ形成領域を個々に個片化することによって形成される。したがって、固体撮像装置１Ａは、半導体ウエハを半導体チップに個片化する前では半導体ウエハに搭載されている。
【0106】
≪変形例≫
＜第１変形例＞
上述の第１実施形態では、素子分離領域２５の導電膜２８に含まれる導電性材料として、ｐ型の半導体領域２２よりもフェルミレベルが低いｐ型の多結晶シリコン（ｐ型のPoly-Si）を用いた場合について説明した。しかしながら、本技術は、導電膜２８に含まれる導電性材料として、ｐ型の多結晶シリコンに限定されるものではない。例えば、素子分離領域２５の導電膜２８に含まれる導電性材料としては、図１３に示すように、ｐ型の半導体領域２２よりも仕事関数が深い金属を用いることができる。この金属としては、これに限定されないが、例えばニッケル（Ｎｉ）（５．１～５．２ｅＶ）、ニッケルシリサイド（ＮｉＳｉ）、白金（Ｐｔ）などが挙げられる。この第１変形例においても、これに限定されないが、例えば、上述の第１実施形態と同様に、図１０を参照して説明すれば、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として０Ｖ、素子分離領域２５の導電膜２８に第２基準電位Ｒｖ２として０Ｖがそれぞれ印加される。
＜第１変形例＞
上述の第１実施形態では、素子分離領域２５の導電膜２８に含まれる導電性材料として、ｐ型の半導体領域２２よりもフェルミレベルが低いｐ型の多結晶シリコン（ｐ型のPoly-Si）を用いた場合について説明した。しかしながら、本技術は、導電膜２８に含まれる導電性材料として、ｐ型の多結晶シリコンに限定されるものではない。例えば、素子分離領域２５の導電膜２８に含まれる導電性材料としては、図１３に示すように、ｐ型の半導体領域２２よりも仕事関数が深い金属を用いることができる。この金属としては、これに限定されないが、例えばニッケル（Ｎｉ）（５．１～５．２ｅＶ）、ニッケルシリサイド（ＮｉＳｉ）、白金（Ｐｔ）などが挙げられる。この第１変形例においても、これに限定されないが、例えば、上述の第１実施形態と同様に、図１０を参照して説明すれば、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として０Ｖ、素子分離領域２５の導電膜２８に第２基準電位Ｒｖ２として０Ｖがそれぞれ印加される。
【0107】
このように、素子分離領域２５の導電膜２８に含まれる導電性材料として、ｐ型の半導体領域２２よりも仕事関数が深い金属を用いた第１変形例においても、バンド構造の変調により、図１３のＢ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積され、素子分離領域２５の端部でのピニングを改善することができる。その結果、この第１変形例においても、光電変換領域でのｐ型の半導体領域２２の濃度を下げる、或いは素子分離領域２５と光電変換部２３との間のｐ型の半導体領域２２の幅を小さくすることができ、飽和信号量Ｑｓを改善することが可能となる。
【0108】
＜第２変形例＞
素子分離領域２５の導電膜２８に含まれる導電性材料として、上述の第１実施形態では、ｐ型の半導体領域２２よりもフェルミレベルが深いｐ型の多結晶シリコンを用いた場合について説明し、上述の第１変形例では、ｐ型の半導体領域２２よりも仕事関数が深い金属材料を用いた場合について説明した。しかしながら、本技術は、上述の第１実施形態及び第１変形例の導電性材料に限定されるものではない。この第２変形例では、図１０を参照して説明すれば、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位を第２基準電位Ｒｖ２として素子分離領域２５の導電膜２８に印加する。例えば、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として０Ｖを印加し、素子分離領域２５の導電膜２８に第２基準電位ＲＶ２として－１．２Ｖを印加する。このように素子分離領域２５の導電膜２８に負電位を印加することにより、図１４のＣ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積される。この界面部にホール（ｈ＋）を十分に蓄積できれば、素子分離領域２５の導電膜２８に含まれる導電性材料のフェルミレベルＥｆは制約されない。即ち、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位の第２基準電位ＲＶ２を素子分離領域２５の導電膜２８に印加することにより、素子分離領域２５の導電膜２８としては、特に材料を限定する必要がない。したがって、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位の第２基準電位Ｒｖ２を素子分離領域２５の導電膜２８に印加することにより、素子分離領域２５の導電膜２８に含まれる導電性材料を限定することなく、上述の第１実施形態及び第１変形例と同様に、飽和信号量Ｑｓを改善することが可能となる。
素子分離領域２５の導電膜２８に含まれる導電性材料として、上述の第１実施形態では、ｐ型の半導体領域２２よりもフェルミレベルが深いｐ型の多結晶シリコンを用いた場合について説明し、上述の第１変形例では、ｐ型の半導体領域２２よりも仕事関数が深い金属材料を用いた場合について説明した。しかしながら、本技術は、上述の第１実施形態及び第１変形例の導電性材料に限定されるものではない。この第２変形例では、図１０を参照して説明すれば、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位を第２基準電位Ｒｖ２として素子分離領域２５の導電膜２８に印加する。例えば、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として０Ｖを印加し、素子分離領域２５の導電膜２８に第２基準電位ＲＶ２として－１．２Ｖを印加する。このように素子分離領域２５の導電膜２８に負電位を印加することにより、図１４のＣ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積される。この界面部にホール（ｈ＋）を十分に蓄積できれば、素子分離領域２５の導電膜２８に含まれる導電性材料のフェルミレベルＥｆは制約されない。即ち、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位の第２基準電位ＲＶ２を素子分離領域２５の導電膜２８に印加することにより、素子分離領域２５の導電膜２８としては、特に材料を限定する必要がない。したがって、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位の第２基準電位Ｒｖ２を素子分離領域２５の導電膜２８に印加することにより、素子分離領域２５の導電膜２８に含まれる導電性材料を限定することなく、上述の第１実施形態及び第１変形例と同様に、飽和信号量Ｑｓを改善することが可能となる。
【0109】
＜第３変形例＞
上述の第１実施形態では、素子分離領域２５の第２絶縁膜２９をゲート絶縁膜３１と同程度の膜厚で構成した場合について説明した。しかしながら、第２絶縁膜２９の膜厚は第１実施形態に限定されるものではない。例えば、図１５に示すように、第２絶縁膜２９の膜厚は、ゲート絶縁膜３１よりも厚くしてもよい。この第３変形例の場合、増幅トランジスタＡＭＰ３の駆動時にゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部に及ぼす影響をより小さくすることができる。
上述の第１実施形態では、素子分離領域２５の第２絶縁膜２９をゲート絶縁膜３１と同程度の膜厚で構成した場合について説明した。しかしながら、第２絶縁膜２９の膜厚は第１実施形態に限定されるものではない。例えば、図１５に示すように、第２絶縁膜２９の膜厚は、ゲート絶縁膜３１よりも厚くしてもよい。この第３変形例の場合、増幅トランジスタＡＭＰ３の駆動時にゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部に及ぼす影響をより小さくすることができる。
【0110】
第２絶縁膜２９は、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に介在される部分の膜厚をゲート絶縁膜３１の膜厚よりも選択的に厚くしてもよく、また、全体の膜厚をゲート絶縁膜３１の膜厚よりも厚くしてもよい。
なお、素子分離領域２５の第２絶縁膜２９の膜厚を、他の画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＲＳＴ，ＳＥＬ）のゲート絶縁膜３１の膜厚に対して厚くすることにより、同様の効果が得られることは勿論である。
なお、素子分離領域２５の第２絶縁膜２９の膜厚を、他の画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＲＳＴ，ＳＥＬ）のゲート絶縁膜３１の膜厚に対して厚くすることにより、同様の効果が得られることは勿論である。
【0111】
〔第２実施形態〕
図１６に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域の平面パターン及び画素トランジスタの平面レイアウトが異なっている。
図１６に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域の平面パターン及び画素トランジスタの平面レイアウトが異なっている。
【0112】
即ち、図１６に示すように、この第２実施形態に係る素子分離領域２５は、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置された第１部分２５ａと、画素ブロック１５の第１画素群１６Ａと第２画素群１６Ｂとの間の仮想境界線１６ｘ１を含む領域に、この仮想境界線１６ｘ１の延伸方向（Ｘ方向）に沿って配置された第２部分２５ｂと、を含む平面パターンになっている。そして、素子分離領域２５の第１部分２５ａに、上述の第１実施形態と同様に、仮想境界線１５ｙ１の延伸方向に沿って１組の素子形成領域２１ａ及び２１ｂが配置されている。そして、素子分離領域２５の第２部分２５ｂに、仮想境界線１６ｘ１の延伸方向に沿って延伸する島状の素子形成領域２１ｃが配置されている。素子形成領域２１ｃは、詳細に図示していないが、図７から図９に示す素子形成領域２１ａ及び２１ｂと同様に、半導体層２１の第１の面Ｓ１側において素子分離領域２５によって区画されている。そして、図１６に示すように、素子形成領域２１ｃも、素子形成領域２１ａ及び２１ｂと同様に、素子分離領域２５の導電膜２８で周囲を囲まれている。
【0113】
図１６に示すように、この第２実施形態の素子形成領域２１ａには、上述の第１実施形態とは異なり、１つの選択トランジスタＳＥＬのみが設けられている。そして、この第２実施形態の素子形成領域２１ｂには、上述の第１実施形態と同様に、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つの選択トランジスタＳＥＬとがＹ方向に並んで設けられている。そして、この第２実施形態の素子形成領域２１ｃには、１つの増幅トランジスタＡＭＰ１が設けられている。この第２実施形態の増幅トランジスタＡＭＰ１は、ゲート電極３２ａ１の直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がＸ方向に沿って並び向きで素子形成領域２１ｃに設けられている。
【0114】
この第２実施形態では、増幅トランジスタＡＭＰ１を素子形成領域２１ｃに設けたことにより、素子形成領域２１ａのＹ方向の長さが上述の第１実施形態の素子形成領域２１ａよりも短くなっている。また、この第２実施形態では、素子形成領域２１ａの長さを短くしたことにより、素子形成領域２１ｂのＹ方向の長さが上述の第１実施形態の素子形成領域２１ｂよりも長くなっている。そして、この第２実施形態では、素子形成領域２１ｂの長さを長くしたことにより、増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート電極３２ａ２及び３２ａ３のゲート長方向の長さが上述の第１実施形態の増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート電極３２ａ２及び３２ａ３のゲート長方向の長さよりも長くなっている。
【0115】
詳細に図示していないが、この第２実施形態においても、素子形成領域２１ａ、２１ｂ及び２１ｃの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７に含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ１～３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第２実施形態のように、画素ブロック１５の第１画素群１６Ａと第２画素群１６Ｂとの間の仮想境界線１６ｘ１を含む領域に、増幅トランジスタＡＭＰ１を配置した固体撮像装置１Ｂにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
【0116】
なお、仮想境界線１６ｘ１を含む領域に、他の画素トランジスタ（増幅トランジスタＡＭＰ２～３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）を配置した場合においても、同様の効果が得られることは勿論である。
【0117】
また、この第２実施形態のように、上述の第１実施形態と比較して、増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート長（チャネル長）を長くすることにより、平面視でチャネル形成領域と光電変換部２３とが素子分離領域２５を介して互いに隣り合う面積、換言すれば、互いに向かい合う面積が大きくなる。したがって、本技術は、この第２実施形態の増幅トランジスタＡＭＰ２及びＡＭＰ３のようにゲート長が大きい場合に、特に有効である。
【0118】
〔第３実施形態〕
図１７に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、読出し回路１７に含まれる画素トランジスタのうち、リセットトランジスタＲＳＴの向きが異なっている。
図１７に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、読出し回路１７に含まれる画素トランジスタのうち、リセットトランジスタＲＳＴの向きが異なっている。
【0119】
即ち、図１７に示すように、この第３実施形態に係る固体撮像装置１Ｃは、素子形成領域２１ａと素子形成領域２１ｂとの間に、これらの素子形成領域２１ａ及び２１ｂから分離して配置された島状の素子形成領域２１ｄを備えている。
【0120】
図１７に示すように、素子形成領域２１ａ及び２１ｂの各々は、上述の第１実施形態と同様に、Ｙ方向に沿って延伸している。一方、素子形成領域２１ｄは、Ｘ方向に沿って延伸している。素子形成領域２１ｄは、詳細に図示していないが、図９及び図１０に示す素子形成領域２１ｂと同様に、半導体層２１の第１の面Ｓ１側において素子分離領域２５によって区画されている。そして、図１７に示すように、素子形成領域２１ｄも、素子形成領域２１ａ及び２１ｂと同様に、素子分離領域２５の導電膜２８で周囲を囲まれている。
【0121】
図１７に示すように、この第３実施形態の素子形成領域２１ｂには、上述の第１実施形態とは異なり、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３のみがＹ方向に並んで設けられている。そして、この第３実施形態の素子形成領域２１ａには、上述の第１実施形態と同様に、１つの増幅トランジスタＡＭＰ１及び１つの選択トランジスタＳＥＬがＹ方向に並んで設けられている。
【0122】
図１７に示すように、この第３実施形態の素子形成領域２１ｄには、リセットトランジスタＲＳＴが設けられている。そして、この第３実施形態のリセットトランジスタＲＳＴは、ゲート電極３２ｒの直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がＸ方向に沿って並ぶ向きで素子形成領域２１ｄに設けられている。
【0123】
詳細に図示していないが、この第３実施形態においても、素子形成領域２１ａ、２１ｂ及び２１ｄの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７に含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ１～ＡＭＰ３，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第３実施形態のように、ゲート電極３２ｒの直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がＸ方向に沿って並ぶ向きで素子形成領域２１ｄに設けられたリセットトランジスタＲＳＴを有する固体撮像装置１Ｃにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
【0124】
なお、素子形成領域２１ｄに他の画素トランジスタ（増幅トランジスタＡＭＰ２～ＡＭＰ３，選択トランジスタＳＥＬ）を図１７に示すリセットトランジスタＲＳＴのように向きを変えて配置した場合においても、画素トランジスタと光電変換部２３との間の素子分離領域２５に導電膜２８を配置することにより、同様の効果が得られることは勿論である。
【0125】
〔第４実施形態〕
図１８に示すように、この第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域２５の平面パターン及び素子形成領域２１ｂの平面パターンが異なっている。
図１８に示すように、この第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域２５の平面パターン及び素子形成領域２１ｂの平面パターンが異なっている。
【0126】
即ち、図１８に示すように、この第４実施形態に係る素子分離領域２５は、上述の第２実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置された第１部分２５ａと、画素ブロック１５の第１画素群１６Ａと第２画素群１６Ｂとの間の仮想境界線１６ｘ１を含む領域に、第１部分２５ａから仮想境界線１６ｘ１の延伸方向（Ｘ方向）に沿って配置された第２部分２５ｂとを含む平面パターンになっている。
【0127】
そして、図１８に示すように、この第４実施形態に係る素子形成領域２１ｂは、素子分離領域２５の第１部分２５ａに、この第１部分２５ａの延伸方向（Ｙ方向）に沿って配置された第１部分２１ｂ１と、素子分離領域２５の第２部分２５ｂに第１部分２１ｂ１の端部から第２部分２５ｂの延伸方向に沿って配置された第２部分２１ｂ２とを有する。即ち、この第４実施形態の素子形成領域２１ｂは、平面パターンが屈曲部を含むＬ字形状になっている。
【0128】
素子形成領域２１ａには、上述の第１実施形態と同様に、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬがＹ方向に並んで設けられている。素子形成領域２１ｂの第１部分２１ｂ１には、リセットトランジスタＲＳＴが設けられている。素子形成領域２１ｂの第２部分２１ｂ２には、増幅トランジスタＡＭＰ３が設けられている。そして、素子形成領域２１ｂの第１部分２１ｂ１及び第２部分２１ｂ２に亘って増幅トランジスタＡＭＰ２が設けられている。
【0129】
この第４実施形態の増幅トランジスタＡＭＰ２において、図１８に示すように、ゲート電極３２ａ２は、素子形成領域２１ｂの第１部分２１ｂ１及び第２部分２１ｂ２に亘って設けられ、平面形状がＬ字形状になっている。同様に、ゲート電極３２ａ２の直下のチャネル形成領域も、素子形成領域２１ｂの第１部分２１ｂ１及び第２部分２１ｂ２に亘って設けられ、平面形状がゲート電極３２ａ２の平面形状に反映したＬ字形状になっている。そして、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの何れか一方が素子形成領域２１ｂの第１部分２１ｂ１に設けられ、他方が素子形成領域２１ｂの第２部分２１ｂ２に設けられている。即ち、この第４実施形態の増幅トランジスタＡＭＰ２は、平面がＬ字形状の素子形成領域２１ｂの屈曲部に設けられている。
【0130】
詳細に図示していないが、この第４実施形態においても、素子形成領域２１ａ及び２１ｂの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７に含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ１～ＡＭＰ３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第４実施形態のように、平面形状がＬ字形状の素子形成領域２１ｂの屈曲部に配置された増幅トランジスタＡＭＰ２を含む固体撮像装置１Ｄにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
【0131】
なお、増幅トランジスタＡＭＰ２を素子形成領域２１ｂの屈曲部に配置することにより、読出し回路１７に含まれる画素トランジスタのレイアウトの自由度が向上し、画素ブロック１５の平面サイズの縮小に寄与する。
また、増幅トランジスタＡＭＰ２を素子形成領域２１ｂの屈曲部に配置することにより、増幅トランジスタＡＭＰ２のゲート長（チャネル長）を大きくすることができる。
また、素子形成領域２１ｂの屈曲部に他の画素トランジスタを配置した場合においても、同様の効果が得られることは勿論である。
また、増幅トランジスタＡＭＰ２を素子形成領域２１ｂの屈曲部に配置することにより、増幅トランジスタＡＭＰ２のゲート長（チャネル長）を大きくすることができる。
また、素子形成領域２１ｂの屈曲部に他の画素トランジスタを配置した場合においても、同様の効果が得られることは勿論である。
【0132】
〔第５実施形態〕
本技術の第５実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第５実施形態に係る固体撮像装置１Ｅは、上述の第１実施形態の図３に示す読出し回路１７に替えて図１９Ａに示す読出し回路１７Ｅを備えている。
本技術の第５実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第５実施形態に係る固体撮像装置１Ｅは、上述の第１実施形態の図３に示す読出し回路１７に替えて図１９Ａに示す読出し回路１７Ｅを備えている。
【0133】
上述の第１実施形態の読出し回路１７は、図３に示すように、画素トランジスタとして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。これに対し、この第５実施形態の読出し回路１７Ｅは、図１９Ａに示すように、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。そして、この第５実施形態の読出し回路１７Ｅに含まれる画素トランジスタ（ＡＭＰ２，ＡＭＰ３，ＳＥＬ，ＲＳＴ）のレイアウトは、図１９Ｂに示すようになっている。
【0134】
図１９Ｂに示すように、この第５実施形態に係る素子分離領域２５は、上述の第１実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。そして、この素子分離領域２５で区画された１組の素子形成領域２１ａ及び２１ｂが画素ブロック１５毎に配置されている。１組の素子形成領域２１ａ及び２１ｂの各々は、Ｙ方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第５実施形態の素子分離領域２５、素子形成領域２１ａ及び２１ｂの各々も、上述の第１実施形態と同様に、半導体層２１の第１の面Ｓ１側に設けられている。
【0135】
図１９Ｂに示すように、この第５実施形態の素子形成領域２１ａには、上述の実施形態１とは異なり、１つの選択トランジスタＳＥＬのみが設けられている。そして、この第５実施形態の素子形成領域２１ｂには、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、がＹ方向に並んで設けられている。
【0136】
図１９Ｂに示すように、この第５実施形態の２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々は、上述の第１実施形態の増幅トランジスタＡＭＰ２及びＡＭＰ３と比較して、ゲート長（チャネル長）が大きくなっている。このため、この第５実施形態の２つの増幅トランジスタＡＭＰ２及びＡＭＰ３は、素子分離領域２５を介して光電変換部２３と隣り合う面積が大きい。
【0137】
しかしながら、この第５実施形態の２つの増幅トランジスタＡＭＰ２及びＡＭＰ３も、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っているので、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々の駆動時にゲート電極３２ａ２及び３２ａ３の各々からのフリンジ電界を素子分離領域２５の導電膜２８で遮蔽することができる。そして、他の画素トランジスタ（ＳＥＬ，ＲＳＴ）においても、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っている。したがって、この第５実施形態に係る固体撮像装置１Ｅにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
【0138】
〔第６実施形態〕
本技術の第６実施形態に係る固体撮像装置１Ｆは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第６実施形態に係る固体撮像装置１Ｆは、上述の第１実施形態の図３に示す読出し回路１７に替えて図２１Ａに示す読出し回路１７Ｆを備えている。
本技術の第６実施形態に係る固体撮像装置１Ｆは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第６実施形態に係る固体撮像装置１Ｆは、上述の第１実施形態の図３に示す読出し回路１７に替えて図２１Ａに示す読出し回路１７Ｆを備えている。
【0139】
上述の第１実施形態の読出し回路１７は、図３に示すように、画素トランジスタとして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。これに対し、この第６実施形態の読出し回路１７Ｆは、図２０Ａに示すように、増幅トランジスタＡＭＰ２、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの各々を１つずつ備えている。この第６実施形態の読出し回路１７Ｆに含まれる画素トランジスタのレイアウトは、図２０Ｂに示すようになっている。
【0140】
図２０Ｂに示すように、この第６実施形態の素子形成領域２１ａには、１つの選択トランジスタＳＥＬが設けられている。そして、素子形成領域２１ｂには、１つの増幅トランジスタＡＭＰ２と、１つのリセットトランジスタＲＳＴとがＹ方向に並んで設けられている。
【0141】
図２０Ｂに示すように、この第６実施形態の増幅トランジスタＡＭＰ２は、上述の第１実施形態の増幅トランジスタＡＭＰ２と比較して、ゲート長（チャネル長）が大きくなっている。このため、この第６実施形態の増幅トランジスタＡＭＰ２は、素子分離領域２５を介して光電変換部２３と隣り合う面積が第１実施形態の増幅トランジスタＡＭＰ２と比較して大きい。
【0142】
しかしながら、この第６実施形態の増幅トランジスタＡＭＰ２も、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っているので、増幅トランジスタＡＭＰ２の各々の駆動時にゲート電極２３ａ２からのフリンジ電界を素子分離領域２５の導電膜２８で遮蔽することができる。そして、他の画素トランジスタ（選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）においても、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っている。したがって、この第５実施形態に係る固体撮像装置１Ｆにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
【0143】
〔第７実施形態〕
本技術の第７実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
本技術の第７実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
【0144】
【0145】
上述の第１実施形態の読出し回路１７は、図３に示すように、画素トランジスタとして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。これに対し、この第７実施形態の読出し回路１７Ｅは、図２１Ａに示すように、画素トランジスタとして、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、２つの選択トランジスタＳＥＬ１及びＳＥＬ２と、１つのリセットトランジスタＲＳＴと、を備えている。２つの増幅トランジスタＡＭＰ２及びＡＭＰ３は、並列に接続されている。２つの選択トランジスタＳＥＬ１及びＳＥＬ２も並列に接続されている。そして、この第７実施形態の読出し回路１５Ｇに含まれる画素トランジスタ（ＡＭＰ２，ＡＭＰ３，ＳＥＬ１，ＳＥＬ２，ＲＳＴ）のレイアウトは、図２１Ｂに示すようになっている。
【0146】
図２１Ｂに示すように、この第７実施形態に係る素子分離領域２５は、上述の第１実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。そして、この素子分離領域２５で区画された１組の素子形成領域２１ａ及び２１ｂが画素ブロック１５毎に配置されている。１組の素子形成領域２１ａ及び２１ｂの各々は、Ｙ方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第７実施形態の素子分離領域２５、素子形成領域２１ａ及び２１ｂの各々も上述の第１実施形態と同様に、半導体層２１の第１の面Ｓ１側に設けられている。
【0147】
図２１Ｂに示すように、この第７実施形態の素子形成領域２１ａには、上述の実施形態１とは異なり、２つの選択トランジスタＳＥＬ１及びＳＥＬ２が設けられている。そして、この第７実施形態の素子形成領域２１ｂには、上述の実施形態１と同様に、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、がＹ方向に並んで設けられている。
【0148】
詳細に図示していないが、この第７実施形態においても、素子形成領域２１ａ及び２１ｂの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７Ｇに含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ２，ＡＭＰ３，選択トランジスタＳＥＬ１，ＳＥＬ２，リセットトランジスタＲＳＴ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第７実施形態のように、２つの増幅トランジスタＡＭＰ１，ＡＭＰ２、２つの選択トランジスタＳＥＬ１，ＳＥＬ２及び１つのリセットトランジスタＲＳＴを含む読出し回路１７Ｇを備えた固体撮像装置１Ｇにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
【0149】
〔第８実施形態〕
本技術の第８実施形態に係る固体撮像装置１Ｈは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第８実施形態に係る固体撮像装置１Ｈは、上述の第１実施形態の図４に示す読出し回路１７に替えて図２２Ａに示す読出し回路１７Ｈを備えている。この読出し回路１７Ｈは、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、１つの切替トランジスタＦＤＧと、を備えている。
本技術の第８実施形態に係る固体撮像装置１Ｈは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第８実施形態に係る固体撮像装置１Ｈは、上述の第１実施形態の図４に示す読出し回路１７に替えて図２２Ａに示す読出し回路１７Ｈを備えている。この読出し回路１７Ｈは、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、１つの切替トランジスタＦＤＧと、を備えている。
【0150】
図２２Ａに示すように、この第８実施形態の切替トランジスタＦＤＧは、ソース領域（読出し回路１７Ｈの入力端）が電荷保持領域ＦＤと電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴのソース領域及び２つの増幅トランジスタＡＭＰ２，ＡＭＰ３の各々のゲート電極と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２を参照して説明すれば、画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
【0151】
図２２Ａに示すように、この第８実施形態のリセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤと電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２を参照して説明すれば、画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
【0152】
図２２Ａに示すように、この第８実施形態の２つ増幅トランジスタＡＭＰ２及びＡＭＰ３の各々は、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤと電気的に接続されている。そして、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート電極は、切替トランジスタＦＤＧのソース領域及び電荷保持領域ＦＤと電気的に接続されている。即ち、２つの増幅トランジスタＡＭＰは、並列に接続されている。
【0153】
図２２Ａに示すように、この第８実施形態の選択トランジスタＳＥＬは、ソース領域が垂直信号線１１と電気的に接続され、ドレイン領域が２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２を参照して説明すると、画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
【0154】
この第８実施形態の読出し回路１５Ｈに含まれる画素トランジスタ（ＡＭＰ２，ＡＭＰ３，ＳＥＬ，ＲＳＴ，ＦＤＧ）のレイアウトは、図２２Ｂに示すようになっている。
【0155】
図２２Ｂに示すように、この第８実施形態に係る素子分離領域２５は、上述の第１実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。そして、この素子分離領域２５で区画された１組の素子形成領域２１ａ及び２１ｂが画素ブロック１５毎に配置されている。１組の素子形成領域２１ａ及び２１ｂの各々は、Ｙ方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第８実施形態の素子分離領域２５、素子形成領域２１ａ及び２１ｂの各々においても、詳細に図示いていないが、上述の第１実施形態と同様に、半導体層２１の第１の面Ｓ１側に設けられている。
【0156】
図２２Ｂに示すように、この第８実施形態の素子形成領域２１ａは、上述の第１実施形態の素子形成領域２１ａと比較して、Ｙ方向の長さが短くなっている。一方、この第８実施形態の素子形成領域２１ｂは、上述の第１実施形態の素子形成領域２１ｂと比較して、Ｙ方向の長さが長くなっている。
【0157】
図２２Ｂに示すように、この第８実施形態の素子形成領域２１ａには、上述の実施形態１とは異なり、１つの選択トランジスタＳＥＬのみが設けられている。そして、この第８実施形態の素子形成領域２１ｂには、上述の実施形態１とは異なり、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、１つの切替トランジスタＦＤＧがＹ方向に並んで設けられている。切替トランジスタＦＤＧは、他の画素トランジスタ（増幅トランジスタＡＭＰ１及びＡＭＰ２，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）と同様に、電界効果トランジスタとして、例えばＭＯＳＦＥＴで構成されている。
【0158】
詳細に図示していないが、この第８実施形態においても、素子形成領域２１ａ及び２１ｂの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７Ｈに含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ２～ＡＭＰ３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，切替トランジスタＦＤＧ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第８実施形態のように、画素トランジスタとして、２つの増幅トランジスタＡＭＰ１，ＡＭＰ２、１つの選択トランジスタＳＥＬ、１つのリセットトランジスタＲＳＴ及び１つの切替トランジスタＦＤＧを含む読出し回路１７Ｈを備えた固体撮像装置１Ｈにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
【0159】
〔第９実施形態〕
本技術の第９実施形態に係る固体撮像装置１Ｉは、基本的に上述の第１実施形態１に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域の構成が異なっている。
即ち、図２３に示すように、この第９実施形態に係る素子分離領域２５は、溝部２６と第１絶縁膜２７との間に介在されたピニング膜３５を更に備えている。このピニング膜３５は、半導体層２１の溝部２６の中の壁面及び底面に沿って設けられ、暗電流の発生を制御する。ピニング膜３５としては、例えば、酸化ハフニウム（ＨｆＯ２）や、酸化タンタル（Ｔａ２Ｏ５）などを用いることができる。
本技術の第９実施形態に係る固体撮像装置１Ｉは、基本的に上述の第１実施形態１に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域の構成が異なっている。
即ち、図２３に示すように、この第９実施形態に係る素子分離領域２５は、溝部２６と第１絶縁膜２７との間に介在されたピニング膜３５を更に備えている。このピニング膜３５は、半導体層２１の溝部２６の中の壁面及び底面に沿って設けられ、暗電流の発生を制御する。ピニング膜３５としては、例えば、酸化ハフニウム（ＨｆＯ２）や、酸化タンタル（Ｔａ２Ｏ５）などを用いることができる。
【0160】
この第９実施形態に係る固体撮像装置１Ｉによれば、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られると共に、ピニング膜３５によって素子分離領域２５の側壁のピニングを確保することができる。
【0161】
〔第１０実施形態〕
本技術の第１０実施形態に係る固体撮像装置１Ｊは、図２４に示す画素ブロック５１と、図２５及び図２６に示す半導体層６１と、を備えている。画素ブロック５１は、半導体層６１に構成されている。
本技術の第１０実施形態に係る固体撮像装置１Ｊは、図２４に示す画素ブロック５１と、図２５及び図２６に示す半導体層６１と、を備えている。画素ブロック５１は、半導体層６１に構成されている。
【0162】
図２４に示すように、画素ブロック５１は、Ｘ方向及びＹ方向のそれぞれの方向に２×２配列で配置された４つの画素３ｘを１単位として含む。また、画素ブロック５１は、４つの画素３ｘで共有された読出し回路に含まれる画素トランジスタとして、例えば、２つの増幅トランジスタ５２、２つの選択トランジスタ５３、１つのリセットトランジスタ５４及び１つの切替トランジスタ（ダミートランジスタ）５５を更に含む。また、画素ブロック５１は、画素３ｘ毎に設けられた転送トランジスタ８０を更に含む。そして、画素ブロック５１は、図２５及び図２６に示すように、半導体層６１に設けられた、ｐ型（第２導電型）の半導体領域６２、光電変換部６３及び電荷保持領域ＦＤを更に含む。増幅トランジスタ５２、選択トランジスタ５３、リセットトランジスタ５４、切替トランジスタ５５及び転送トランジスタ８０の各々は、電界効果トランジスタとして、例えばＭＯＳＦＥＴで構成されている。
【0163】
図２５及び図２６に示すように、半導体層６１は、互いに反対側に位置する第１の面６１ｘ及び第２の面６２ｙを有する。この第１０実施形態においても、半導体層６１の第１の面６１ｘを素子形成面又は主面、第２の面Ｓ６１ｙを光入射面又は裏面と呼ぶこともある。そして、この第１０実施形態の固体撮像装置１Ｊも、半導体層６１の第２の面（光入射面，裏面）６１ｘ側から入射した光を、半導体層６１に設けられた光電変換部６３（光電変換素子ＰＤ）で光電変換する。
【0164】
図２５及び図２６に示すように、半導体層６１は、第１の面６１ｘ側に、素子分離領域６５と、この素子分離領域６５で区画された島状の素子形成領域６１ａを含む複数の島状の素子形成領域と、を備えている。また、半導体層６１は、第２の面６１ｙ側に画素分離領域７１を更に備えている。また、半導体層６１は、内部に、上述したｐ型の半導体領域６２及び光電変換部６３を更に備えている。光電変換部６３は、ｐ型の半導体領域６２で周囲を囲まれている。半導体層６１は、例えばｐ型の単結晶シリコン基板で構成されている。
【0165】
なお、図示していないが、半導体層６１の第２の面６１ｙ側には、上述の実施形態と同様に、平坦化膜、カラーフィルタ及びマイクロレンズなどが設けられている。
図２４、図２５及び図２６に示すように、画素分離領域７１は、半導体層２１の第２の面６１ｙ側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３ｘ間を電気的及び光学的に分離している。画素分離領域７１は、これに限定されないが、例えば、半導体層６１の第２の面６１ｙから第１の面６１ｘ側に向かって延伸する溝部内に絶縁膜７２が埋め込まれ、かつ半導体層６１の第１の面６１ｘから離間するトレンチ構造になっている。画素分離領域７１は、半導体層６１の第２の面６１ｙ側を画素３ｘ毎に分離している。この第１０実施形態の画素分離領域７１は、これに限定されないが、例えば半導体層６１の第１の面６１ｘ側に設けられた素子分離領域６５と接する深さで構成されている。
図２４、図２５及び図２６に示すように、画素分離領域７１は、半導体層２１の第２の面６１ｙ側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３ｘ間を電気的及び光学的に分離している。画素分離領域７１は、これに限定されないが、例えば、半導体層６１の第２の面６１ｙから第１の面６１ｘ側に向かって延伸する溝部内に絶縁膜７２が埋め込まれ、かつ半導体層６１の第１の面６１ｘから離間するトレンチ構造になっている。画素分離領域７１は、半導体層６１の第２の面６１ｙ側を画素３ｘ毎に分離している。この第１０実施形態の画素分離領域７１は、これに限定されないが、例えば半導体層６１の第１の面６１ｘ側に設けられた素子分離領域６５と接する深さで構成されている。
【0166】
図２５及び図２６に示すように、光電変換部６３は、画素３ｘ毎に設けられている。光電変換部２３は、ｎ型（第１導電型）の半導体領域２４を含む。そして、この光電変換部２３は、光電変換素子ＰＤを構成している。
図２５及び図２６に示すように、ｐ型の半導体領域６２は、光電変換部６３と半導体層６１の第１の面６１ｘとの間、及び、光電変換部６３と画素分離領域７１との間に、それぞれ画素３ｘ毎に設けられている。光電変換部６３と画素分離領域７１との間に位置するｐ型の半導体領域６２は、半導体層６１の第１の面６１ｘ側から第２の面６１ｙ側に亘って設けられている。画素分離領域７１は、ｐ型の半導体領域６２の中に包含され、光電変換部６３からｐ型の半導体領域６２を介して離間されている。ｐ型の半導体領域６２は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域６２は、光電変換部６３のｎ型の半導体領域６４とでｐｎ接合部を画素３ｘ毎に構成している。
図２５及び図２６に示すように、ｐ型の半導体領域６２は、光電変換部６３と半導体層６１の第１の面６１ｘとの間、及び、光電変換部６３と画素分離領域７１との間に、それぞれ画素３ｘ毎に設けられている。光電変換部６３と画素分離領域７１との間に位置するｐ型の半導体領域６２は、半導体層６１の第１の面６１ｘ側から第２の面６１ｙ側に亘って設けられている。画素分離領域７１は、ｐ型の半導体領域６２の中に包含され、光電変換部６３からｐ型の半導体領域６２を介して離間されている。ｐ型の半導体領域６２は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域６２は、光電変換部６３のｎ型の半導体領域６４とでｐｎ接合部を画素３ｘ毎に構成している。
【0167】
図２４に示すように、素子分離領域６５で区画された素子形成領域６１ａは、画素３ｘ毎に設けられている。即ち、画素ブロック５１には、４つの素子形成領域６１ａが設けられている。４つの素子形成領域６１ａの各々には、上述の転送トランジスタ８０が画素３ｘ毎に設けられている。４つの素子形成領域６１ａは、Ｘ方向及びＹ方向のそれぞれの方向に素子分離領域６５を介して互いに隣り合っている。そして、４つの素子形成領域６１ａの各々は、素子分離領域６５で周囲を囲まれている。
【0168】
図２４に示すように、４つの素子形成領域６１ａの各々には、上述の転送トランジスタ８０が設けられている。また、４つの素子形成領域６１ａの各々には、図２５及び図２６に示すように、ｐ型の半導体領域６２、光電変換部２３及び電荷保持領域ＦＤが設けられている。電荷保持領域ＦＤは、ｎ型の半導体領域で構成されている。
【0169】
図２５及び図２６に示すように、転送トランジスタ８０は、半導体層６１の第１の面側に設けられたゲート溝部６１ｇと、このゲート溝部６１ｇの中の壁面及び底面に沿って設けられたゲート絶縁膜８１と、このゲート絶縁膜８１を介してゲート溝部６１ｇに設けられたゲート電極８２と、を含む。また、転送トランジスタ８０は、ゲート電極８２の側壁にゲート絶縁膜８１を介して並ぶｐ型の半導体領域６２からなるチャネル形成領域と、ソース領域として機能する光電変換部２３と、ドレイン領域として機能する電荷保持領域ＦＤと、を含む。
【0170】
電荷保持領域ＦＤは、半導体層６１の第１の面６１ｘ側に設けられ、ｐ型の半導体領域６２を介して光電変換部６３と重畳している。
【0171】
ゲート電極８２は、ゲート溝部６１ｇの中にゲート絶縁膜８１を介して設けられた第１部分（パーチカルゲート電極部）８２ａと、この第１部分８２ａよりも半導体層６１の第１の面側でゲート溝部６１ｇの中にゲート絶縁膜８１を介して設けられ、かつ第１部分８２ａと電気的に接続された第２部分（転送ゲート電極部）８２ｂとを含む。ゲート電極８２は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。ゲート絶縁膜８１は、例えば酸化シリコン膜で構成されている。
【0172】
図２５及び図２６に示すように、ゲート電極８２の第１部分８２ａ及び第２部分８２ｂは、半導体層６１の深さ方向（Ｚ方向）に沿って配置されている。ドレイン領域として機能する光電変換部６３と、ソース領域として機能する電荷保持領域とは、チャネル形成領域のｐ型の半導体領域６２を介して半導体層６１の深さ方向に沿って配置されている。即ち、この第１０実施形態の転送トランジスタ８０は、上述の第１実施形態の転送トランジスタＴＲとは異なり、半導体層６１の深さ方向にソース領域及びドレイン領域が配置された縦型構造になっている。
【0173】
図２５及び図２６に示すように、素子分離領域６５は、半導体層６１の第１の面６１ｘ側に設けられた溝部６６と、この溝部６６内に第１絶縁膜６７を介して設けられた導電膜６８と、半導体層６１の第１の面６１ｘ側に平面視で導電膜６８と重畳して設けられた第２絶縁膜６９とを含む。素子分離領域６５は、半導体層６１の第１の面６１ｘの表層部に設けられている。そして、素子分離領域６５は、半導体層６１の厚さ方向（Ｚ方向）に厚さを有し、第２の面６１ｙから離間している。即ち、素子分離領域６５は、ＳＴＩ（Ｓhallow Ｔrench Ｉsolation）構造になっている。
【0174】
第１絶縁膜６７は、溝部６６の中の壁面及び底面に沿って設けられ、半導体層６１と導電膜６８との間に介在されている。第２絶縁膜２９は、導電膜２８を覆っている。換言すれば、導電膜６８は、半導体層６１の第１の面６１ｘ側に位置する上面が第２絶縁膜６９で覆われている。第１絶縁膜６７及び第２絶縁膜６９は、例えば酸化シリコン膜で構成されている。第２絶縁膜２９は、これに限定されないが、例えば転送トランジスタ８０のゲート絶縁膜８１よりも厚い膜厚で構成されている。
【0175】
図２４に示すように、導電膜６８は、これに限定されないが、平面視で素子分離領域６５の全域に設けられている。そして、４つの素子形成領域６１ａの各々は、周囲が導電膜６８で囲まれている。
【0176】
また、４つの画素３ｘで囲まれた中央部の素子分離領域６５には、素子分離領域６５の導電膜６８に基準電位を印加するためのコンタクト部８５が設けられている。
【0177】
なお、２つの画素トランジスタ５２、２つの選択トランジスタ５３、１つのリセットトランジスタ５４及び１つの切替トランジスタ５５は、素子分離領域６５で区間された他の素子形成領域に設けられている。そして、この他の素子形成領域も、周囲が導電膜６８で囲まれている。
【0178】
ｐ型の半導体領域６２には、電源電位として第１基準電位が印加される。そして、素子分離領域６５の導電膜６８には、電源電位として第２基準電位が印加される。この第１０実施形態では、これに限定されないが、ｐ型の半導体領域６２に第１基準電位として例えば０Ｖ、素子分離領域６５の導電膜６８に第２基準電位として例えば－１．２Ｖがそれぞれ印加される。導電膜６８への第１基準電位の印加は、転送トランジスタ８０の駆動中において保持される。
【0179】
図２４及び図２５に示すように、画素ブロック５１の４つの素子形成領域６１ａのうち、Ｙ方向で互いに隣り合う２つの素子形成領域６１ａの間の素子分離領域６５は、平面視で画素分離領域７１と重畳する位置に配置され、画素分離領域７１と接している。また、図２４及び図２６に示すように、画素ブロック５１の４つの素子形成領域６１ａのうち、Ｘ方向で互いに隣り合う２つの素子形成領域６１ａの間の素子分離領域６５は、平面視で画素分離領域７１と重畳する位置に配置され、画素分離領域７１と接している。
【0180】
図２４及び図２５に示すように、画素ブロック５１の４つの画素３ｘのうち、Ｙ方向に互いに隣り合う２つの画素３ｘの各々の転送トランジスタ８０は、各々のゲート電極８２が導電膜６８及び第２絶縁膜６９を含む素子分離領域６５を介して互いに隣り合っている。そして、一方の転送トランジスタ８０のゲート電極８２にはゲート電位として例えば－１．２Ｖが印加され、他方の転送トランジスタ８０のゲート電極８２にはゲート電位として例えば２．８Ｖが印加される。
【0181】
このように、異なるゲート電位が印加される２つの転送トランジスタ８０のゲート電極８２の間に、導電膜６８を含む素子分離領域６５が設けられていることにより、この２つの転送トランジスタ８０の駆動時にゲート電極８２からのフリンジ電界を素子分離領域６５の導電膜６８で遮蔽することができるため、素子分離領域６５のゲート電極８２側の端部（図２５中破線で囲んだ領域Ｊ）でのピニングを確保することができる。したがって、この第１０実施形態に係る固体撮像装置１Ｊによれば、上述の第１実施形態に係る固体撮像装置１Ａと同様に、白点及び暗電流特性の劣化を抑制することができる。
【0182】
また、この第１０実施形態の素子分離領域６５は、半導体層６１の第１の面６１ｘ側に平面視で導電膜６８と重畳する第２絶縁膜６９を更に含んでいる。このため、転送トランジスタ８０のゲート電極８２と素子分離領域６５の導電膜６８との電気的な導通を防止することができる。したがって、この第１０実施形態の固体撮像装置１Ｊによれば、白点及び暗電流特性の劣化を抑制することができると共に、転送トランジスタ８０のゲート電極８２と素子分離領域６５の導電膜６８との電気的な導通を防止することができる。
【0183】
≪変形例≫
上述の第１０実施形態では、画素分離領域７１を素子分離領域６５と接する深さで構成した場合について説明した。しかしながら、本技術は、上述の第１０実施形態に限定されない。例えば、本技術は、図２７に示すように、画素分離領域７１を素子分離領域６５から離間する深さで構成した場合にも適用することができる。
上述の第１０実施形態では、画素分離領域７１を素子分離領域６５と接する深さで構成した場合について説明した。しかしながら、本技術は、上述の第１０実施形態に限定されない。例えば、本技術は、図２７に示すように、画素分離領域７１を素子分離領域６５から離間する深さで構成した場合にも適用することができる。
【0184】
〔第１１実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【0185】
図２８は、本技術の第１１実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
図２８に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として本技術の第１実形態から第１０実施形態に係る固体撮像装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｈ，１Ｊを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
図２８に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として本技術の第１実形態から第１０実施形態に係る固体撮像装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｈ，１Ｊを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
【0186】
光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
【0187】
このような構成により、第１１実施形態の電子機器１００では、固体撮像装置１０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
【0188】
なお、固体撮像装置１Ａ～１Ｊを適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
【0189】
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Ｔime of Ｆlight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
【0190】
なお、本技術は、以下のような構成としてもよい。
（１）
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、光検出装置。
（２）
前記第２絶縁膜は、前記導電膜を覆っている、上記（１）に記載の光検出装置。
（３）
前記導電膜は、電位が印加される配線と電気的に接続されている、上記（１）又は（２）に記載の光検出装置。
（４）
前記光電変換部は、第１導電型の第１半導体領域を含み、
前記素子分離領域と前記第１半導体領域との間の前記半導体層に第２導電型の第２半導体領域が設けられている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
前記導電膜は、前記第２半導体領域よりもフェルミレベルが深い導電性材料を含む、上記（１）から（４）に記載の光検出装置。
（６）
前記導電膜は、前記第２半導体領域よりも仕事関数が深い導電性材料を含む、上記（１）から（４）の何れかに記載の光検出装置。
（７）
前記第２半導体領域は、基準電位が印加され、
前記導電膜は、前記基準電位よりも低い負電位が印加される、上記（１）から（４）の何れかに記載の光検出装置。
（８）
前記半導体層は、前記第１の面側に前記素子分離領域で区画された素子形成領域を有し、
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第２絶縁膜が介在されている、上記（１）から（７）の何れかに記載の光検出装置。
（９）
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第２絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（１０）
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
前記第２絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（１１）
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、上記（１）から（８）の何れかに記載の光検出装置。
（１２）
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第２絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、上記（１）から（７）の何れかに記載の光検出装置。
（１３）
前記素子分離領域は、前記溝部と前記第１絶縁膜との間に介在されたピニング膜を更に備えている、上記（１）から（１２）の何れかに記載の光検出装置。
（１４）
前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記トランジスタである、上記（１）から（１１）の何れかに記載の光検出装置。
（１５）
前記半導体層の前記第２の面側に設けられたマイクロレンズを更に備えている、上記（１）から（１４）の何れかに記載の光検出装置。
（１６）
前記トランジスタは、電界効果トランジスタである上記（１）から（１５）の何れかに記載の光検出装置。
（１７）
光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、電子装置。
（１）
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、光検出装置。
（２）
前記第２絶縁膜は、前記導電膜を覆っている、上記（１）に記載の光検出装置。
（３）
前記導電膜は、電位が印加される配線と電気的に接続されている、上記（１）又は（２）に記載の光検出装置。
（４）
前記光電変換部は、第１導電型の第１半導体領域を含み、
前記素子分離領域と前記第１半導体領域との間の前記半導体層に第２導電型の第２半導体領域が設けられている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
前記導電膜は、前記第２半導体領域よりもフェルミレベルが深い導電性材料を含む、上記（１）から（４）に記載の光検出装置。
（６）
前記導電膜は、前記第２半導体領域よりも仕事関数が深い導電性材料を含む、上記（１）から（４）の何れかに記載の光検出装置。
（７）
前記第２半導体領域は、基準電位が印加され、
前記導電膜は、前記基準電位よりも低い負電位が印加される、上記（１）から（４）の何れかに記載の光検出装置。
（８）
前記半導体層は、前記第１の面側に前記素子分離領域で区画された素子形成領域を有し、
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第２絶縁膜が介在されている、上記（１）から（７）の何れかに記載の光検出装置。
（９）
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第２絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（１０）
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
前記第２絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（１１）
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、上記（１）から（８）の何れかに記載の光検出装置。
（１２）
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第２絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、上記（１）から（７）の何れかに記載の光検出装置。
（１３）
前記素子分離領域は、前記溝部と前記第１絶縁膜との間に介在されたピニング膜を更に備えている、上記（１）から（１２）の何れかに記載の光検出装置。
（１４）
前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記トランジスタである、上記（１）から（１１）の何れかに記載の光検出装置。
（１５）
前記半導体層の前記第２の面側に設けられたマイクロレンズを更に備えている、上記（１）から（１４）の何れかに記載の光検出装置。
（１６）
前記トランジスタは、電界効果トランジスタである上記（１）から（１５）の何れかに記載の光検出装置。
（１７）
光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、電子装置。
【0191】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0192】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１Ｊ 固体撮像装置
２ 半導体チップ
２Ａ 画素領域
２Ｂ 周辺領域
３ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１２ 水平信号線
１３…ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６Ａ 第1画素群
１６Ｂ 第２画素群
１７ 読出し回路
２１ 半導体層
２１ａ 素子形成領域
２１ｂ 素子形成領域
２２ ｐ型の半導体領域
２３ 光電変換部（ｎ型の半導体領域）
２５ 素子分離領域（活性領域）
２６ 溝部（凹部）
２７ 第１絶縁膜
２８ 導電膜
２９ 第２絶縁膜
３１ ゲート絶縁膜
３２ａ１，３２ａ２，３２ａ３，３２ｆ，３２ｒ，３２ｓ，３２ｔ ゲート電極
３３ サイドウォールスペーサ
３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｇ，３４ｈ，３４ｊ 主電極領域
３５ ピニング膜
３６ 絶縁層
３７ａ１，３７ａ２，３７ａ３，３７ｂ，３７ｃ，３７ｄ，３７ｅ，３５ｇ，３５ｈ，３７ｊ コンタクト電極
３８ 配線層
３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｇ，３８ｈ，３８ｊ，３８ｒ，３８ｓ，３８ｔ 配線
４１ 画素分離領域
４２ 絶縁膜
４３ 平坦化膜
４４ 遮光膜
４５ カラーフィルタ
４６ マイクロレンズ
５１ 画素ブロック
５２ 増幅トランジスタ
５３ 選択トランジスタ
５４ リセットトランジスタ
５５ 切替トランジスタ
６１ 半導体層
６２ ｐ型の半導体領域
６３ 光電変換部
６４ ｎ型の半導体領域
素子分離領域
６６ 溝部
６７ 第１絶縁膜
６８ 導電膜
６９ 第２絶縁膜
７１ 画素分離領域
８０ 転送トランジスタ
８１ ゲート絶縁膜
８２ ゲート電極
８２ａ 第１部分
８２ｂ 第２部分
８５ コンタクト部
ＡＭＰ，ＡＭＰ１～３ 増幅トランジスタ
ＦＤ 電荷保持領域
ＦＤＧ 切替トランジスタ
ＲＳＴ リセットトランジスタ
Ｒｐ１ 第１基準電位
Ｒｐ２ 第２基準電位
ＳＥＬ，ＳＥＬ１～２ 選択トランジスタ
ＴＲ 転送トランジスタ
Ｓ１ 第１の面
Ｓ２ 第２の面
２ 半導体チップ
２Ａ 画素領域
２Ｂ 周辺領域
３ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１２ 水平信号線
１３…ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６Ａ 第1画素群
１６Ｂ 第２画素群
１７ 読出し回路
２１ 半導体層
２１ａ 素子形成領域
２１ｂ 素子形成領域
２２ ｐ型の半導体領域
２３ 光電変換部（ｎ型の半導体領域）
２５ 素子分離領域（活性領域）
２６ 溝部（凹部）
２７ 第１絶縁膜
２８ 導電膜
２９ 第２絶縁膜
３１ ゲート絶縁膜
３２ａ１，３２ａ２，３２ａ３，３２ｆ，３２ｒ，３２ｓ，３２ｔ ゲート電極
３３ サイドウォールスペーサ
３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｇ，３４ｈ，３４ｊ 主電極領域
３５ ピニング膜
３６ 絶縁層
３７ａ１，３７ａ２，３７ａ３，３７ｂ，３７ｃ，３７ｄ，３７ｅ，３５ｇ，３５ｈ，３７ｊ コンタクト電極
３８ 配線層
３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｇ，３８ｈ，３８ｊ，３８ｒ，３８ｓ，３８ｔ 配線
４１ 画素分離領域
４２ 絶縁膜
４３ 平坦化膜
４４ 遮光膜
４５ カラーフィルタ
４６ マイクロレンズ
５１ 画素ブロック
５２ 増幅トランジスタ
５３ 選択トランジスタ
５４ リセットトランジスタ
５５ 切替トランジスタ
６１ 半導体層
６２ ｐ型の半導体領域
６３ 光電変換部
６４ ｎ型の半導体領域
素子分離領域
６６ 溝部
６７ 第１絶縁膜
６８ 導電膜
６９ 第２絶縁膜
７１ 画素分離領域
８０ 転送トランジスタ
８１ ゲート絶縁膜
８２ ゲート電極
８２ａ 第１部分
８２ｂ 第２部分
８５ コンタクト部
ＡＭＰ，ＡＭＰ１～３ 増幅トランジスタ
ＦＤ 電荷保持領域
ＦＤＧ 切替トランジスタ
ＲＳＴ リセットトランジスタ
Ｒｐ１ 第１基準電位
Ｒｐ２ 第２基準電位
ＳＥＬ，ＳＥＬ１～２ 選択トランジスタ
ＴＲ 転送トランジスタ
Ｓ１ 第１の面
Ｓ２ 第２の面
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】