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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022135898
(43)【公開日】2022-09-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20220908BHJP
H01L 21/28 20060101ALI20220908BHJP
H01L 29/423 20060101ALI20220908BHJP
H01L 29/417 20060101ALI20220908BHJP
H01L 29/41 20060101ALI20220908BHJP
【ＦＩ】
H01L29/80 L
H01L29/80 H
H01L21/28 301B
H01L29/58 Z
H01L29/50 J
H01L29/44 P
H01L29/80 U
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021172416
(22)【出願日】2021-10-21
(31)【優先権主張番号】P 2021034898
(32)【優先日】2021-03-05
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】松本 拓也
【テーマコード（参考）】
4M104
5F102
【Ｆターム（参考）】
4M104AA04
4M104AA05
4M104AA07
4M104BB02
4M104BB05
4M104BB09
4M104BB14
4M104BB18
4M104CC01
4M104CC03
4M104EE06
4M104EE17
4M104FF02
4M104FF11
4M104GG11
4M104GG12
5F102GB02
5F102GC01
5F102GD01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ10
5F102GL04
5F102GL05
5F102GM04
5F102GM06
5F102GQ01
5F102GR09
5F102GV08
5F102HC10
5F102HC11
5F102HC19
(57)【要約】 （修正有）
【課題】小型化可能な半導体装置を提供する。
【解決手段】半導体装置は、基板と、第１ソースフィンガ１２ａと、第１ゲートフィンガ１４ａと、第１ドレインフィンガ１６ａ１と、第２ゲートフィンガ１４ｂと、第２ソースフィンガ１２ｂと、第２ドレインフィンガ１６ａ２と、基板上に設けられ、第１ゲートフィンガの第１端と接続し、第２ゲートフィンガとは接続されず、幅方向に延伸する第１ゲート配線１８ｂ１と、を備える。第１ゲートフィンガが第１ゲート配線に接続する第１箇所における延伸方向の第１ゲート配線の幅は、第１ソースフィンガと第２ソースフィンガとの間に位置する第２箇所における延伸方向の第１ゲート配線の幅より小さく、延伸方向における第１箇所の第２ゲートフィンガ側端は、延伸方向における第２箇所の第２ゲートフィンガ側端より、第１ゲートフィンガ側に位置する。
【選択図】図７
【解決手段】半導体装置は、基板と、第１ソースフィンガ１２ａと、第１ゲートフィンガ１４ａと、第１ドレインフィンガ１６ａ１と、第２ゲートフィンガ１４ｂと、第２ソースフィンガ１２ｂと、第２ドレインフィンガ１６ａ２と、基板上に設けられ、第１ゲートフィンガの第１端と接続し、第２ゲートフィンガとは接続されず、幅方向に延伸する第１ゲート配線１８ｂ１と、を備える。第１ゲートフィンガが第１ゲート配線に接続する第１箇所における延伸方向の第１ゲート配線の幅は、第１ソースフィンガと第２ソースフィンガとの間に位置する第２箇所における延伸方向の第１ゲート配線の幅より小さく、延伸方向における第１箇所の第２ゲートフィンガ側端は、延伸方向における第２箇所の第２ゲートフィンガ側端より、第１ゲートフィンガ側に位置する。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられた第１ソースフィンガと、
前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、
前記第１ソースフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、
前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、
前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、
前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、
を備え、
前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、
前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置。
前記基板上に設けられた第１ソースフィンガと、
前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、
前記第１ソースフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、
前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、
前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、
前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、
を備え、
前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、
前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置。
【請求項2】
前記幅方向からみて、前記第２ゲートフィンガの一部と前記第１ゲート配線の一部とは重なる請求項１に記載の半導体装置。
【請求項3】
前記第１ゲート配線は、前記第１箇所から前記第２箇所に向かうにしたがい前記延伸方向の幅が徐々に大きくなる請求項１または請求項２に記載の半導体装置。
【請求項4】
前記基板上に設けられ、前記第２ゲートフィンガが接続されるゲートバスバーと、
前記第１ゲート配線と前記ゲートバスバーとを接続し、前記延伸方向に延伸する第２ゲート配線と、
を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
前記第１ゲート配線と前記ゲートバスバーとを接続し、前記延伸方向に延伸する第２ゲート配線と、
を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項5】
前記第２ゲート配線と前記第２ゲートフィンガとは前記第２ソースフィンガを挟む請求項４に記載の半導体装置。
【請求項6】
前記第２ソースフィンガの幅は前記第１ソースフィンガの幅より小さく、
前記第２ゲート配線の前記幅方向の幅は前記第１ソースフィンガの幅内に収まる請求項５に記載の半導体装置。
前記第２ゲート配線の前記幅方向の幅は前記第１ソースフィンガの幅内に収まる請求項５に記載の半導体装置。
【請求項7】
前記基板を貫通し、前記第１ソースフィンガと前記基板下に設けられた金属層とを接続するビアを備える請求項６に記載の半導体装置。
【請求項8】
前記第１ソースフィンガと前記第２ソースフィンガとを接続し、前記第１ゲート配線と非接触に交差するソース配線を備える請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項9】
前記基板は、前記基板内の半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を備え、
前記第１ソースフィンガ、前記第１ゲートフィンガおよび前記第１ドレインフィンガは前記第１活性領域上に設けられ、
前記第２ソースフィンガ、前記第２ゲートフィンガおよび第２ドレインフィンガは前記第２活性領域上に設けられ、
前記第１ゲート配線は前記不活性領域上に設けられている請求項１から請求項８のいずれか一項に記載の半導体装置。
前記第１ソースフィンガ、前記第１ゲートフィンガおよび前記第１ドレインフィンガは前記第１活性領域上に設けられ、
前記第２ソースフィンガ、前記第２ゲートフィンガおよび第２ドレインフィンガは前記第２活性領域上に設けられ、
前記第１ゲート配線は前記不活性領域上に設けられている請求項１から請求項８のいずれか一項に記載の半導体装置。
【請求項10】
前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガとで、前記第３ゲートフィンガを挟む第３ドレインフィンガと、
前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ソースフィンガに対し前記第２ソースフィンガと同じ側に設けられ、前記延伸方向に延伸する第３ソースフィンガと、
前記第３ソースフィンガの前記幅方向に隣接して前記第３ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第４ゲートフィンガと、
前記基板上に設けられ、前記第３ソースフィンガとで、前記第４ゲートフィンガを挟む第４ドレインフィンガと、
前記基板上に設けられ、前記第３ゲートフィンガの第１端と接続し、前記第４ゲートフィンガとは接続されず、前記幅方向に延伸する第３ゲート配線と、
を備え、
前記第３ゲートフィンガが前記第３ゲート配線に接続する第３箇所における前記延伸方向の前記第３ゲート配線の幅は、前記第１ソースフィンガと前記第３ソースフィンガとの間に位置する第４箇所における前記延伸方向の前記第３ゲート配線の幅より小さく、
前記延伸方向における前記第３箇所の前記第４ゲートフィンガ側端は、前記延伸方向における前記第４箇所の前記第４ゲートフィンガ側端より、前記第３ゲートフィンガ側に位置する請求項８または請求項９に記載の半導体装置。
前記基板上に設けられ、前記第１ソースフィンガとで、前記第３ゲートフィンガを挟む第３ドレインフィンガと、
前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ソースフィンガに対し前記第２ソースフィンガと同じ側に設けられ、前記延伸方向に延伸する第３ソースフィンガと、
前記第３ソースフィンガの前記幅方向に隣接して前記第３ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第４ゲートフィンガと、
前記基板上に設けられ、前記第３ソースフィンガとで、前記第４ゲートフィンガを挟む第４ドレインフィンガと、
前記基板上に設けられ、前記第３ゲートフィンガの第１端と接続し、前記第４ゲートフィンガとは接続されず、前記幅方向に延伸する第３ゲート配線と、
を備え、
前記第３ゲートフィンガが前記第３ゲート配線に接続する第３箇所における前記延伸方向の前記第３ゲート配線の幅は、前記第１ソースフィンガと前記第３ソースフィンガとの間に位置する第４箇所における前記延伸方向の前記第３ゲート配線の幅より小さく、
前記延伸方向における前記第３箇所の前記第４ゲートフィンガ側端は、前記延伸方向における前記第４箇所の前記第４ゲートフィンガ側端より、前記第３ゲートフィンガ側に位置する請求項８または請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、例えば電界効果トランジスタを有する半導体装置に関する。
【背景技術】
【0002】
ソース、ゲートおよびドレインを有する電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）において、ソースフィンガ、ゲートフィンガおよびドレインフィンガを有する単位ＦＥＴをフィンガの延伸方向に複数配置することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００２－２９９３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１では、単位ＦＥＴをフィンガの延伸方向に複数配置することにより、単位ＦＥＴにおけるゲートフィンガを短くできる。しかし、延伸方向に隣接する単位ＦＥＴのゲートフィンガを同じゲート配線に接続すると高周波特性が劣化することがある。隣接する単位ＦＥＴの一方のゲートフィンガをゲート配線に接続し、他方のゲートフィンガをゲート配線に接続しない場合、隣接する単位ＦＥＴの間隔を小さくできない。このため、半導体装置が大型化してしまう。
【0005】
本開示は、上記課題に鑑みなされたものであり、小型化可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、基板と、前記基板上に設けられた第１ソースフィンガと、前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、前記第１ソースフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、を備え、前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置である。
【発明の効果】
【0007】
本開示によれば、小型化可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
最初に本開示の実施形態の内容を列記して説明する。
【0010】
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた第１ソースフィンガと、前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、前記第１ソースフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、を備え、前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置である。これにより、小型化可能な半導体装置を提供することができる。
（２）前記幅方向からみて、前記第２ゲートフィンガの一部と前記第１ゲート配線の一部とは重なることが好ましい。
（３）前記第１ゲート配線は、前記第１箇所から前記第２箇所に向かうにしたがい前記延伸方向の幅が徐々に大きくなることが好ましい。
（４）前記基板上に設けられ、前記第２ゲートフィンガが接続されるゲートバスバーと、前記第１ゲート配線と前記ゲートバスバーとを接続し、前記延伸方向に延伸する第２ゲート配線と、を備えることが好ましい。
（５）前記第２ゲート配線と前記第２ゲートフィンガとは前記第２ソースフィンガを挟むことが好ましい。
（６）前記第２ソースフィンガの幅は前記第１ソースフィンガの幅より小さく、前記第２ゲート配線の前記幅方向の幅は前記第１ソースフィンガの幅内に収まることが好ましい。
（７）前記基板を貫通し、前記第１ソースフィンガと前記基板下に設けられた金属層とを接続するビアを備えることが好ましい。
（８）前記第１ソースフィンガと前記第２ソースフィンガとを接続し、前記第１ゲート配線と非接触に交差するソース配線を備えることが好ましい。
（９）前記基板は、前記基板内の半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を備え、前記第１ソースフィンガ、前記第１ゲートフィンガおよび前記第１ドレインフィンガは前記第１活性領域上に設けられ、前記第２ソースフィンガ、前記第２ゲートフィンガおよび第２ドレインフィンガは前記第２活性領域上に設けられ、前記第１ゲート配線は前記不活性領域上に設けられていることが好ましい。
（１０）前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガとで、前記第３ゲートフィンガを挟む第３ドレインフィンガと、前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ソースフィンガに対し前記第２ソースフィンガと同じ側に設けられ、前記延伸方向に延伸する第３ソースフィンガと、前記第３ソースフィンガの前記幅方向に隣接して前記第３ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第４ゲートフィンガと、前記基板上に設けられ、前記第３ソースフィンガとで、前記第４ゲートフィンガを挟む第４ドレインフィンガと、前記基板上に設けられ、前記第３ゲートフィンガの第１端と接続し、前記第４ゲートフィンガとは接続されず、前記幅方向に延伸する第３ゲート配線と、を備え、前記第３ゲートフィンガが前記第３ゲート配線に接続する第３箇所における前記延伸方向の前記第３ゲート配線の幅は、前記第１ソースフィンガと前記第３ソースフィンガとの間に位置する第４箇所における前記延伸方向の前記第３ゲート配線の幅より小さく、前記延伸方向における前記第３箇所の前記第４ゲートフィンガ側端は、前記延伸方向における前記第４箇所の前記第４ゲートフィンガ側端より、前記第３ゲートフィンガ側に位置することが好ましい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた第１ソースフィンガと、前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、前記第１ソースフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、を備え、前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置である。これにより、小型化可能な半導体装置を提供することができる。
（２）前記幅方向からみて、前記第２ゲートフィンガの一部と前記第１ゲート配線の一部とは重なることが好ましい。
（３）前記第１ゲート配線は、前記第１箇所から前記第２箇所に向かうにしたがい前記延伸方向の幅が徐々に大きくなることが好ましい。
（４）前記基板上に設けられ、前記第２ゲートフィンガが接続されるゲートバスバーと、前記第１ゲート配線と前記ゲートバスバーとを接続し、前記延伸方向に延伸する第２ゲート配線と、を備えることが好ましい。
（５）前記第２ゲート配線と前記第２ゲートフィンガとは前記第２ソースフィンガを挟むことが好ましい。
（６）前記第２ソースフィンガの幅は前記第１ソースフィンガの幅より小さく、前記第２ゲート配線の前記幅方向の幅は前記第１ソースフィンガの幅内に収まることが好ましい。
（７）前記基板を貫通し、前記第１ソースフィンガと前記基板下に設けられた金属層とを接続するビアを備えることが好ましい。
（８）前記第１ソースフィンガと前記第２ソースフィンガとを接続し、前記第１ゲート配線と非接触に交差するソース配線を備えることが好ましい。
（９）前記基板は、前記基板内の半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を備え、前記第１ソースフィンガ、前記第１ゲートフィンガおよび前記第１ドレインフィンガは前記第１活性領域上に設けられ、前記第２ソースフィンガ、前記第２ゲートフィンガおよび第２ドレインフィンガは前記第２活性領域上に設けられ、前記第１ゲート配線は前記不活性領域上に設けられていることが好ましい。
（１０）前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガとで、前記第３ゲートフィンガを挟む第３ドレインフィンガと、前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ソースフィンガに対し前記第２ソースフィンガと同じ側に設けられ、前記延伸方向に延伸する第３ソースフィンガと、前記第３ソースフィンガの前記幅方向に隣接して前記第３ゲートフィンガの前記延伸方向における前記基板上に設けられ、前記延伸方向に延伸する第４ゲートフィンガと、前記基板上に設けられ、前記第３ソースフィンガとで、前記第４ゲートフィンガを挟む第４ドレインフィンガと、前記基板上に設けられ、前記第３ゲートフィンガの第１端と接続し、前記第４ゲートフィンガとは接続されず、前記幅方向に延伸する第３ゲート配線と、を備え、前記第３ゲートフィンガが前記第３ゲート配線に接続する第３箇所における前記延伸方向の前記第３ゲート配線の幅は、前記第１ソースフィンガと前記第３ソースフィンガとの間に位置する第４箇所における前記延伸方向の前記第３ゲート配線の幅より小さく、前記延伸方向における前記第３箇所の前記第４ゲートフィンガ側端は、前記延伸方向における前記第４箇所の前記第４ゲートフィンガ側端より、前記第３ゲートフィンガ側に位置することが好ましい。
【0011】
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0012】
［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２から図５は、それぞれ図１のＡ－Ａ断面図～Ｄ－Ｄ断面図である。基板１０の上面の法線方向をＺ方向、各フィンガの延伸方向をＹ方向、各フィンガの幅方向をＸ方向とする。
図１は、実施例１に係る半導体装置の平面図である。図２から図５は、それぞれ図１のＡ－Ａ断面図～Ｄ－Ｄ断面図である。基板１０の上面の法線方向をＺ方向、各フィンガの延伸方向をＹ方向、各フィンガの幅方向をＸ方向とする。
【0013】
図１～図５に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂとを備えている。半導体層１０ｂがイオン注入等により不活性化された領域が不活性領域１１ａであり、不活性化されていない領域が活性領域１１である。基板１０上にソースフィンガ１２ａ～１２ｃ、ゲートフィンガ１４ａ～１４ｄ、ドレインフィンガ１６ａ、１６ｂ、ゲート配線１８ａ、１８ｂ１および１８ｂ２、ゲートバスバー２２およびドレインバスバー２４が設けられている。
【0014】
ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａおよび１６ｂは、活性領域１１上に設けられたオーミック金属層４０と、オーミック金属層４０に設けられた低抵抗層５０を有する。オーミック金属層４０は、半導体層１０ｂにオーミックコンタクトする。低抵抗層５０は、オーミック金属層４０より抵抗率が低くかつ厚い。ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａおよび１６ｂにおいて、オーミック金属層４０のＸ方向およびＹ方向における幅は低抵抗層５０のＸ方向およびＹ方向における幅より大きくてもよいし、同じでもよい。ソース配線１９ｂはソースフィンガ１２ａと１２ｂとを接続し、ソース配線１９ｃはソースフィンガ１２ａと１２ｃとを接続する。ソース配線１９ｂおよび１９ｃは不活性領域１１ａ上に設けられ、低抵抗層５０を有し、オーミック金属層４０を有していない。ドレインフィンガ１６ａおよび１６ｂのうち不活性領域１１ａ上の部分は低抵抗層５０を有し、オーミック金属層４０を有していない。
【0015】
ゲートフィンガ１４ａ～１４ｄは、活性領域１１上に設けられたゲート金属層４５を有し、低抵抗層５０を有していない。ゲート配線１８ｂ１は不活性領域１１ａ上に設けられたゲート金属層４５を有し、低抵抗層５０を有していない。ゲート配線１８ａは半導体層１０ｂ上に設けられたゲート金属層４５と低抵抗層５０を有する。低抵抗層５０は、ゲート金属層４５より抵抗率が低くかつ厚い。
【0016】
ソースフィンガ１２ａはＹ方向に延伸し、Ｘ方向における幅Ｗ２ａとＹ方向における長さＬ２ａとを有する。ソースフィンガ１２ａのＸ方向における両端からＹ方向にソースフィンガ１２ｂおよび１２ｃが延伸する。ソースフィンガ１２ｂおよび１２ｃは各々Ｘ方向における幅Ｗ２ｂとＹ方向における長さＬ２ｂを有する。ソースフィンガ１２ａおよび１２ｂの＋Ｘ方向にＹ方向に延伸するドレインフィンガ１６ａが設けられている。ソースフィンガ１２ａおよび１２ｃの－Ｘ方向にＹ方向に延伸するドレインフィンガ１６ｂが設けられている。ドレインフィンガ１６ａおよび１６ｂは各々Ｘ方向の幅Ｗ６を有する。ゲートフィンガ１４ａおよび１４ｂは、ソースフィンガ１２ａおよび１２ｂとドレインフィンガ１６ａとの間に設けられ、ゲートフィンガ１４ｃおよび１４ｄは、ソースフィンガ１２ａおよび１２ｃとドレインフィンガ１６ｂとの間に設けられている。ゲートフィンガ１４ａ～１４ｄはＹ方向に延伸し、Ｘ方向における幅はゲート長Ｌｇに相当する。
【0017】
ソースフィンガ１２ａと１２ｃとの間にはＹ方向に延伸しＸ方向の幅Ｗ８ａを有するゲート配線１８ａが設けられている。ゲートフィンガ１４ａおよび１４ｃと１４ｂおよび１４ｄとの間にゲート配線１８ｂ１および１８ｂ２が設けられている。ゲート配線１８ｂ１および１８ｂ２はＹ方向の幅Ｗ８ｂを有しＸ方向に延伸し、ゲートフィンガ１４ａおよび１４ｃの－Ｙ方向の端部とゲート配線１８ａの＋Ｙ方向の端部とをそれぞれ接続する。ゲート配線１８ｂ１および１８ｂ２とソース配線１９ｂおよび１９ｃとは絶縁膜２６を介し交差し、互いに電気的に接続されていない。ゲートフィンガ１４ｂ、１４ｄおよびゲート配線１８ａの－Ｙ方向の端部はゲートバスバー２２に接続されている。ドレインフィンガ１６ａおよび１６ｂの＋Ｙ方向の端部はドレインバスバー２４に接続されている。ソースフィンガ１２ａは基板１０を貫通するビア２０を介し、基板１０下に設けられた金属層２８に接続されている。ソースフィンガ１２ａ～１２ｃ、ゲートフィンガ１４ａ～１４ｄ、ドレインフィンガ１６ａ、１６ｂ、ゲート配線１８ａ、１８ｂ１よび１８ｂ２を覆うように絶縁膜２６が設けられている。
【0018】
ＦＥＴ領域３０ａと３０ｂはＹ方向に配置されている。ＦＥＴ領域３０ａでは、ソースフィンガ１２ａを含む活性領域１１がＸ方向に延伸している。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａは、単位ＦＥＴ３２ａを形成し、ソースフィンガ１２ａ、ゲートフィンガ１４ｃおよびドレインフィンガ１６ｂは、単位ＦＥＴ３２ｃを形成する。単位ＦＥＴ３２ａおよび３２ｃのゲート幅Ｗｇａはソースフィンガ１２ａを含む活性領域１１のＹ方向の長さに相当する。単位ＦＥＴ３２ａおよび３２ｃのソース電位は、金属層２８からビア２０を介しソースフィンガ１２ａに供給される。ゲート電位（およびゲート信号）は、ゲートバスバー２２からゲート配線１８ａ、１８ｂ１よび１８ｂ２を介しゲートフィンガ１４ａおよび１４ｃに供給される。ドレイン電位は、ドレインバスバー２４からドレインフィンガ１６ａおよび１６ｂに供給される。単位ＦＥＴ３２ａおよび３２ｃはＸ方向に交互に配列されている。
【0019】
ＦＥＴ領域３０ｂでは、ゲート配線１８ａを除き活性領域１１が設けられている。ソースフィンガ１２ｂ、ゲートフィンガ１４ｂおよびドレインフィンガ１６ａは、単位ＦＥＴ３２ｂを形成し、ソースフィンガ１２ｃ、ゲートフィンガ１４ｄおよびドレインフィンガ１６ｂは、単位ＦＥＴ３２ｄを形成する。単位ＦＥＴ３２ｂおよび３２ｄのゲート幅Ｗｇｂはソースフィンガ１２ｂおよび１２ｃを含む活性領域１１内のＹ方向の長さに相当する。単位ＦＥＴ３２ｂおよび３２ｄのソース電位は、金属層２８からビア２０およびソースフィンガ１２ａを介しソースフィンガ１２ｂおよび１２ｃに供給される。ゲート電位（およびゲート信号）は、ゲートバスバー２２からゲートフィンガ１４ｂおよび１４ｄに供給される。ドレイン電位は、ドレインバスバー２４からドレインフィンガ１６ａおよび１６ｂに供給される。単位ＦＥＴ３２ｂおよび３２ｄはＸ方向に交互に配列されている。半導体装置の全体のゲート幅を大きくする場合には、単位ＦＥＴ３２ａ～ＦＥＴ３２ｄがＸ方向に複数配置される。
【0020】
図６は、実施例１に係る半導体装置における活性領域１１ｂ、１１ｃ１、１１ｃ２、オーミック金属層４０およびゲート金属層４５を示す平面図である。図６に示すように、基板１０のＦＥＴ領域３０ａに活性領域１１ｂが設けられ、ＦＥＴ領域３０ｂに活性領域１１ｃ１および１１ｃ２が設けられている。活性領域１１ｂ上に、オーミック金属層４０により、ソースフィンガ１２ａ、ドレインフィンガ１６ａ１および１６ｂ１が設けられ、ゲート金属層４５により、ゲートフィンガ１４ａおよび１４ｃが設けられている。活性領域１１ｃ１上にオーミック金属層４０により、ソースフィンガ１２ｂおよびドレインフィンガ１６ａ２が形成され、ゲート金属層４５により、ゲートフィンガ１４ｂが形成されている。活性領域１１ｃ２上にオーミック金属層４０により、ソースフィンガ１２ｃおよびドレインフィンガ１６ｂ２が形成され、ゲート金属層４５により、ゲートフィンガ１４ｄが形成されている。ドレインフィンガ１６ａ１と１６ａ２とは低抵抗層５０により接続され図１のドレインフィンガ１６ａを形成する。ドレインフィンガ１６ｂ１と１６ｂ２とは低抵抗層５０により接続され図１のドレインフィンガ１６ｂを形成する。
【0021】
単位ＦＥＴ３２ａでは、ゲートフィンガ１４ａ（第１ゲートフィンガ）は、ソースフィンガ１２ａ（第１ソースフィンガ）のＸ方向（幅方向）に隣接して設けられている。ドレインフィンガ１６ａ１（第１ドレインフィンガ）はソースフィンガ１２ａとで、ゲートフィンガ１４ａを挟む。単位ＦＥＴ３２ｂでは、ソースフィンガ１２ｂ（第２ソースフィンガ）は、ソースフィンガ１２ａの－Ｙ方向に設けられている。ゲートフィンガ１４ｂ（第２ゲートフィンガ）は、ソースフィンガ１２ｂのＸ方向に隣接してゲートフィンガ１４ａの－Ｙ方向に設けられている。ドレインフィンガ１６ａ２（第２ドレインフィンガ）は、ソースフィンガ１２ｂとで、ゲートフィンガ１４ｂを挟む。ゲート配線１８ｂ１（第１ゲート配線）は、ゲートフィンガ１４ａの第１端（－Ｙ側端）と接続し、ゲートフィンガ１４ｂとは接続されず、Ｘ方向に延伸する。
【0022】
単位ＦＥＴ３２ｃでは、ゲートフィンガ１４ｃ（第３ゲートフィンガ）は、ゲートフィンガ１４ａとでソースフィンガ１２ａを挟む。ドレインフィンガ１６ｂ１（第３ドレインフィンガ）は、ソースフィンガ１２ａとで、ゲートフィンガ１４ｃを挟む。単位ＦＥＴ３２ｄでは、ソースフィンガ１２ｃ（第３ソースフィンガ）は、ソースフィンガ１２ａに対しソースフィンガ１２ｂと同じ側に設けられている。ゲートフィンガ１４ｄ（第４ゲートフィンガ）は、ソースフィンガ１２ｃのＸ方向に隣接してゲートフィンガ１４ｃの－Ｙ方向に設けられている。ドレインフィンガ１６ｂ２（第４ドレインフィンガ）は、ソースフィンガ１２ｃとで、ゲートフィンガ１４ｄを挟む。ゲート配線１８ｂ２（第３ゲート配線）は、ゲートフィンガ１４ｃの第１端（－Ｙ側端）と接続し、ゲートフィンガ１４ｄとは接続されず、Ｘ方向に延伸する。
【0023】
活性領域１１ｂと１１ｃ１との間の不活性領域１１ａ上にゲート配線１８ｂ１が設けられている。活性領域１１ｂと１１ｃ２との間の不活性領域１１ａ上にゲート配線１８ｂ２が設けられている。活性領域１１ｃ１と１１ｃ２との間の不活性領域１１ａ上にゲート配線１８ａが設けられている。ゲートフィンガ１４ｂ、１４ｃおよびゲート配線１８ａの第１端（－Ｙ側端）はゲートバスバー２２に接続されている。ゲート配線１８ｂ１はゲートフィンガ１４ａとゲート配線１８ａとを接続する。ゲート配線１８ｂ２はゲートフィンガ１４ｃとゲート配線１８ａとを接続する。ゲートフィンガ１４ｂおよび１４ｄの第２端（＋Ｙ側端）はゲート配線１８ｂ１および１８ｂ２に接続されていない。
【0024】
半導体装置が例えば窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。オーミック金属層４０は、金属膜であり、例えば基板１０側から密着膜（例えばチタン膜）およびアルミニウム膜である。ゲート金属層４５は、金属膜であり、例えば基板１０側から密着膜（例えばニッケル膜）および金膜である。低抵抗層５０は、金属層であり、例えばバリア層（例えばチタンタングステン膜）および金膜である。ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａおよび１６ｂは低抵抗層５０を備えていなくてもよい。ゲート配線１８ａはゲート金属層４５を備えていなくてもよい。ゲートバスバー２２は、ゲート金属層４５と低抵抗層５０を有していてもよいし、低抵抗層５０を有しゲート金属層４５を有していなくてもよい。ドレインバスバー２４は、オーミック金属層４０と低抵抗層５０を有していてもよいし、低抵抗層５０を有しオーミック金属層４０を有していなくてもよい。ビア２０および金属層２８は例えば基板１０側から密着層および金層である。絶縁膜２６は例えば窒化シリコン膜である。
【0025】
ソースフィンガ１２ａのＸ方向における幅Ｗ２ａは例えば５０μｍ～１００μｍであり、Ｙ方向における長さＬ２ａは例えば１００μｍ～４００μｍである。ソースフィンガ１２ｂおよび１２ｃのＸ方向における幅Ｗ２ｂは例えば５μｍ～２０μｍであり、Ｙ方向における長さＬ２ｂは例えば１１０μｍ～４１０μｍである。ゲートフィンガ１４ａ～１４ｄのＸ方向におけるゲート長Ｌｇは例えば０．２５μｍ～２μｍである。ドレインフィンガ１６ａおよび１６ｂのＸ方向における幅Ｗ６は例えば５μｍ～１００μｍである。ゲート配線１８ａの幅Ｗ８ａは例えば５μｍ～２０μｍである。ゲート配線１８ｂ１および１８ｂ２の幅Ｗ８ｂは例えば５μｍ～２０μｍである。単位ＦＥＴ３２ａおよび３２ｃのゲート幅Ｗｇａは例えば１００μｍ～４００μｍであり、単位ＦＥＴ３２ｂおよび３２ｄのゲート幅Ｗｇｂは例えば１００μｍ～４００μｍである。ビア２０の幅Ｗ２０は例えば１０μｍ～６０μｍである。
【0026】
図７は、実施例１に係る半導体装置の平面拡大図である。図７に示すように、ゲートフィンガ１４ａがゲート配線１８ｂ１に接続する第１箇所におけるゲート配線１８ｂ１のＹ方向の幅Ｗ８ｃは、ソースフィンガ１２ａと１２ｂとの間の第２箇所におけるゲート配線１８ｂ１のＹ方向の幅Ｗ８ｄより小さい。ゲート配線１８ｂ１のＹ方向における幅は、－Ｘ方向に行くにしたがい直線的に大きくなる。活性領域１１ｃ１からゲートフィンガ１４ｂが突出する距離はＬ４ａであり、ゲートフィンガ１４ｂとゲート配線１８ｂ１とのＹ方向における距離はＬ８ａであり、ゲートフィンガ１４ｂとゲート配線１８ｂ１との最短距離はＬ８ｂである。幅Ｗ８ｃは例えば１μｍ～５μｍであり、幅Ｗ８ｃは例えば５μｍ～２０μｍである。距離Ｌ４ａは例えば１μｍ～１０μｍであり、距離Ｌ８ａおよびＬ８ｂは例えば５μｍ～２０μｍである。
【0027】
図８は、比較例１に係る半導体装置の平面拡大図である。図８に示すように、比較例１では、ゲート配線１８ｂ１の平面形状は矩形である。ゲート配線１８ｂ１の幅はＷ８ｂであり、活性領域１１ｃ１からゲートフィンガ１４ｂが突出する距離はＬ４ａであり、ゲートフィンガ１４ｂとゲート配線１８ｂ１とのＹ方向における距離はＬ８ｃである。
【0028】
図１および図６において、ゲートバスバー２２に高周波信号が入力すると、高周波信号はゲートバスバー２２からゲートフィンガ１４ｂおよび１４ｄに供給される。また、高周波信号はゲートバスバー２２からゲート配線１８ａ、１８ｂ１および１８ｂ２を介しそれぞれゲートフィンガ１４ａおよび１４ｃに供給される。ゲート配線１８ｂ１および１８ｂ２とゲートフィンガ１４ｂおよび１４ｄとが接続されている場合、ゲート配線１８ｂ１および１８ｂ２からゲートフィンガ１４ｂおよび１４ｄにそれぞれ高周波信号が供給される。これにより、ゲートフィンガ１４ｂおよび１４ｄに、ゲートバスバー２２から供給される高周波信号と、ゲート配線１８ｂ１および１８ｂ２から供給される高周波信号と、では位相が異なる。このため、損失の増大等が生じ高周波特性が劣化してしまう。
【0029】
比較例１では、ゲート配線１８ｂ１および１８ｂ２とゲートフィンガ１４ｂおよび１４ｄとが接続されていない。これにより、ゲート配線１８ｂ１および１８ｂ２からゲートフィンガ１４ｂおよび１４ｄにそれぞれ高周波信号が供給されない。よって、高周波特性の劣化を抑制できる。また、ゲートフィンガ１４ｂおよび１４ｄの第１端（－Ｙ側端）はゲートバスバー２２に接続され、第２端（＋Ｙ側端）はゲート配線１８ｂ１および１８ｂ２から離れている。これにより、ゲートバスバー２２からゲートフィンガ１４ｂおよび１４ｄに供給されるゲート信号とゲート配線１８ａ、１８ｂ１および１８ｂ２からゲートフィンガ１４ａおよび１４ｃに供給されるゲート信号には位相差が生じる。しかし、ゲートフィンガ１４ａ～１４ｄには同じ－Ｙ方向からゲート信号が供給され、ドレインフィンガ１６ａおよび１６ｂから＋Ｙ方向に信号が出力される。これにより、位相差による損失を抑制できる。よって、高周波特性を向上させることができる。
【0030】
ゲートフィンガ１４ｂは活性領域１１ｃ１から距離Ｌ４ａ突き出している。ゲート配線１８ｂ１とゲートフィンガ１４ｂとが近づくと、ゲート配線１８ｂ１を伝送する高周波信号がゲートフィンガ１４ｂに漏洩するため、高周波特性が劣化する。これを抑制するため、ゲート配線１８ｂ１とゲートフィンガ１４ｂとの間は距離Ｌ８ｃ離れている。ゲート配線１８ｂ１と活性領域１１ｃ１とは距離Ｌ４ａ＋Ｌ８ｃ離れることになる。これにより、基板１０が大型化してしまう。
【0031】
実施例１によれば、図７のように、ゲートフィンガ１４ａがゲート配線１８ｂ１に接続する第１箇所におけるＹ方向のゲート配線１８ｂ１の幅Ｗ８ｃは、ソースフィンガ１２ａと１２ｂとの間に位置する第２箇所におけるＹ方向のゲート配線１８ｂ１の幅Ｗ８ｄより小さい。Ｙ方向における第１箇所のゲートフィンガ１４ｂ側（－Ｙ側）端Ｙ１は、Ｙ方向における第２箇所のゲートフィンガ１４ｂ側（－Ｙ側）端Ｙ２より、ゲートフィンガ１４ａ側（＋Ｙ側）に位置する。これにより、ゲート配線１８ｂ１とゲートフィンガ１４ｂとの距離Ｌ８ａおよびＬ８ｂを比較例１の距離Ｌ８ｃと同程度確保しても、活性領域１１ｃ１をゲート配線１８ｂ１に近づけることができる。よって、基板１０の面積を小さくでき、半導体装置を小型化できる。また、比較例１と実施例１とで、基板１０の面積を同じとする場合、実施例１では比較例１に比べ、活性領域１１ｃ１のＹ方向における幅Ｗｇｂを大きくできる。よって、出力を大きくできる。小型化の観点から、幅Ｗ８ｃは幅Ｗ８ｄの２／３以下が好ましく、１／２以下がより好ましい。ゲート配線１８ｂ１の低抵抗化の観点から幅Ｗ８ｃは幅Ｗ８ｄの１／１０以上が好ましい。
【0032】
比較例１において、幅Ｗ８ｂを小さくすることも考えられる。しかし、幅Ｗ８ｂを小さくすると、ゲート配線１８ｂ１の抵抗が高くなり、高周波特性が劣化する。実施例１では、ゲート配線１８ｂ１の幅Ｗ８ｄを大きくできるため、ゲート配線１８ｂ１の抵抗を低くでき、高周波特性の劣化を抑制できる。
【0033】
また、Ｘ方向からみて、ゲートフィンガ１４ｂの一部とゲート配線１８ｂ１の一部とは重なる。すなわち、ゲートフィンガ１４ｂの＋Ｙ側の端はＹ１とＹ２との間に位置する。これにより、活性領域１１ｃ１をゲート配線１８ｂ１により近づけることができる。よって、半導体装置をより小型化できる。
【0034】
図１および図６のように、ゲートバスバー２２には、ゲートフィンガ１４ｂおよび１４ｄが接続される。ゲート配線１８ａ（第２ゲート配線）は、ゲート配線１８ｂ１および１８ｂ２とゲートバスバー２２とを接続する。この場合、ゲートフィンガ１４ｂがゲート配線１８ｂ１と接続すると、高周波特性が劣化する。そこで、ゲートフィンガ１４ｂとゲート配線１８ｂ１とを分離すると、比較例１のように、半導体装置が大型化する。よって、図７のように、ゲート配線１８ｂ１の幅Ｗ８ｃを幅Ｗ８ｄより小さくすることが好ましい。
【0035】
図１および図６のように、ゲート配線１８ａとゲートフィンガ１４ｂとはソースフィンガ１２ｂを挟む。これにより、平面視においてゲート配線１８ａとソースフィンガ１２ｂとが平面視において重ならない。このため、ゲート・ソース容量を抑制でき、高周波特性を向上できる。
【0036】
ソースフィンガ１２ａのＸ方向における幅Ｗ２ａを広く設計することがある。例えば、ソースフィンガ１２ａにビア２０によりソース電位を供給することにより、ソースインダクタンスを小さくできる。しかし、ソースフィンガ１２ａの幅Ｗ２ａが広くなる。一方、ソースフィンガ１２ｂおよび１２ｃがＹ方向にソース電位を供給するための幅Ｗ２ｂは幅Ｗ２ａほど広くなくてもよい。そこで、図１のように、ソースフィンガ１２ｂの幅Ｗ２ｂはソースフィンガ１２ａの幅Ｗ２ａより小さく、ゲート配線１８ａのＸ方向の幅Ｗ８ａはソースフィンガ１２ａの幅Ｗ２ａ内に収まる。すなわち、Ｙ方向から見ると、ゲート配線１８ａ、ソースフィンガ１２ｂおよび１２ｃは、ソースフィンガ１２ａに重なり、ソースフィンガ１２ａ以外の領域には重ならない。これにより、ゲート配線１８ａを設けても、半導体装置のＸ方向の幅を抑制できる。よって、半導体装置を小型化できる。
【0037】
ビア２０は、基板１０を貫通し、ソースフィンガ１２ａと基板１０下に設けられた金属層２８とを接続する。このように、ビア２０をソースフィンガ１２ａに直接接続すると、ソースフィンガ１２ａの幅Ｗ２ａが広くなる。このため、ゲート配線１８ａをソースフィンガ１２ｂと１２ｃの間に設けることができる。
【0038】
ソース配線１９ｂは、ソースフィンガ１２ａと１２ｂとを接続し、ゲート配線１８ｂ１と非接触に交差する。これにより、ソースフィンガ１２ａと１２ｂが電気的に接続され、かつゲート配線１８ｂ１からゲートフィンガ１４ａに高周波信号を供給できる。
【0039】
基板１０内の半導体層１０ｂが活性化され互に分離された活性領域１１ｂ（第１活性領域）および活性領域１１ｃ１（第２活性領域）と、活性領域１１ｂと１１ｃ１との間に設けられ半導体層１０ｂが不活性化された不活性領域１１ａと、が設けられている。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａ１は活性領域１１ｂ上に設けられている。ソースフィンガ１２ｂ、ゲートフィンガ１４ｂおよびドレインフィンガ１６ａ２は活性領域１１ｃ１上に設けられている。ゲート配線１８ｂ１は不活性領域１１ａ上に設けられている。これにより、ゲート配線１８ｂ１によるゲート・ソース容量を低減でき、高周波特性を向上できる。
【0040】
図６のように、ＦＥＴ３２ｃおよび３２ｄにおいても、ゲートフィンガ１４ｃがゲート配線１８ｂ２に接続する第３箇所におけるＹ方向のゲート配線１８ｂ２の幅は、ソースフィンガ１２ａとソースフィンガ１２ｃとの間に位置する第４箇所におけるＹ方向のゲート配線１８ｂ２の幅より小さい。Ｙ方向における第３箇所のゲートフィンガ１４ｄ側（－Ｙ側）端は、Ｙ方向における第４箇所のゲートフィンガ１４ｄ側（－Ｙ側）端より、ゲートフィンガ１４ｃ側（＋Ｙ側）に位置する。これにより、半導体装置を小型化できる。
【0041】
［実施例１の変形例１］
図９は、実施例１の変形例１に係る半導体装置の平面拡大図である。図９に示すように、ゲート配線１８ｂ１のうち、＋Ｘ側の部分のＹ方向における幅Ｗ８ｃは一定であり、－Ｘ側の部分のＹ方向における幅Ｗ８ｃは一定である。ゲートフィンガ１４ｂとゲート配線１８ｂ１とのＸ方向の距離はＬ８ｄである。ゲート配線１８ｂ２についても同様である。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例１においても、距離Ｌ８ｄを距離Ｌ８ａと同程度とすることで、ゲート配線１８ｂ１からゲートフィンガ１４ｂへの高周波信号の漏洩を抑制できる。かつ、半導体装置を小型化できる。
図９は、実施例１の変形例１に係る半導体装置の平面拡大図である。図９に示すように、ゲート配線１８ｂ１のうち、＋Ｘ側の部分のＹ方向における幅Ｗ８ｃは一定であり、－Ｘ側の部分のＹ方向における幅Ｗ８ｃは一定である。ゲートフィンガ１４ｂとゲート配線１８ｂ１とのＸ方向の距離はＬ８ｄである。ゲート配線１８ｂ２についても同様である。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例１においても、距離Ｌ８ｄを距離Ｌ８ａと同程度とすることで、ゲート配線１８ｂ１からゲートフィンガ１４ｂへの高周波信号の漏洩を抑制できる。かつ、半導体装置を小型化できる。
【0042】
［実施例１の変形例２］
図１０は、実施例１の変形例２に係る半導体装置の平面拡大図である。図１０に示すように、ゲートフィンガ１４ａがゲート配線１８ｂ１に接続される第１箇所から－Ｘ方向に向かうにしたがいゲート配線１８ｂ１の幅が曲線的に大きくなる。ゲート配線１８ｂ１の－Ｙ側の辺は、ゲートフィンガ１４ｂの＋Ｙ側の端を中心とする略円形の外周である。これにより、ゲートフィンガ１４ｂとゲート配線１８ｂ１との最短距離Ｌ８ｂは距離Ｌ８ａとＬ８ｄはほぼ同じとなる。ゲート配線１８ｂ２についても同様である。その他の構成は実施例1と同じであり説明を省略する。
図１０は、実施例１の変形例２に係る半導体装置の平面拡大図である。図１０に示すように、ゲートフィンガ１４ａがゲート配線１８ｂ１に接続される第１箇所から－Ｘ方向に向かうにしたがいゲート配線１８ｂ１の幅が曲線的に大きくなる。ゲート配線１８ｂ１の－Ｙ側の辺は、ゲートフィンガ１４ｂの＋Ｙ側の端を中心とする略円形の外周である。これにより、ゲートフィンガ１４ｂとゲート配線１８ｂ１との最短距離Ｌ８ｂは距離Ｌ８ａとＬ８ｄはほぼ同じとなる。ゲート配線１８ｂ２についても同様である。その他の構成は実施例1と同じであり説明を省略する。
【0043】
実施例１およびその変形例１のように、ゲート配線１８ｂ１は、第１箇所から第２箇所に向かうにしたがいＹ方向の幅が徐々に大きくなる。これにより、ゲート配線１８ｂ１の面積を大きくでき、ゲート抵抗を抑制できる。実施例１の変形例２のように、ゲート配線１８ｂ１の－Ｙ側の辺をゲートフィンガ１４ｂの＋Ｙ側端を中心とする略円形の外周とする。これにより、ゲート配線１８ｂ１の面積をより大きくでき、ゲート抵抗をより抑制できる。
【0044】
［実施例２］
図１１は、実施例２に係る半導体装置における活性領域、オーミック金属層およびゲート金属層を示す平面図である。図１１に示すように、実施例２では、活性領域１１ｃ１と１１ｃ２（図６参照）とが一体になり活性領域１１ｃが設けられている。ソースフィンガ１２ｂと１２ｃ（図６参照）とが一体となりソースフィンガ１２ｂｃが設けられている。ソースフィンガ１２ｂｃのＸ方向における幅は、ソースフィンガ１２ａのＸ方向における幅とほぼ同じである。活性領域１１ｃは、Ｘ方向に帯状に延伸している。ゲート配線１８ａは、低抵抗層５０により形成され、ソースフィンガ１２ｂｃの上方に絶縁膜２６を介し設けられている。その他の構成は、実施例１と同じであり説明を省略する。
図１１は、実施例２に係る半導体装置における活性領域、オーミック金属層およびゲート金属層を示す平面図である。図１１に示すように、実施例２では、活性領域１１ｃ１と１１ｃ２（図６参照）とが一体になり活性領域１１ｃが設けられている。ソースフィンガ１２ｂと１２ｃ（図６参照）とが一体となりソースフィンガ１２ｂｃが設けられている。ソースフィンガ１２ｂｃのＸ方向における幅は、ソースフィンガ１２ａのＸ方向における幅とほぼ同じである。活性領域１１ｃは、Ｘ方向に帯状に延伸している。ゲート配線１８ａは、低抵抗層５０により形成され、ソースフィンガ１２ｂｃの上方に絶縁膜２６を介し設けられている。その他の構成は、実施例１と同じであり説明を省略する。
【0045】
実施例２のように、平面視において、ゲート配線１８ａはソースフィンガ１２ｂｃと重なっていてもよい。実施例２では、ゲート・ソース容量が大きくなる。よって、実施例１のように、平面視において、ゲート配線１８ａはソースフィンガ１２ｂおよび１２ｃと重ならないことが好ましい。
【0046】
実施例１、２およびその変形例では、Ｘ方向に４つの単位ＦＥＴが配列する例を説明したが、Ｘ方向における単位ＦＥＴの個数は１個でもよいし、２個、３個または５個以上でもよい。Ｘ方向に配列された４つの単位ＦＥＴを１グループとし、Ｘ方向に複数のグループが配列されていてもよい。１つのソースフィンガ１２ａにビア２０が１つの例を説明したが、１つのソースフィンガ１２ａに複数のビア２０が設けられていてもよい。
【0047】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0048】
１０、１０ａ 基板
１０ｂ 半導体層
１１、１１ｃ２ 活性領域
１１ａ 不活性領域
１１ｂ 活性領域（第１活性領域）
１１ｃ１ 活性領域（第２活性領域）
１２ａ～１２ｃ ソースフィンガ（第１～第３ソースフィンガ）
１２ｂｃ ソースフィンガ
１４ａ～１４ｄ ゲートフィンガ（第１～第４ゲートフィンガ）
１６ａ、１６ｂ ドレインフィンガ
１６ａ１、１６ａ２、１６ｂ１、１６ｂ２ ドレインフィンガ（第１～第４ドレインフィンガ）
１８ａ ゲート配線（第２ゲート配線）
１８ｂ１ ゲート配線（第１ゲート配線）
１８ｂ２ ゲート配線（第３ゲート配線）
１９ｂ ソース配線（第１ソース配線）
１９ｃ ソース配線（第２ソース配線）
２０ ビア
２２ ゲートバスバー
２４ ドレインバスバー
２６ 絶縁膜
２８ 金属層
３０ａ～３０ｂ ＦＥＴ領域
３２ａ～３２ｄ 単位ＦＥＴ
４０ オーミック金属層
４５ ゲート金属層
５０ 低抵抗層
１０ｂ 半導体層
１１、１１ｃ２ 活性領域
１１ａ 不活性領域
１１ｂ 活性領域（第１活性領域）
１１ｃ１ 活性領域（第２活性領域）
１２ａ～１２ｃ ソースフィンガ（第１～第３ソースフィンガ）
１２ｂｃ ソースフィンガ
１４ａ～１４ｄ ゲートフィンガ（第１～第４ゲートフィンガ）
１６ａ、１６ｂ ドレインフィンガ
１６ａ１、１６ａ２、１６ｂ１、１６ｂ２ ドレインフィンガ（第１～第４ドレインフィンガ）
１８ａ ゲート配線（第２ゲート配線）
１８ｂ１ ゲート配線（第１ゲート配線）
１８ｂ２ ゲート配線（第３ゲート配線）
１９ｂ ソース配線（第１ソース配線）
１９ｃ ソース配線（第２ソース配線）
２０ ビア
２２ ゲートバスバー
２４ ドレインバスバー
２６ 絶縁膜
２８ 金属層
３０ａ～３０ｂ ＦＥＴ領域
３２ａ～３２ｄ 単位ＦＥＴ
４０ オーミック金属層
４５ ゲート金属層
５０ 低抵抗層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2022-03-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられた第１ソースフィンガと、
前記第１ソースフィンガの幅方向に隣接して前記基板上に前記第１ソースフィンガに沿って設けられた第１ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、
前記第１ソースフィンガから前記第１ソースフィンガが延伸する延伸方向に位置する前記基板の領域上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、
前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガから前記延伸方向に位置する前記基板の領域上に前記第２ソースフィンガに沿って設けられた第２ゲートフィンガと、
前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、
前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、
を備え、
前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、
前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置。
前記基板上に設けられた第１ソースフィンガと、
前記第１ソースフィンガの幅方向に隣接して前記基板上に前記第１ソースフィンガに沿って設けられた第１ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガとで、前記第１ゲートフィンガを挟む第１ドレインフィンガと、
前記第１ソースフィンガから前記第１ソースフィンガが延伸する延伸方向に位置する前記基板の領域上に設けられ、前記延伸方向に延伸する第２ソースフィンガと、
前記第２ソースフィンガの前記幅方向に隣接して前記第１ゲートフィンガから前記延伸方向に位置する前記基板の領域上に前記第２ソースフィンガに沿って設けられた第２ゲートフィンガと、
前記基板上に設けられ、前記第２ソースフィンガとで、前記第２ゲートフィンガを挟む第２ドレインフィンガと、
前記基板上に設けられ、前記第１ゲートフィンガの第１端と接続し、前記第２ゲートフィンガとは接続されず、前記幅方向に延伸する第１ゲート配線と、
を備え、
前記第１ゲートフィンガが前記第１ゲート配線に接続する第１箇所における前記延伸方向の前記第１ゲート配線の幅は、前記第１ソースフィンガと前記第２ソースフィンガとの間に位置する第２箇所における前記延伸方向の前記第１ゲート配線の幅より小さく、
前記延伸方向における前記第１箇所の前記第２ゲートフィンガ側端は、前記延伸方向における前記第２箇所の前記第２ゲートフィンガ側端より、前記第１ゲートフィンガ側に位置する半導体装置。
【請求項2】
前記幅方向からみて、前記第２ゲートフィンガの一部と前記第１ゲート配線の一部とは重なる請求項１に記載の半導体装置。
【請求項3】
前記第１ゲート配線は、前記第１箇所から前記第２箇所に向かうにしたがい前記延伸方向の幅が徐々に大きくなる請求項１または請求項２に記載の半導体装置。
【請求項4】
前記基板上に設けられ、前記第２ゲートフィンガが接続されるゲートバスバーと、
前記第１ゲート配線と前記ゲートバスバーとを接続し、前記延伸方向に延伸する第２ゲート配線と、
を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
前記第１ゲート配線と前記ゲートバスバーとを接続し、前記延伸方向に延伸する第２ゲート配線と、
を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項5】
前記第２ゲート配線と前記第２ゲートフィンガとは前記第２ソースフィンガを挟む請求項４に記載の半導体装置。
【請求項6】
前記第２ソースフィンガの幅は前記第１ソースフィンガの幅より小さく、
前記第２ゲート配線の前記幅方向の幅は前記第１ソースフィンガの幅内に収まる請求項５に記載の半導体装置。
前記第２ゲート配線の前記幅方向の幅は前記第１ソースフィンガの幅内に収まる請求項５に記載の半導体装置。
【請求項7】
前記基板を貫通し、前記第１ソースフィンガと前記基板下に設けられた金属層とを接続するビアを備える請求項６に記載の半導体装置。
【請求項8】
前記第１ソースフィンガと前記第２ソースフィンガとを接続し、前記第１ゲート配線と非接触に交差するソース配線を備える請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項9】
前記基板は、前記基板内の半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を備え、
前記第１ソースフィンガ、前記第１ゲートフィンガおよび前記第１ドレインフィンガは前記第１活性領域上に設けられ、
前記第２ソースフィンガ、前記第２ゲートフィンガおよび第２ドレインフィンガは前記第２活性領域上に設けられ、
前記第１ゲート配線は前記不活性領域上に設けられている請求項１から請求項８のいずれか一項に記載の半導体装置。
前記第１ソースフィンガ、前記第１ゲートフィンガおよび前記第１ドレインフィンガは前記第１活性領域上に設けられ、
前記第２ソースフィンガ、前記第２ゲートフィンガおよび第２ドレインフィンガは前記第２活性領域上に設けられ、
前記第１ゲート配線は前記不活性領域上に設けられている請求項１から請求項８のいずれか一項に記載の半導体装置。
【請求項10】
前記第１ソースフィンガの幅方向に隣接して前記基板上に前記第１ソースフィンガに沿って設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガとで、前記第３ゲートフィンガを挟む第３ドレインフィンガと、
前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ソースフィンガに対し前記第２ソースフィンガと同じ側に設けられ、前記延伸方向に延伸する第３ソースフィンガと、
前記第３ソースフィンガの前記幅方向に隣接して前記第３ゲートフィンガから前記延伸方向に位置する前記基板の領域上に前記第３ソースフィンガに沿って設けられた第４ゲートフィンガと、
前記基板上に設けられ、前記第３ソースフィンガとで、前記第４ゲートフィンガを挟む第４ドレインフィンガと、
前記基板上に設けられ、前記第３ゲートフィンガの第１端と接続し、前記第４ゲートフィンガとは接続されず、前記幅方向に延伸する第３ゲート配線と、
を備え、
前記第３ゲートフィンガが前記第３ゲート配線に接続する第３箇所における前記延伸方向の前記第３ゲート配線の幅は、前記第１ソースフィンガと前記第３ソースフィンガとの間に位置する第４箇所における前記延伸方向の前記第３ゲート配線の幅より小さく、
前記延伸方向における前記第３箇所の前記第４ゲートフィンガ側端は、前記延伸方向における前記第４箇所の前記第４ゲートフィンガ側端より、前記第３ゲートフィンガ側に位置する請求項８または請求項９に記載の半導体装置。
前記基板上に設けられ、前記第１ソースフィンガとで、前記第３ゲートフィンガを挟む第３ドレインフィンガと、
前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ソースフィンガに対し前記第２ソースフィンガと同じ側に設けられ、前記延伸方向に延伸する第３ソースフィンガと、
前記第３ソースフィンガの前記幅方向に隣接して前記第３ゲートフィンガから前記延伸方向に位置する前記基板の領域上に前記第３ソースフィンガに沿って設けられた第４ゲートフィンガと、
前記基板上に設けられ、前記第３ソースフィンガとで、前記第４ゲートフィンガを挟む第４ドレインフィンガと、
前記基板上に設けられ、前記第３ゲートフィンガの第１端と接続し、前記第４ゲートフィンガとは接続されず、前記幅方向に延伸する第３ゲート配線と、
を備え、
前記第３ゲートフィンガが前記第３ゲート配線に接続する第３箇所における前記延伸方向の前記第３ゲート配線の幅は、前記第１ソースフィンガと前記第３ソースフィンガとの間に位置する第４箇所における前記延伸方向の前記第３ゲート配線の幅より小さく、
前記延伸方向における前記第３箇所の前記第４ゲートフィンガ側端は、前記延伸方向における前記第４箇所の前記第４ゲートフィンガ側端より、前記第３ゲートフィンガ側に位置する請求項８または請求項９に記載の半導体装置。