知財求人 - 知財ポータルサイト「IP Force」
▶ エーイーエス グローバル ホールディングス， プライベート リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022135911
(43)【公開日】2022-09-15
(54)【発明の名称】バイポーラパルス電圧ゲートドライバ
(51)【国際特許分類】
H02M 1/08 20060101AFI20220908BHJP
H03K 17/689 20060101ALI20220908BHJP
【ＦＩ】
H02M1/08 A
H02M1/08 301A
H03K17/689
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021193987
(22)【出願日】2021-11-30
(11)【特許番号】
(45)【特許公報発行日】2022-05-20
(31)【優先権主張番号】17/192,177
(32)【優先日】2021-03-04
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】519027693
【氏名又は名称】エーイーエス グローバル ホールディングス， プライベート リミテッド
(74)【代理人】
【識別番号】110000659
【氏名又は名称】弁理士法人広江アソシエイツ特許事務所
(72)【発明者】
【氏名】ライアン，ロバート
【テーマコード（参考）】
5H740
5J055
【Ｆターム（参考）】
5H740BA12
5H740BB04
5H740BC01
5H740BC02
5H740HH07
5H740JA01
5H740JB01
5H740KK03
5H740NN17
5H740NN18
5J055AX44
5J055BX16
5J055CX07
5J055CX19
5J055DX13
5J055DX22
5J055DX56
5J055EX07
5J055EX29
5J055EY01
5J055EY07
5J055EY12
5J055EY21
5J055EY29
5J055EZ23
5J055GX01
5J055GX02
5J055GX04
(57)【要約】 （修正有）
【課題】ゲート駆動回路を駆動する方法及びゲート駆動回路並びに電源回路を提供する。
【解決手段】ＰＷＭ発生器を有するパワー電子回路において、ゲート駆動回路２００は、ゲートドライバアセンブリ２０２と、変圧器２２８と、第１のトランジスタ２３２及び第２のトランジスタ２３４と、を備える。ゲートドライバアセンブリは、第１の電圧入力２１６及び第２の電圧入力２２０並びに変圧器の一次巻線２２６に結合された第１の電圧出力２１８及び第２の電圧出力２２２を備える。第１のトランジスタ及び第２のトランジスタは、二次巻線２３０に結合される。ＰＷＭ発生器が、第２の電圧入力よりも高い第１の入力電圧を、第１の電圧入力に供給することによって、第１の電圧出力に、正の出力電圧を供給させるとともに、第１の電圧入力よりも高い第２の入力電圧を、第２の電圧入力に供給することによって、第１の回路電圧出力に、負の出力電圧を供給させる。
【選択図】図２
【解決手段】ＰＷＭ発生器を有するパワー電子回路において、ゲート駆動回路２００は、ゲートドライバアセンブリ２０２と、変圧器２２８と、第１のトランジスタ２３２及び第２のトランジスタ２３４と、を備える。ゲートドライバアセンブリは、第１の電圧入力２１６及び第２の電圧入力２２０並びに変圧器の一次巻線２２６に結合された第１の電圧出力２１８及び第２の電圧出力２２２を備える。第１のトランジスタ及び第２のトランジスタは、二次巻線２３０に結合される。ＰＷＭ発生器が、第２の電圧入力よりも高い第１の入力電圧を、第１の電圧入力に供給することによって、第１の電圧出力に、正の出力電圧を供給させるとともに、第１の電圧入力よりも高い第２の入力電圧を、第２の電圧入力に供給することによって、第１の回路電圧出力に、負の出力電圧を供給させる。
【選択図】図２
【特許請求の範囲】
【請求項1】
ゲートドライバアセンブリであって、
第１の電圧入力と、
前記第１の電圧入力に供給される第１の入力電圧に基づいて第１の出力電圧を提供するように構成される第１の電圧出力と、
第２の電圧入力と、
前記第２の電圧入力に供給される第２の入力電圧に基づいて第２の出力電圧を提供するように構成される第２の電圧出力とを備える、ゲートドライバアセンブリと、
変圧器であって、
前記第１の電圧出力および前記第２の電圧出力に結合された一次巻線、および、
二次巻線を備える変圧器と、
第１の回路電圧出力と、
第２の回路電圧出力と、
前記二次巻線に結合され、前記第１の回路電圧出力に結合された第１のスイッチングデバイスと、
前記二次巻線に結合され、前記第２の回路電圧出力に結合された第２のスイッチングデバイスと、
コントローラであって、
前記第２の電圧入力に供給される前記第２の入力電圧よりも高い第１の入力電圧を前記第１の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される前記出力電圧に対して正の出力電圧を供給させ、
前記第１の電圧入力に供給される前記第１の入力電圧よりも高い第２の入力電圧を前記第２の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される前記出力電圧に対して負の出力電圧を供給させるように構成されるコントローラと、を備え、
前記第１のスイッチングデバイスは、ゲート、ソース、およびドレインを備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備え、
前記第１のスイッチングデバイスの前記ドレインは、前記第１の電圧出力に結合され、
前記第２のスイッチングデバイスの前記ドレインは、前記第２の電圧出力に結合され、
前記二次巻線は、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとに結合されたハイサイド端子と、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとに結合されたローサイド端子と、を備える、ゲート駆動回路。
第１の電圧入力と、
前記第１の電圧入力に供給される第１の入力電圧に基づいて第１の出力電圧を提供するように構成される第１の電圧出力と、
第２の電圧入力と、
前記第２の電圧入力に供給される第２の入力電圧に基づいて第２の出力電圧を提供するように構成される第２の電圧出力とを備える、ゲートドライバアセンブリと、
変圧器であって、
前記第１の電圧出力および前記第２の電圧出力に結合された一次巻線、および、
二次巻線を備える変圧器と、
第１の回路電圧出力と、
第２の回路電圧出力と、
前記二次巻線に結合され、前記第１の回路電圧出力に結合された第１のスイッチングデバイスと、
前記二次巻線に結合され、前記第２の回路電圧出力に結合された第２のスイッチングデバイスと、
コントローラであって、
前記第２の電圧入力に供給される前記第２の入力電圧よりも高い第１の入力電圧を前記第１の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される前記出力電圧に対して正の出力電圧を供給させ、
前記第１の電圧入力に供給される前記第１の入力電圧よりも高い第２の入力電圧を前記第２の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される前記出力電圧に対して負の出力電圧を供給させるように構成されるコントローラと、を備え、
前記第１のスイッチングデバイスは、ゲート、ソース、およびドレインを備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備え、
前記第１のスイッチングデバイスの前記ドレインは、前記第１の電圧出力に結合され、
前記第２のスイッチングデバイスの前記ドレインは、前記第２の電圧出力に結合され、
前記二次巻線は、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとに結合されたハイサイド端子と、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとに結合されたローサイド端子と、を備える、ゲート駆動回路。
【請求項2】
前記ゲートドライバアセンブリは、デュアルゲートドライバ集積回路（ＩＣ）を備える、請求項１に記載のゲート駆動回路。
【請求項3】
前記第１のスイッチングデバイスは、ゲート、ソース、およびドレインを備える金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備える、請求項１に記載のゲート駆動回路。
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備える、請求項１に記載のゲート駆動回路。
【請求項4】
前記高い第１の入力電圧を供給することにより、前記第２のスイッチングデバイスをオンにする、請求項１に記載のゲート駆動回路。
【請求項5】
前記コントローラはさらに、前記第１の入力電圧の一部が前記第１の電圧入力に供給されている間に、前記第１の入力電圧と実質的に一致する電圧で、前記第２の入力電圧を供給することによって、前記第２のスイッチングデバイスをオフにするように構成される、請求項４に記載のゲート駆動回路。
【請求項6】
前記高い第２の入力電圧を供給することにより、前記第１のスイッチングデバイスをオンにする、請求項５に記載のゲート駆動回路。
【請求項7】
前記コントローラはさらに、前記第２の入力電圧の一部が前記第２の電圧入力に供給されている間に、前記第２の入力電圧と実質的に一致する電圧で、前記第１の入力電圧を供給することによって、前記第１のスイッチングデバイスをオフにするように構成される、請求項６に記載のゲート駆動回路。
【請求項8】
前記コントローラはさらに、前記第１の回路電圧出力および前記第２の回路電圧出力に結合された負荷スイッチングデバイスのパルス幅変調（ＰＷＭ）出力を制御するために、前記正の出力電圧と前記負の出力電圧との間の時間間隔を変化させるように構成される、請求項１に記載のゲート駆動回路。
【請求項9】
ハイサイドスイッチングデバイスと、
電圧出力を備えるハイサイドゲートドライバであって、
一対の電圧入力および一対の電圧出力を備えるゲートドライバアセンブリと、
一次巻線および二次巻線を有する変圧器と、
前記二次巻線および前記電圧出力に結合された一対のスイッチングデバイスと、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記一対の電圧出力の第１の出力から、前記一対の電圧出力の第２の出力へ電流を供給させることによって、前記ハイサイドスイッチングデバイスをオン状態に制御し、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記第２の出力から、前記第１の出力に電流を供給させることによって、前記ハイサイドスイッチングデバイスをオフ状態に制御するように構成されるコントローラとを備える、ハイサイドゲートドライバとを備え、
前記一対のスイッチングデバイスは、
ゲート、ソース、およびドレインを有する第１のスイッチングデバイスと、
ゲート、ソース、およびドレインを有する第２のスイッチングデバイスとを備え、
前記第１および第２のスイッチングデバイスの前記ドレインは、前記電圧出力に結合され、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとは、前記二次巻線のハイサイド端子に結合され、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとは、前記二次巻線のローサイド端子に結合される、電源回路。
電圧出力を備えるハイサイドゲートドライバであって、
一対の電圧入力および一対の電圧出力を備えるゲートドライバアセンブリと、
一次巻線および二次巻線を有する変圧器と、
前記二次巻線および前記電圧出力に結合された一対のスイッチングデバイスと、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記一対の電圧出力の第１の出力から、前記一対の電圧出力の第２の出力へ電流を供給させることによって、前記ハイサイドスイッチングデバイスをオン状態に制御し、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記第２の出力から、前記第１の出力に電流を供給させることによって、前記ハイサイドスイッチングデバイスをオフ状態に制御するように構成されるコントローラとを備える、ハイサイドゲートドライバとを備え、
前記一対のスイッチングデバイスは、
ゲート、ソース、およびドレインを有する第１のスイッチングデバイスと、
ゲート、ソース、およびドレインを有する第２のスイッチングデバイスとを備え、
前記第１および第２のスイッチングデバイスの前記ドレインは、前記電圧出力に結合され、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとは、前記二次巻線のハイサイド端子に結合され、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとは、前記二次巻線のローサイド端子に結合される、電源回路。
【請求項10】
前記コントローラは、前記ハイサイドスイッチングデバイスを前記オン状態に制御するように構成される際に、
前記一対の電圧入力のうちの一方に第１の電圧を印加し、
前記一対の電圧入力のうちの他方に第２の電圧を印加するように構成され、
前記第１の電圧は、前記第２の電圧よりも高い、請求項９に記載の電源回路。
前記一対の電圧入力のうちの一方に第１の電圧を印加し、
前記一対の電圧入力のうちの他方に第２の電圧を印加するように構成され、
前記第１の電圧は、前記第２の電圧よりも高い、請求項９に記載の電源回路。
【請求項11】
前記コントローラは、前記一対の電圧入力のうちの一方への前記第１の電圧の印加と同時に、前記一対の電圧入力のうちの他方へ前記第１の電圧を印加することによって、前記ゲートドライバアセンブリに、前記一次巻線を介した電流を停止させるように構成される、請求項１０に記載の電源回路。
【請求項12】
前記コントローラは、前記ハイサイドスイッチングデバイスを前記オフ状態に制御するように構成される際に、
前記一対の電圧入力のうちの他方に前記第１の電圧を印加し、
前記一対の電圧入力のうちの一方に前記第２の電圧を印加するように構成される、請求項１０に記載の電源回路。
前記一対の電圧入力のうちの他方に前記第１の電圧を印加し、
前記一対の電圧入力のうちの一方に前記第２の電圧を印加するように構成される、請求項１０に記載の電源回路。
【請求項13】
ゲートドライバアセンブリの第１の入力に第１の電圧を印加するステップと、
前記ゲートドライバアセンブリの第２の入力に第２の電圧を印加するステップであって、前記第１の電圧は、前記第２の電圧よりも高い、印加するステップと、
前記第１および第２の電圧の印加に応答して、正の電流を、変圧器の一次巻線を介して、前記ゲートドライバアセンブリの第１の出力から、前記ゲートドライバアセンブリの第２の出力に流すステップと、
前記正の電流が、前記一次巻線を介して流れることに応答して、正の誘導電流を、前記変圧器の二次巻線を介して流すステップと、
前記正の誘導電流が、前記二次巻線を介して流れることに応答して、前記二次巻線に結合された一対のスイッチが、スイッチングデバイスに正の出力電圧を提供するステップであって、前記スイッチングデバイスは、前記正の出力電圧に応答してオンになるように構成される、提供するステップと、
前記第１の電圧を前記第１の入力に印加している間、第１の遅延後に、前記第１の電圧を前記第２の入力に印加して、前記一次巻線を流れる前記正の電流を低減させるステップと、
前記一次巻線を流れる前記電流の低減に応答して、前記一対のスイッチに、前記スイッチングデバイスに前記正の出力電圧を提供することを停止させるステップとを含む、方法。
前記ゲートドライバアセンブリの第２の入力に第２の電圧を印加するステップであって、前記第１の電圧は、前記第２の電圧よりも高い、印加するステップと、
前記第１および第２の電圧の印加に応答して、正の電流を、変圧器の一次巻線を介して、前記ゲートドライバアセンブリの第１の出力から、前記ゲートドライバアセンブリの第２の出力に流すステップと、
前記正の電流が、前記一次巻線を介して流れることに応答して、正の誘導電流を、前記変圧器の二次巻線を介して流すステップと、
前記正の誘導電流が、前記二次巻線を介して流れることに応答して、前記二次巻線に結合された一対のスイッチが、スイッチングデバイスに正の出力電圧を提供するステップであって、前記スイッチングデバイスは、前記正の出力電圧に応答してオンになるように構成される、提供するステップと、
前記第１の電圧を前記第１の入力に印加している間、第１の遅延後に、前記第１の電圧を前記第２の入力に印加して、前記一次巻線を流れる前記正の電流を低減させるステップと、
前記一次巻線を流れる前記電流の低減に応答して、前記一対のスイッチに、前記スイッチングデバイスに前記正の出力電圧を提供することを停止させるステップとを含む、方法。
【請求項14】
第１の遅延後に、前記第１の電圧を前記第２の入力に印加して、前記正の電流を低減させるステップは、前記第１の遅延後に、前記第２の入力に前記第１の電圧を印加して、前記正の電流の流れを排除することを含む、請求項１３に記載の方法。
【請求項15】
前記ゲートドライバアセンブリの前記第１の入力に前記第２の電圧を印加するステップと、
前記ゲートドライバアセンブリの前記第２の入力に前記第１の電圧を印加するステップと、
前記第１および第２の電圧の印加に応答して、前記ゲートドライバアセンブリの前記第２の出力から前記ゲートドライバアセンブリの前記第１の出力へ、変圧器の一次巻線を介して負の電流を流すステップと、
前記負の電流が、前記第２の出力から前記第１の出力へ前記一次巻線を介して流れることに応答して、前記変圧器の二次巻線を介して負の誘導電流を流すステップと、
前記負の誘導電流が、前記二次巻線を介して流れることに応答して、前記一対のスイッチに、前記スイッチングデバイスに負の出力電圧を提供させるステップであって、前記スイッチングデバイスは、前記負の出力電圧に応答してオフになるように構成される、提供するステップとをさらに含む、請求項１３に記載の方法。
前記ゲートドライバアセンブリの前記第２の入力に前記第１の電圧を印加するステップと、
前記第１および第２の電圧の印加に応答して、前記ゲートドライバアセンブリの前記第２の出力から前記ゲートドライバアセンブリの前記第１の出力へ、変圧器の一次巻線を介して負の電流を流すステップと、
前記負の電流が、前記第２の出力から前記第１の出力へ前記一次巻線を介して流れることに応答して、前記変圧器の二次巻線を介して負の誘導電流を流すステップと、
前記負の誘導電流が、前記二次巻線を介して流れることに応答して、前記一対のスイッチに、前記スイッチングデバイスに負の出力電圧を提供させるステップであって、前記スイッチングデバイスは、前記負の出力電圧に応答してオフになるように構成される、提供するステップとをさらに含む、請求項１３に記載の方法。
【請求項16】
前記第２の入力に前記第１の電圧を印加している間、第２の遅延後に前記第２の入力に前記第２の電圧を印加して、前記一次巻線を介した前記負の電流を低減させるステップと、
前記一次巻線を介した前記負の電流を低減させることに応答して、前記一対のスイッチに、前記スイッチングデバイスへの前記負の出力電圧の提供を停止させるステップとをさらに含む、請求項１５に記載の方法。
前記一次巻線を介した前記負の電流を低減させることに応答して、前記一対のスイッチに、前記スイッチングデバイスへの前記負の出力電圧の提供を停止させるステップとをさらに含む、請求項１５に記載の方法。
【請求項17】
前記第１の遅延後の前記第２の入力への前記第１の電圧の印加と、前記第１の入力への前記第２の電圧の印加との間の第３の遅延を変化させることによって、前記スイッチングデバイスのデューティサイクルを制御するステップをさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の態様は、電源に関し、特に、電源ゲートドライバに関する。
【背景技術】
【0002】
電源は、典型的には、入力電圧を異なる出力電圧に変換する。たとえば、交流（ＡＣ）入力電圧は、電子機器で使用するために直流（ＤＣ）電圧に変換され得る。別の例では、第１のＤＣ入力電圧は、電子機器による使用のために異なるＤＣ電圧に変換され得る。
【0003】
電源トポロジは、ハイサイドまたはフローティング半導体スイッチを駆動することを含むことができる。これらのトポロジは、たとえば、バックコンバータ、ＬＬＣコンバータ、ハーフブリッジコンバータ、フルブリッジコンバータ、トーテムポール昇圧コンバータなどを含む。ハイサイド半導体スイッチを駆動する既知の解決策は、ブートストラップゲート駆動回路、絶縁ゲート駆動回路、または変圧器ゲート駆動回路の様々な変形を使用することを含む。そのような解決策は、半導体スイッチのデューティサイクル範囲を低減することができ、実施コストに影響を及ぼす可能性がある。
【発明の概要】
【0004】
１つの態様によれば、ゲート駆動回路は、ゲートドライバアセンブリと、変圧器と、第１および第２の回路電圧出力と、第１および第２のスイッチングデバイスと、コントローラとを備える。ゲートドライバアセンブリは、第１の電圧入力と、第１の電圧入力に供給される第１の入力電圧に基づいて第１の出力電圧を提供するように構成される第１の電圧出力とを備える。ゲートドライバアセンブリはまた、第２の電圧入力と、第２の電圧入力に供給される第２の入力電圧に基づいて第２の出力電圧を提供するように構成される第２の電圧出力とを備える。変圧器は、第１の電圧出力および第２の電圧出力に結合された一次巻線と、二次巻線とを備える。第１のスイッチングデバイスは、二次巻線に結合され、第１の回路電圧出力に結合され、第２のスイッチングデバイスは、二次巻線に結合され、第２の回路電圧出力に結合される。コントローラは、第２の電圧入力に供給される第２の入力電圧よりも高い第１の入力電圧を第１の電圧入力に供給することによって、第１の回路電圧出力に、第２の回路電圧出力によって供給される出力電圧に対して正の出力電圧を供給させるように構成される。コントローラはまた、第１の電圧入力に供給される第１の入力電圧よりも高い第２の入力電圧を第２の電圧入力に供給することによって、第１の回路電圧出力に、第２の回路電圧出力によって供給される出力電圧に対して負の出力電圧を供給させるように構成される。
【0005】
別の態様によれば、電源回路は、ハイサイドスイッチングデバイスと、電圧出力を有するハイサイドゲートドライバとを備える。ハイサイドゲートドライバは、一対の電圧入力および一対の電圧出力を備えるゲートドライバアセンブリと、一次巻線および二次巻線を有する変圧器と、二次巻線および電圧出力に結合された一対のスイッチングデバイスとを備える。コントローラは、ゲートドライバアセンブリに、一次巻線を介して一対の電圧出力の第１の出力から、一対の電圧出力の第２の出力へ電流を供給させることによって、ハイサイドスイッチングデバイスをオン状態に制御するように構成される。コントローラはまた、ゲートドライバアセンブリに、一次巻線を介して第２の出力から、第１の出力に電流を供給させることによって、ハイサイドスイッチングデバイスをオフ状態に制御するように構成される。
【0006】
別の態様によれば、方法は、ゲートドライバアセンブリの第１の入力に第１の電圧を印加することと、ゲートドライバアセンブリの第２の入力に第２の電圧を印加することとを備え、第１の電圧は第２の電圧よりも高い。第１および第２の電圧の印加に応答して、方法は、正の電流を、変圧器の一次巻線を介して、ゲートドライバアセンブリの第１の出力から、ゲートドライバアセンブリの第２の出力へ流すことを備える。正の電流が、一次巻線を介して流れることに応答して、方法は、正の誘導電流を、変圧器の二次巻線を介して流すことを備える。正の誘導電流が、二次巻線を介して流れることに応答して、方法は、二次巻線に結合された一対のスイッチが、スイッチングデバイスに正の出力電圧を提供することを備え、スイッチングデバイスは、正の出力電圧に応答してオンになるように構成される。
【図面の簡単な説明】
【0007】
図面は、本開示の実施形態を実施するために現在企図されている実施形態を示す。
【0008】
以下図面を示す：
【0009】
【図1】本開示の１つの実施形態によるパワー電子回路の概略ブロック図である。
【0010】
【図2】１つの実施形態によるゲート駆動回路を示す図である。
【0011】
【図3】別の実施形態によるゲート駆動回路を示す図である。
【0012】
【図4】１つの実施形態による制御方式の波形を示す図である。
【0013】
【0014】
【0015】
【図7】別の実施形態による制御方式の波形を示す図である。
【0016】
【図8】別の実施形態による制御方式の波形を示す図である。
【0017】
【図9】別の実施形態によるパワー電子回路を示す図である。
【0018】
本開示は様々な修正および代替形態の影響を受けやすいが、その特定の実施形態は、例として図面に示されており、本明細書で詳細に説明される。しかしながら、本明細書における特定の実施形態の説明は、本開示を開示された特定の形態に限定することを意図するものではなく、逆に、本開示の趣旨および範囲内にあるすべての修正、等価物、および代替物を網羅することを意図していることを理解されたい。対応する参照番号は、図面のいくつかの図を通して対応する部分または特徴を示すことに留意されたい。
【発明を実施するための形態】
【0019】
本開示の例が、添付の図面を参照してより完全に説明される。以下の説明は、本質的に単なる例示であり、本開示、用途、または使用を限定することを意図するものではない。
【0020】
例示的な実施形態は、本開示が完全であり、当業者に範囲を十分に伝えるように提供される。本開示の実施形態の完全な理解を提供するために、特定の構成要素、デバイス、および方法の例など、多数の特定の詳細が記載されている。特定の詳細を採用する必要がないこと、例示的な実施形態を多くの異なる形態で具体化できること、およびいずれも本開示の範囲を限定するものと解釈されるべきではないことは、当業者には明らかであろう。いくつかの例示的な実施形態では、周知のプロセス、周知のデバイス構造、および周知の技術は詳細には説明されない。
【0021】
本明細書の開示は、当業者が本発明を実施することを可能にするために詳細かつ正確であるが、本明細書に開示される物理的実施形態は、他の特定の構造で具体化され得る本発明を例示するにすぎない。以上、好ましい実施形態を説明したが、特許請求の範囲によって規定される本発明から逸脱することなく、詳細を変更することができる。
【0022】
図１は、本開示の１つの実施形態によるパワー電子回路構築ブロック１００の概略ブロック図を示す。半導体スイッチをオンおよびオフに駆動することは、任意のパワーエレクトロニクス回路の基本的な態様である。パワー電子回路の一般的な構築ブロックは、図１に示すようなハーフブリッジ構成である。構築ブロック１００は、ハイサイドスイッチ１０２およびローサイドスイッチ１０４の２つのパワー半導体スイッチを含む。図１に例示するように、スイッチ１０２、１０４はアクティブスイッチであり、トランジスタ（たとえば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））を含む。しかしながら、本開示の実施形態は、スイッチのいずれかまたは両方のための代替の能動的に制御されるスイッチ、受動的なスイッチなどの使用を企図している。スイッチ１０２、１０４は、第１の電圧１０６（たとえば、Ｖｂｕｌｋ）と回路接地１０８との間に直列に接続される。スイッチ１０２、１０４は、各ゲート駆動回路１１０、１１２を駆動するために１つまたは複数のＰＷＭ信号１１６を生成するように構成されたパルス幅変調（ＰＷＭ）発生器ＰＷＭ発生器１１４によって駆動されるそれらのそれぞれのゲート駆動回路１１０、１１２によってオンおよびオフされる。ローサイドスイッチ１０４を駆動することは、ゲート駆動回路１１２内の回路構成が、接地１０８を基準とするため、既知の技法を使用する簡単な作業であることが多い。したがって、ローサイドスイッチ１０４は、低コストのローサイドゲートドライバ１１２によって駆動することができる。ハイサイドスイッチ１１０を駆動することは、ゲート駆動回路ほど単純ではない。なぜなら、このスイッチを駆動することは、スイッチノード電圧１１８（たとえば、Ｖｓｗ）を基準とするゲート駆動回路１１０を含むからである。
【0023】
ハイサイドスイッチ１０２をオンおよびオフに駆動するための既知の技法は、１）ＰＷＭ信号をレベルシフトし、ブートストラップ回路を使用して、ハイサイドゲートドライバに電力を供給するフローティング供給電圧を生成することと、２）絶縁された直流（ＤＣ）電源によって電力供給される絶縁されたゲート駆動回路を使用することと、または、３）異なるタイプの変圧器ゲート駆動回路を使用することとを含む。これらの既知の技法は、回路コスト、回路設置面積、回路電力散逸、広いデューティサイクル動作、ならびに電流のソースおよびシンク能力に関して、異なるトレードオフを有する。加えて、ｄｖ／ｄｔおよびｄｉ／ｄｔノイズ耐性に関してトレードオフが存在する。
【0024】
図２は、前述の欠点のいくつかを克服する実施形態による、図１のハイサイドゲート駆動回路１１０のためのバイポーラパルス電圧ゲート駆動回路２００を示す。ゲート駆動回路２００は、各々がソース電圧２１０に結合されている電圧入力２０８を有し、信号接地２１４に結合されている接地入力２１２を有する一対のバッファ２０４、２０６を有するデュアルゲートドライバアセンブリ２０２を含む。
【0025】
デュアルゲートドライバアセンブリ２０２は、第１の入力電圧を受け取るように構成された第１の電圧入力２１６を有し、第１の電圧出力２１８は、第１の入力電圧を受け取ることに応答して、第１の出力電圧信号を供給するように構成される。たとえば、第１の電圧入力２１６で受信される高い入力電圧信号は、第１の電圧出力２１８によって送信される高出力電圧信号をもたらす。加えて、第２の電圧入力２２０および第２の電圧出力２２２もまた、第２の電圧入力２２０における高い入力電圧信号の受信に応答して、第２の電圧出力２２２において第２の出力電圧信号を供給するために含まれる。
【0026】
ゲート駆動回路２００において、抵抗器２２４および変圧器２２８の一次巻線２２６が、第１の電圧出力２１８と第２の電圧出力２２２との間に直列に結合される。抵抗器２２４は、出力２１８、２２２間の、したがって変圧器２２８の一次側の電流の流れを制限するように構成され、これは、変圧器２２８の二次側の電流の流れを制限する。このようにして、抵抗器２２４は、ゲート駆動回路２００からトランジスタゲート（たとえば、図１のハイサイドスイッチ１０２のゲート）に流れる電流を制限する。変圧器２２８の二次側は、第１のトランジスタ２３２および第２のトランジスタ２３４に結合された二次巻線２３０を含む。トランジスタ２３２、２３４は、ｎ型トランジスタ（たとえば、ｎ型ＭＯＳＦＥＴ）を含む。本明細書で使用される場合、ｎ型トランジスタは、製造中に電子ドナー素子をドーピングすることによって作られるものである。例示されるように、二次巻線２３０のハイサイド端子２３６は、第１のトランジスタ２３２のソース端子２３８および第２のトランジスタ２３４のゲート端子２４０に結合されている。二次巻線２３０のローサイド端子２４２は、第２のトランジスタ２３４のソース端子２４４および第１のトランジスタ２３２のゲート端子２４６に結合されている。トランジスタ２３２、２３４のドレイン端子２４８、２５０は、ゲート駆動回路２００のそれぞれの出力端子２５２、２５４に結合されている。それぞれのトランジスタ２３２、２３４のドレイン端子２４８、２５０と２３８、２４４との間に形成されるボディダイオード２５６、２５８は、ダイオード記号を用いて表されている。
【0027】
図３は、１つの実施形態によるバイポーラパルス電圧ゲート駆動回路３００を示す。図３のゲート駆動回路３００は、図２のゲート駆動回路２００と同様であり、図２のデュアルゲートドライバアセンブリ２０２は、市販されているものなどのデュアルゲートドライバ集積回路（ＩＣ）３０２を用いて実施される。デュアルゲートドライバＩＣ３０２は、本明細書で説明するようにハイサイドスイッチ駆動回路内に配置されているが、ローサイドスイッチ１０４を駆動するために通常使用されるものであってもよい。ゲート駆動回路３００の動作および制御は、ゲート駆動回路２００と同様または同一であり、回路２００または３００のいずれかは、本明細書に記載の方法で制御され得る。
【0028】
図４は、１つの実施形態による制御方式４００の波形を示す。図２および図４を参照すると、ハイサイドスイッチドライバとしてのゲート駆動回路２００の動作は、図１のＰＷＭ発生器１１４などの１つまたは複数のＰＷＭ発生器またはコントローラ（たとえば、マイクロコントローラ）によって提供される２つの別個のＰＷＭ信号ＶｐｗｍＡおよびＶｐｗｍＢを含む。１つの実施形態では、ＰＷＭ信号は、立ち上がりエッジ遅延４０６および立ち下がりエッジ遅延４０８によって分離されたデジタルＰＷＭ（ＤＰＷＭ）信号４０２、４０４である。立ち上がりエッジ遅延４０６によるＤＰＷＭ信号４０２、４０４の分離は、立ち上がりエッジ遅延４０６の幅に実質的に等しいパルス幅を有する変圧器２２８の一次巻線２２６を横切る正のパルス４１０を生成する。図５は、立ち上がりエッジ遅延４０６中のＤＰＷＭ信号４０２の印加前のＤＰＷＭ信号４０４の印加中の電流の流れを示す。ＤＰＷＭ信号４０２（たとえば、ＶｐｗｍＡ）が第１の電圧入力２１６に電圧（たとえば、Ｖｄｄ）を印加することに応答して、第１の電圧出力２１８から第２の電圧出力２２２に流れる電流（図４にｉｄｒｖとして示されている）は、変圧器２２８の一次巻線２２６の両端に一次電圧（たとえば、Ｖｃｃ）を生成する。この時間中、ＤＰＷＭ信号４０４はローであるため、第２の電圧出力２２２は、電流シンクとして動作し、一次巻線２２６を介して電流が流れることを可能にする。二次巻線２３０（たとえば、誘導電流）に誘導された電流は、二次巻線２３０に対する一次巻線２２６の巻数比（たとえば、本明細書で使用される１：１）に基づいて二次電圧（たとえば、Ｖｃｃ）を生成する。正の二次電圧は、第２のトランジスタ２３４をオンにし、出力端子２５２、２５４は、正電圧４１２（たとえば、Ｖｃｃ－Ｖｓｄ）に充電され、Ｖｓｄは、第１のトランジスタ２３２のボディダイオード２５６の両端に降下する電圧である。正電圧４１２は、出力端子２５４によって供給される出力電圧よりも高い、出力端子２５２によって供給される出力電圧を含む。したがって、出力端子２５２、２５４は、図１のハイサイドスイッチ１０２のゲート端子とソース端子との間に正電圧（たとえば、Ｖｇｓ１）を供給し、ハイサイドスイッチ１０２をオンにして電圧Ｖｂｕｌｋを負荷に伝導させる。
【0029】
立ち上がりエッジ遅延４０６の終了時に、ＤＰＷＭ信号４０４（たとえば、ＶｐｗｍＢ）は、ＤＰＷＭ信号４０２（たとえば、Ｖｄｄ）によって供給される電圧と同様の電圧を印加し、これにより、一次電圧および二次電圧が０Ｖなどの最小値に戻るように、第１の電圧出力２１８と第２の電圧出力２２２との間の電流の流れを低減または排除する。すなわち、ＤＰＷＭ信号４０４は、ＤＰＷＭ信号４０２によって供給される電圧と実質的に同様の電圧を印加する。本明細書で使用されるように、ＤＰＷＭ信号４０２および４０４によって供給される電圧は、一方の電圧出力２１８から他方の電圧出力２２２へ、またはその逆に、電流が流れない場合、またはそれらの間に流れる電流がトランジスタ２３２、２３４のいずれもオンにしない場合、実質的に同様である。二次側電圧値の損失により、第２のトランジスタ２３４はオフされる。第１のトランジスタ２３２はオフされ、出力端子２５２から第１のトランジスタ２３２への逆流電流は、ボディダイオード２５６によって阻止されるため、出力端子２５２、２５４間の電圧、したがってハイサイドスイッチ１０２に印加されるゲート電荷は停止されて保持され、ハイサイドスイッチ１０２を、導通のオン状態に保つ。図４は、立ち上がりエッジ遅延４０６中に変圧器２２８の二次巻線２３０にわたって生成された電圧パルスを正のパルス４１０として示す。
【0030】
ハイサイドスイッチ１０２は、変圧器２２８の一次巻線２２６を介して流れる電流が立ち上がりエッジ遅延４０６中の電流と比較して反転する、立ち下がりエッジ遅延４０８中にオフになる。（図６に示すように）電流を反転させるために、ＤＰＷＭ信号４０２（たとえば、ＶｐｗｍＡ）は、立ち下がりエッジ遅延４０８の開始時に第１の電圧入力２１６に印加される電圧を降下させる一方、ＤＰＷＭ信号４０４（たとえば、ＶｐｗｍＢ）は、以前に印加された電圧を維持する。第１の電圧入力２１６への印加電圧の損失は、出力端子２５４からの電流が出力端子２５２にシンクされるようにし、変圧器２２８の一次巻線２２６と二次巻線２３０との間に負電圧（たとえば、－Ｖｃｃ）を生成する。負電圧は、第１のトランジスタ２３２をオンにし、出力端子２５２、２５４を負電圧４１４（たとえば、－Ｖｃｃ＋Ｖｓｄ）に充電し、これは、図１のハイサイドスイッチ１０２のゲート端子とソース端子との間に負電圧（たとえば、－Ｖｇｓ１）を供給し、ハイサイドスイッチ１０２をオフにする。負電圧４１４は、出力端子２５２によって供給される出力電圧よりも高い、出力端子２５４によって供給される出力電圧を含む。立ち下がりエッジ遅延４０８の終了時に、ＤＰＷＭ信号４０４（たとえば、ＶｐｗｍＢ）は、以前に印加された電圧を低下させ、これにより、第１の電圧出力２１８と第２の電圧出力２２２との間の電流の流れを低減または排除し、一次電圧および二次電圧は、０Ｖなどの最小値に戻る。二次電圧値の損失により、第１のトランジスタ２３２はオフとされる。第２のトランジスタ２３４がオフとされ、出力端子２５４から第２のトランジスタ２３４への逆流電流が、ボディダイオード２５８によって阻止されるため、第２のトランジスタ２３４がオフとされ、出力端子２５４から第２のトランジスタ２３４への逆流電流が、ボディダイオード２５８によって阻止されるため、出力端子２５２、２５４間の電圧、したがってハイサイドスイッチ１０２に印加されるゲート電荷が保持され、ハイサイドスイッチ１０２を、非導通のオフ状態に保つ。図４は、立ち上がりエッジ遅延４０６中に変圧器２２８の二次巻線２３０にわたって生成される電圧パルスを負のパルス４１６として示す。
【0031】
本明細書に記載のＤＰＷＭ信号４０２は、図１に示すＰＷＭ発生器１１４によって生成および提供され得る。あるいは、ＤＰＷＭ信号を提供することができる別のコントローラが使用され得る。可変パルス幅は、スイッチ（たとえば、図１のハイサイドスイッチ１０２）を、０％～１００％の範囲で制御するゲート－ソース電圧Ｖｇｓ１４１８のデューティサイクル制御を達成するために実施され得る。ゲート－ソース電圧のデューティサイクルは、ゲート－ソース電圧４１８が正電圧４１２を、ある正電圧４１２の立ち上がりエッジと、次の正電圧４１２の立ち上がりエッジとの間の時間Ｔ４２２に提供する時間ＤＴ４２０に基づいて計算され得る。時間Ｔ４２２を変化させることによって、ゲート－ソース電圧の異なる周波数も達成することができる。
【0032】
デューティサイクルを制御するための可変パルス幅は、ＶｐｗｍＡおよびＶｐｗｍＢＰＷＭ信号に対する可変エッジ遅延タイミングを使用して実施することができる。図４に例示されるように、正のパルス４１０の生成と、対応する負のパルス４１６との間にターンオンパルス遅延４２４が存在し、負のパルス４１６と次の正のパルス４１０との間にターンオフパルス遅延４２６が存在する。各遅延４２４、４２６がゼロ秒よりも大きい場合、デューティサイクルは中間範囲内で可変であると見なされ得る。中間範囲では、正および負のパルス４１０、４１６がオンである時間の長さは、それに対応してハイサイドスイッチ１０２をオンおよびオフにするのに十分な遅延を提供する。すなわち、正のパルス４１０の時間長さは、たとえば、ＤＰＷＭ信号４０２の立ち上がりエッジを受信し（ＤＰＷＭ信号４０４が依然として低い間）、結果として生じる正電圧４１２を出力端子２５２、２５４において生成する際の固有の任意の回路遅延と、少なくとも同じ長さである。正のパルス４１０の時間長さは、ハイサイドスイッチ１０２のターンオンを確実にするための追加の時間バッファを含むことができる。負のパルス４１６の時間長さも同様に制御される。正および負のパルス４１０、４１６の時間長さは、同じであっても異なっていてもよい。
【0033】
保持時間Ｔ４２２が一定である場合、ゲート－ソース電圧４１８のデューティサイクルは、ターンオンパルス遅延４２４の長さのそれぞれの増減（およびターンオフパルス遅延４２６への対応する変化）に応じて増減する。ゲート－ソース電圧４１８のデューティサイクルはまた、ターンオフパルス遅延４２６をそれぞれ減少または増加させている間、ターンオンパルス遅延４２４を一定に保持しながら、増加または減少することができる。ターンオンパルス遅延４２４およびターンオフパルス遅延４２６を変化させる他の組合せは、ゲート－ソース電圧４１８のデューティサイクルおよび／または周波数に対応する変化をもたらす。ターンオンパルス遅延４２４の長さが減少するにつれて、ゲート－ソース電圧４１８のデューティサイクルは減少し、ゲート－ソース電圧４１８の周波数は同じままである。時間Ｔ４２２の長さが一定のままである間にターンオンパルス遅延４２４の長さが増加すると、ゲート－ソース電圧４１８のデューティサイクルが増加し、ゲート－ソース電圧４１８の周波数は同じままである。
【0034】
図７は、別の実施形態による図４の制御方式４００の波形を示す。例示されるように、正および負のパルス４１０、４１６は、ターンオンパルス遅延４２４を排除して一緒にされている。この実施形態では、デューティサイクルは、低範囲内で可変であると考えられ得る。低範囲では、負のパルス４１６は一定のパルス幅に保持され、ハイサイドスイッチ１０２のゲートが、スイッチングサイクルごとに負電圧４１４にプルされることを確実にする。しかしながら、正のパルス４１０のパルス幅は、中間範囲（たとえば、図４）における正のパルス４１０の幅未満であり得、ゼロまでずっと低減され得る。この低範囲では、正電圧４１２の幅は正のパルス４１０の幅と実質的に等しい。
【0035】
図８は、別の実施形態による図４の制御方式４００の波形を示す。例示されるように、正および負のパルス４１０、４１６は、ターンオフパルス遅延４２６を排除して一緒にされている。この実施形態では、デューティサイクルは、高範囲内で可変であると考えられ得る。高範囲では、正のパルス４１０は一定のパルス幅に保持され、ハイサイドスイッチ１０２のゲートが、スイッチングサイクルごとに正電圧４１２にプルされることを確実にする。しかしながら、負のパルス４１６のパルス幅は、中間範囲（たとえば、図４）における負のパルス４１６の幅未満であり得、ゼロまでずっと低減され得る。この高範囲では、負電圧４１４の幅は負のパルス４１６の幅と実質的に等しい。
【0036】
図９は、別の実施形態によるパワー電子回路９００を示す。パワー電子回路９００は、図３のゲート駆動回路３００と、図１のハイサイドスイッチ１０２およびＰＷＭ発生器１１４とを含む。図１とは異なり、図９はローサイドスイッチ１０４を含まず、ローサイドスイッチ１０４の代わりに、ダイオードとして実装されたスイッチングデバイス９０２を示す。しかしながら、ハイサイドスイッチ１０２をオン／オフするためのＰＷＭ発生器１１４およびゲート駆動回路３００の動作は、上記のように制御され得る。
【0037】
本開示の実施形態は、ガルバニック絶縁された低プリント回路基板設置面積から恩恵を受けるゲート駆動回路を使用してハイサイドスイッチを駆動するように動作する。本明細書に記載の実施形態は、単一のデュアルローサイドゲートドライバと、小さな低電圧－秒定格変圧器と、電流をソースおよびシンクする良好な能力と、一般に低い部品コストとを備える。さらに、本明細書に記載の実施形態に基づく回路は、ゲートドライバを駆動するために使用されるＰＷＭ信号の制御に応じて、ハイサイドスイッチが０％デューティサイクルから１００％デューティサイクルまで動作することを可能にする。
【0038】
本発明を、限られた数の実施形態のみに関連して詳細に説明したが、本発明はそのような開示された実施形態に限定されないことが容易に理解されるべきである。むしろ、本発明は、これまで記載されていないが、本開示の趣旨および範囲に相応する任意の数の変形、変更、置換または等価な構成を組み込むように修正することができる。さらに、本開示の様々な実施形態を説明したが、本開示の態様は、説明した実施形態の一部のみを含んでもよいことを理解されたい。したがって、本発明は、前述の説明によって限定されると見なされるべきではなく、添付の特許請求の範囲によってのみ限定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2022-04-04
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ゲートドライバアセンブリであって、
第１の電圧入力と、
前記第１の電圧入力に供給される第１の入力電圧に基づいて第１の出力電圧を提供するように構成される第１の電圧出力と、
第２の電圧入力と、
前記第２の電圧入力に供給される第２の入力電圧に基づいて第２の出力電圧を提供するように構成される第２の電圧出力とを備える、ゲートドライバアセンブリと、
変圧器であって、
前記第１の電圧出力および前記第２の電圧出力に結合された一次巻線、および、
二次巻線を備える変圧器と、
第１の回路電圧出力と、
第２の回路電圧出力と、
前記二次巻線に結合され、前記第１の回路電圧出力に結合された第１のスイッチングデバイスと、
前記二次巻線に結合され、前記第２の回路電圧出力に結合された第２のスイッチングデバイスと、
コントローラであって、
前記第２の電圧入力に供給される前記第２の入力電圧よりも高い第１の入力電圧を前記第１の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される出力電圧に対して正の出力電圧を供給させ、
前記第１の電圧入力に供給される前記第１の入力電圧よりも高い第２の入力電圧を前記第２の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される前記出力電圧に対して負の出力電圧を供給させるように構成されるコントローラと、を備え、
前記第１のスイッチングデバイスは、ゲート、ソース、およびドレインを備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備え、
前記第１のスイッチングデバイスの前記ドレインは、前記第１の電圧出力に結合され、
前記第２のスイッチングデバイスの前記ドレインは、前記第２の電圧出力に結合され、
前記二次巻線は、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとに結合されたハイサイド端子と、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとに結合されたローサイド端子と、を備える、ゲート駆動回路。
第１の電圧入力と、
前記第１の電圧入力に供給される第１の入力電圧に基づいて第１の出力電圧を提供するように構成される第１の電圧出力と、
第２の電圧入力と、
前記第２の電圧入力に供給される第２の入力電圧に基づいて第２の出力電圧を提供するように構成される第２の電圧出力とを備える、ゲートドライバアセンブリと、
変圧器であって、
前記第１の電圧出力および前記第２の電圧出力に結合された一次巻線、および、
二次巻線を備える変圧器と、
第１の回路電圧出力と、
第２の回路電圧出力と、
前記二次巻線に結合され、前記第１の回路電圧出力に結合された第１のスイッチングデバイスと、
前記二次巻線に結合され、前記第２の回路電圧出力に結合された第２のスイッチングデバイスと、
コントローラであって、
前記第２の電圧入力に供給される前記第２の入力電圧よりも高い第１の入力電圧を前記第１の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される出力電圧に対して正の出力電圧を供給させ、
前記第１の電圧入力に供給される前記第１の入力電圧よりも高い第２の入力電圧を前記第２の電圧入力に供給することによって、前記第１の回路電圧出力に、前記第２の回路電圧出力によって供給される前記出力電圧に対して負の出力電圧を供給させるように構成されるコントローラと、を備え、
前記第１のスイッチングデバイスは、ゲート、ソース、およびドレインを備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備え、
前記第１のスイッチングデバイスの前記ドレインは、前記第１の電圧出力に結合され、
前記第２のスイッチングデバイスの前記ドレインは、前記第２の電圧出力に結合され、
前記二次巻線は、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとに結合されたハイサイド端子と、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとに結合されたローサイド端子と、を備える、ゲート駆動回路。
【請求項2】
前記ゲートドライバアセンブリは、デュアルゲートドライバ集積回路（ＩＣ）を備える、請求項１に記載のゲート駆動回路。
【請求項3】
前記第１のスイッチングデバイスは、ゲート、ソース、およびドレインを備える金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備える、請求項１に記載のゲート駆動回路。
前記第２のスイッチングデバイスは、ゲート、ソース、およびドレインを備えるＭＯＳＦＥＴを備える、請求項１に記載のゲート駆動回路。
【請求項4】
前記高い第１の入力電圧を供給することにより、前記第２のスイッチングデバイスをオンにする、請求項１に記載のゲート駆動回路。
【請求項5】
前記コントローラはさらに、前記第１の入力電圧の一部が前記第１の電圧入力に供給されている間に、前記第１の入力電圧と実質的に一致する電圧で、前記第２の入力電圧を供給することによって、前記第２のスイッチングデバイスをオフにするように構成される、請求項４に記載のゲート駆動回路。
【請求項6】
前記高い第２の入力電圧を供給することにより、前記第１のスイッチングデバイスをオンにする、請求項５に記載のゲート駆動回路。
【請求項7】
前記コントローラはさらに、前記第２の入力電圧の一部が前記第２の電圧入力に供給されている間に、前記第２の入力電圧と実質的に一致する電圧で、前記第１の入力電圧を供給することによって、前記第１のスイッチングデバイスをオフにするように構成される、請求項６に記載のゲート駆動回路。
【請求項8】
前記コントローラはさらに、前記第１の回路電圧出力および前記第２の回路電圧出力に結合された負荷スイッチングデバイスのパルス幅変調（ＰＷＭ）出力を制御するために、前記正の出力電圧と前記負の出力電圧との間の時間間隔を変化させるように構成される、請求項１に記載のゲート駆動回路。
【請求項9】
ハイサイドスイッチングデバイスと、
電圧出力を備えるハイサイドゲートドライバであって、
一対の電圧入力および一対の電圧出力を備えるゲートドライバアセンブリと、
一次巻線および二次巻線を有する変圧器と、
前記二次巻線および前記電圧出力に結合された一対のスイッチングデバイスと、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記一対の電圧出力の第１の出力から、前記一対の電圧出力の第２の出力へ電流を供給させることによって、前記ハイサイドスイッチングデバイスをオン状態に制御し、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記第２の出力から、前記第１の出力に電流を供給させることによって、前記ハイサイドスイッチングデバイスをオフ状態に制御するように構成されるコントローラとを備える、ハイサイドゲートドライバとを備え、
前記一対のスイッチングデバイスは、
ゲート、ソース、およびドレインを有する第１のスイッチングデバイスと、
ゲート、ソース、およびドレインを有する第２のスイッチングデバイスとを備え、
前記第１および第２のスイッチングデバイスの前記ドレインは、前記電圧出力に結合され、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとは、前記二次巻線のハイサイド端子に結合され、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとは、前記二次巻線のローサイド端子に結合される、電源回路。
電圧出力を備えるハイサイドゲートドライバであって、
一対の電圧入力および一対の電圧出力を備えるゲートドライバアセンブリと、
一次巻線および二次巻線を有する変圧器と、
前記二次巻線および前記電圧出力に結合された一対のスイッチングデバイスと、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記一対の電圧出力の第１の出力から、前記一対の電圧出力の第２の出力へ電流を供給させることによって、前記ハイサイドスイッチングデバイスをオン状態に制御し、
前記ゲートドライバアセンブリに、前記一次巻線を介して前記第２の出力から、前記第１の出力に電流を供給させることによって、前記ハイサイドスイッチングデバイスをオフ状態に制御するように構成されるコントローラとを備える、ハイサイドゲートドライバとを備え、
前記一対のスイッチングデバイスは、
ゲート、ソース、およびドレインを有する第１のスイッチングデバイスと、
ゲート、ソース、およびドレインを有する第２のスイッチングデバイスとを備え、
前記第１および第２のスイッチングデバイスの前記ドレインは、前記電圧出力に結合され、
前記第２のスイッチングデバイスの前記ゲートと、前記第１のスイッチングデバイスの前記ソースとは、前記二次巻線のハイサイド端子に結合され、
前記第１のスイッチングデバイスの前記ゲートと、前記第２のスイッチングデバイスの前記ソースとは、前記二次巻線のローサイド端子に結合される、電源回路。
【請求項10】
前記コントローラは、前記ハイサイドスイッチングデバイスを前記オン状態に制御するように構成される際に、
前記一対の電圧入力のうちの一方に第１の電圧を印加し、
前記一対の電圧入力のうちの他方に第２の電圧を印加するように構成され、
前記第１の電圧は、前記第２の電圧よりも高い、請求項９に記載の電源回路。
前記一対の電圧入力のうちの一方に第１の電圧を印加し、
前記一対の電圧入力のうちの他方に第２の電圧を印加するように構成され、
前記第１の電圧は、前記第２の電圧よりも高い、請求項９に記載の電源回路。
【請求項11】
前記コントローラは、前記一対の電圧入力のうちの一方への前記第１の電圧の印加と同時に、前記一対の電圧入力のうちの他方へ前記第１の電圧を印加することによって、前記ゲートドライバアセンブリに、前記一次巻線を介した電流を停止させるように構成される、請求項１０に記載の電源回路。
【請求項12】
前記コントローラは、前記ハイサイドスイッチングデバイスを前記オフ状態に制御するように構成される際に、
前記一対の電圧入力のうちの他方に前記第１の電圧を印加し、
前記一対の電圧入力のうちの一方に前記第２の電圧を印加するように構成される、請求項１０に記載の電源回路。
前記一対の電圧入力のうちの他方に前記第１の電圧を印加し、
前記一対の電圧入力のうちの一方に前記第２の電圧を印加するように構成される、請求項１０に記載の電源回路。
【請求項13】
ゲートドライバアセンブリの第１の入力に第１の電圧を印加するステップと、
前記ゲートドライバアセンブリの第２の入力に第２の電圧を印加するステップであって、前記第１の電圧は、前記第２の電圧よりも高い、印加するステップと、
前記第１および第２の電圧の印加に応答して、正の電流を、変圧器の一次巻線を介して、前記ゲートドライバアセンブリの第１の出力から、前記ゲートドライバアセンブリの第２の出力に流すステップと、
前記正の電流が、前記一次巻線を介して流れることに応答して、正の誘導電流を、前記変圧器の二次巻線を介して流すステップと、
前記正の誘導電流が、前記二次巻線を介して流れることに応答して、前記二次巻線に結合された一対のスイッチが、スイッチングデバイスに正の出力電圧を提供するステップであって、前記スイッチングデバイスは、前記正の出力電圧に応答してオンになるように構成される、提供するステップと、
前記第１の電圧を前記第１の入力に印加している間、第１の遅延後に、前記第１の電圧を前記第２の入力に印加して、前記一次巻線を流れる前記正の電流を低減させるステップと、
前記一次巻線を流れる前記電流の低減に応答して、前記一対のスイッチに、前記スイッチングデバイスに前記正の出力電圧を提供することを停止させるステップとを含む、方法。
前記ゲートドライバアセンブリの第２の入力に第２の電圧を印加するステップであって、前記第１の電圧は、前記第２の電圧よりも高い、印加するステップと、
前記第１および第２の電圧の印加に応答して、正の電流を、変圧器の一次巻線を介して、前記ゲートドライバアセンブリの第１の出力から、前記ゲートドライバアセンブリの第２の出力に流すステップと、
前記正の電流が、前記一次巻線を介して流れることに応答して、正の誘導電流を、前記変圧器の二次巻線を介して流すステップと、
前記正の誘導電流が、前記二次巻線を介して流れることに応答して、前記二次巻線に結合された一対のスイッチが、スイッチングデバイスに正の出力電圧を提供するステップであって、前記スイッチングデバイスは、前記正の出力電圧に応答してオンになるように構成される、提供するステップと、
前記第１の電圧を前記第１の入力に印加している間、第１の遅延後に、前記第１の電圧を前記第２の入力に印加して、前記一次巻線を流れる前記正の電流を低減させるステップと、
前記一次巻線を流れる前記電流の低減に応答して、前記一対のスイッチに、前記スイッチングデバイスに前記正の出力電圧を提供することを停止させるステップとを含む、方法。
【請求項14】
第１の遅延後に、前記第１の電圧を前記第２の入力に印加して、前記正の電流を低減させるステップは、前記第１の遅延後に、前記第２の入力に前記第１の電圧を印加して、前記正の電流の流れを排除することを含む、請求項１３に記載の方法。
【請求項15】
前記ゲートドライバアセンブリの前記第１の入力に前記第２の電圧を印加するステップと、
前記ゲートドライバアセンブリの前記第２の入力に前記第１の電圧を印加するステップと、
前記第１および第２の電圧の印加に応答して、前記ゲートドライバアセンブリの前記第２の出力から前記ゲートドライバアセンブリの前記第１の出力へ、変圧器の一次巻線を介して負の電流を流すステップと、
前記負の電流が、前記第２の出力から前記第１の出力へ前記一次巻線を介して流れることに応答して、前記変圧器の二次巻線を介して負の誘導電流を流すステップと、
前記負の誘導電流が、前記二次巻線を介して流れることに応答して、前記一対のスイッチに、前記スイッチングデバイスに負の出力電圧を提供させるステップであって、前記スイッチングデバイスは、前記負の出力電圧に応答してオフになるように構成される、提供するステップとをさらに含む、請求項１３に記載の方法。
前記ゲートドライバアセンブリの前記第２の入力に前記第１の電圧を印加するステップと、
前記第１および第２の電圧の印加に応答して、前記ゲートドライバアセンブリの前記第２の出力から前記ゲートドライバアセンブリの前記第１の出力へ、変圧器の一次巻線を介して負の電流を流すステップと、
前記負の電流が、前記第２の出力から前記第１の出力へ前記一次巻線を介して流れることに応答して、前記変圧器の二次巻線を介して負の誘導電流を流すステップと、
前記負の誘導電流が、前記二次巻線を介して流れることに応答して、前記一対のスイッチに、前記スイッチングデバイスに負の出力電圧を提供させるステップであって、前記スイッチングデバイスは、前記負の出力電圧に応答してオフになるように構成される、提供するステップとをさらに含む、請求項１３に記載の方法。
【請求項16】
前記第２の入力に前記第１の電圧を印加している間、第２の遅延後に前記第２の入力に前記第２の電圧を印加して、前記一次巻線を介した前記負の電流を低減させるステップと、
前記一次巻線を介した前記負の電流を低減させることに応答して、前記一対のスイッチに、前記スイッチングデバイスへの前記負の出力電圧の提供を停止させるステップとをさらに含む、請求項１５に記載の方法。
前記一次巻線を介した前記負の電流を低減させることに応答して、前記一対のスイッチに、前記スイッチングデバイスへの前記負の出力電圧の提供を停止させるステップとをさらに含む、請求項１５に記載の方法。
【請求項17】
前記第１の遅延後の前記第２の入力への前記第１の電圧の印加と、前記第１の入力への前記第２の電圧の印加との間の第３の遅延を変化させることによって、前記スイッチングデバイスのデューティサイクルを制御するステップをさらに含む、請求項１６に記載の方法。
【外国語明細書】