特開 2022-135949 負荷変化に対する即応を提供する電圧レギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022135949

(43)【公開日】2022-09-15

(54)【発明の名称】負荷変化に対する即応を提供する電圧レギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20220908BHJP

【ＦＩ】

G05F1/56 310L

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022017577

(22)【出願日】2022-02-08

(31)【優先権主張番号】17/191,719

(32)【優先日】2021-03-04

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】315002243

【氏名又は名称】ユナイテッド・セミコンダクター・ジャパン株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】松尾 善彦

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430EE06

5H430FF02

5H430FF13

5H430HH03

5H430JJ07

(57)【要約】

【課題】 電圧レギュレータを提供する。
【解決手段】 電圧レギュレータは、演算増幅器と、第１トランジスタと、第２トランジスタと、キャパシタと、電流シンク回路と、を含む。演算増幅器は、演算増幅器の第１入力端子と第２入力端子との間の増幅された差動電圧に従い、制御電圧を出力する。第１トランジスタは、制御電圧を受信する制御端子と、供給端子に結合された第１端子と、出力電圧を供給する第２端子と、バルク端子と、を有する。第２トランジスタは、第１トランジスタのバルク端子に結合された第２端子と、供給端子に結合されたバルク端子と、を有する。キャパシタは、第１トランジスタのバルク端子に結合された第１端子と、出力電圧を受信する第２端子と、を有する。電流シンク回路は、出力電圧に従いフィードバック電圧を生成し、フィードバック電圧を演算増幅器へ出力する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

第１入力端子、第２入力端子、及び出力端子を有する演算増幅器であって、前記出力端子が前記第１入力端子と前記第２入力端子との間の増幅された差動電圧に従い制御電圧を出力する、演算増幅器と、
前記演算増幅器の前記出力端子に結合された制御端子、供給端子に結合された第１端子、負荷端子に出力電圧を供給する第２端子、及びバルク端子を有する第１トランジスタと、
前記演算増幅器の前記出力端子に結合された制御端子、前記供給端子に結合された第１端子、前記第１トランジスタの前記バルク端子に結合された第２端子、及び前記供給端子に結合されたバルク端子を有する第２トランジスタと、
前記第１トランジスタの前記バルク端子及び前記第２トランジスタの前記第２端子に結合された第１端子、並びに前記第１トランジスタの前記第２端子に結合された第２端子を有する第１キャパシタと、
前記第１トランジスタの前記第２端子、前記第１キャパシタの前記第２端子、前記演算増幅器の前記第２入力端子、及びグランド端子に結合された電流シンク回路と、
を備える電圧レギュレータ。

【請求項2】

前記電流シンク回路は、前記第１トランジスタの前記第２端子、前記第１キャパシタの前記第２端子及び前記演算増幅器の前記第２入力端子に結合された第１端子と、前記グランド端子に結合された第２端子と、を有する抵抗器を含む、請求項１に記載の電圧レギュレータ。

【請求項3】

前記電流シンク回路は、前記第１トランジスタの前記第２端子、前記第１キャパシタの前記第２端子及び前記演算増幅器の前記第２入力端子に結合された第１端子と、前記グランド端子に結合された第２端子と、固定バイアス電圧を受信する制御端子と、バルク端子と、を有する第３トランジスタを含む、請求項１に記載の電圧レギュレータ。

【請求項4】

前記第３トランジスタは、N型金属酸化膜半導体電界効果トランジスタ（MOSFET）である、請求項３に記載の電圧レギュレータ。

【請求項5】

前記電流シンク回路は、
前記第１トランジスタの前記第２端子及び前記第１キャパシタの前記第２端子と結合する第１端子と、第２端子と、を有する第１抵抗器と、
前記第１抵抗器の前記第２端子及び前記演算増幅器の前記第２入力端子に結合された第１端子と、前記グランド端子に結合された第２端子と、を有する抵抗器と、
を含む、請求項１に記載の電圧レギュレータ。

【請求項6】

前記第１トランジスタ及び前記第２トランジスタは、P型MOSFETである、請求項１乃至５のいずれか１項に記載の電圧レギュレータ。

【請求項7】

第１入力端子、第２入力端子、第１出力端子、及び第２出力端子を有する演算増幅器であって、前記第１出力端子が前記第１入力端子と前記第２入力端子との間の増幅された差動電圧に従い第１制御電圧を出力し、前記第２出力端子が前記第１入力端子と前記第２入力端子との間の前記増幅された差動電圧に従い第２制御電圧を出力する、演算増幅器と、
前記演算増幅器の前記第１出力端子に結合された制御端子、供給端子に結合された第１端子、負荷端子に出力電圧を供給する第２端子、及びバルク端子を有する第１トランジスタと、
前記演算増幅器の前記第１出力端子に結合された制御端子、前記供給端子に結合された第１端子、前記第１トランジスタの前記バルク端子に結合された第２端子、及び前記供給端子に結合されたバルク端子を有する第２トランジスタと、
前記第１トランジスタの前記バルク端子及び前記第２トランジスタの前記第２端子に結合された第１端子、並びに前記第１トランジスタの前記第２端子に結合された第２端子を有する第１キャパシタと、
前記第１トランジスタの前記第２端子、前記第１キャパシタの前記第２端子、前記演算増幅器の前記第２入力端子、前記演算増幅器の前記第２出力端子、及びグランド端子に結合された電流シンク回路と、
を備える電圧レギュレータ。

【請求項8】

前記電流シンク回路は、
前記演算増幅器の前記第２出力端子に結合された制御端子と、前記第１トランジスタの前記第２端子に結合された第１端子と、グランド端子に結合された第２端子と、バルク端子と、を有する第３トランジスタであって、前記第３トランジスタの前記第１端子は、前記負荷端子に前記出力電圧を供給する、第３トランジスタと、
前記演算増幅器の前記第２出力端子に結合された制御端子と、前記第３トランジスタの前記バルク端子に結合された第１端子と、前記グランド端子に結合された第２端子と、前記グランド端子に結合されたバルク端子と、を有する第４トランジスタと、
前記第３トランジスタの前記第１端子に結合された第１端子と、前記第３トランジスタの前記バルク端子及び前記第４トランジスタの前記第１端子に結合された第２端子と、を有する第２キャパシタと、
を含み、
前記第１トランジスタの前記第２端子及び前記第３トランジスタの前記第１端子は、前記演算増幅器の前記第２入力端子にフィードバック電圧を供給する、請求項７に記載の電圧レギュレータ。

【請求項9】

前記電流シンク回路は、
前記演算増幅器の前記第２出力端子に結合された制御端子と、前記第１トランジスタの前記第２端子に結合された第１端子と、グランド端子に結合された第２端子と、バルク端子と、を有する第３トランジスタであって、前記第３トランジスタの前記第１端子は、前記負荷端子に前記出力電圧を供給する、第３トランジスタと、
前記演算増幅器の前記第２出力端子に結合された制御端子と、前記第３トランジスタの前記バルク端子に結合された第１端子と、前記グランド端子に結合された第２端子と、前記グランド端子に結合されたバルク端子と、を有する第４トランジスタと、
前記第３トランジスタの前記第１端子に結合された第１端子と、前記第３トランジスタの前記バルク端子及び前記第４トランジスタの前記第１端子に結合された第２端子と、を有する第２キャパシタと、
前記第１トランジスタの前記第２端子及び前記第１キャパシタの前記第２端子に結合された第１端子と、第２端子と、を有する第１抵抗器と、
前記第１抵抗器の前記第２端子及び前記演算増幅器の前記第２入力端子に結合された第１端子と、前記グランド端子に結合された第２端子と、を有する第２抵抗器と、
を含む、請求項７に記載の電圧レギュレータ。

【請求項10】

前記第１トランジスタ及び前記第２トランジスタは、P型MOSFETであり、前記第３トランジスタ及び第４トランジスタはN型MOSFETである、請求項８又は９に記載の電圧レギュレータ。

【請求項11】

前記演算増幅器の前記第１入力端子は、反転入力端子であり、前記演算増幅器の前記第２入力端子は、非反転入力端子である、請求項１乃至１０のいずれか１項に記載の電圧レギュレータ。

【請求項12】

前記演算増幅器の前記第１入力端子は、固定基準電圧を受信する、請求項１乃至１１のいずれか１項に記載の電圧レギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源回路に関し、具体的には、負荷変化に対する即応を提供する電圧レギュレータに関する。

【背景技術】

【0002】

電圧レギュレータは、一定電圧レベルを自動的に維持するよう設計された装置であり、電子装置、コンピューティング装置、モバイル装置、ポータブル装置、家庭用電化機器、等の電源において幅広い用途がある。ウエアラブル装置で適用するために、電圧レギュレータは、長いサービス寿命を達成するために、より少ない電力を消費する必要があり、製造コストを削減するために、より小さな出力キャパシタ又はキャパシタの無い構成を採用する必要がある。低電力消費を達成するための１つのソリューションは、電圧レギュレータ内のより低い電流駆動性を、出力トランジスタに適用することである。しかしながら、低い電流駆動性を有する出力トランジスタ、及び小さな出力キャパシタは、結果として低い回路応答をもたらす可能性が有る。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2010-217964

【特許文献2】特開2013-186735

【特許文献3】特開2003-347913

【特許文献4】特開2006-134268

【特許文献5】特開2002-116829

【特許文献6】特開平11-68039

【特許文献7】特開2004-94788

【特許文献8】特開2003-100078

【発明の概要】

【0004】

本発明の実施形態によると、電圧レギュレータは、演算増幅器と、第１トランジスタと、第２トランジスタと、第１キャパシタと、電流シンク回路と、を含む。前記演算増幅器は、第１入力端子と、第２入力端子と、出力端子と、を有する。前記出力端子が前記第１入力端子と前記第２入力端子との間の増幅された差動電圧に従い、制御電圧を出力する。前記第１トランジスタは、前記演算増幅器の前記出力端子に結合された制御端子と、供給端子に結合された第１端子と、負荷端子に出力電圧を供給する第２端子と、バルク端子と、を有する。前記第２トランジスタは、前記演算増幅器の前記出力端子に結合された制御端子と、前記供給端子に結合された第１端子と、前記第１トランジスタの前記バルク端子に結合された第２端子と、前記供給端子に結合されたバルク端子と、を有する。前記第１キャパシタは、前記第１トランジスタの前記バルク端子及び前記第２トランジスタの前記第２端子に結合された第１端子と、前記第１トランジスタの前記第２端子に結合された第２端子と、を有する。前記電流シンク回路は、前記第１トランジスタの前記第２端子、前記第１キャパシタの前記第２端子、前記演算増幅器の前記第２入力端子、及びグランド端子に結合される。

【0005】

本発明の別の実施形態によると、電圧レギュレータは、演算増幅器と、第１トランジスタと、第２トランジスタと、第１キャパシタと、電流シンク回路と、を含む。前記演算増幅器は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、を有する。前記第１出力端子が前記第１入力端子と前記第２入力端子との間の増幅された差動電圧に従い第１制御電圧を出力し、前記第２出力端子が前記第１入力端子と前記第２入力端子との間の前記増幅された差動電圧に従い第２制御電圧を出力する。前記第１トランジスタは、前記演算増幅器の前記第１出力端子に結合された制御端子と、供給端子に結合された第１端子と、負荷端子に出力電圧を供給する第２端子と、バルク端子と、を有する。前記第２トランジスタは、前記演算増幅器の前記第１出力端子に結合された制御端子と、前記供給端子に結合された第１端子と、前記第１トランジスタの前記バルク端子に結合された第２端子と、前記供給端子に結合されたバルク端子と、を有する。前記第１キャパシタは、前記第１トランジスタの前記バルク端子及び前記第２トランジスタの前記第２端子に結合された第１端子と、前記第１トランジスタの前記第２端子に結合された第２端子と、を有する。前記電流シンク回路は、前記第１トランジスタの前記第２端子、前記第１キャパシタの前記第２端子、前記演算増幅器の前記第２入力端子、前記演算増幅器の前記第２出力端子、及びグランド端子に結合される。

【0006】

本発明のこれら及び他の目的は、種々の図及び図面に示される好適な実施形態の以下の詳細な説明を読んだ後に、当業者に明らかになる。

【図面の簡単な説明】

【0007】

【図1】本開示の実施形態による電圧レギュレータの回路概略である。

【0008】

【図2】例示的な負荷変化状態として表される図１の電圧レギュレータの波形である。

【0009】

【図3】別の例示的な負荷変化状態として表される図１の電圧レギュレータの波形である。

【0010】

【図4】本発明の別の実施形態による電圧レギュレータの回路概略である。

【0011】

【図5】本発明の別の実施形態による電圧レギュレータの回路概略である。

【0012】

【図6】図１，４，５に示される実施形態による演算増幅器の回路概略である。

【0013】

【図7】本発明の別の実施形態による電圧レギュレータの回路概略である。

【0014】

【図8】例示的な負荷変化状態として表される図７の電圧レギュレータの波形である。

【0015】

【図9】別の例示的な負荷変化状態として表される図７の電圧レギュレータの波形である。

【0016】

【図10】本発明の別の実施形態による電圧レギュレータの回路概略である。

【図11】図７，１０に示される実施形態による演算増幅器の回路概略である。

【発明を実施するための形態】

【0017】

図１は、本開示の実施形態による電圧レギュレータ１の回路概略である。電圧レギュレータ１は、出力電圧Voutを負荷Lに供給してよく、負荷状態に関係なく、出力電圧Voutを所定のレベルに維持してよい。所定のレベルは、実質的に一定であってよい。負荷Lは、コンピューティング装置のプロセッサであってよい。プロセッサは、アクティブモード又はスリープモードで動作してよい。アクティブモードでは、プロセッサは、電圧レギュレータ１からの高電流を消費してよく、電圧レギュレータ１は重負荷状態で動作し得る。スリープモードでは、プロセッサは、電圧レギュレータ１からの低電流を消費してよく、電圧レギュレータ１は軽負荷状態で動作し得る。軽負荷状態から重負荷状態へ切り換えるとき、負荷Lは、電圧レギュレータ１からの過度な量の電流を消費し、その結果、出力電圧Voutの急激な降下が生じる。反対に、重負荷状態から軽負荷状態へ切り換えるとき、負荷Lは、電圧レギュレータ１からの減少した量の電流を消費し、その結果、出力電圧Voutの急激な上昇が生じる。出力電圧Voutの急激な変化は、１００mV未満であり得る。負荷の大きさに依存して、出力電圧Voutの急激な変化は、１００mV以上になり得る。電圧レギュレータ１は、出力電圧Voutの変化に応答して、即座に負荷Lに流れる電流を調整し得る。

【0018】

電圧レギュレータ１は、演算増幅器１０と、トランジスタM１と、トランジスタM２と、キャパシタCcと、電流シンク回路１２と、を含んでよい。演算増幅器１０は、第１入力端子と、第２入力端子と、出力端子と、を含む。トランジスタM１は、演算増幅器１０の出力端子に結合された制御端子と、供給端子に結合された第１端子と、負荷Lの負荷端子に出力電圧Voutを供給する第２端子と、バルク端子と、を有する。供給端子は、実質的に一定の供給電圧VDDを供給してよい。トランジスタM２は、演算増幅器１０の出力端子に結合された制御端子と、供給端子に結合された第１端子と、トランジスタM１のバルク端子に結合された第２端子と、供給端子に結合されたバルク端子と、を有する。キャパシタCcは、トランジスタM１のバルク端子及びトランジスタM２の第２端子に結合された第１端子と、トランジスタM１の第２端子に結合された第２端子と、を有する。電流シンク回路１２は、トランジスタM１の第２端子、キャパシタCcの第２端子、演算増幅器１０の第２入力端子、及びグランド端子に結合される。グランド端子は、実質的に一定のグランド電圧VSSを供給してよい。負荷Lは、負荷端子と、抵抗器Routと、キャパシタCoutと、を含んでよい。抵抗器Routは、負荷端子に結合された第１端子と、グランド端子に結合された第２端子と、を有する。キャパシタCoutは、負荷端子に結合された第１端子と、グランド端子に結合された第２端子と、を有する。

【0019】

電流シンク回路１２は、抵抗器R１を有してよい。抵抗器R１は、トランジスタM１の第２端子、キャパシタCcの第２端子、及び演算増幅器１０の第２入力端子に結合された第１端子と、グランド端子に結合された第２端子と、を有する。抵抗器R１は、余分な電流をグランド端子へ引き込む（シンクする）電流シンクパスを提供してよい。

【0020】

トランジスタM１は、制御電圧vaに従い電流Im１を生成してよい。電流Im１は、キャパシタCoutを充電する電流Icと、抵抗器Routを流れる電流Iloadと、を含んでよい。トランジスタM１は、閾値電圧Vthpを有するP型金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor (MOSFET)）であってよい。制御電圧vaが、供給電圧VDDと閾値電圧|Vthp|の絶対値との間の差より低いとき、トランジスタM１はオンにされて、電流Im１を生成する。電流Im１の大きさは、供給電圧VDDと制御電圧vaとの間の差の関数であってよい。言い換えると、低い制御電圧vaほど、大きな電流Im１を供給する。制御電圧vaが、供給電圧VDDと閾値電圧|Vthp|の絶対値との間の差より高いとき、トランジスタM１はオフにされて、電流Im１の生成を停止する。

【0021】

演算増幅器１０の第１入力端子は、基準電圧Vrefを受信してよい。基準電圧Vrefは、値が固定されてよい。演算増幅器１０の第２入力端子は、フィードバック電圧Vfbを受信してよい。フィードバック電圧Vfbは、基準電圧Vrefに等しくなるよう制御されてよい。演算増幅器１０の出力端子は、第１入力端子と第２入力端子との間の増幅された差動電圧に従い、制御電圧を出力してよい。演算増幅器１０の第１入力端子は反転入力端子であってよく、演算増幅器１０の第２入力端子は非反転入力端子であってよい。フィードバック電圧Vfbは、出力電圧Voutと正相関されてよい。実施形態では、フィードバック電圧Vfbは、出力電圧Voutと等しくてよい。演算増幅器１０は、フィードバック電圧Vfbと基準電圧Vrefとの間の差に従い、制御電圧vaを生成してよい。出力電圧Voutが急激に降下すると、フィードバック電圧Vfbは相応して低下してよい。フィードバック電圧Vfbが低下すると、フィードバック電圧Vfbと基準電圧Vrefとの間の差は増大してよく（フィードバック電圧Vfbが基準電圧Vrefより低いとき、VfbからVrefを減算した結果が演算増幅器１０に対して負になり得る）、制御電圧vaは減少してよい。制御電圧vaが減少する結果として、トランジスタM１をオンにすることにより、電流Im１は更に増加してよい。従って、出力電圧Voutの急激な降下が補償でき、出力電圧Voutは所定のレベルに維持され得る。反対に、出力電圧Voutが急激に上昇すると、フィードバック電圧Vfbは相応して増大してよい。フィードバック電圧Vfbが上昇すると、フィードバック電圧Vfbと基準電圧Vrefとの間の差は増大してよく（フィードバック電圧Vfbが基準電圧Vrefより高いとき、VfbからVrefを減算した結果が演算増幅器１０に対して正になり得る）、制御電圧vaは増大してよい。制御電圧vaが増大する結果として、電流Im１は、トランジスタM１を弱くオンにすることにより更に減少してよく、又は供給を停止して、トランジスタM１を完全にオフにしてよい。従って、出力電圧Voutの急激な上昇が補償でき、出力電圧Voutは所定のレベルに維持され得る。従って、制御電圧vaの生成は、フィードバック電圧Vfbと基準電圧Vrefとの間の差に依存し、制御電圧vaの収束は、時間を消費し、出力電圧Voutの変化に対する電圧レギュレータ１の応答を遅くし得る。

【0022】

従って、トランジスタM２及びキャパシタCcが組み込まれ、出力電圧Voutの急激な変化のときに出力電圧Voutを所定のレベルに維持するために、電圧レギュレータ１の応答を高速化する。トランジスタM２は、P型MOSFETであってよく、抵抗器として機能してよい。軽負荷状態では、制御電圧vaは大きくなってよく、従って、トランジスタM２は、オフにされるか又は僅かにオンにされてよく、トランジスタM２の抵抗は大きくなってよく、トランジスタM１のバルク電圧vbは出力電圧Voutにより大部分が決定される。重負荷状態では、制御電圧vaは低くなってよく、従って、トランジスタM２は、オンにされ、トランジスタM２の抵抗は小さくなってよく、トランジスタM１のバルク電圧は供給電圧VDD及び出力電圧Voutにより決定される。トランジスタM２及びキャパシタCcは、供給端子、トランジスタM１のバルク端子、及びトランジスタM１の第２端子の間で構成される時定数回路として機能してよい。出力電圧Voutの変化は、キャパシタCcを介してトランジスタM1のバルク端子におけるバルク電圧vbとして伝搬されてよい。トランジスタM１の閾値電圧Vthpは、ボディ効果（body effect）のために、そのバルク電圧vbによる影響を受けてよく、式（１）により表すことができる：

【数1】

【0023】

式（１）に示されるように、閾値電圧Vthpは、ソース－バルク電圧Vsbに負相関する。出力電圧Voutの急激な降下は、キャパシタCcを介してトランジスタM１のバルク電圧vbの降下を引き起こしてよい。従って、トランジスタM１のソース－バルク電圧Vsbは増大してよく、トランジスタM１の閾値電圧Vthpは減少してよく、制御電圧vaを不変に保ちながらトランジスタM１が電流Im１を増大させ、出力電圧Voutを引き上げ、出力電圧Voutを実質的に一定レベルに維持する。出力電圧Voutの急激な上昇は、キャパシタCcを介してトランジスタM１のバルク電圧vbの上昇を引き起こしてよい。従って、トランジスタM１のソース－バルク電圧Vsbは減少してよく、トランジスタM１の閾値電圧Vthpは増大してよく、制御電圧vaを不変に保ちながらトランジスタM１が電流Im１を減少させ、出力電圧Voutを引き下げ、出力電圧Voutを実質的に一定レベルに維持する。

【0024】

キャパシタCcのキャパシタンスは、電圧レギュレータ１の安定性に影響を与えることなく、選択できる。幾つかの実施形態では、キャパシタCcのキャパシタンスはキャパシタCoutのキャパシタンスの１０分の１より小さくてよく、式（２）を満たすことができる：

【数2】

【0025】

図２は、例示的な負荷変化状態として表される電圧レギュレータ１の波形である。線２０及び２２は、それぞれ本発明の実施形態及び従来技術における出力電圧Voutの波形を表し、線２４及び２６は、それぞれ本発明の実施形態及び関連技術における電流Im１の波形を表す。

【0026】

実施形態では、時間t１で、負荷状態は、重負荷状態から軽負荷状態へ切り換えられる。時間t１及び時間t２の間で、負荷Lは、減少した量の電流Iloadを引き出し、出力電圧Voutの波形２０は、所定のレベルVprdから出力ピークレベルVp１へと上昇し、バルク電圧vbは供給電圧VDDからバルクピークレベルVbpへ増大し、制御電圧vaは電圧レベルVlのままであり、電流Im１の波形２４は、バルク電圧vbの増大に応答して、電流レベルIhから電流レベルIlに減少し、出力電圧Voutの波形２０の上昇を抑制する。供給電圧VDDは、バルク電圧vbの安定レベルであってよい。時間t２及び時間t３の間で、出力電圧Voutの波形２０は、出力ピークレベルVp１から降下し、バルク電圧vbはバルクピークレベルVbpから降下し、制御電圧vaは電圧レベルVlのままであり、電流Im１の波形２４は、電流レベルIlのままであり、出力電圧Voutの波形２０の上昇を抑制する。時間t３及び時間t４の間で、出力電圧Voutの波形２０は、所定のレベルVprdへ降下し続け、バルク電圧vbは供給電圧VDDへ降下し続け、制御電圧vaは電圧レベルVlから電圧レベルVhへ向かって上昇し始め、電流Im１の波形２４は、電流レベルIlのままであり、出力電圧Voutの波形２０を所定のレベルVprdに向けて引き下げる。

【0027】

関連技術では、時間t１及び時間t３の間で、出力電圧Voutの波形２２は、所定のレベルVprdから出力ピークレベルVp２へと上昇し、制御電圧vaは電圧レベルVlのままであり、電流Im１の波形２６は電流レベルIhのままである。波形２２の出力ピークレベルVp２は、波形２０の出力ピークレベルVp１より高くなり得る。時間t３及び時間t５の間で、制御電圧vaは、電圧レベルVlから電圧レベルVhへと上昇し、電流Im１の波形２６は電流レベルIhから電流レベルIlへと減少して、出力電圧Voutの波形２２を所定のレベルVprdへと引き下げる。関連技術と比べると、出力電圧Voutの波形２０は、時間t４で所定のレベルVprdへと戻され、出力電圧Voutの波形２２は、時間t５で所定のレベルVprdへと戻され、従って、本発明の実施形態は、関連技術よりも速く、負荷状態の変化に応答する。

【0028】

図３は、別の例示的な負荷変化状態として表される電圧レギュレータ１の波形である。線３０及び３２は、それぞれ本発明の実施形態及び関連技術における出力電圧Voutの波形を表し、線３４及び３６は、それぞれ本発明の実施形態及び関連技術における電流Im１の波形を表す。

【0029】

実施形態では、時間t１で、負荷状態は、軽負荷状態から重負荷状態へ切り換えられる。時間t１及び時間t２の間で、負荷Lは、増大した量の電流Iloadを引き出し、出力電圧Voutの波形３０は、所定のレベルVprdから出力谷レベルVvlへと降下し、バルク電圧vbは供給電圧VDDからバルク谷レベルVbvへ減少し、制御電圧vaは電圧レベルVhのままであり、電流Im１の波形３４は、バルク電圧vbの減少に応答して、電流レベルIlから電流レベルIh１へと上昇し、出力電圧Voutの波形３０の降下を補償する。時間t２及び時間t３の間で、出力電圧Voutの波形３０は、出力谷レベルVv１から所定のレベルVprdへと上昇し、バルク電圧vbはバルク谷レベルVbvから供給電圧VDDへ向けて上昇し、制御電圧vaは所定の電圧レベルVhのままであり、電流Im１の波形３４は、電流レベルIh１から最終レベルIfへ降下し、出力電圧Voutの波形３０を所定のレベルVprdに向けて引き上げる。時間t３及び時間t４の間で、制御電圧vaは、電圧レベルVhから電圧レベルVlへと降下する。時間t４及び時間t５の間で、制御電圧vaは、電圧レベルVlのままであり、電流Im１の波形３４は最終レベルIfのままであり、出力電圧Voutの波形３０は所定のレベルVprdのままである。

【0030】

関連技術では、時間t１及び時間t３の間で、出力電圧Voutの波形３２は、所定のレベルVprdから出力谷レベルVv２へと降下し、制御電圧vaは電圧レベルVhのままであり、電流Im１の波形３６は電流レベルIlのままである。出力谷レベルVv２は、出力谷レベルVv１より低くなり得る。時間t３及び時間t４の間で、制御電圧vaは、電圧レベルVhから電圧レベルVlへと降下し、電流Im１の波形３６は電流レベルIlから電流レベルIh２へと増大して、出力電圧Voutの波形３２を出力谷レベルVv２から所定のレベルVprdへ向けて引き上げる。時間t４及び時間t５の間で、制御電圧vaは、電圧レベルVlのままであり、電流Im１の波形３６は電流レベルIh２から最終レベルIfへと減少して、出力電圧Voutの波形３２を所定のレベルVprdへと引き上げる。関連技術と比べると、出力電圧Voutの波形３０は、時間t３で所定のレベルVprdへと戻され、出力電圧Voutの波形３２は、時間t５で所定のレベルVprdへと戻され、従って、本発明の実施形態は、より速く、負荷状態の変化に応答する。

【0031】

図４は、本発明の別の実施形態による電圧レギュレータ４の回路概略である。電圧レギュレータ４は、電流シンク回路１２を置き換えるために電流シンク回路４２が使用される点が、電圧レギュレータ１と異なる。電圧レギュレータ４は、電圧レギュレータ１と同様に動作し、簡単のためにその説明は省略される。電流シンク回路４２は、以下の段落で詳細に説明される。

【0032】

電流シンク回路４２は、トランジスタM３を含む。トランジスタM３は、トランジスタM１の第２端子とキャパシタCcの第２端子と演算増幅器１０の第２入力端子とに結合された第１端子と、グランド端子に結合された第２端子と、固定バイアス電圧Vbiasを受信する制御端子と、グランド端子に結合されたバルク端子と、を有する。トランジスタM３は、N型MOSFETであってよく、抵抗器の抵抗がバイアス電圧Vbiasにより制御される抵抗器として機能してよい。トランジスタM３は、余分な電流をグランド端子へ引き込む（シンクする）電流シンクパスを提供してよい。

【0033】

図５は、本発明の別の実施形態による電圧レギュレータ５の回路概略である。電圧レギュレータ５は、電流シンク回路１２を置き換えるために電流シンク回路５２が使用される点が、電圧レギュレータ１と異なる。電圧レギュレータ５は、電圧レギュレータ１と同様に動作し、簡単のためにその説明は省略される。電流シンク回路５２は、以下の段落で詳細に説明される。

【0034】

電流シンク回路５２は、分圧器として構成される、抵抗器R１及び抵抗器R２を含んでよい。抵抗器R２は、トランジスタM１の第２端子とキャパシタCcの第２端子とに結合された第１端子と、第２端子と、を有する。抵抗器R１は、抵抗器R２の第２端子と演算増幅器１０の第２入力端子とに結合された第１端子と、グランド端子に結合された第２端子と、を有する。抵抗器R１の第１端子は、フィードバック電圧Vfbを演算増幅器１０に供給してよい。フィードバック電圧Vfbは、出力電圧Voutと正相関され、出力電圧Voutより低くてよい。幾つかの実施形態では、抵抗器R１及び抵抗器R２は、トランジスタにより実装されてよい。電圧レギュレータ５は、式（３）により表されるレギュレータ利得を有することができる：
Vout/Vref=(Rb１+Rb２)/Rb１ 式(３)
ここで、Voutは出力電圧である。
Vrefは基準電圧である。
Rb１は、抵抗器R１の抵抗である。
Rb２は、抵抗器R２の抵抗である。

【0035】

図６は、図１，４，５に示される実施形態による演算増幅器１０の回路概略である。演算増幅器１０は、トランジスタM６０～M６６を含んでよい。トランジスタM６０、M６１、M６３、M６５はP型MOSFETであってよく、トランジスタM６２、M６４、M６６はN型MOSFETであってよい。トランジスタM６０は、固定バイアス電圧Vbiasを受信する制御端子と、供給端子に結合される第１端子と、第２端子と、を有する。トランジスタM６５は、固定バイアス電圧Vbiasを受信する制御端子と、供給端子に結合される第１端子と、第２端子と、を有する。トランジスタM６０、M６５は電流源として機能してよい。トランジスタM６１は、演算増幅器１０の第１入力端子に結合された制御端子と、トランジスタM６０の第２端子に結合された第１端子と、第２端子と、を有する。トランジスタM６３は、演算増幅器１０の第２入力端子に結合された制御端子と、トランジスタM６０の第２端子に結合された第１端子と、第２端子と、を有する。トランジスタM６２は、制御端子と、トランジスタM６２の制御端子とトランジスタM６１の第２端子とに結合された第１端子と、グランド端子に結合された第２端子と、を有する。トランジスタM６４は、トランジスタM６２の制御端子に結合された制御端子と、トランジスタM６３の第２端子に結合された第１端子と、グランド端子に結合された第２端子と、を有する。トランジスタM６２、M６４は電流ミラーに構成されてよい。トランジスタM６６は、トランジスタM６４の第１端子に結合された制御端子と、トランジスタM６５の第２端子に結合された第１端子と、グランド端子に結合された第２端子と、を有する。

【0036】

演算増幅器１０は、トランジスタM６１の制御端子において基準電圧Vrefを受信し、トランジスタM６３の制御端子においてフィードバック電圧Vfbを受信し、トランジスタM６５の第２端子及びトランジスタM６６の第１端子において制御電圧vaを出力してよい。基準電圧Vrefは固定され、結果として、トランジスタM６１を通る電流は、上述のように安定状態（VrefがVfbに等しい）でトランジスタM６３を通る電流と等しくなる。フィードバック電圧Vfbは出力電圧Voutと共に変化してよい。フィードバック電圧Vfbが減少するにつれ、トランジスタM６３を通る電流は相応して増大してよい。トランジスタM６２及びトランジスタM６４の電流ミラーは、トランジスタM６２及びトランジスタM６４を通る電流を等しくさせ、従って、トランジスタM６３を通る電流の中の余分な電流は、トランジスタM６６の制御端子へと向けられてよく、トランジスタM６６の制御端子の電圧を増大して、トランジスタM６６の第１端子における制御電圧vaを低下させる。結果として、演算増幅器１０の制御電圧は、トランジスタM６６の制御端子の電圧を増大することにより、トランジスタM６６を通る電流が増大するために、減少してよい。フィードバック電圧Vfbが増大するにつれ、トランジスタM６３を通る電流は相応して減少してよい。トランジスタM６２及びトランジスタM６４の電流ミラーは、トランジスタM６２及びトランジスタM６４を通る電流を等しくさせ、従って、トランジスタM６３を通る電流の中の不足した電流は、トランジスタM６６の制御端子へと向けられてよく、トランジスタM６６の制御端子の電圧を減少させてよく、トランジスタM６６の第１端子における制御電圧vaを確立する。結果として、演算増幅器１０の制御電圧vaは、トランジスタM６６の制御端子の電圧を減少することにより、トランジスタM６６を通る電流が減少するために、増大してよい。

【0037】

図１、４、５における実施形態は、トランジスタM２及びキャパシタCcを利用して、出力電圧Voutの急激な変化のときに、素早い回路応答で、トランジスタM１のバルク電圧vbを調整し、負荷状態の変化に起因する出力電圧の変動を低減する。

【0038】

図７は、本発明の別の実施形態による電圧レギュレータ７の回路概略である。電圧レギュレータ７は、電流シンク回路１２を置き換えるために電流シンク回路７２が使用され、及び演算増幅器１０を置き換えるために演算増幅器７０が使用される点が、電圧レギュレータ１と異なる。電圧レギュレータ７内のトランジスタM１、M２、及びキャパシタCcは、電圧レギュレータ１内のものと同様に動作し、簡単のためにその説明は省略される。演算増幅器７０及び電流シンク回路７２は、以下の段落で詳細に説明される。

【0039】

演算増幅器７０は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、を含む。演算増幅器７０の第１入力端子は、固定基準電圧Vrefを受信してよい。演算増幅器７０の第２入力端子は、フィードバック電圧Vfbを受信してよい。演算増幅器７０の第１入力端子は反転入力端子であってよく、演算増幅器７０の第２入力端子は非反転入力端子であってよい。演算増幅器７０の第１出力端子は、第１入力端子と第２入力端子との間の増幅された差動電圧に従い第１制御電圧vaを出力してよく、演算増幅器７０の第２出力端子は、第１入力端子と第２入力端子との間の増幅された差動電圧に従い第２制御電圧va２を出力してよい。第１制御電圧vaは、第２制御電圧va２と同一又は異なってよい。電流シンク回路７２は、トランジスタM１の第２端子、キャパシタCcの第２端子、演算増幅器７０の第２入力端子、演算増幅器７０の第２出力端子、及びグランド端子に結合されてよい。

【0040】

電流シンク回路７２は、トランジスタM４、トランジスタM５、及びキャパシタCc２を含んでよい。トランジスタM４は、演算増幅器７０の第２出力端子に結合された制御端子と、トランジスタM１の第２端子に結合された第１端子と、グランド端子に結合された第２端子と、バルク端子と、を有する。トランジスタM４の第１端子は、負荷Lの負荷端子に出力電圧Voutを供給してよい。トランジスタM５は、演算増幅器７０の第２出力端子に結合された制御端子と、トランジスタM４のバルク端子に結合された第１端子と、グランド端子に結合された第２端子と、グランド端子に結合されたバルク端子と、を有する。キャパシタCc２は、トランジスタM４の第１端子に結合された第１端子と、トランジスタM４のバルク端子及びトランジスタM５の第１端子に結合された第２端子と、を有する。トランジスタM１の第２端子及びトランジスタM４の第１端子は、演算増幅器７０の第２入力端子に、フィードバック電圧Vfbを供給する。トランジスタM１及びトランジスタM２は、P型MOSFETであってよく、トランジスタM４及びトランジスタM５はN型MOSFETであってよい。

【0041】

負荷状態が重負荷状態から軽負荷状態へと切り替わるとき、電流シンク回路７２は、グランド端子へと余分な電流を引き込む電流シンクパスを提供してよく、出力電圧Voutの急激な上昇を抑制する。同様に、負荷状態が軽負荷状態から重負荷状態へと切り替わるとき、電流シンク回路７２は、出力電圧Voutの急激な降下を軽減してよい。トランジスタM４は、第２制御電圧va２に従い電流Im４を生成してよい。電流Im４は、式（４）を満たすことができる：
Iload=Im１-Ic-Im４ 式(４)
ここで、Iloadは、抵抗器Routを通る電流である。
Im１は、トランジスタM１により生成されたドレイン電流である。
Icは、キャパシタCoutを充電する電流である。
Im４は、トランジスタM４により生成されたドレイン電流である。

【0042】

トランジスタM４は閾値電圧Vthnを有する。第２制御電圧va２が、閾値電圧Vthnとグランド電圧VSSとの間の差より高いとき、トランジスタM４はオンにされて、電流Im４を生成する。電流Im４の大きさは、第２制御電圧va２とグランド電圧VSSとの間の差の関数であってよい。言い換えると、高い第２制御電圧va２により大きな電流Im４が供給される。第２制御電圧va２が、閾値電圧Vthnとグランド電圧VSSとの間の差より低いとき、トランジスタM４はオフにされて、電流Im４の生成を停止する。

【0043】

トランジスタM５及びキャパシタCc２が組み込まれ、出力電圧Voutの急激な変化のときに出力電圧Voutを所定のレベルVprdに維持するために、電圧レギュレータ７の応答を高速化する。トランジスタM５は抵抗器として機能してよい。トランジスタM５及びキャパシタCc２は、グランド端子、トランジスタM４のバルク端子、及びトランジスタM４の第１端子の間で構成される時定数回路として機能してよい。出力電圧Voutの変化は、キャパシタCc２を介してトランジスタM４のバルク端子におけるバルク電圧vb２として伝搬されてよい。トランジスタM４の閾値電圧Vthnは、ボディ効果（body effect）により、そのバルク電圧vb２による影響を受けてよく、式（５）により表すことができる：

【数3】

【0044】

閾値電圧Vthnは、ソース－バルク電圧Vsbに正相関する。出力電圧Voutの急激な上昇は、キャパシタCc２を介してトランジスタM４のバルク電圧vb２の上昇を引き起こしてよい。従って、トランジスタM４のソース－バルク電圧Vsbは減少してよく、トランジスタM４の閾値電圧Vthnは減少してよく、第２制御電圧va２を不変に保ちながらトランジスタM４が電流Im４を増大させ、余分な電流をグランド端子へと引き込み、出力電圧Voutを引き下げて、出力電圧Voutを実質的に一定レベルに維持する。出力電圧Voutの急激な降下は、キャパシタCc２を介してトランジスタM４のバルク電圧vb２の降下を引き起こしてよい。従って、トランジスタM４のソース－バルク電圧Vsbは増大してよく、トランジスタM４の閾値電圧Vthnは増大してよく、制御電圧va２を不変に保ちながらトランジスタM４が電流Im４を減少させ、出力電圧Voutを実質的に一定レベルに維持する。

【0045】

図８は、例示的な負荷変化状態として表される電圧レギュレータ７の波形である。線８０及び８２は、それぞれ本発明の実施形態及び関連技術における出力電圧Voutの波形を表し、線８３及び８５は、それぞれ本発明の実施形態及び関連技術におけるトランジスタM１の電流Im１の波形を表し、線８７及び８９は、それぞれ本発明の実施形態及び関連技術におけるトランジスタM４の電流Im４の波形を表す。

【0046】

実施形態では、時間t１で、負荷状態は、重負荷状態から軽負荷状態へ切り換えられる。時間t１及び時間t２の間で、負荷Lは減少した量の電流Iloadを引き出し、出力電圧Voutの波形８０は、所定のレベルVprdから出力ピークレベルVp１へと上昇し、トランジスタM１のバルク電圧vbは、供給電圧VDDからバルクピークレベルVbpへと増大し、トランジスタM４のバルク電圧vb２は、グランド電圧VSSからバルクピークレベルVp２へと増大し、第１制御電圧vaは電圧レベルVlのままであり、第２制御電圧va２は電圧レベルvl２のままであり、電流Im１は、トランジスタM１のバルク電圧が増加するのに応答して、電流レベルIhから電流レベルIlb１へと減少し、電流Im４は、トランジスタM４のバルク電圧vb２が増大するのに応答して、電流レベルIl２から電流レベルIhp２へと増大し、出力電圧Voutの波形８０の上昇を抑制する。グランド電圧VSSは、トランジスタM４のバルク電圧vb２の安定レベルであってよい。時間t２及び時間t３の間で、電流Im１は、電流レベルIlb１から電流レベルIlへと上昇し、電流Im４は電流レベルIhp２から電流レベルIh２へと降下し、出力電圧Voutは出力ピークレベルVp１から降下し、トランジスタM１のバルク電圧vbはバルクピークレベルVbpから供給電圧VDDへと降下し、トランジスタM４のバルク電圧vb２は、バルクピークレベルVbp２からグランド電圧VSSへと降下し、第１制御電圧vaは電圧レベルVlのままであり、第２制御電圧va２は電圧レベルVl２のままであり、出力電圧Voutの波形８０を所定のレベルVprdへと引き下げる。時間t３及び時間t４の間で、第１制御電圧vaは電圧レベルVlから電圧レベルVhへと上昇し、第２制御電圧va２は電圧レベルVl２から電圧レベルVh２へと上昇し、電流Im１は電流レベルIlのままであり、電流Im４は電流レベルIh２のままであり、出力電圧Voutは所定のレベルVprdのままである。電圧レベルVlは、電圧レベルVl２と同じか又は異なってよい。電圧レベルVhは電圧レベルVh２と同じか又は異なってよい。時間t４の後、電流Im１は電流レベルIlのままであり、電流Im４は電流レベルIh２のままであり、出力電圧Voutは所定のレベルVprdのままである。

【0047】

関連技術では、時間t１及び時間t３の間で、出力電圧Voutの波形８２は、所定のレベルVprdから出力ピークレベルVp２へと上昇し、電流Im１の波形８５は電流レベルIhのままであり、電流Im４の波形８９は電流レベルIl２のままである。波形８２の出力ピークレベルVp２は、波形８０の出力ピークレベルVp１より高くてよい。時間t３及び時間t４の間で、電流Im１の波形８５は、電流レベルIhから電流レベルIlへと降下し、電流Im４の波形８９は電流レベルIl２から電流レベルIh２へと上昇し、第１制御電圧vaは電圧レベルVlから電圧レベルVhへと上昇し、第２制御電圧va２は電圧レベルVl２から電圧レベルVh２へと上昇して、出力電圧Voutの波形８２を所定のレベルVprdへと引き下げる。関連技術と比べると、出力電圧Voutの波形８０は、時間t３で所定のレベルVprdへと戻され、出力電圧Voutの波形８２は、時間t４で所定のレベルVprdへと戻され、従って、本発明の実施形態は、関連技術よりも速く、負荷状態の変化に応答する。

【0048】

図９は、別の例示的な負荷変化状態として表される電圧レギュレータ７の波形である。線９０及び９２は、それぞれ本発明の実施形態及び関連技術における出力電圧Voutの波形を表し、線９３及び９５は、それぞれ本発明の実施形態及び関連技術におけるトランジスタM１の電流Im１の波形を表し、線９７及び９９は、それぞれ本発明の実施形態及び関連技術におけるトランジスタM４の電流Im４の波形を表す。

【0049】

実施形態では、時間t１で、負荷状態は、軽負荷状態から重負荷状態へ切り換えられる。時間t１及び時間t２の間で、負荷Lは増大した量の電流Iloadを引き出し、出力電圧Voutの波形９０は、所定のレベルVprdから出力谷レベルVv１へと降下し、トランジスタM１のバルク電圧vbは、供給電圧VDDからバルク谷レベルVbvへと減少し、トランジスタM４のバルク電圧vb２は、グランド電圧VSSから第２バルク谷レベルVbv２へと減少し、第１制御電圧va及び第２制御電圧va２はそれぞれ電圧レベルVh及びVh２のままであり、電流Im１は、トランジスタM１のバルク電圧vbが減少するのに応答して、電流レベルIlから電流レベルIh１へと上昇し、電流Im４は電流レベルIh２から電流レベルIlb２へと降下し、出力電圧Voutの波形９０の降下を補償する。時間t２及び時間t３の間で、出力電圧Voutの波形９０は出力谷レベルVv１から上昇し、トランジスタM１のバルク電圧vbはバルク谷レベルVbvから上昇し、トランジスタM４のバルク電圧vb２は第２バルク谷レベルVbv２から上昇し、第１制御電圧va及び第２制御電圧va２はそれぞれ電圧レベルVh及びVh２のままであり、電流Im１は電流レベルIh１から降下し、電流Im４は電流レベルIlb２から上昇し、出力電圧Voutの波形９０を所定のレベルVprdへ向けて引き上げる。時間t３及び時間t４の間で、出力電圧Voutの波形９０は所定のレベルVprdへ上昇し、トランジスタM１のバルク電圧vbは供給電圧VDDへと上昇し、トランジスタM４のバルク電圧vb２はグランド電圧VSSへと上昇し、第１制御電圧va及び第２制御電圧va２は、それぞれ電圧レベルVh及びVh２から、それぞれ電圧レベルVl及びVl２へ向かって降下し、電流Im１は電流レベルIfへ降下し、電流Im４は電流レベルIl２へと上昇し、出力電圧Voutの波形９０を所定のレベルVprdに引き上げる。

【0050】

関連技術では、時間t１及び時間t３の間で、出力電圧Voutの波形９２は、所定のレベルVprdから出力谷レベルVv２へと降下し、電流Im１の波形９５は電流レベルIlのままであり、電流Im４の波形９９は電流レベルIh２のままであり、第１制御電圧va及び第２制御電圧va２は、それぞれ電圧レベルVh及びVh２のままである。波形９２の出力谷レベルVv２は、波形９０の出力谷レベルVv１より低くてよい。時間t３及び時間t５の間で、電流Im１の波形９５は、電流レベルIlから電流レベルIfへと上昇し、電流Im４の波形９９は電流レベルIh２から電流レベルIl２へと降下し、第１制御電圧vaは電圧レベルVhから電圧レベルVlへと降下し、第２制御電圧va２は電圧レベルVh２から電圧レベルVl２へと降下し、出力電圧Voutの波形９２は出力谷レベルVv２から所定のレベルVprdへ上昇する。関連技術と比べると、出力電圧Voutの波形９０は、時間t４で所定のレベルVprdへと戻され、出力電圧Voutの波形９２は、時間t５で所定のレベルVprdへと戻され、従って、本発明の実施形態は、関連技術よりも速く、負荷状態の変化に応答する。

【0051】

図１０は、本発明の別の実施形態による電圧レギュレータ１０の回路概略である。電圧レギュレータ１０は、電流シンク回路７２を置き換えるために電流シンク回路１０２が使用される点が、電圧レギュレータ７と異なる。電圧レギュレータ１０は、電圧レギュレータ７と同様に動作し、簡単のためにその説明は省略される。電流シンク回路１０２は、以下の段落で詳細に説明される。

【0052】

電流シンク回路１０２は、トランジスタM４、トランジスタM５、キャパシタCc２、抵抗器R１、及び抵抗器R２を含む。トランジスタM４は、演算増幅器７０の第２出力端子に結合された制御端子と、トランジスタM１の第２端子に結合された第１端子と、グランド端子に結合された第２端子と、バルク端子と、を有する。トランジスタM４の第１端子は、負荷端子に出力電圧Voutを供給する。トランジスタM５は、演算増幅器７０の第２出力端子に結合された制御端子と、トランジスタM４のバルク端子に結合された第１端子と、グランド端子に結合された第２端子と、グランド端子に結合されたバルク端子と、を有する。キャパシタCc２は、トランジスタM４の第１端子に結合された第１端子と、トランジスタM４のバルク端子及びトランジスタM５の第１端子に結合された第２端子と、を有する。抵抗器R２は、トランジスタM１の第２端子とキャパシタCcの第２端子とに結合された第１端子と、第２端子と、を有する。抵抗器R１は、抵抗器R２の第２端子と演算増幅器７０の第２入力端子とに結合された第１端子と、グランド端子に結合された第２端子と、を有する。抵抗器R１の第１端子は、フィードバック電圧Vfbを演算増幅器１０に供給してよい。フィードバック電圧Vfbは、出力電圧Voutと正相関され、出力電圧Voutより低くてよい。幾つかの実施形態では、抵抗器R１及び抵抗器R２は、トランジスタにより実装されてよい。電圧レギュレータ１０のレギュレータ利得は、式（３）により決定されてよい。トランジスタM１及びトランジスタM２は、P型MOSFETであってよく、トランジスタM４及びトランジスタM５はN型MOSFETであってよい。

【0053】

図１、４、５に示された実施形態と比較して、電圧レギュレータ７及び１０は、電流シンクパス内にトランジスタM４を設けることにより、出力電圧Voutの急激な上昇により良好に応答する。

【0054】

図１１は、図７，１０に示される実施形態による演算増幅器７０の一例の回路概略である。演算増幅器７０は、トランジスタM１１１～M１１７を含んでよい。トランジスタM１１１、M１１３、M１１４、M１１６はP型MOSFETであってよく、トランジスタM１１２、M１１５、M１１７はN型MOSFETであってよい。

【0055】

トランジスタM１１３は、固定バイアス電圧Vbiasを受信する制御端子と、供給端子に結合される第１端子と、第２端子と、を有する。トランジスタM１１１は、制御端子と、供給端子に結合された第１端子と、トランジスタM１１１の制御端子に結合された第２端子と、を有する。トランジスタM１１４は、演算増幅器７０の第１入力端子に結合された制御端子と、トランジスタM１１３の第２端子に結合された第１端子と、第２端子と、を有する。トランジスタM１１６は、演算増幅器７０の第２入力端子に結合された制御端子と、トランジスタM１１３の第２端子に結合された第１端子と、第２端子と、を有する。トランジスタM１１５は、制御端子と、トランジスタM１１５の制御端子とトランジスタM１１４の第２端子とに結合された第１端子と、グランド端子に結合された第２端子と、を有する。トランジスタM１１７は、制御端子と、トランジスタM１１７の制御端子とトランジスタM１１６の第２端子とに結合された第１端子と、グランド端子に結合された第２端子と、を有する。トランジスタM１１２は、トランジスタM１１５の制御端子に結合された制御端子と、トランジスタM１１１の第２端子に結合された第１端子と、グランド端子に結合された第２端子と、を有する。

【0056】

トランジスタM１１３は、固定バイアス電圧Vbiasを受信して固定ドレイン電流idを生成する電流源として機能してよい。トランジスタM１１３のドレイン電流idは、トランジスタM１１４及びM１１５を通る第１電流i１と、トランジスタM１１６及びM１１７を通る第２電流i２と、に分けられてよい。演算増幅器７０は、トランジスタM１１４の制御端子において基準電圧Vrefを受信し、トランジスタM１１６の制御端子においてフィードバック電圧Vfbを受信し、トランジスタM１１１の第２端子において第１制御電圧vaを出力し、及びトランジスタM１１７の制御端子において第２制御電圧va２を出力してよい。トランジスタM１１５及びM１１２は電流ミラーとして機能してよい。トランジスタM１１１は電流源として機能してよい。第１電流i１及び第２電流i２の和は、トランジスタM１１３のドレイン電流idと等しい。フィードバック電圧Vfbが減少すると、トランジスタM１１６により生成される第２電流i２は減少してよく、結果として第１電流i１の増大をもたらす。第１電流i１の増大は、トランジスタM１１５、M１１２、及びM１１１を介して第１制御電圧vaの減少を生成し、第２電流i２の減少は、トランジスタM１１７を介して第２制御電圧va２の減少へと変換されてよい。フィードバック電圧Vfbが増大すると、トランジスタM１１６により生成される第２電流i２は増大してよく、結果として第１電流i１の減少をもたらす。第１電流i１の減少は、トランジスタM１１５、M１１２、及びM１１１を介して第１制御電圧vaの増大を生成し、第２電流i２の増大は、トランジスタM１１７を介して第２制御電圧va２の増大へと変換されてよい。

【0057】

図７及び１０の実施形態は、電流ソースパス及び電流シンクパスを提供して、出力電圧Voutの上昇及び降下を軽減し、並びに、トランジスタM２及びキャパシタCcを利用して、電流ソースパス内のトランジスタM１のバルク電圧vbを調整し、トランジスタM５及びキャパシタCc２を利用して、電流シンクパス内のトランジスタM４のバルク電圧vb２を調整して、回路応答を更に高速化して、出力電圧Voutを実質的に一定レベルに維持する。

【0058】

当業者は、装置及び方法の多数の変形及び変更が本発明の教示を保持したまま行われてよいことを直ちに理解する。従って、上述の開示は、添付の請求の範囲によってのみ与えられ制限されるものと解釈されるべきである。

【符号の説明】

【0059】

１ 電圧レギュレータ
１０ 演算増幅器
１２ 電流シンク回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【外国語明細書】