特開2022-136098ボディ領域拡張部を用いた炭化ケイ素金属酸化物半導体（ＭＯＳ）デバイスセルにおける電界シールド
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136098
(43)【公開日】2022-09-15
(54)【発明の名称】ボディ領域拡張部を用いた炭化ケイ素金属酸化物半導体（ＭＯＳ）デバイスセルにおける電界シールド
(51)【国際特許分類】
H01L 29/78 20060101AFI20220908BHJP
H01L 29/12 20060101ALI20220908BHJP
H01L 29/739 20060101ALI20220908BHJP
【ＦＩ】
H01L29/78 652C
H01L29/78 652F
H01L29/78 652T
H01L29/78 655A
H01L29/78 655G
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022105834
(22)【出願日】2022-06-30
(62)【分割の表示】P 2018561263の分割
【原出願日】2017-05-23
(31)【優先権主張番号】15/595,643
(32)【優先日】2017-05-15
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/340,396
(32)【優先日】2016-05-23
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】390041542
【氏名又は名称】ゼネラル・エレクトリック・カンパニイ
(74)【代理人】
【識別番号】100188558
【弁理士】
【氏名又は名称】飯田 雅人
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(74)【代理人】
【識別番号】100207158
【弁理士】
【氏名又は名称】田中 研二
(72)【発明者】
【氏名】ボロトニコフ，アレクサンダー・ヴィクトロヴィッチ
(72)【発明者】
【氏名】ロゼー，ピーター・アルメルン
(57)【要約】
【課題】デバイスの信頼性を向上させるために、高電界を低減させるＳｉＣデバイス設計を提供する。
【解決手段】半導体パワーデバイスは、逆バイアス下で半導体デバイスの隣り合うデバイスセルのウェル領域間に存在する電界を低減させるためのボディ領域拡張部の形態のシールド領域に関する。開示されたボディ領域拡張部は、ボディ領域と同じ導電型を有し、ボディ領域拡張部と、同じ導電型を有する隣り合うデバイスセルの領域との間の距離が平行なＪＦＥＴ幅以下となるように、ボディ領域から外に向かって第１のデバイスセルのＪＦＥＴ領域内へと延出する。開示されたシールド領域は、同等の寸法の従来のストライプデバイスに比べて優れた性能を可能にし、一方で同様の信頼性（例えば、逆バイアスでの長期間の高温安定性）を依然として提供する。
【選択図】図８
【解決手段】半導体パワーデバイスは、逆バイアス下で半導体デバイスの隣り合うデバイスセルのウェル領域間に存在する電界を低減させるためのボディ領域拡張部の形態のシールド領域に関する。開示されたボディ領域拡張部は、ボディ領域と同じ導電型を有し、ボディ領域拡張部と、同じ導電型を有する隣り合うデバイスセルの領域との間の距離が平行なＪＦＥＴ幅以下となるように、ボディ領域から外に向かって第１のデバイスセルのＪＦＥＴ領域内へと延出する。開示されたシールド領域は、同等の寸法の従来のストライプデバイスに比べて優れた性能を可能にし、一方で同様の信頼性（例えば、逆バイアスでの長期間の高温安定性）を依然として提供する。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１の導電型を有する半導体デバイス層内に少なくとも部分的に配置された複数のデバイスセルであって、前記複数のデバイスセルのそれぞれが、
前記デバイスセルの中心の近くに配置された第２の導電型を有するボディ領域と、
前記デバイスセルの前記ボディ領域に隣接して配置された前記第１の導電型を有するソース領域と、
前記デバイスセルの前記ソース領域に隣接して配置された前記第２の導電型を有するチャネル領域と、
前記デバイスセルの前記チャネル領域に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域であり、前記デバイスセルの前記チャネル領域と、前記複数のデバイスセルのうちの隣り合うデバイスセルのチャネル領域の平行な部分との間に平行なＪＦＥＴ幅を有する、ＪＦＥＴ領域と、
を備える、複数のデバイスセルを備え、
前記複数のデバイスセルのうちの少なくとも１つのデバイスセルが、前記少なくとも１つのデバイスセルのボディ領域拡張部と前記第２の導電型を有する前記隣り合うデバイスセルの領域との間の距離が前記平行なＪＦＥＴ幅以下となるように、前記少なくとも１つのデバイスセルの前記ボディ領域から外に向かって、前記少なくとも１つのデバイスセルの前記ソース領域を通って、前記少なくとも１つのデバイスセルの前記チャネル領域を通って、前記ＪＦＥＴ領域内へと延出する前記第２の導電型を有するボディ領域拡張部を備える、
デバイス。
前記デバイスセルの中心の近くに配置された第２の導電型を有するボディ領域と、
前記デバイスセルの前記ボディ領域に隣接して配置された前記第１の導電型を有するソース領域と、
前記デバイスセルの前記ソース領域に隣接して配置された前記第２の導電型を有するチャネル領域と、
前記デバイスセルの前記チャネル領域に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域であり、前記デバイスセルの前記チャネル領域と、前記複数のデバイスセルのうちの隣り合うデバイスセルのチャネル領域の平行な部分との間に平行なＪＦＥＴ幅を有する、ＪＦＥＴ領域と、
を備える、複数のデバイスセルを備え、
前記複数のデバイスセルのうちの少なくとも１つのデバイスセルが、前記少なくとも１つのデバイスセルのボディ領域拡張部と前記第２の導電型を有する前記隣り合うデバイスセルの領域との間の距離が前記平行なＪＦＥＴ幅以下となるように、前記少なくとも１つのデバイスセルの前記ボディ領域から外に向かって、前記少なくとも１つのデバイスセルの前記ソース領域を通って、前記少なくとも１つのデバイスセルの前記チャネル領域を通って、前記ＪＦＥＴ領域内へと延出する前記第２の導電型を有するボディ領域拡張部を備える、
デバイス。
【請求項2】
前記半導体デバイス層が炭化ケイ素（ＳｉＣ）半導体デバイス層である、請求項１記載のデバイス。
【請求項3】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部と前記第２の導電型を有する前記隣り合うデバイスセルの前記領域との間の前記距離が前記平行なＪＦＥＴ幅よりも小さい、請求項１記載のデバイス。
【請求項4】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部の少なくとも一部の上に配置されたオーミックコンタクトを含む、請求項１記載のデバイス。
【請求項5】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部がおよそ０．１μｍ～およそ１μｍの幅を有する、請求項１記載のデバイス。
【請求項6】
前記デバイスセルの前記ボディ領域拡張部の前記幅がおよそ０．１μｍ～およそ０．５μｍである、請求項５記載のデバイス。
【請求項7】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部の前記幅が前記ボディ領域拡張部の長さにわたって変化する、請求項５記載のデバイス。
【請求項8】
前記複数のデバイスセルのうちの少なくとも２つのデバイスセルがそれぞれのボディ領域拡張部を含み、前記少なくとも２つのデバイスセルの前記ボディ領域拡張部が互いに向かって延出し、互いにオーバラップする、請求項１記載のデバイス。
【請求項9】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部が前記少なくとも１つのデバイスセルの前記チャネル領域のすべてのコーナーを通っては延出しない、請求項１記載のデバイス。
【請求項10】
前記複数のデバイスセルのそれぞれがそれぞれのボディ拡張部を含む、請求項１記載のデバイス。
【請求項11】
前記少なくとも１つのデバイスセルに隣接して配置された前記複数のデバイスセルの１つまたは複数のデバイスセルがそれぞれのボディ領域拡張部（９４）を含まず、前記１つまたは複数のデバイスセルが前記少なくとも１つのデバイスセルの前記ボディ領域拡張部によってシールドされている、請求項１記載のデバイス。
【請求項12】
前記複数のデバイスセルのそれぞれが実質的に正方形、六角形、細長い矩形形状、または細長い六角形形状を有する、請求項１記載のデバイス。
【請求項13】
電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）である、請求項１記載のデバイス。
【請求項14】
デバイスセルのウェル領域を半導体層に注入するステップであって、前記ウェル領域が前記デバイスセルのチャネル領域を含む、ステップと、
前記デバイスセルの前記ウェル領域に隣接して前記デバイスセルのソース領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ソース領域に隣接して前記デバイスセルのボディ領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ボディ領域から外に向かって、前記デバイスセルの前記ソース領域の一部を通って、前記デバイスセルの前記チャネル領域の一部を通って延出するボディ領域拡張部を前記半導体層に注入するステップであって、前記デバイスセルの前記ボディ領域拡張部と、隣り合うデバイスセルのチャネル領域との間の距離が、前記デバイスセルの前記チャネル領域の平行な部分と、前記隣り合うデバイスセルの前記チャネル領域との間の距離以下である、ステップと、
を含む、デバイスセルを製造する方法。
前記デバイスセルの前記ウェル領域に隣接して前記デバイスセルのソース領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ソース領域に隣接して前記デバイスセルのボディ領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ボディ領域から外に向かって、前記デバイスセルの前記ソース領域の一部を通って、前記デバイスセルの前記チャネル領域の一部を通って延出するボディ領域拡張部を前記半導体層に注入するステップであって、前記デバイスセルの前記ボディ領域拡張部と、隣り合うデバイスセルのチャネル領域との間の距離が、前記デバイスセルの前記チャネル領域の平行な部分と、前記隣り合うデバイスセルの前記チャネル領域との間の距離以下である、ステップと、
を含む、デバイスセルを製造する方法。
【請求項15】
前記ボディ領域拡張部を注入するステップが、前記ボディ領域が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部を注入するステップを含む、請求項１４記載の方法。
【請求項16】
前記ボディ領域拡張部を注入するステップが、終端領域が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部を注入するステップを含む、請求項１４記載の方法。
【請求項17】
前記ボディ領域拡張部の少なくとも一部の上に金属コンタクトを堆積させるステップを含む、請求項１４記載の方法。
【請求項18】
半導体デバイス層が炭化ケイ素（ＳｉＣ）半導体デバイス層である、請求項１４記載の方法。
【請求項19】
前記デバイスセルが実質的に細長い矩形形状または細長い六角形形状を有する、請求項１４記載の方法。
【請求項20】
前記デバイスセルが電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）デバイスの一部分である、請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に開示された主題は、電界トランジスタ（例えば、ＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、トレンチＭＯＳＦＥＴなど）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）を含む、炭化ケイ素（ＳｉＣ）パワーデバイスなどの半導体パワーデバイスに関する。
【背景技術】
【0002】
本段落は、以下に記載および／または請求される本開示の様々な態様に関連する可能性がある技術の様々な態様を読者に紹介することが意図されている。本議論は、本開示の様々な態様についてのよりよい理解を促進するための背景情報を読者に提供するのに役立つと考えられる。したがって、これらの記述は、従来技術の承認としてではなく、この観点で読まれるべきであることを理解されたい。
【0003】
電力変換デバイスは、負荷による消費のために電力をある形態から別の形態に変換するために、現代の電気システム全体にわたって広く使用されている。多くのパワーエレクトロニクスシステムは、サイリスター、ダイオード、および様々なタイプのトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）などの様々な半導体デバイスおよび部品を利用する。
【0004】
特に、高周波、高電圧、および／または高電流用途に対して、炭化ケイ素（ＳｉＣ）デバイスは、高温動作、導通およびスイッチング損失の低減、ならびに対応するシリコン（Ｓｉ）デバイスよりも小さなダイサイズの点でいくつかの利点を提供することができる。しかしながら、ＳｉＣは、ＳｉＣデバイス製造中のより低いドーパント拡散、および動作中の（例えば、逆バイアス下での）ＳｉＣデバイス内部のより高い電界などの、Ｓｉに比べていくつかの技術的および設計上の課題も提示する。ＳｉＣデバイスのＳｉＣ部分は、これらのより高い電界に対して堅牢である場合があるが、酸化シリコン（ＳｉＯ２）誘電体層などの、ＳｉＣデバイスの他の部分は、これらのより高い電界の下で故障することがある。したがって、デバイス性能を実質的に低下させることなくデバイスの信頼性を向上させるために、高電界を低減させるＳｉＣデバイス設計を開発することが望ましい。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】独国特許第１１ ２０１４ ００３６３７ Ｔ５号
【発明の概要】
【課題を解決するための手段】
【0006】
一実施形態において、デバイスは、第１の導電型を有する半導体デバイス層内に少なくとも部分的に配置された複数のデバイスセルを含む。各デバイスセルは、デバイスセルの中心の近くに配置された第２の導電型を有するボディ領域と、デバイスセルのボディ領域に隣接して配置された第１の導電型を有するソース領域と、デバイスセルのソース領域に隣接して配置された第２の導電型を有するチャネル領域と、デバイスセルのチャネル領域に隣接して配置された第１の導電型を有するＪＦＥＴ領域と、を含む。ＪＦＥＴ領域は、デバイスセルのチャネル領域と、複数のデバイスセルのうちの隣り合うデバイスセルのチャネル領域の平行な部分との間に平行なＪＦＥＴ幅を有し、複数のデバイスセルのうちの少なくとも１つのデバイスセルが、少なくとも１つのデバイスセルのボディ領域拡張部と第２の導電型を有する隣り合うデバイスセルの領域との間の距離が平行なＪＦＥＴ幅以下となるように、少なくとも１つのデバイスセルのボディ領域から外に向かって、少なくとも１つのデバイスセルのソース領域を通って、少なくとも１つのデバイスセルのチャネル領域を通って、ＪＦＥＴ領域内へと延出する第２の導電型を有するボディ領域拡張部を備える。
【0007】
別の実施形態では、デバイスセルを製造する方法は、デバイスセルのウェル領域を半導体層に注入するステップであって、ウェル領域がデバイスセルのチャネル領域を含む、ステップを含む。本方法は、デバイスセルのウェル領域に隣接してデバイスセルのソース領域を半導体層に注入するステップと、デバイスセルのソース領域に隣接してデバイスセルのボディ領域を半導体層に注入するステップと、を含む。また、本方法は、デバイスセルのボディ領域から外に向かって、デバイスセルのソース領域の一部を通って、デバイスセルのチャネル領域の一部を通って延出するボディ領域拡張部を半導体層に注入するステップであって、デバイスセルのボディ領域拡張部と、隣り合うデバイスセルのチャネル領域との間の距離が、デバイスセルのチャネル領域の平行な部分と、隣り合うデバイスセルのチャネル領域との間の距離以下である、ステップを含む。
【0008】
本発明のこれらならびに他の特徴、態様および利点は、図面全体にわたって同様の記号が同様の部分を表す添付図面を参照して以下の詳細な説明を読むと、一層よく理解されるようになるであろう。
【図面の簡単な説明】
【0009】
【図1A】典型的なプレーナＭＯＳＦＥＴデバイスの概略図である。
【図1B】典型的なＭＯＳＦＥＴデバイスの様々な領域に対する抵抗を示す概略図である。
【図2】ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図3】いくつかの正方形半導体デバイスセルを含むＳｉＣ層の上面図である。
【図4】いくつかの千鳥状の正方形半導体デバイスセルを含むＳｉＣ層の上面図である。
【図5】いくつかの六角形半導体デバイスセルを含むＳｉＣ層の上面図である。
【図6】ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、逆バイアス下でシールドされていない正方形デバイスセルの平行な部分間に配置されている。
【図7A】ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、逆バイアス下でシールドされていない正方形デバイスセルのウェル領域のコーナー間に配置されている。
【図7B】ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、本技法の実施形態による、ボディ領域拡張部および動作逆バイアスによってシールドされた正方形デバイスセルのウェル領域のコーナー間に配置されている。
【図8】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図9】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図10】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図11】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図12】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図13】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図14】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図15】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの正方形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図16】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図17】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図18】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図19】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図20】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い矩形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図21】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図22】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図23】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図24】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図25】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図26】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図27】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図28】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図29】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図30】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【図31】本技法の実施形態による、ボディ領域拡張部の例を有するいくつかの細長い六角形ＳｉＣデバイスセルを含むデバイスレイアウトを有するＳｉＣ層の上面図である。
【発明を実施するための形態】
【0010】
１つまたは複数の特定の実施形態について以下に記載する。これらの実施形態についての簡潔な記載を提供するために、実際の実施態様のすべての特徴が明細書に記載されているわけではない。すべてのエンジニアリングまたは設計プロジェクトと同様に、すべてのそのような実際の実施態様の開発では、システム関連およびビジネス関連の制約の遵守などの、開発者の特定の目標を達成するために、実施態様毎に異なる可能性がある実施態様に特有の決定を多数行わなければならないことを認識されたい。さらに、そのような開発努力は、複雑で時間がかかることがあるが、それにもかかわらず、本開示の利益を有する当業者にとっては設計、製作、および製造の日常的な仕事であることを認識されたい。
【0011】
本開示の様々な実施形態の要素を紹介する場合、冠詞「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、要素の１つまたは複数があることを意味することが意図されている。用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」は、包括的であり、列挙された要素以外のさらなる要素があってもよいことを意味することが意図されている。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙されたフィーチャも組み込むさらなる実施形態の存在を排除するものとして解釈されることが意図されていないことを理解されたい。本明細書に開示されたフィーチャの形状、位置、およびアラインメントは、簡単にするために、比較的理想的であるもの（例えば、正方形、矩形、および六角形のセル、ならびに完全に直線の整列したフィーチャを有するシールド領域）として図示および記載されていることを認識されよう。しかしながら、当業者には認識され得るように、プロセスのばらつきおよび技術的な限界により、結果として、理想的な形状とは言えないセルラー式設計または不規則なフィーチャとなることがあるが、これらは、それでもなお本技法の精神の範囲内にあり得る。そのため、フィーチャの形状、位置、またはアラインメントを記載するために本明細書で使用されるような用語「実質的に」は、当業者によって認識され得るように、理想的なまたは目標の形状、位置、およびアラインメント、ならびに半導体製作プロセスの変動に起因する不完全に実施された形状、位置、およびアラインメントを包含することを意味する。さらに、半導体デバイスセルは、本明細書では、半導体層の「表面に」、「表面内に」、「表面上に」、もしくは「表面に沿って」配置または製作されるとして記載されており、これは、半導体層のバルク内部に配置された部分、半導体層の表面に近接して配置された部分、半導体層の表面と同一面上に配置された部分、および／または半導体層の表面の上方もしくは上部に配置された部分を有する半導体デバイスセルを含むことが意図されている。
【0012】
現代のパワーエレクトロニクスの不可欠な構築ブロックの１つは、電界効果トランジスタ（ＦＥＴ）デバイスである。例えば、図１Ａは、プレーナｎチャネル電界効果トランジスタ、すなわちＤＭＯＳＦＥＴ、以降、ＭＯＳＦＥＴデバイス１０の能動セルを示す。以下で論じる他のデバイスと同様に、ＭＯＳＦＥＴデバイス１０のある特定の構成要素をより明瞭に示すために、一般的に理解されているある特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端など）は、省略されることがあることを認識されよう。
【0013】
図１Ａの図示されたＭＯＳＦＥＴデバイス１０は、第１の表面４および第２の表面６を有する半導体デバイス層２（例えば、エピタキシャルＳｉＣ層）を含む。半導体デバイス層２は、第１の導電型を有するドリフト領域１６（例えば、ｎ型ドリフト層１６）と、ドリフト領域１６に隣接し、第１の表面４に近接して配置された第２の導電型を有するウェル領域１８（例えば、ｐ－ウェル１８）と、を含む。半導体デバイス層２は、ウェル領域１８に隣接し、第１の表面４に近接した第１の導電型を有するソース領域２０（例えば、ｎ型ソース領域２０）も含む。誘電体層２４（ゲート絶縁層またはゲート誘電体層とも呼ばれる）は、半導体デバイス層２の第１の表面４の一部に配置され、ゲート電極２６は、誘電体層２４上に配置されている。半導体デバイス層２の第２の表面６は、基板層１４（例えば、ＳｉＣ基板層）であり、ドレインコンタクト１２は、基板層１４に沿ってデバイス１０の底部に配置されている。
【0014】
オン状態動作中に、適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス１０のしきい電圧（ＶＴＨ）以上）によって、チャネル領域２８に反転層が形成され、ならびにキャリアの蓄積のために、接合電界効果トランジスタ（ＪＦＥＴ）領域２９において導電性経路が増強され得て、ドレインコンタクト１２（すなわち、ドレイン電極）からソースコンタクト２２（すなわち、ソース電極）に電流を流すことができる。本明細書で論じるＭＯＳＦＥＴデバイスについては、チャネル領域２８は、一般に、ゲート電極２６およびゲート誘電体２４の下に配置されたウェル領域１８の上方部分として画定されることがあることを認識されたい。さらに、本手法は、以下では、ＳｉＣ ＭＯＳＦＥＴデバイスの文脈で論じられることがあるが、本手法は、他のタイプの材料系（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アルミニウム窒化物（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、ダイヤモンド（Ｃ）、もしくは任意の他の適切なワイドバンドギャップ半導体）、ならびにｎチャネルおよびｐチャネル設計の両方を利用する他のタイプのデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）、もしくは任意の他の適切なＦＥＴおよび／またはＭＯＳデバイス）に適用可能であり得ることを認識されたい。
【0015】
図１Ｂは、図１ＡのＳｉＣデバイス１０の概略断面図である。図１Ｂに示すＭＯＳＦＥＴデバイス１０のソースコンタクト２２は、一般に、ソース電極へのオーミック接続を提供し、ソース領域２０の一部およびウェル領域１８の一部の両方の上に配置されている。ソースコンタクト２２は、一般に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極との間に位置する１つまたは複数の金属層を含む金属インタフェースである。明瞭にするために、コンタクト２２の下に配置されたＭＯＳＦＥＴデバイス１０のソース領域２０（例えば、ｎ＋ソース領域２０）の部分は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２と呼ばれることがある。同様に、ウェル領域１８の残りの部分よりも高レベルにドープされている場合があるＭＯＳＦＥＴデバイス１０のウェル領域１８の一部は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のボディ領域３９（例えば、ｐ＋ボディ領域３９）と呼ばれることがある。明瞭にするために、コンタクト２２の下に配置された（例えば、コンタクト２２によってカバーされ、コンタクト２２に電気的に直接接続された）ボディ領域３９の部分は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のボディコンタクト領域４４（例えば、ｐ＋ボディコンタクト領域４４）と呼ばれることがある。
【0016】
図１Ｂに示すように、ＭＯＳＦＥＴデバイス１０の様々な領域はそれぞれ、関連付けられた抵抗と、これらの抵抗のそれぞれの和として表すことができるＭＯＳＦＥＴデバイス１０の全抵抗（例えば、オン抵抗Ｒｄｓ（オン））と、を有することができる。例えば、図１Ｂに示すように、ＭＯＳＦＥＴデバイス１０のオン抵抗（Ｒｄｓ（オン））は、抵抗Ｒｓ３０（例えば、ソース領域２０の抵抗およびコンタクト２２の抵抗）と、抵抗Ｒｃｈ３２（例えば、図１Ａに示す領域２８の反転チャネルの抵抗）と、抵抗Ｒａｃｃ３４（例えば、ゲート酸化物２４と、ウェル領域１８間に位置するドリフト層１６の部分との間の蓄積層の抵抗）と、抵抗ＲＪＦＥＴ３６（例えば、ウェル領域１８間の空乏化されていないネック領域の抵抗）と、抵抗Ｒｄｒｉｆｔ３８（例えば、ドリフト層１６周りの抵抗）と、抵抗Ｒｓｕｂ４０（例えば、基板層１４周りの抵抗）との和として近似することができる。図１Ｂに示す抵抗は、網羅的であることは意図されておらず、他の抵抗（例えば、ドレインコンタクト抵抗、広がり抵抗など）が半導体デバイス１０内部に潜在的に存在する可能性があることに留意されたい。
【0017】
場合によっては、図１Ｂに示す１つまたは２つの抵抗成分が半導体デバイス１０の導通損失を支配することがあり、これらの要因に対処することによって、Ｒｄｓ（オン）に著しく影響を与えることができる。例えば、ドリフト抵抗３８、基板抵抗４０、およびコンタクト抵抗３０が（他の抵抗成分と比較して）それほど重要でないデバイス、例えば、低電圧デバイス、または低い反転層移動度を欠点として持つデバイス（例えば、ＳｉＣデバイス）などについては、チャネル抵抗（Ｒｃｈ３２）がデバイスの導通損失のかなりの部分を占めることがある。さらなる例として、中電圧および高電圧デバイスでは、ＪＦＥＴ領域の抵抗（ＲＪＦＥＴ３６）が全導通損失のかなりの部分を占めることがある。
【0018】
図２は、従来のストライプセルレイアウトを有するＭＯＳＦＥＴデバイス構造４１を含む半導体デバイス層２の上面図を示す。寸法に関して、従来のＭＯＳＦＥＴデバイス構造４１は、特定のチャネル長（Ｌｃｈ４３）と、チャネル領域からオーミック領域までの長さ（Ｌｃｈ＿ｔｏ＿ｏｈｍ４５）と、オーミック領域の幅（Ｗｏｈｍ４７）と、ＪＦＥＴ領域の幅（ＷＪＦＥＴ４９）と、を有するものとして記載することができる。図２に示す従来のストライプセルレイアウトは、良好な信頼性（例えば、長期間の高温性能）を提供するが、ＭＯＳＦＥＴデバイス構造４１の比較的高いチャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）は、結果として、比較的高いＲｄｓ（オン）をもたらし、これによってデバイスの電気的性能が低下する。
【0019】
半導体デバイスに対するチャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）を低減させることができる１つのやり方は、セルラー式デバイス設計の使用によるものである。図３～図５は、異なる従来のセルラー式設計およびレイアウトを有する半導体デバイス層２の上面図を示す。これらの従来の設計は、以下で論じる本技法のシールドされたデバイスセルに対してシールドされていないものとして記載されることがある。図３～図５、ならびに以下で提示されるデバイスセルの上面図については、デバイスセルのある特定のフィーチャ（例えば、ゲートコンタクト２６、誘電体層２４、コンタクト２２）は、半導体デバイス層２の表面の遮られない図を提供するために省略されていることを認識されよう。特に、図３は、整列したレイアウト５１の正方形デバイスセル５０を示し、一方、図４は、千鳥状のまたはオフセットされたレイアウト５２の正方形セルラー式デバイスセル５０を示す。図５は、整列したレイアウト５５の六角形デバイスセル５４を示す。一般に、図３～図５に示す図示されたセルラー式設計およびレイアウトは、図２に示すようなストライプセルレイアウトと比較して、チャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）の両方を低減させることによって、Ｒｄｓ（オン）を低減させることを可能にする。例えば、図３の正方形デバイスセル５０は、同様のプロセス／技術限界寸法（例えば、同じＬｃｈ４３、Ｌｃｈ＿ｔｏ＿ｏｈｍ４５、Ｗｏｈｍ４７、およびＷＪＦＥＴ４９）を仮定すると、図２のストライプデバイス４１よりもおよそ２０％低いＲｄｓ（オン）を提供する。本明細書では、半導体表面２上の半導体デバイスの多数のデバイスセルのサブセットを表すいくつかのデバイスセルを用いてレイアウトが示されていることを認識されよう。
【0020】
図３～図５では、図示する従来の正方形デバイスセル５０および六角形デバイスセル５４はそれぞれ、図１Ｂに示すように、ウェル領域１８の一部分である各セルの中心６５に配置されたボディコンタクト領域４４を含む。ボディコンタクト領域４４は、ソース領域２０によって取り囲まれている。より具体的には、各セルのボディコンタクト領域４４は、ソース領域２０のソースコンタクト領域４２によって取り囲まれてもよく、ソースコンタクト領域４２のドーピングは、ソース領域２０の残りの部分と同じであってもよい。各セルのソース領域２０は、図１Ａおよび図１Ｂに示すように、ウェル領域１８の一部分でもあるチャネル領域２８によって取り囲まれている。そして次に、チャネル領域２８がＪＦＥＴ領域２９によって取り囲まれている。一般に、ＪＦＥＴ領域２９の特定の一部分の幅は、ＪＦＥＴ領域２９のドーピング型（例えば、ｎ型）と比較して反対のドーピング型（例えば、ｐ型）を有する領域間の最短距離として画定される。各デバイスセルは、セルの周辺部の周りにＪＦＥＴ領域２９を含むが、これらのＪＦＥＴ領域２９は、簡単にするため、時として、総称して半導体デバイス層２のＪＦＥＴ領域２９と呼ばれることがある。半導体デバイス層２、ソースコンタクト領域４２を含むソース領域２０、およびＪＦＥＴ領域２９は、第１の導電型（例えば、ｎ型）を有するが、ボディコンタクト領域４４およびチャネル領域２８を含むウェル領域１８は、第２の導電型（例えば、ｐ型）を有することも認識されよう。本明細書で使用されるように、（例えば、デバイスセルの境界の側面６８に沿って、またはコーナー６９で）２つのセルの境界のいずれかの部分が接触する場合、２つのデバイスセルは、隣り合うセルまたは隣接するセルと呼ばれることがある。そのため、図３の正方形デバイスセル５０のそれぞれは、８つの隣り合うまたは隣接するセルを有するが、図４の千鳥状の正方形セル５０のそれぞれ、および図５の六角形デバイスセル５４のそれぞれは、６つの隣り合うまたは隣接するセルを有することを認識されよう。
【0021】
図３～図５に示すセルラー式設計は、図２に示すようなストライプセルレイアウトに比べてＲｄｓ（オン）をより低くすることができるが、そのようなセルラー式設計は、遮断状態下で隣り合うデバイスセルのウェル領域のコーナー間のＪＦＥＴ領域２９の部分で実質的により高い電界を有する可能性があることが現在認識されている。ＳｉＣ ＭＯＳデバイスについては、（図１および図２に示す）ＪＦＥＴ領域２９上に配置された誘電体層２４（例えば、ＳｉＯ２）内の電界は、デバイスセルが逆バイアス下で動作する場合、Ｓｉデバイスと比べて１０倍ほど高いことがある。ＳｉＣは、一般に、より高い電界に対して堅牢であるが、誘電体層２４は、長期間の動作中に破壊を被ることがあり、結果として、ＳｉＣデバイスセル５０および５４に信頼性の問題をもたらす可能性がある。
【0022】
特に、逆バイアス下のＳｉＣ ＭＯＳＦＥＴでは、図３～図５に示す隣り合うデバイスセル５０および５４のウェル領域のコーナー間のＪＦＥＴ領域２９の最も広い部分に存在する電界は、ＪＦＥＴ領域２９の他の部分よりも実質的に高い。図３に示すように、デバイスセル５０のチャネル領域２８のコーナー間の対角線の距離６０は、隣り合うデバイスセル５０のチャネル領域２８の平行な部分間の距離４９（すなわち、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）よりも大きい。図６は、図３に示す矢印６４に沿って配置されたシールドされていないデバイスセル５０の部分に対する逆バイアス下での電界の強度を（任意単位（ａｕ）で）プロットしたグラフ７０である。より具体的には、図６は、Ｖｄｓ＝１２００Ｖにおける例示的なシールドされていないデバイスセル５０（すなわち、８×１０１５ｃｍ－３のエピドープされた１１μｍ厚のドリフト層を有し、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９が２．６μｍである１２００Ｖ ＳｉＣ ＭＯＳＦＥＴ正方形デバイスセル）について、図１ＡのＪＦＥＴ領域２９内の電界を示す第１の曲線７２を含み、（図１Ａおよび図１Ｂに示すような）誘電体層２４内の電界を示す第２の曲線７４を含む。図６のグラフ７０に示すように、デバイスセル５０の中心６５では（すなわち、ｘ＝０μｍでは）、半導体デバイス層２内および誘電体層２４内の両方の電界は低く、電界は、ＪＦＥＴ領域２９の中央で（すなわち、ほぼｘ＝４．７μｍで）最大電界強度に増加する。
【0023】
図７Ａは、逆バイアス下のシールドされていないＳｉＣデバイスセル５０の各部分に対する電界の強度を（任意単位（ａｕ）で）プロットしたグラフ８０であり、各部分は図３に示す対角線の矢印６６に沿って配置されている。図６と同様に、図７Ａのグラフ８０は、図６に示すような同じ寸法および条件を有する例示的な従来のＳｉＣデバイスセル５０について、半導体デバイス層２内の電界を示す第１の曲線８２を含み、（図１Ａおよび図１Ｂに示すような）半導体デバイス層２の上に配置された誘電体層２４内の電界を示す第２の曲線８４を含む。図７Ａに示すように、従来のＳｉＣデバイスセル５０の中心では（すなわち、ｘ＝０μｍでは）電界は低く、従来のデバイスセル５０のコーナーを通って対角線状に移動すると、電界は、ＪＦＥＴ領域２９の中央で（すなわち、ほぼｘ＝６．６５μｍで）ピーク電界強度に増加する。図６と図７を比較すると、例示的なシールドされていないＳｉＣ正方形セル５０については、セルのコーナー間（すなわち、図３の矢印６６に沿った距離６０）のピークまたは最大の電界は、セル５０の平行な部分間（すなわち、図３の矢印６４に沿った距離４９）のピークまたは最大の電界よりもおよそ２０％高い。その結果、図７Ａに示すように、誘電体層２４内のピーク電界は、隣り合うデバイスセル５０のウェル領域１８のコーナー間（例えば、隣り合うセルが出会うコーナー６９における、隣り合うデバイスセルのチャネル領域２８のコーナー間）でより大きく、このことが、結果として、そのようなシールドされていないデバイスセル５０に対する長期信頼性の問題をもたらす。
【0024】
前述の事項を念頭において、本実施形態は、Ｒｄｓ（オン）を著しく増加させることなく、隣り合うデバイスセルのコーナー６９が出会う位置におけるＪＦＥＴ領域２９内の（ならびに図１Ｂに示すゲート誘電体層２４内の）電界を低減させる、ボディ領域３９の注入された拡張部の形態の１つまたは複数のシールド領域を組み込むセルラー式デバイス設計を対象とする。したがって、本明細書に開示されたデバイスのシールド領域は、注入拡張部と、隣り合うデバイスセルのウェル領域との間の距離が隣り合うデバイスセルのウェル領域の平行な部分間の距離以下となるように設計される。したがって、本設計は、ＪＦＥＴ領域２９のどの部分も、隣り合うデバイスセルのチャネル領域の平行な部分間のＪＦＥＴ領域２９の幅（すなわちＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）ほど広くないことを全体的に保証する。さらに、本設計は、同等の寸法（例えば、同じＬｃｈ、Ｌｃｈ＿ｔｏ＿ｏｈｍ、Ｗｏｈｍ）を有する従来のストライプデバイス（例えば、図２のストライプセルデバイス４１）以上のチャネル領域幅および／またはＪＦＥＴ領域濃度を維持する。そのため、本明細書に開示されたシールドされたデバイスセルは、同等の寸法の従来のストライプデバイスセルに比べて優れた性能を提供し、一方で、同様の信頼性（例えば、長期間の高温安定性）を依然として提供する。さらに、本明細書に開示されたセルラー式設計のシールド領域は、デバイスセルの他のフィーチャと同時に注入されてもよく、そのため、製作の複雑さまたはコストを増加させない。
【0025】
言及したように、本実施形態は、ボディ領域拡張部であるシールド領域を対象とする。本明細書で使用されるような「拡張部」は、デバイスセルのフィーチャ（例えば、ボディ領域３９）をその典型的な境界を超えて延出させた注入領域を一般に指す。特に、ある特定の開示されたデバイス設計およびレイアウトは、ボディ領域拡張部を有する少なくとも１つのデバイスセルを含む。本明細書で使用されるように、「ボディ領域拡張部」は、デバイスセルの中心６５の近くから外に向かって、デバイスセルのソース領域２０およびチャネル領域２８を通って、複数のデバイスセルが出会うＪＦＥＴ領域２９の一部へと突き出るデバイスセルのボディ領域３９の拡張部である。以下で論じるように、その場合、ボディ領域拡張部と、隣り合うデバイスセルのウェル領域との間の距離がＪＦＥＴ領域のこの部分の幅を画定するため、開示されたボディ領域拡張部は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを保証し、前述の電界を抑制し、デバイスの信頼性を向上させる。
【0026】
図１Ａおよび図１Ｂに関して上で論じたように、デバイスセルのボディ領域３９は、ウェル領域１８の残りの部分よりも高レベルにドープされていてもよい。コンタクト２２の下に配置された（すなわち、コンタクト２２に直接電気的に接続された）ボディ領域３９の部分は、より具体的には本明細書ではボディコンタクト領域４４と呼ばれる。これを念頭に置いて、ある特定の実施形態では、コンタクト２２の部分は、開示されたボディ領域拡張部の少なくとも一部の上に配置されてもよい（すなわち、ボディ領域拡張部に直接電気的に接続されてもよい）。そのような状況に対しては、ボディ領域拡張部は、「ボディコンタクト領域拡張部」と記載され、呼ばれることもある。しかしながら、他の実施形態では、コンタクト２２は、開示された実施形態によるデバイスセルのボディ領域拡張部の上ではなくボディコンタクト領域４４の上に配置されてもよい。
【0027】
ある特定の実施形態では、開示されたボディ領域拡張部は、ボディ領域３９を形成するために使用されるのと同じ注入ステップを使用して形成されてもよく、その場合、ボディ領域拡張部は、ドーピング濃度および深さの点でボディ領域３９と実質的に同じであることを認識されよう。しかしながら、他の実施形態では、開示されたボディ領域拡張部は、ボディ領域３９とは異なる注入ステップ（例えば、終端注入ステップ）を使用して形成されてもよく、その場合、ボディ領域拡張部は、一般に、その注入ステップ中に形成されるフィーチャと同じドーピング濃度および深さを有する。本明細書に開示されたボディ領域拡張部は、終端ステップ中に注入される場合、さらにまたは代わりに、「終端注入シールド拡張部」と呼ばれ、記載されることがあることに留意されたい。さらに、以下で論じるように、開示されたボディ領域拡張部は、特定の幅または最大の幅を有することができ、この幅は、一般に、同じ注入動作中に画定される他のフィーチャの幅（例えば、ボディ領域３９の幅）以下のサイズである。ある特定の実施形態では、開示されたボディ領域拡張部は、現在のリソグラフィ／注入技法を使用してフィーチャを画定するための実際に達成可能な下限値によって画定または限定される幅を有することができる。例えば、ある特定の実施形態では、開示されたボディ領域拡張部の幅は、およそ１μｍ未満（例えば、およそ０．１μｍ～およそ１μｍ）またはおよそ０．５μｍ未満（例えば、およそ０．１μｍ～およそ０．５μｍ）であってもよい。ある特定の実施形態では、ボディ領域拡張部の幅は、比較的一定であってもよく、またはボディ領域拡張部の長さにわたって変化してもよい。
【0028】
図８～図３１は、デバイスウェル領域間のＪＦＥＴ領域内の電界を低減させるために、少なくとも１つのボディ領域拡張部を含む様々なデバイスセルおよびレイアウトを有する半導体デバイス層２の実施形態の上面図を示す。より具体的には、図８～図１５は、正方形デバイスセルの例示的なレイアウトを示し、図１６～図２０は、細長い矩形デバイスセルの例示的なレイアウトを示し、図２１～図２９は、六角形デバイスセルの例示的なレイアウトを示し、図３０～図３１は、細長い六角形デバイスセルの例示的なレイアウトを示し、各レイアウトが複数のボディ領域拡張部を含む。図１６～図２０の細長い矩形デバイスセル、ならびに図３０および図３１の細長い六角形デバイスセルは、両方とも「ＣＥＬＬＵＬＡＲ ＬＡＹＯＵＴ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ」という名称の、両方とも２０１４年６月２４日に申請された同時係属中の米国特許出願第１４／３１３，７８５号および第１４／３１３，８２０号に記載された１つまたは複数の特徴を含むことができ、これらの特許出願は、すべての目的のためにその全体が参照により本明細書に組み込まれる。デバイス設計およびレイアウトのいくつかの異なる例示的な実施形態が提示されているが、これらは、単に例であることが意図されていることを認識されよう。そのため、他の実施形態では、本手法のボディ領域拡張部は、本手法の効果を無効にすることなく、他の形状（例えば、正方形の、丸みを帯びた、細長い、または歪んだ形状）を有してもよい。また、図８～図３１に示す開示されたセルラー式レイアウトの実施形態のチャネルおよび／またはＪＦＥＴの濃度は、一般に、図２に示すような同じ設計パラメータを有するストライプデバイス４１よりも大きいことを認識されよう。以下に提示されるセルラー式設計およびレイアウトは、単に例として提供されており、他の実施形態において、セルラー式設計およびレイアウトの他の変形形態が本開示によるボディ領域拡張部を含むことができることを認識されたい。
【0029】
前述の事項を念頭において、図８は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト９０を示す。図示する正方形デバイスセル９２はそれぞれ、特定の幅９５を有する単一のボディ領域拡張部９４を含む。ボディ領域拡張部９４は、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出する。上で論じたように、ボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図８に示すセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の１つのコーナーを通って、ソース領域２０の１つのコーナーを通って、チャネル領域２８の１つのコーナーを通って、ＪＦＥＴ領域２９内へと延出する。さらに、図８に示すボディ領域拡張部９４は、実質的に同じ方向に向いており、これは、ボディ領域拡張部９４が各セル９２のウェル領域１８の等価なコーナーを通って延出することを意味する。
【0030】
開示されたボディ領域拡張部９４によって提供される改善を示すために、図７Ｂは、逆バイアス下での図８のＳｉＣデバイスセル９２の実施形態の部分に対する電界の大きさを（図６および図７Ａと同じ任意単位（ａｕ）で）プロットしたグラフ８６であり、デバイスセル９２の特定の部分は、図８に示す対角線の矢印９６に沿って配置されている。図６および図７Ａと同様に、図７Ｂのグラフ８６は、図６および図７Ａに表されたシールドされていないデバイスセルと同じ寸法を有する例示的なＳｉＣデバイスセル９２について、（図１Ａおよび図１Ｂに示すような）ＳｉＣ層２内の電界を示す第１の曲線８７を含み、ＳｉＣ層２上に配置された誘電体層２４内の電界を示す第２の曲線８８を含む。図７Ｂに示すように、ＳｉＣデバイスセル９２の中心６５では（すなわちｘ＝０μｍでは）、ＳｉＣ層２内および誘電体層２４内の電界は両方とも、低く、デバイスセル９２のコーナーを通って対角線状に移動すると、電界は、ボディ領域拡張部９４に（すなわち、ほぼｘ＝５．７５μｍで）達する前に、ピーク電界強度に増加し（すなわち、ほぼｘ＝５．５μｍで）、その後電界の大きさが急激に低下する。曲線８８によって示されるように、対応する低下が誘電体層２４においても観察される。図７Ａと図７Ｂを比較すると、図８のシールドされたＳｉＣデバイスセル９２のウェル領域のコーナー間の（すなわち、矢印９６に沿った）ピークまたは最大の電界は、図３のシールドされていないＳｉＣ正方形セル５０に対するコーナー間の（すなわち、矢印６６に沿った）ピークまたは最大の電界よりもおよそ２０％低い。その結果、図７Ｂに示すように、誘電体層２４内のピーク電界は、隣り合うデバイスセル９２のウェル領域のコーナー間にあるＪＦＥＴ領域２９の部分でより低く、結果として、これらのＳｉＣデバイスセル９２に対する長期信頼性を改善することができる。
【0031】
図９は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト１００を示す。図９の正方形デバイスセル９２はそれぞれ、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出する単一のボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図９のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の１つのコーナーを通って、ソース領域２０の１つのコーナーを通って、チャネル領域２８の１つのコーナーを通って、ＪＦＥＴ領域２９内へと延出する。そのため、図９に示すデバイスセル９２のいくつかのボディ領域拡張部９４は、隣り合うデバイスセル９２のボディ領域拡張部９４に対して実質的に平行に、または実質的に垂直に向いている。
【0032】
図１０は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト１１０を示す。図１０のセル９２の正方形デバイスセル９２の一部は、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１０のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の２つの隣接するコーナーを通って、ソース領域２０の２つの隣接するコーナーを通って、チャネル領域２８の２つの隣接するコーナーを通って、ＪＦＥＴ領域２９内へと延出する。さらに、図１０のレイアウト１１０によって示されるように、ボディ領域３９から延出するボディ拡張部９４を含まないデバイスセル９２は、ボディ拡張部９４を含むデバイスセル９２によって分離されている（例えば、４つの側面で取り囲まれている）。
【0033】
ある特定の実施形態では、デバイスセル９２のボディ領域拡張部９４は、ＪＦＥＴ領域２９全体にわたって延出し、互いに接続することができる。そのような設計は、効果的なシールドを提供するが、所与の拡張部幅９５に対して、チャネル／ＪＦＥＴ濃度がわずかに低いため、結果として、ボディ領域拡張部９４が接続しない設計に比べてＲｄｓ（オン）がわずかに高くなることも認識されよう。一方、連続的なストライプ拡張部は、技術的にはより小さな幅９５を有することができ、したがって、Ｒｄｓ（オン）への影響を最小限に抑えることができる。例えば、図１１は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト１２０を示す。図１１の正方形デバイスセル９２のそれぞれは、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出して、互いに結合する（オーバラップする）ボディ領域拡張部９４（すなわち、連続的なストライプ拡張部９４）を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１１のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の２つの相対するコーナーを通って、ソース領域２０の２つの相対するコーナーを通って、チャネル領域２８の２つの相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出して、隣り合うセル９２のボディ領域拡張部９４に接続する。
【0034】
図１２は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト１３０を示す。図１２の正方形デバイスセル９２の一部は、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１２のある特定のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の２組の相対するコーナー（例えば、すべてのコーナー）を通って、ソース領域２０の２組の相対するコーナー（例えば、すべてのコーナー）を通って、チャネル領域２８の２組の相対するコーナー（例えば、すべてのコーナー）を通って、ＪＦＥＴ領域２９内へと延出する。さらに、図１２のレイアウト１３０によって示されるように、ボディ拡張部９４を含むデバイスセル９２は、ボディ領域３９から延出するボディ拡張部９４を含まない隣り合うデバイスセル９２によって分離されている（例えば、４つの側面および４つのコーナーで取り囲まれ、すべての側面で取り囲まれて隔離されている）。
【0035】
図１３は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト１４０を示す。図１３の図示する正方形デバイスセル９２はすべて、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１３のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の隣接するコーナーを通って、ソース領域２０の隣接するコーナーを通って、チャネル領域２８の隣接するコーナーを通って、ＪＦＥＴ領域２９を通って延出して、隣り合うセル９２のボディ領域拡張部９４に接続する。
【0036】
図１４は、本技法の実施形態による、いくつかの正方形デバイスセル９２を含むデバイスレイアウト１５０を示す。図１４の正方形デバイスセル９２の一部は、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１４のある特定のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の相対するコーナーを通って、ソース領域２０の相対するコーナーを通って、チャネル領域２８の相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出する。さらに、図１４のレイアウト１５０によって示されるように、ボディ拡張部９４を含むデバイスセル９２は、ボディ領域３９から延出するボディ拡張部９４を含まないデバイスセル９２によって分離されている（例えば、すべての側面で取り囲まれて隔離されている）。
【0037】
開示されたボディ領域拡張部９４は、例えば、正方形セルラー式デバイスの他のレイアウトと共に使用することもできる。例えば、図１５は、本技法の実施形態による、いくつかの千鳥状の正方形デバイスセル９２を含むデバイスレイアウト１６０を示す。図１５の正方形デバイスセル９２のそれぞれは、各デバイスセル９２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル９２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル９２の領域間）の距離６０がすべて、隣り合うセル９２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１５のセル９２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の２つの相対する側面を通って、ソース領域２０の２つの相対する側面を通って、チャネル領域２８の２つの相対する側面を通って、ＪＦＥＴ領域２９内へと延出する。また、図１５のセル９２のボディ領域拡張部９４は、デバイスセル９２を概して二等分する（例えば、デバイスセル９２のソースコンタクト領域４２、ソース領域２０、および／またはチャネル領域２８を二等分する）ように記載されてもよい。
【0038】
前述したように、本明細書に開示されたボディ領域拡張部９４は、他の形状を有するデバイスセルと共に使用することもできる。例えば、図１６は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１７２を含むデバイスレイアウト１７０を示す。図１６のデバイスセル１７２のそれぞれは、各デバイスセル１７２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル１７２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１７２の領域間）の距離６０がすべて、隣り合うセル１７２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１６のセル１７２のボディ領域拡張部９４は、ボディ領域３９から、ソース領域２０の２つの相対する側面を通って、チャネル領域２８の２つの相対する側面を通って、ＪＦＥＴ領域２９内へと延出する。そのため、セルラー式設計の相違のために、図１６に示すボディ領域拡張部９４は、他の開示された実施形態のようにはソースコンタクト領域４２を横切らない。また、図１６のセル１７２のボディ領域拡張部９４は、デバイスセル１７２を概して二等分する（例えば、デバイスセル１７２のボディ領域３９、ソース領域２０、および／またはチャネル領域２８を二等分する）ように記載されてもよい。
【0039】
図１７は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１７２を含むデバイスレイアウト１８０を示す。図１７のデバイスセル１７２のそれぞれは、各デバイスセル１７２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル１７２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１７２の領域間）の距離６０がすべて、隣り合うセル１７２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１７のセル１７２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の一部を通って、ソース領域２０の部分を通って、チャネル領域２８の２つの相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出する。
【0040】
図１８は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１７２を含むデバイスレイアウト１９０を示す。図１８のデバイスセル１７２のそれぞれは、各デバイスセル１７２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル１７２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１７２の領域間）の距離６０がすべて、隣り合うセル１７２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１８のセル１７２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の一部を通って、ソース領域２０の一部を通って、チャネル領域２８のコーナーを通って、ＪＦＥＴ領域２９内へと延出する第１の部分を含み、ボディ領域３９から、ソース領域２０の側面を通って、チャネル領域２８の側面を通って、ＪＦＥＴ領域２９内へと延出する第２の部分を含む。図１８に示すデバイスセル１７２については、ボディ領域拡張部９４が横切るコーナーおよび側面は、互いに隣接している。
【0041】
図１９は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１７２を含むデバイスレイアウト２００を示す。図１９のデバイスセル１７２のそれぞれは、各デバイスセル１７２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル１７２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１７２の領域間）の距離６０がすべて、隣り合うセル１７２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図１９のセル１７２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の一部を通って、ソース領域２０の一部を通って、チャネル領域２８のコーナーを通って、ＪＦＥＴ領域２９内へと延出する。さらに、図１９に示すボディ領域拡張部９４は、実質的に同じ方向に向いており、これは、ボディ領域拡張部９４が各セル１７２の等価なコーナーを通って延出し、互いに実質的に平行であることを意味する。
【0042】
図２０は、本技法の実施形態による、いくつかの細長い矩形デバイスセル１７２を含むデバイスレイアウト２１０を示す。図２０のデバイスセル１７２はすべて、各デバイスセル１７２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出し、互いに接続するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル１７２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル１７２の領域間）の距離６０がすべて、隣り合うセル１７２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２０のセル１７２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の部分を通って、ソース領域２０の部分を通って、チャネル領域２８の２つの相対するコーナーを通って、ＪＦＥＴ領域２９を通って延出して、隣り合うセル１７２のボディ領域拡張部９４と結合する（オーバラップする）。
【0043】
前述したように、本明細書に開示されたボディ領域拡張部は、六角形形状を有するセルラー式デバイスと共に使用することもできる。例えば、図２１は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２２０を示す。図２１のデバイスセル２２２のそれぞれは、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２１のデバイスセル２２２のボディ領域拡張部９４は、ボディ領域３９から、ソース領域２０の２つの相対するコーナーを通って、チャネル領域２８の２つの相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出する。また、図２１のセル２２２のボディ領域拡張部９４は、デバイスセル２２２を概して二等分する（例えば、デバイスセル２２２のボディ領域３９、ソース領域２０、および／またはチャネル領域２８を二等分する）ように記載されてもよい。
【0044】
図２２は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２３０を示す。図２２のデバイスセル２２２のそれぞれは、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２２のセル２２２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２の一部（例えば、コーナーおよび隣接する側面）を通って、ソース領域２０の２つの隣接するコーナーを通って、チャネル領域２８の２つの隣接するコーナーを通って、ＪＦＥＴ領域２９内へと延出する。
【0045】
図２３は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２４０を示す。図２３の六角形デバイスセル２２２の一部は、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２３のセル２２２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２（例えば、すべてのコーナーおよび２つの相対する側面）を通って、ソース領域２０の３組の相対するコーナー（例えば、すべてのコーナー）を通って、チャネル領域２８の３組の相対するコーナー（例えば、すべてのコーナー）を通って、ＪＦＥＴ領域２９内へと延出する。さらに、図２３のレイアウト２４０によって示されるように、ボディ領域拡張部９４を含むデバイスセル２２２は、ボディ領域３９から延出するボディ領域拡張部９４を含まないデバイスセル２２２によって分離されている（例えば、６つの側面で取り囲まれ、すべての側面で取り囲まれて隔離されている）。
【0046】
図２４は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２５０を示す。図２４の六角形デバイスセル２２２の一部は、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２４のデバイスセル２２２Ａの一部は、ボディ領域３９から、ソースコンタクト領域４２を通って、ソース領域２０の２つの相対するコーナーを通って、チャネル領域２８の２つの相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出するボディ領域拡張部９４を有する。図２４のデバイスセル２２２Ｂの別の一部は、ボディ領域３９から、ソースコンタクト領域４２を通って、ソース領域２０の２組の相対するコーナーを通って、チャネル領域２８の２組の相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出するボディ領域拡張部９４を有する。図２４のレイアウト２５０のデバイスセルの残りは、ボディ領域３９から延出するボディ領域拡張部９４を含まないが、デバイスセルのＪＦＥＴ領域２９は、隣り合うセル２２２のボディ領域拡張部９４によってシールドされている。
【0047】
図２５は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２６０を示す。図２５の六角形デバイスセル２２２の一部は、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２５のデバイスセル２２２の一部は、ボディ領域３９から、ソースコンタクト領域４２を通って、ソース領域２０の２組の相対するコーナーを通って、チャネル領域２８の２組の相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出するボディ領域拡張部９４を有する。さらに、レイアウト２６０における交互する列のデバイスセル２２２のみが、ボディ領域拡張部９４を含み、ボディ領域拡張部９４のないデバイスセル２２２のＪＦＥＴ領域２９は、隣り合うセルのボディ領域拡張部９４によってシールドされている。
【0048】
図２６は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２７０を示す。図２６の六角形デバイスセル２２２のそれぞれは、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２６のデバイスセル２２２は、ボディ領域３９から、ソースコンタクト領域４２（例えば、コーナーおよび／または側面）を通って、ソース領域２０の２つの（例えば、隣接しない、相対しない）コーナーを通って、チャネル領域２８の２つの（例えば、隣接しない、相対しない）コーナーを通って、ＪＦＥＴ領域２９内へと延出するボディ領域拡張部９４を含む。
【0049】
図２７は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２８０を示す。図２７のデバイスセル２２２のそれぞれは、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出して、互いに接続するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２７のセル２２２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２（例えば、コーナーおよび／または側面）を通って、ソース領域２０の４つの隣接するコーナーを通って、チャネル領域２８の４つの隣接するコーナーを通って、ＪＦＥＴ領域２９を通って延出して、隣り合うセル２２２のボディ領域拡張部９４と結合する（オーバラップする）。図２７のレイアウト２８０については、各セル２２２のボディ領域拡張部９４は、それぞれが２箇所で２つの隣り合うデバイスセル２２２のボディ領域拡張部９４に接続されている。
【0050】
図２８は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト２９０を示す。図２８のデバイスセル２２２のそれぞれは、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出して、互いに接続するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２８のセル２２２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２（例えば、コーナーおよび／または側面）を通って、ソース領域２０の２組の相対するコーナーを通って、チャネル領域２８の２組の相対するコーナーを通って、ＪＦＥＴ領域２９を通って延出して、隣り合うセル２２２のボディ領域拡張部９４に接続する。図２８のレイアウト２９０については、各セル２２２のボディ領域拡張部９４は、それぞれが２箇所で２つの隣り合うデバイスセル２２２のボディ領域拡張部９４に接続されている。
【0051】
図２９は、本技法の実施形態による、いくつかの六角形デバイスセル２２２を含むデバイスレイアウト３００を示す。図２９のデバイスセル２２２のそれぞれは、各デバイスセル２２２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出して、互いに接続するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル２２２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル２２２の領域間）の距離６０がすべて、隣り合うセル２２２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２９のセル２２２のボディ領域拡張部９４は、ボディ領域３９から、ソースコンタクト領域４２（例えば、コーナーおよび／または側面）を通って、ソース領域２０の２組の相対するコーナーを通って、チャネル領域２８の２組の相対するコーナーを通って、ＪＦＥＴ領域２９を通って延出して、隣り合うセル２２２のボディ領域拡張部９４と結合する（オーバラップする）。図２９のレイアウト３００については、各セル２２２のボディ領域拡張部９４は、１つまたは２つの接続部によって３つの隣り合うデバイスセル２２２のボディ領域拡張部９４に接続されている。
【0052】
図３０は、本技法の実施形態による、いくつかの細長い六角形デバイスセル３１２を含むデバイスレイアウト３１０を示す。図３０の細長い六角形デバイスセル３１２のそれぞれは、各デバイスセル３１２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル３１２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル３１２の領域間）の距離６０がすべて、隣り合うセル３１２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図３０のデバイスセル３１２は、ボディ領域３９から、ソースコンタクト領域４２の部分を通って、ソース領域２０の一部（例えば、２つの隣接するコーナー）を通って、チャネル領域２８の２つの隣接するコーナーを通って、ＪＦＥＴ領域２９内へと延出するボディ領域拡張部９４を含む。
【0053】
図３１は、本技法の実施形態による、いくつかの細長い六角形デバイスセル３１２を含むデバイスレイアウト３２０を示す。図３１の細長い六角形デバイスセル３１２のそれぞれは、各デバイスセル３１２の中心６５の近くに配置されたボディ領域３９から、ソース領域２０を通って、チャネル領域２８を通って、ＪＦＥＴ領域２９内へと外に向かって延出するボディ領域拡張部９４を含む。図示するボディ領域拡張部９４は、隣り合うデバイスセル３１２のウェル領域１８とボディ領域拡張部９４との間（例えば、第２の導電型を有する隣り合うデバイスセル３１２の領域間）の距離６０がすべて、隣り合うセル３１２のウェル領域１８の平行な部分間の距離４９以下であることを全体的に保証する。言いかえれば、ボディ領域拡張部９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。図２６のデバイスセル３１２は、ボディ領域３９から、ソースコンタクト領域４２の部分を通って、ソース領域２０の２つの相対するコーナーを通って、チャネル領域２８の２つの相対するコーナーを通って、ＪＦＥＴ領域２９内へと延出するボディ領域拡張部９４を含む。
【0054】
本開示の技術的な効果は、Ｒｄｓ（オン）を著しく増加させることなく、デバイスセルのウェル領域間に、ＪＦＥＴ領域内の電界を低減させるボディ領域拡張部の形態の１つまたは複数のシールド領域を組み込むセルラー式デバイス設計を含む。開示されたボディ領域拡張部は、同等の寸法の従来のストライプデバイス以上のＪＦＥＴ領域濃度および／またはチャネル領域幅を維持しながら、第２の導電型を有する領域（例えば、ウェル領域のコーナーとボディ領域拡張部）間の距離を隣り合うセルのウェル領域の平行な部分間の距離以下にするように設計されている。したがって、本明細書に開示されたシールドされたデバイスセルは、同等の寸法の従来のストライプデバイスに比べて優れた性能を提供し、一方で同様の信頼性（例えば、長期間の高温安定性）を依然として提供する。さらに、本明細書に開示されたセルラー式設計のボディ領域拡張部は、デバイスセルの他のフィーチャと共に注入されてもよく、そのため、製作の複雑さまたはコストを増加させない。
【0055】
［項１］
第１の導電型を有する半導体デバイス層（２）内に少なくとも部分的に配置された複数のデバイスセル（５０、５４）であって、前記複数のデバイスセル（５０、５４）のそれぞれが、
前記デバイスセル（５０、５４）の中心の近くに配置された第２の導電型を有するボディ領域（３９）と、
前記デバイスセル（５０、５４）の前記ボディ領域（３９）に隣接して配置された前記第１の導電型を有するソース領域（２０）と、
前記デバイスセル（５０、５４）の前記ソース領域（２０）に隣接して配置された前記第２の導電型を有するチャネル領域（２８）と、
前記デバイスセル（５０、５４）の前記チャネル領域（２８）に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域（２９）であり、前記デバイスセル（５０、５４）の前記チャネル領域（２８）と、前記複数のデバイスセル（５０、５４）のうちの隣り合うデバイスセル（５０、５４）のチャネル領域（２８）の平行な部分との間に平行なＪＦＥＴ幅（４９）を有する、ＪＦＥＴ領域（２９）と、
を備える、複数のデバイスセル（５０、５４）を備え、
前記複数のデバイスセル（５０、５４）のうちの少なくとも１つのデバイスセル（５０、５４）が、前記少なくとも１つのデバイスセル（５０、５４）のボディ領域拡張部（９４）と前記第２の導電型を有する前記隣り合うデバイスセル（５０、５４）の領域との間の距離（６０）が前記平行なＪＦＥＴ幅（４９）以下となるように、前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域（３９）から外に向かって、前記少なくとも１つのデバイスセル（５０、５４）の前記ソース領域（２０）を通って、前記少なくとも１つのデバイスセル（５０、５４）の前記チャネル領域（２８）を通って、前記ＪＦＥＴ領域（２９）内へと延出する前記第２の導電型を有するボディ領域拡張部（９４）を備える、
デバイス。
［項２］
前記半導体デバイス層（２）が炭化ケイ素（ＳｉＣ）半導体デバイス層である、任意の前項に記載のデバイス。
［項３］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）と前記第２の導電型を有する前記隣り合うデバイスセル（５０、５４）の前記領域との間の前記距離（６０）が前記平行なＪＦＥＴ幅（４９）よりも小さい、任意の前項に記載のデバイス。
［項４］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）の少なくとも一部の上に配置されたオーミックコンタクトを含む、任意の前項に記載のデバイス。
［項５］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）がおよそ０．１μｍ～およそ１μｍの幅（９５）を有する、任意の前項に記載のデバイス。
［項６］
前記デバイスセル（５０、５４）の前記ボディ領域拡張部（９４）の前記幅（９５）がおよそ０．１μｍ～およそ０．５μｍである、任意の前項に記載のデバイス。
［項７］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）の前記幅（９５）が前記ボディ領域拡張部（９４）の長さにわたって変化する、任意の前項に記載のデバイス。
［項８］
前記複数のデバイスセル（５０、５４）のうちの少なくとも２つのデバイスセル（５０、５４）がそれぞれのボディ領域拡張部（９４）を含み、前記少なくとも２つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）が互いに向かって延出し、互いにオーバラップする、任意の前項に記載のデバイス。
［項９］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）が前記少なくとも１つのデバイスセル（５０、５４）の前記チャネル領域（２８）のすべてのコーナーを通っては延出しない、任意の前項に記載のデバイス。
［項１０］
前記複数のデバイスセル（５０、５４）のそれぞれがそれぞれのボディ拡張部を含む、任意の前項に記載のデバイス。
［項１１］
前記少なくとも１つのデバイスセル（５０、５４）に隣接して配置された前記複数のデバイスセル（５０、５４）の１つまたは複数のデバイスセル（５０、５４）がそれぞれのボディ領域拡張部（９４）を含まず、前記１つまたは複数のデバイスセル（５０、５４）が前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）によってシールドされている、任意の前項に記載のデバイス。
［項１２］
前記複数のデバイスセル（５０、５４）のそれぞれが実質的に正方形、六角形、細長い矩形形状、または細長い六角形形状を有する、任意の前項に記載のデバイス。
［項１３］
電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）である、任意の前項に記載のデバイス。
［項１４］
デバイスセル（５０、５４）のウェル領域（１８）を半導体層に注入するステップであって、前記ウェル領域（１８）が前記デバイスセル（５０、５４）のチャネル領域（２８）を含む、ステップと、
前記デバイスセル（５０、５４）の前記ウェル領域（１８）に隣接して前記デバイスセル（５０、５４）のソース領域（２０）を前記半導体層に注入するステップと、
前記デバイスセル（５０、５４）の前記ソース領域（２０）に隣接して前記デバイスセル（５０、５４）のボディ領域（３９）を前記半導体層に注入するステップと、
前記デバイスセル（５０、５４）の前記ボディ領域（３９）から外に向かって、前記デバイスセル（５０、５４）の前記ソース領域（２０）の一部を通って、前記デバイスセル（５０、５４）の前記チャネル領域（２８）の一部を通って延出するボディ領域拡張部（９４）を前記半導体層に注入するステップであって、前記デバイスセル（５０、５４）の前記ボディ領域拡張部（９４）と、隣り合うデバイスセル（５０、５４）のチャネル領域（２８）との間の距離（６０）が、前記デバイスセル（５０、５４）の前記チャネル領域（２８）の平行な部分と、前記隣り合うデバイスセル（５０、５４）の前記チャネル領域（２８）との間の距離（４９）以下である、ステップと、
を含む、デバイスセル（５０、５４）を製造する方法。
［項１５］
前記ボディ領域拡張部（９４）を注入するステップが、前記ボディ領域（３９）が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部（９４）を注入するステップを含む、任意の前項に記載の方法。
［項１６］
前記ボディ領域拡張部（９４）を注入するステップが、終端領域が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部（９４）を注入するステップを含む、任意の前項に記載の方法。
［項１７］
前記ボディ領域拡張部（９４）の少なくとも一部の上に金属コンタクトを堆積させるステップを含む、任意の前項に記載の方法。
［項１８］
半導体デバイス層（２）が炭化ケイ素（ＳｉＣ）半導体デバイス層である、任意の前項に記載の方法。
［項１９］
前記デバイスセル（５０、５４）が実質的に細長い矩形形状または細長い六角形形状を有する、任意の前項に記載の方法。
［項２０］
前記デバイスセル（５０、５４）が電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）デバイスの一部分である、任意の前項に記載の方法。
第１の導電型を有する半導体デバイス層（２）内に少なくとも部分的に配置された複数のデバイスセル（５０、５４）であって、前記複数のデバイスセル（５０、５４）のそれぞれが、
前記デバイスセル（５０、５４）の中心の近くに配置された第２の導電型を有するボディ領域（３９）と、
前記デバイスセル（５０、５４）の前記ボディ領域（３９）に隣接して配置された前記第１の導電型を有するソース領域（２０）と、
前記デバイスセル（５０、５４）の前記ソース領域（２０）に隣接して配置された前記第２の導電型を有するチャネル領域（２８）と、
前記デバイスセル（５０、５４）の前記チャネル領域（２８）に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域（２９）であり、前記デバイスセル（５０、５４）の前記チャネル領域（２８）と、前記複数のデバイスセル（５０、５４）のうちの隣り合うデバイスセル（５０、５４）のチャネル領域（２８）の平行な部分との間に平行なＪＦＥＴ幅（４９）を有する、ＪＦＥＴ領域（２９）と、
を備える、複数のデバイスセル（５０、５４）を備え、
前記複数のデバイスセル（５０、５４）のうちの少なくとも１つのデバイスセル（５０、５４）が、前記少なくとも１つのデバイスセル（５０、５４）のボディ領域拡張部（９４）と前記第２の導電型を有する前記隣り合うデバイスセル（５０、５４）の領域との間の距離（６０）が前記平行なＪＦＥＴ幅（４９）以下となるように、前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域（３９）から外に向かって、前記少なくとも１つのデバイスセル（５０、５４）の前記ソース領域（２０）を通って、前記少なくとも１つのデバイスセル（５０、５４）の前記チャネル領域（２８）を通って、前記ＪＦＥＴ領域（２９）内へと延出する前記第２の導電型を有するボディ領域拡張部（９４）を備える、
デバイス。
［項２］
前記半導体デバイス層（２）が炭化ケイ素（ＳｉＣ）半導体デバイス層である、任意の前項に記載のデバイス。
［項３］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）と前記第２の導電型を有する前記隣り合うデバイスセル（５０、５４）の前記領域との間の前記距離（６０）が前記平行なＪＦＥＴ幅（４９）よりも小さい、任意の前項に記載のデバイス。
［項４］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）の少なくとも一部の上に配置されたオーミックコンタクトを含む、任意の前項に記載のデバイス。
［項５］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）がおよそ０．１μｍ～およそ１μｍの幅（９５）を有する、任意の前項に記載のデバイス。
［項６］
前記デバイスセル（５０、５４）の前記ボディ領域拡張部（９４）の前記幅（９５）がおよそ０．１μｍ～およそ０．５μｍである、任意の前項に記載のデバイス。
［項７］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）の前記幅（９５）が前記ボディ領域拡張部（９４）の長さにわたって変化する、任意の前項に記載のデバイス。
［項８］
前記複数のデバイスセル（５０、５４）のうちの少なくとも２つのデバイスセル（５０、５４）がそれぞれのボディ領域拡張部（９４）を含み、前記少なくとも２つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）が互いに向かって延出し、互いにオーバラップする、任意の前項に記載のデバイス。
［項９］
前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）が前記少なくとも１つのデバイスセル（５０、５４）の前記チャネル領域（２８）のすべてのコーナーを通っては延出しない、任意の前項に記載のデバイス。
［項１０］
前記複数のデバイスセル（５０、５４）のそれぞれがそれぞれのボディ拡張部を含む、任意の前項に記載のデバイス。
［項１１］
前記少なくとも１つのデバイスセル（５０、５４）に隣接して配置された前記複数のデバイスセル（５０、５４）の１つまたは複数のデバイスセル（５０、５４）がそれぞれのボディ領域拡張部（９４）を含まず、前記１つまたは複数のデバイスセル（５０、５４）が前記少なくとも１つのデバイスセル（５０、５４）の前記ボディ領域拡張部（９４）によってシールドされている、任意の前項に記載のデバイス。
［項１２］
前記複数のデバイスセル（５０、５４）のそれぞれが実質的に正方形、六角形、細長い矩形形状、または細長い六角形形状を有する、任意の前項に記載のデバイス。
［項１３］
電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）である、任意の前項に記載のデバイス。
［項１４］
デバイスセル（５０、５４）のウェル領域（１８）を半導体層に注入するステップであって、前記ウェル領域（１８）が前記デバイスセル（５０、５４）のチャネル領域（２８）を含む、ステップと、
前記デバイスセル（５０、５４）の前記ウェル領域（１８）に隣接して前記デバイスセル（５０、５４）のソース領域（２０）を前記半導体層に注入するステップと、
前記デバイスセル（５０、５４）の前記ソース領域（２０）に隣接して前記デバイスセル（５０、５４）のボディ領域（３９）を前記半導体層に注入するステップと、
前記デバイスセル（５０、５４）の前記ボディ領域（３９）から外に向かって、前記デバイスセル（５０、５４）の前記ソース領域（２０）の一部を通って、前記デバイスセル（５０、５４）の前記チャネル領域（２８）の一部を通って延出するボディ領域拡張部（９４）を前記半導体層に注入するステップであって、前記デバイスセル（５０、５４）の前記ボディ領域拡張部（９４）と、隣り合うデバイスセル（５０、５４）のチャネル領域（２８）との間の距離（６０）が、前記デバイスセル（５０、５４）の前記チャネル領域（２８）の平行な部分と、前記隣り合うデバイスセル（５０、５４）の前記チャネル領域（２８）との間の距離（４９）以下である、ステップと、
を含む、デバイスセル（５０、５４）を製造する方法。
［項１５］
前記ボディ領域拡張部（９４）を注入するステップが、前記ボディ領域（３９）が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部（９４）を注入するステップを含む、任意の前項に記載の方法。
［項１６］
前記ボディ領域拡張部（９４）を注入するステップが、終端領域が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部（９４）を注入するステップを含む、任意の前項に記載の方法。
［項１７］
前記ボディ領域拡張部（９４）の少なくとも一部の上に金属コンタクトを堆積させるステップを含む、任意の前項に記載の方法。
［項１８］
半導体デバイス層（２）が炭化ケイ素（ＳｉＣ）半導体デバイス層である、任意の前項に記載の方法。
［項１９］
前記デバイスセル（５０、５４）が実質的に細長い矩形形状または細長い六角形形状を有する、任意の前項に記載の方法。
［項２０］
前記デバイスセル（５０、５４）が電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）デバイスの一部分である、任意の前項に記載の方法。
【符号の説明】
【0056】
２ 半導体デバイス層
４ 第１の表面
６ 第２の表面
１０ ＭＯＳＦＥＴデバイス
１２ ドレインコンタクト
１４ 基板層
１６ ドリフト領域
１８ ウェル領域
２０ ソース領域
２２ ソースコンタクト
２４ 誘電体層
２６ ゲート電極
２８ チャネル領域
２９ ＪＦＥＴ領域
３０ コンタクト抵抗
３８ ドリフト抵抗
３９ ボディ領域
４０ 基板抵抗
４１ ストライプデバイス
４２ ソースコンタクト領域
４４ ボディコンタクト領域
４９ 距離
５０ 正方形デバイスセル
５１ レイアウト
５２ レイアウト
５４ 六角形デバイスセル
５５ レイアウト
６０ 距離
６４ 矢印
６５ 中心
６６ 矢印
６８ 側面
６９ コーナー
７０ グラフ
７２ 第１の曲線
７４ 第２の曲線
８０ グラフ
８２ 第１の曲線
８４ 第２の曲線
８６ グラフ
８７ 第１の曲線
８８ 第２の曲線
９０ デバイスレイアウト
９２ 正方形デバイスセル
９４ ボディ領域拡張部
９５ 拡張部幅
９６ 矢印
１００ デバイスレイアウト
１１０ デバイスレイアウト
１２０ デバイスレイアウト
１３０ デバイスレイアウト
１４０ デバイスレイアウト
１５０ デバイスレイアウト
１６０ デバイスレイアウト
１７０ デバイスレイアウト
１７２ 矩形デバイスセル
１８０ デバイスレイアウト
１９０ デバイスレイアウト
２００ デバイスレイアウト
２１０ デバイスレイアウト
２２０ デバイスレイアウト
２２２ 六角形デバイスセル
２２２Ａ デバイスセル
２２２Ｂ デバイスセル
２３０ デバイスレイアウト
２４０ デバイスレイアウト
２５０ デバイスレイアウト
２６０ デバイスレイアウト
２７０ デバイスレイアウト
２８０ デバイスレイアウト
２９０ デバイスレイアウト
３００ デバイスレイアウト
３１０ デバイスレイアウト
３１２ 六角形デバイスセル
３２０ デバイスレイアウト
４ 第１の表面
６ 第２の表面
１０ ＭＯＳＦＥＴデバイス
１２ ドレインコンタクト
１４ 基板層
１６ ドリフト領域
１８ ウェル領域
２０ ソース領域
２２ ソースコンタクト
２４ 誘電体層
２６ ゲート電極
２８ チャネル領域
２９ ＪＦＥＴ領域
３０ コンタクト抵抗
３８ ドリフト抵抗
３９ ボディ領域
４０ 基板抵抗
４１ ストライプデバイス
４２ ソースコンタクト領域
４４ ボディコンタクト領域
４９ 距離
５０ 正方形デバイスセル
５１ レイアウト
５２ レイアウト
５４ 六角形デバイスセル
５５ レイアウト
６０ 距離
６４ 矢印
６５ 中心
６６ 矢印
６８ 側面
６９ コーナー
７０ グラフ
７２ 第１の曲線
７４ 第２の曲線
８０ グラフ
８２ 第１の曲線
８４ 第２の曲線
８６ グラフ
８７ 第１の曲線
８８ 第２の曲線
９０ デバイスレイアウト
９２ 正方形デバイスセル
９４ ボディ領域拡張部
９５ 拡張部幅
９６ 矢印
１００ デバイスレイアウト
１１０ デバイスレイアウト
１２０ デバイスレイアウト
１３０ デバイスレイアウト
１４０ デバイスレイアウト
１５０ デバイスレイアウト
１６０ デバイスレイアウト
１７０ デバイスレイアウト
１７２ 矩形デバイスセル
１８０ デバイスレイアウト
１９０ デバイスレイアウト
２００ デバイスレイアウト
２１０ デバイスレイアウト
２２０ デバイスレイアウト
２２２ 六角形デバイスセル
２２２Ａ デバイスセル
２２２Ｂ デバイスセル
２３０ デバイスレイアウト
２４０ デバイスレイアウト
２５０ デバイスレイアウト
２６０ デバイスレイアウト
２７０ デバイスレイアウト
２８０ デバイスレイアウト
２９０ デバイスレイアウト
３００ デバイスレイアウト
３１０ デバイスレイアウト
３１２ 六角形デバイスセル
３２０ デバイスレイアウト
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【手続補正書】
【提出日】2022-07-26
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１の導電型を有する半導体デバイス層内に少なくとも部分的に配置された複数のデバイスセルであって、前記複数のデバイスセルのそれぞれが、
前記デバイスセルの中心の近くに配置された第２の導電型を有するボディ領域と、
前記デバイスセルの前記ボディ領域に隣接して配置された前記第１の導電型を有するソース領域と、
前記デバイスセルの前記ソース領域に隣接して配置された前記第２の導電型を有するチャネル領域と、
前記デバイスセルの前記チャネル領域に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域であり、前記デバイスセルの前記チャネル領域と、前記複数のデバイスセルのうちの隣り合うデバイスセルのチャネル領域の平行な部分との間に平行なＪＦＥＴ幅を有する、ＪＦＥＴ領域と、
を備える、複数のデバイスセルを備え、
前記複数のデバイスセルのうちの第１のグループのデバイスセルの少なくとも１つのデバイスセルが、前記少なくとも１つのデバイスセルのボディ領域拡張部と前記第２の導電型を有する前記隣り合うデバイスセルの領域との間の距離が前記平行なＪＦＥＴ幅以下となるように、前記少なくとも１つのデバイスセルの前記ボディ領域から外に向かって、前記少なくとも１つのデバイスセルの前記ソース領域を通って、前記少なくとも１つのデバイスセルの前記チャネル領域を通って、前記ＪＦＥＴ領域内へと延出する前記第２の導電型を有するボディ領域拡張部を備えており、
前記複数のデバイスセルのうちの前記第１のグループのデバイスセルの少なくとも２つのデバイスセルがそれぞれのボディ領域拡張部を含み、前記少なくとも２つのデバイスセルの前記ボディ領域拡張部が互いに向かって延出し、互いにオーバラップしており、
前記少なくとも１つのデバイスセルに隣接して配置された前記複数のデバイスセルの第２のグループのデバイスセルの１つまたは複数のデバイスセルがそれぞれのボディ領域拡張部を含まず、前記第２のグループのデバイスセルの前記１つまたは複数のデバイスセルが前記少なくとも１つのデバイスセルの前記ボディ領域拡張部によってシールドされている、デバイス。
前記デバイスセルの中心の近くに配置された第２の導電型を有するボディ領域と、
前記デバイスセルの前記ボディ領域に隣接して配置された前記第１の導電型を有するソース領域と、
前記デバイスセルの前記ソース領域に隣接して配置された前記第２の導電型を有するチャネル領域と、
前記デバイスセルの前記チャネル領域に隣接して配置された前記第１の導電型を有するＪＦＥＴ領域であり、前記デバイスセルの前記チャネル領域と、前記複数のデバイスセルのうちの隣り合うデバイスセルのチャネル領域の平行な部分との間に平行なＪＦＥＴ幅を有する、ＪＦＥＴ領域と、
を備える、複数のデバイスセルを備え、
前記複数のデバイスセルのうちの第１のグループのデバイスセルの少なくとも１つのデバイスセルが、前記少なくとも１つのデバイスセルのボディ領域拡張部と前記第２の導電型を有する前記隣り合うデバイスセルの領域との間の距離が前記平行なＪＦＥＴ幅以下となるように、前記少なくとも１つのデバイスセルの前記ボディ領域から外に向かって、前記少なくとも１つのデバイスセルの前記ソース領域を通って、前記少なくとも１つのデバイスセルの前記チャネル領域を通って、前記ＪＦＥＴ領域内へと延出する前記第２の導電型を有するボディ領域拡張部を備えており、
前記複数のデバイスセルのうちの前記第１のグループのデバイスセルの少なくとも２つのデバイスセルがそれぞれのボディ領域拡張部を含み、前記少なくとも２つのデバイスセルの前記ボディ領域拡張部が互いに向かって延出し、互いにオーバラップしており、
前記少なくとも１つのデバイスセルに隣接して配置された前記複数のデバイスセルの第２のグループのデバイスセルの１つまたは複数のデバイスセルがそれぞれのボディ領域拡張部を含まず、前記第２のグループのデバイスセルの前記１つまたは複数のデバイスセルが前記少なくとも１つのデバイスセルの前記ボディ領域拡張部によってシールドされている、デバイス。
【請求項2】
前記半導体デバイス層が炭化ケイ素（ＳｉＣ）半導体デバイス層である、請求項１記載のデバイス。
【請求項3】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部と前記第２の導電型を有する前記隣り合うデバイスセルの前記領域との間の前記距離が前記平行なＪＦＥＴ幅よりも小さい、請求項１記載のデバイス。
【請求項4】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部の少なくとも一部の上に配置されたオーミックコンタクトを含む、請求項１記載のデバイス。
【請求項5】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部がおよそ０．１μｍ～およそ１μｍの幅を有する、請求項１記載のデバイス。
【請求項6】
前記デバイスセルの前記ボディ領域拡張部の前記幅がおよそ０．１μｍ～およそ０．５μｍである、請求項５記載のデバイス。
【請求項7】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部の前記幅が前記ボディ領域拡張部の長さにわたって変化する、請求項５記載のデバイス。
【請求項8】
前記少なくとも１つのデバイスセルの前記ボディ領域拡張部が前記少なくとも１つのデバイスセルの前記チャネル領域のすべてのコーナーを通っては延出しない、請求項１記載のデバイス。
【請求項9】
前記複数のデバイスセルのそれぞれが実質的に正方形、六角形、細長い矩形形状、または細長い六角形形状を有する、請求項１記載のデバイス。
【請求項10】
電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）である、請求項１記載のデバイス。
【請求項11】
デバイスセルのウェル領域を半導体層に注入するステップであって、前記ウェル領域が前記デバイスセルのチャネル領域を含む、ステップと、
前記デバイスセルの前記ウェル領域に隣接して前記デバイスセルのソース領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ソース領域に隣接して前記デバイスセルのボディ領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ボディ領域から外に向かって、前記デバイスセルの前記ソース領域の一部を通って、前記デバイスセルの前記チャネル領域の一部を通って延出するボディ領域拡張部を前記半導体層に注入するステップであって、前記デバイスセルの前記ボディ領域拡張部と、隣り合うデバイスセルのチャネル領域との間の距離が、前記デバイスセルの前記チャネル領域の平行な部分と、前記隣り合うデバイスセルの前記チャネル領域との間の距離以下である、ステップと、
を含み、
前記複数のデバイスセルのうちの第１のグループのデバイスセルの少なくとも２つのデバイスセルがそれぞれのボディ領域拡張部を含み、前記少なくとも２つのデバイスセルの前記ボディ領域拡張部が互いに向かって延出し、互いにオーバラップしており、
前記少なくとも１つのデバイスセルに隣接して配置された前記複数のデバイスセルのうちの第２のグループのデバイスセルの１つまたは複数のデバイスセルがそれぞれのボディ領域拡張部を含まず、前記第２のグループのデバイスセルの前記１つまたは複数のデバイスセルが前記少なくとも１つのデバイスセルの前記ボディ領域拡張部によってシールドされている、デバイスセルを製造する方法。
前記デバイスセルの前記ウェル領域に隣接して前記デバイスセルのソース領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ソース領域に隣接して前記デバイスセルのボディ領域を前記半導体層に注入するステップと、
前記デバイスセルの前記ボディ領域から外に向かって、前記デバイスセルの前記ソース領域の一部を通って、前記デバイスセルの前記チャネル領域の一部を通って延出するボディ領域拡張部を前記半導体層に注入するステップであって、前記デバイスセルの前記ボディ領域拡張部と、隣り合うデバイスセルのチャネル領域との間の距離が、前記デバイスセルの前記チャネル領域の平行な部分と、前記隣り合うデバイスセルの前記チャネル領域との間の距離以下である、ステップと、
を含み、
前記複数のデバイスセルのうちの第１のグループのデバイスセルの少なくとも２つのデバイスセルがそれぞれのボディ領域拡張部を含み、前記少なくとも２つのデバイスセルの前記ボディ領域拡張部が互いに向かって延出し、互いにオーバラップしており、
前記少なくとも１つのデバイスセルに隣接して配置された前記複数のデバイスセルのうちの第２のグループのデバイスセルの１つまたは複数のデバイスセルがそれぞれのボディ領域拡張部を含まず、前記第２のグループのデバイスセルの前記１つまたは複数のデバイスセルが前記少なくとも１つのデバイスセルの前記ボディ領域拡張部によってシールドされている、デバイスセルを製造する方法。
【請求項12】
前記ボディ領域拡張部を注入するステップが、前記ボディ領域が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部を注入するステップを含む、請求項１１記載の方法。
【請求項13】
前記ボディ領域拡張部を注入するステップが、終端領域が同じマスキング／リソグラフィ／注入プロセスを利用して注入されるのと同時に前記ボディ領域拡張部を注入するステップを含む、請求項１１記載の方法。
【請求項14】
前記ボディ領域拡張部の少なくとも一部の上に金属コンタクトを堆積させるステップを含む、請求項１１記載の方法。
【請求項15】
半導体デバイス層が炭化ケイ素（ＳｉＣ）半導体デバイス層である、請求項１１記載の方法。
【請求項16】
前記デバイスセルが実質的に細長い矩形形状または細長い六角形形状を有する、請求項１１記載の方法。
【請求項17】
前記デバイスセルが電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）デバイスの一部分である、請求項１１記載の方法。
【外国語明細書】