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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136434
(43)【公開日】2022-09-21
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220913BHJP
H01L 27/11575 20170101ALI20220913BHJP
H01L 21/336 20060101ALI20220913BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021036035
(22)【出願日】2021-03-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】鈴木 拓也
(72)【発明者】
【氏名】伊豫田 健
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA12
5F083JA19
5F083JA32
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR04
5F083PR05
5F083PR21
5F083PR25
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH13
(57)【要約】
【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を有する基板を備える。第１領域は、第２方向に積層された複数の第１ワード線層と、第２方向に延伸し複数の第１ワード線層と対向する外周面を有する第１半導体層と、複数の第１ワード線層と第１半導体層との間に設けられた第１電荷蓄積膜と、を備える。第２領域は、第２方向に積層された複数の第１ワード線層の一部と、第３方向において複数の第１ワード線層から離間し第２方向に積層された複数の第１絶縁層と、第２方向に延伸し複数の第１絶縁層と対向する外周面を有する第１コンタクトと、複数の第１ワード線層及び複数の第１絶縁層の間に設けられ第１方向及び第２方向に延伸する第２半導体層と、複数の第１絶縁層と第２半導体層との間に設けられた第２電荷蓄積膜と、を備える。
【選択図】図３
【解決手段】半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を有する基板を備える。第１領域は、第２方向に積層された複数の第１ワード線層と、第２方向に延伸し複数の第１ワード線層と対向する外周面を有する第１半導体層と、複数の第１ワード線層と第１半導体層との間に設けられた第１電荷蓄積膜と、を備える。第２領域は、第２方向に積層された複数の第１ワード線層の一部と、第３方向において複数の第１ワード線層から離間し第２方向に積層された複数の第１絶縁層と、第２方向に延伸し複数の第１絶縁層と対向する外周面を有する第１コンタクトと、複数の第１ワード線層及び複数の第１絶縁層の間に設けられ第１方向及び第２方向に延伸する第２半導体層と、複数の第１絶縁層と第２半導体層との間に設けられた第２電荷蓄積膜と、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１方向に並ぶ第１領域及び第２領域を有する基板を備え、
前記第１領域は、
前記基板の表面と交差する第２方向に積層された複数の第１ワード線層と、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する外周面を有する第１半導体層と、
前記複数の第１ワード線層と、前記第１半導体層と、の間に設けられた第１電荷蓄積膜と
を備え、
前記第２領域は、
前記第２方向に積層された前記複数の第１ワード線層の一部と、
前記第１方向及び前記第２方向と交差する第３方向において前記複数の第１ワード線層から離間し、前記第２方向に積層された複数の第１絶縁層と、
前記第２方向に延伸し、前記複数の第１絶縁層と対向する外周面を有する第１コンタクトと、
前記複数の第１ワード線層及び前記複数の第１絶縁層の間に設けられ、前記第１方向及び前記第２方向に延伸する第２半導体層と、
前記複数の第１絶縁層と、前記第２半導体層と、の間に設けられた第２電荷蓄積膜と
を備える半導体記憶装置。
前記第１領域は、
前記基板の表面と交差する第２方向に積層された複数の第１ワード線層と、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する外周面を有する第１半導体層と、
前記複数の第１ワード線層と、前記第１半導体層と、の間に設けられた第１電荷蓄積膜と
を備え、
前記第２領域は、
前記第２方向に積層された前記複数の第１ワード線層の一部と、
前記第１方向及び前記第２方向と交差する第３方向において前記複数の第１ワード線層から離間し、前記第２方向に積層された複数の第１絶縁層と、
前記第２方向に延伸し、前記複数の第１絶縁層と対向する外周面を有する第１コンタクトと、
前記複数の第１ワード線層及び前記複数の第１絶縁層の間に設けられ、前記第１方向及び前記第２方向に延伸する第２半導体層と、
前記複数の第１絶縁層と、前記第２半導体層と、の間に設けられた第２電荷蓄積膜と
を備える半導体記憶装置。
【請求項2】
前記複数の第１ワード線層よりも前記基板から遠い複数の第２ワード線層を備え、
前記第１半導体層は、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する第１部分と、
前記第２方向に延伸し、前記複数の第２ワード線層と対向する第２部分と、
前記第１部分及び前記第２部分に接続された第３部分と
を備え、
前記第３部分の前記第３方向における幅は、前記第１部分及び前記第２部分の前記第３方向における幅よりも大きく、
前記第２半導体層は、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する第４部分と、
前記第２方向に延伸し、前記複数の第２ワード線層と対向する第５部分と、
前記第４部分及び前記第５部分に接続された第６部分と
を備え、
前記第６部分の前記第３方向における幅は、前記第４部分及び前記第５部分の前記第３方向における幅よりも大きい
請求項１記載の半導体記憶装置。
前記第１半導体層は、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する第１部分と、
前記第２方向に延伸し、前記複数の第２ワード線層と対向する第２部分と、
前記第１部分及び前記第２部分に接続された第３部分と
を備え、
前記第３部分の前記第３方向における幅は、前記第１部分及び前記第２部分の前記第３方向における幅よりも大きく、
前記第２半導体層は、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する第４部分と、
前記第２方向に延伸し、前記複数の第２ワード線層と対向する第５部分と、
前記第４部分及び前記第５部分に接続された第６部分と
を備え、
前記第６部分の前記第３方向における幅は、前記第４部分及び前記第５部分の前記第３方向における幅よりも大きい
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の第１ワード線層のうちの一つの前記第２方向における位置を第１位置とし、
前記第１半導体層の前記第１位置における前記第３方向の幅を第１の幅とし、
前記第２半導体層の前記第１位置における前記第３方向の幅を第２の幅とすると、
前記第２の幅は、前記第１の幅の０．５倍よりも大きく、前記第１の幅の２．０倍よりも小さい
請求項１又は２記載の半導体記憶装置。
前記第１半導体層の前記第１位置における前記第３方向の幅を第１の幅とし、
前記第２半導体層の前記第１位置における前記第３方向の幅を第２の幅とすると、
前記第２の幅は、前記第１の幅の０．５倍よりも大きく、前記第１の幅の２．０倍よりも小さい
請求項１又は２記載の半導体記憶装置。
【請求項4】
前記第２半導体層に電気的に接続された第１配線を備える
請求項１～３のいずれか１項記載の半導体記憶装置。
請求項１～３のいずれか１項記載の半導体記憶装置。
【請求項5】
第１方向に並ぶ第１領域及び第２領域を有する基板を備え、
前記第１領域は、
前記基板の表面と交差する第２方向に積層された複数の第１ワード線層と、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する外周面を有する第１半導体層と、
前記複数の第１ワード線層と、前記第１半導体層と、の間に設けられた第１電荷蓄積膜と
を備え、
前記第２領域は、
前記第２方向に積層された前記複数の第１ワード線層の一部と、
前記第１方向及び前記第２方向と交差する第３方向において前記複数の第１ワード線層から離間し、前記第２方向に積層された複数の第１絶縁層と、
前記第２方向に延伸し、前記複数の第１絶縁層と対向する外周面を有する第１コンタクトと、
前記複数の第１ワード線層及び前記複数の第１絶縁層の間に設けられ、前記第１方向及び前記第２方向に延伸する第１導電層と、
前記第１導電層及び前記複数の第１ワード線層の間に設けられた第２絶縁層と、
前記第１導電層及び前記複数の第１絶縁層の間に設けられた第３絶縁層と
を備える半導体記憶装置。
前記第１領域は、
前記基板の表面と交差する第２方向に積層された複数の第１ワード線層と、
前記第２方向に延伸し、前記複数の第１ワード線層と対向する外周面を有する第１半導体層と、
前記複数の第１ワード線層と、前記第１半導体層と、の間に設けられた第１電荷蓄積膜と
を備え、
前記第２領域は、
前記第２方向に積層された前記複数の第１ワード線層の一部と、
前記第１方向及び前記第２方向と交差する第３方向において前記複数の第１ワード線層から離間し、前記第２方向に積層された複数の第１絶縁層と、
前記第２方向に延伸し、前記複数の第１絶縁層と対向する外周面を有する第１コンタクトと、
前記複数の第１ワード線層及び前記複数の第１絶縁層の間に設けられ、前記第１方向及び前記第２方向に延伸する第１導電層と、
前記第１導電層及び前記複数の第１ワード線層の間に設けられた第２絶縁層と、
前記第１導電層及び前記複数の第１絶縁層の間に設けられた第３絶縁層と
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体基板と、半導体基板の表面と交差する方向に積層された複数の導電層と、半導体基板の表面と交差する方向に延伸してこれら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁膜と、を備えた半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－０２６５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を有する基板を備える。第１領域は、基板の表面と交差する第２方向に積層された複数の第１ワード線層と、第２方向に延伸し複数の第１ワード線層と対向する外周面を有する第１半導体層と、複数の第１ワード線層と第１半導体層との間に設けられた第１電荷蓄積膜と、を備える。第２領域は、第２方向に積層された複数の第１ワード線層の一部と、第１方向及び第２方向と交差する第３方向において複数の第１ワード線層から離間し第２方向に積層された複数の第１絶縁層と、第２方向に延伸し複数の第１絶縁層と対向する外周面を有する第１コンタクトと、複数の第１ワード線層及び複数の第１絶縁層の間に設けられ第１方向及び第２方向に延伸する第２半導体層と、複数の第１絶縁層と第２半導体層との間に設けられた第２電荷蓄積膜と、を備える。
【0006】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を有する基板を備える。第１領域は、基板の表面と交差する第２方向に積層された複数の第１ワード線層と、第２方向に延伸し複数の第１ワード線層と対向する外周面を有する第１半導体層と、複数の第１ワード線層と第１半導体層との間に設けられた第１電荷蓄積膜と、を備える。第２領域は、第２方向に積層された複数の第１ワード線層の一部と、第１方向及び第２方向と交差する第３方向において複数の第１ワード線層から離間し第２方向に積層された複数の第１絶縁層と、第２方向に延伸し複数の第１絶縁層と対向する外周面を有する第１コンタクトと、複数の第１ワード線層及び複数の第１絶縁層の間に設けられ第１方向及び第２方向に延伸する第１導電層と、第１導電層及び複数の第１ワード線層の間に設けられた第２絶縁層と、第１導電層及び複数の第１絶縁層の間に設けられた第３絶縁層と、を備える。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る半導体記憶装置の模式的な平面図である。
【図8】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図9】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図10】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図11】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図12】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図13】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図14】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図15】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図16】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図17】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図18】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図19】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図20】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図21】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図22】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図23】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図24】第１実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図25】比較例における、絶縁層２００´及びブロック間構造１４０を含む部分のＹ－Ｚ断面図である。
【図28】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図29】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図30】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図31】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図32】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図33】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図34】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図35】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図36】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図37】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図38】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図39】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【図40】第２実施形態に係る半導体記憶装置の製造方法を示す模式的なＹ―Ｚ断面図である。
【発明を実施するための形態】
【0008】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0009】
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0010】
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0011】
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0012】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0013】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
【0014】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0015】
［第１実施形態］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
【0016】
［構造］
図１は、第１実施形態に係る半導体記憶装置の模式的な平面図である。図２は、図１のＡで示した部分の模式的な拡大断面図であり、メモリセルアレイ層中の構成を示している。図３は、図２に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４は、図３のＣで示した部分の模式的な拡大図である。図５は、図２に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図５のＥで示した部分の模式的な拡大図である。図７は、図２に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図１は、第１実施形態に係る半導体記憶装置の模式的な平面図である。図２は、図１のＡで示した部分の模式的な拡大断面図であり、メモリセルアレイ層中の構成を示している。図３は、図２に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４は、図３のＣで示した部分の模式的な拡大図である。図５は、図２に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図５のＥで示した部分の模式的な拡大図である。図７は、図２に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【0017】
第１実施形態に係る半導体記憶装置は、例えば図１に示す様に、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。図示の例において、半導体基板１００には、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨ（図２）と、これらメモリホール領域ＲＭＨの間に設けられた複数のコンタクト接続領域Ｒ３００（図２）と、を備える。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。周辺領域ＲＰは、半導体基板１００のＹ方向の端部に沿ってＸ方向に延伸する。
【0018】
第１実施形態に係る半導体記憶装置は、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層と、トランジスタ層の上方に設けられた下層側の配線層と、下層側の配線層の上方に設けられたメモリセルアレイ層ＬＭＣＡ１（図３）と、メモリセルアレイ層ＬＭＣＡ１の上方に設けられたメモリセルアレイ層ＬＭＣＡ２（図３）と、メモリセルアレイ層ＬＭＣＡ２の上方に設けられた上層側の配線層と、を備える。
【0019】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造］
例えば、図１及び図２に示す様に、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、図２に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間構造１４０が設けられる。
例えば、図１及び図２に示す様に、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、図２に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間構造１４０が設けられる。
【0020】
メモリブロックＢＬＫは、例えば図３に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0021】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0022】
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。導電層１１１は、ソース側選択トランジスタのゲート電極等として機能する。
【0023】
導電層１１１の下方には、半導体層１１２が設けられている。半導体層１１２は、ソース線等として機能する。
【0024】
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタのゲート電極等として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0025】
また、これよりも上方に位置する複数の導電層１１０は、ワード線及びメモリトランジスタのゲート電極等として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0026】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタのゲート電極等として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層１２６が設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0027】
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、Ｚ方向に並ぶ複数のメモリトランジスタ、ソース側選択トランジスタ、及び、ドレイン側選択トランジスタのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図３に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２５が設けられている。
【0028】
半導体層１２０は、メモリセルアレイ層ＬＭＣＡ１に含まれる半導体領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌ及び半導体領域１２０Ｕの間に設けられた半導体領域１２０Ｊと、半導体領域１２０Ｌの下方に設けられた不純物領域１２２と、半導体領域１２０Ｕの上方に設けられた不純物領域１２１と、を備える。
【0029】
半導体領域１２０Ｌは、Ｚ方向に沿い下方に延伸するに従い次第に径方向の幅（Ｘ方向の幅及びＹ方向の幅）が小さくなる略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。
【0030】
半導体領域１２０Ｕは、Ｚ方向に沿い下方に延伸するに従い次第に径方向の幅（Ｘ方向の幅及びＹ方向の幅）が小さくなる略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。
【0031】
尚、半導体領域１２０Ｌの上端部における径方向の幅Ｗ１２０ＬＵと半導体領域１２０Ｕの上端部における径方向の幅Ｗ１２０ＵＵは同程度である。また、半導体領域１２０Ｌの下端部における径方向の幅Ｗ１２０ＬＬと半導体領域１２０Ｕの下端部における径方向の幅Ｗ１２０ＵＬは同程度である。
【0032】
尚、上述した「半導体領域１２０Ｌの上端部」とは、半導体領域１２０Ｌにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また、「半導体領域１２０Ｕの上端部」とは、半導体領域１２０Ｕにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また「半導体領域１２０Ｌの下端部」とは、半導体領域１２０Ｌにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。また、「半導体領域１２０Ｕの下端部」とは、半導体領域１２０Ｕにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。
【0033】
半導体領域１２０Ｊは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。半導体領域１２０Ｊの径方向の幅Ｗ１２０Ｊは、半導体領域１２０Ｌの上端部における径方向の幅Ｗ１２０ＬＵや、半導体領域１２０Ｕの上端部における径方向の幅Ｗ１２０ＵＵよりも大きい。
【0034】
不純物領域１２２は、上記半導体層１１２に接合されている。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0035】
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、図示しないコンタクトを介して図示しないビット線に接続される。
【0036】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図４に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0037】
［ブロック間構造１４０の構造］
ブロック間構造１４０は、図２に示すように、Ｘ方向に延伸すると共に、図３に示すように、Ｚ方向に延伸しており、Ｚ方向に並ぶ複数の導電層１１０及び複数の絶縁層１０１をＹ方向に分断している。このブロック間構造１４０は、図３に示す様に、Ｚ方向及びＸ方向に延伸すると共にＹ方向に離間した一対の絶縁層１４２，１４２と、一対の絶縁層１４２，１４２の間に配置されてＺ方向及びＸ方向に延伸する導電層１４１とを備えている。導電層１４１は、下端において半導体層１１２に接続されている。
ブロック間構造１４０は、図２に示すように、Ｘ方向に延伸すると共に、図３に示すように、Ｚ方向に延伸しており、Ｚ方向に並ぶ複数の導電層１１０及び複数の絶縁層１０１をＹ方向に分断している。このブロック間構造１４０は、図３に示す様に、Ｚ方向及びＸ方向に延伸すると共にＹ方向に離間した一対の絶縁層１４２，１４２と、一対の絶縁層１４２，１４２の間に配置されてＺ方向及びＸ方向に延伸する導電層１４１とを備えている。導電層１４１は、下端において半導体層１１２に接続されている。
【0038】
一対の絶縁層１４２，１４２は、図３に示すようなＹ－Ｚ断面で見たときに、Ｚ方向に対して斜めに配置されている。しかも、Ｙ－Ｚ断面で見たときに、絶縁層１４２，１４２がＺ方向に沿い下方に延伸するに従い、これら２つの絶縁層１４２の幅（Ｙ方向幅）が次第に小さくなるように、絶縁層１４２，１４２が配置されている。この結果、ブロック間構造１４０の上端部のＹ方向の幅Ｗ１４０Ｕは、ブロック間構造１４０の下端部のＹ方向の幅Ｗ１４０Ｌよりも大きくなっている。
【0039】
尚、上述した「ブロック間構造１４０の上端部」とは、ブロック間構造１４０において、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また、「ブロック間構造１４０の下端部」とは、ブロック間構造１４０において、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。
【0040】
また、例えば、ブロック間構造１４０の幅Ｗ１４０Ｕ及び幅Ｗ１４０Ｌは、半導体層１２０における半導体領域１２０Ｌの幅Ｗ１２０ＬＵ，Ｗ１２０ＬＬや、半導体領域１２０Ｕの幅Ｗ１２０ＵＵ，Ｗ１２０ＵＬや、半導体領域１２０Ｊの幅Ｗ１２０Ｊよりも大きい。
【0041】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のコンタクト接続領域Ｒ３００における構造］
例えば図２に示す様に、コンタクト接続領域Ｒ３００には、Ｙ方向に並ぶ２つのブロック間構造１４０の間において、Ｙ方向に並ぶ２つの構造体２００が設けられている。また、これら２つの構造体２００の間には、コンタクト接続小領域ｒ３００が設けられている。また、ブロック間構造１４０と構造体２００との間には、導電層接続小領域ｒ１１０が設けられている。これらの領域は、ブロック間構造１４０に沿ってＸ方向に延伸する。
例えば図２に示す様に、コンタクト接続領域Ｒ３００には、Ｙ方向に並ぶ２つのブロック間構造１４０の間において、Ｙ方向に並ぶ２つの構造体２００が設けられている。また、これら２つの構造体２００の間には、コンタクト接続小領域ｒ３００が設けられている。また、ブロック間構造１４０と構造体２００との間には、導電層接続小領域ｒ１１０が設けられている。これらの領域は、ブロック間構造１４０に沿ってＸ方向に延伸する。
【0042】
構造体２００は、例えば、図２に示す様に、Ｘ方向に延伸すると共に、図５に示す様に、Ｚ方向に延伸し、下端において半導体層１１２に接している。この構造体２００は、図５に示すように、コンタクト接続小領域ｒ３００と、導電層接続小領域ｒ１１０と、の間の位置に配置されている。このようにして、構造体２００は、コンタクト接続小領域ｒ３００中の絶縁層１０１及び後述する絶縁層１１０Ａと、導電層接続小領域ｒ１１０中の絶縁層１０１及び導電層１１０とを、Ｙ方向に分断している。
【0043】
構造体２００は、図５に示す様に、例えば、多結晶シリコン（Ｓｉ）等の半導体層２２０と、酸化シリコン（ＳｉＯ２）等の絶縁層２２５と、ゲート絶縁膜２３０とにより構成されている。
【0044】
半導体層２２０は、図５に示す様にＹ－Ｚ断面で見たときに略Ｕ字状の形状を有すると共に、Ｘ方向に延びる構造になっている。また、半導体層２２０のＹ－Ｚ断面形状は、半導体層１２０のＹ－Ｚ断面形状（図２）とほぼ同様な形状になっている。
【0045】
この半導体層２２０は、メモリセルアレイ層ＬＭＣＡ１に含まれるＹ方向に離間した半導体領域２２０Ｌａ及び半導体領域２２０Ｌｂと、メモリセルアレイ層ＬＭＣＡ２に含まれるＹ方向に離間した半導体領域２２０Ｕａ及び半導体領域２２０Ｕｂと、を備える。また、半導体層２２０は、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との間の領域においてＹ方向に離間した半導体領域２２０Ｊａ及び半導体領域２２０Ｊｂと、半導体領域２２０Ｌａ及び半導体領域２２０Ｌｂの下方に配置された半導体領域２２０Ｂと、を備える。
【0046】
半導体領域２２０Ｌａの上端は半導体領域２２０Ｊａの下端に接続され、半導体領域２２０Ｊａの上端は半導体領域２２０Ｕａの下端に接続されている。半導体領域２２０Ｌｂの上端は半導体領域２２０Ｊｂの下端に接続され、半導体領域２２０Ｊｂの上端は半導体領域２２０Ｕｂの下端に接続されている。半導体領域２２０Ｂは、半導体領域２２０Ｌａの下端部と半導体領域２２０Ｌｂの下端部とを接続している。
【0047】
半導体領域２２０Ｌａ，２２０Ｌｂは、図５に示すようなＹ－Ｚ断面で見たときに、Ｚ方向に対して斜めに配置されている。しかも、Ｙ－Ｚ断面で見たときに、半導体領域２２０Ｌａ，２２０ＬｂがＺ方向に沿い下方に延伸するに従い、半導体領域２２０Ｌａ，２２０Ｌｂの幅（Ｙ方向幅）が次第に小さくなるように、半導体領域２２０Ｌａ，２２０Ｌｂが配置されている。
【0048】
半導体領域２２０Ｕａ，２２０Ｕｂは、図５に示すようなＹ－Ｚ断面で見たときに、Ｚ方向に対して斜めに配置されている。しかも、Ｙ－Ｚ断面で見たときに、半導体領域２２０Ｕａ，２２０ＵｂがＺ方向に沿い下方に延伸するに従い、半導体領域２２０Ｕａ，２２０Ｕｂの幅（Ｙ方向幅）が次第に小さくなるように、半導体領域２２０Ｕａ，２２０Ｕｂが配置されている。
【0049】
尚、半導体領域２２０Ｌａ，２２０Ｌｂの上端部におけるＹ方向の幅Ｗ２２０ＬＵと、半導体領域２２０Ｕａ，２２０Ｕｂの上端部におけるＹ方向の幅Ｗ２２０ＵＵは同程度である。また、半導体領域２２０Ｌａ，２２０Ｌｂの下端部におけるＹ方向の幅Ｗ２２０ＬＬと半導体領域２２０Ｕａ，２２０Ｕｂの下端部におけるＹ方向の幅Ｗ２２０ＵＬは同程度である。
【0050】
尚、上述した「半導体領域２２０Ｌａ，２２０Ｌｂの上端部」とは、半導体領域２２０Ｌａ，２２０Ｌｂにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また、「半導体領域２２０Ｕａ，２２０Ｕｂの上端部」とは、半導体領域２２０Ｕａ，２２０Ｕｂにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また「半導体領域２２０Ｌａ，２２０Ｌｂの下端部」とは、半導体領域２２０Ｌａ，２２０Ｌｂにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。また、「半導体領域２２０Ｕａ，２２０Ｕｂの下端部」とは、半導体領域２２０Ｕａ，２２０Ｕｂにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。
【0051】
半導体領域２２０Ｊａ，２２０Ｊｂは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。半導体領域２２０Ｊａ，２２０ＪｂのＹ方向の幅Ｗ２２０Ｊは、半導体領域２２０Ｌａ，２２０Ｌｂの上端部におけるＹ方向の幅Ｗ２２０ＬＵや、半導体領域２２０Ｕａ，２２０Ｕｂの上端部におけるＹ方向の幅Ｗ２２０ＵＵよりも大きい。
【0052】
尚、半導体層２２０の幅Ｗ２２０ＬＵ，Ｗ２２０ＵＵ（図５）は、半導体層１２０の幅Ｗ１２０ＬＵ，Ｗ１２０ＵＵ（図２）の、０．５倍よりも大きく２．０倍よりも小さくすることができる。また、半導体層２２０の幅Ｗ２２０ＬＬ，Ｗ２２０ＵＬ（図５）は、半導体層１２０の幅Ｗ１２０ＬＬ，Ｗ１２０ＵＬ（図２）の、０．５倍よりも大きく２．０倍よりも小さくすることができる。また、半導体層２２０の幅Ｗ２２０Ｊ（図５）は、半導体層１２０の幅Ｗ１２０Ｊ（図２）の、０．５倍よりも大きく２．０倍よりも小さくすることができる。
【0053】
半導体層２２０の、半導体領域２２０Ｌａ，２２０Ｊａ，２２０Ｕａと、半導体領域２２０Ｌｂ，２２０Ｊｂ，２２０Ｕｂとの間の部分には、酸化シリコン等の絶縁層２２５が設けられている。この絶縁層２２５は、Ｚ方向に延伸すると共にＸ方向に延伸している。
【0054】
ゲート絶縁膜２３０は、半導体層２２０の外側面（絶縁層２２５が設けられている面とは反対側の面）を覆っており、Ｙ－Ｚ断面で見たときに略Ｕ字状の形状を有すると共に、Ｘ方向に延びる構造になっている。
【0055】
ゲート絶縁膜２３０は、例えば図６に示す様に、半導体層２２０及び導電層１１０の間に積層されたトンネル絶縁膜２３１、電荷蓄積膜２３２及びブロック絶縁膜２３３を備える。トンネル絶縁膜２３１及びブロック絶縁膜２３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜２３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜２３１、電荷蓄積膜２３２、及び、ブロック絶縁膜２３３は、半導体層２２０の外側面（絶縁層２２５が設けられている面とは反対側の面）に沿ってＸ方向に延伸する。
【0056】
尚、図５に示す半導体層２２０、絶縁層２２５及びゲート絶縁膜２３０から成る構造体２００のＹ－Ｚ断面形状は、図３に示す半導体層１２０、絶縁層１２５及びゲート絶縁膜１３０から成る構造のＹ－Ｚ断面形状とほぼ同様な形状になっている。また、図５に示す構造体２００の各高さ位置におけるＹ方向の幅は、図３に示す半導体層１２０、絶縁層１２５及びゲート絶縁膜１３０から成る構造の各高さ位置における径方向の幅の、０．５倍よりも大きく２．０倍よりも小さくすることができる。
【0057】
コンタクト接続小領域ｒ３００は、図５に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する貫通コンタクト３００と、を備える。
【0058】
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0059】
貫通コンタクト３００は、例えば図２に示す様に、Ｘ方向に複数並んでいる。貫通コンタクト３００は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図５に示す様に、貫通コンタクト３００の外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲われており、これらの絶縁層１１０Ａ及び絶縁層１０１と対向している。
【0060】
このように、貫通コンタクト３００の外周面が絶縁層１１０Ａ及び絶縁層１０１によって囲われているため、貫通コンタクト３００と、ワード線等として機能する導電層１１０との間の、電気的な絶縁耐圧を確保することができる。尚、貫通コンタクト３００は、Ｚ方向に延伸しており、その上端が、上層側の配線層中の配線と接続されている。また、貫通コンタクト３００は、その下端が、下層側の配線層中の配線と接続されており、下層側の配線を介して、この配線の下方に設けられたトランジスタ層に電気的に接続されている。
【0061】
導電層接続小領域ｒ１１０は、例えば図２に示す様に、Ｚ方向に並ぶ複数の導電層１１０の幅狭部１１０３００を備える。Ｘ方向において隣り合う２つのメモリホール領域ＲＭＨに含まれる複数の導電層１１０は、この幅狭部１１０３００を介してお互いに導通している。
【0062】
図２に示す様に、コンタクト接続小領域ｒ３００のＸ方向の端部領域及び導電層接続小領域ｒ１１０には、製造工程中において絶縁層１０１を支持する機能を果たす略円柱状の支持部材４００が設けられている。支持部材４００は、図７に示す様に、Ｚ方向に延伸し、下端において半導体層１１２に接続されている。支持部材４００は、例えば、酸化シリコン（ＳｉＯ２）等を含む。例えば図７に示す様に、支持部材４００の外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２に含まれる複数の導電層１１０及び絶縁層１０１によって囲われており、これら導電層１１０及び絶縁層１０１に対向している。
【0063】
支持部材４００は、メモリセルアレイ層ＬＭＣＡ１に含まれる支持部材領域４００Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる支持部材領域４００Ｕと、を備える。また、支持部材４００は、支持部材領域４００Ｌ及び支持部材領域４００Ｕの間に設けられた支持部材領域４００Ｊと、を備える。支持部材領域４００Ｊは、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。
【0064】
【0065】
尚、支持部材領域４００Ｌの上端部における径方向の幅Ｗ４００ＬＵと、支持部材領域４００Ｕの上端部における径方向の幅Ｗ４００ＵＵは同程度である。また、支持部材領域４００Ｌの下端部における径方向の幅Ｗ４００ＬＬと、支持部材領域４００Ｕの下端部における径方向の幅Ｗ４００ＵＬは同程度である。支持部材領域４００Ｊの径方向の幅Ｗ４００Ｊは、支持部材領域４００Ｌの上端部における径方向の幅Ｗ４００ＬＵや、支持部材領域４００Ｕの上端部における径方向の幅Ｗ４００ＵＵよりも大きい。
【0066】
尚、上述した「支持部材領域４００Ｌの上端部」とは、支持部材領域４００Ｌにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また、「支持部材領域４００Ｕの上端部」とは、支持部材領域４００Ｕにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また「支持部材領域４００Ｌの下端部」とは、支持部材領域４００Ｌにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。また、「支持部材領域４００Ｕの下端部」とは、支持部材領域４００Ｕにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。
【0067】
また、図７に示す支持部材４００のＹ方向幅は、図３に示す半導体層１２０、絶縁層１２５及びゲート絶縁膜１３０から成る構造の径方向の幅よりもやや長いか、または、ほぼ同等の寸法になっており、図３に示すブロック間構造１４０のＹ方向幅よりも短くなっている。
【0068】
より詳述すると、支持部材４００における支持部材領域４００Ｌの上端部におけるＹ方向の幅Ｗ４００ＬＵと支持部材領域４００Ｕの上端部におけるＹ方向の幅Ｗ４００ＵＵは、半導体層１２０における半導体領域１２０Ｌの上端部における幅Ｗ１２０ＬＵや半導体領域１２０Ｕの上端部における幅Ｗ１２０ＵＵよりもやや長いか、または、ほぼ同等の寸法になっている。また、支持部材４００における支持部材領域４００Ｌの下端部におけるＹ方向の幅Ｗ４００ＬＬと支持部材領域４００Ｕの下端部におけるＹ方向の幅Ｗ４００ＵＬは、半導体層１２０における半導体領域１２０Ｌの下端部における幅Ｗ１２０ＬＬや半導体領域１２０Ｕの下端部における幅Ｗ１２０ＵＬよりもやや長いか、または、ほぼ同等の寸法になっている。更に、支持部材４００における支持部材領域４００ＪのＹ方向の幅Ｗ４００Ｊは、半導体層１２０における半導体領域１２０Ｊの幅Ｗ１２０Ｊよりもやや長いか、又は、ほぼ同等の寸法になっている。
【0069】
【0070】
［製造方法］
次に、図８～図２４を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８、図９、図１１～図１５、図１７～図２２、図２４は、同製造方法について説明するための模式的な断面図であり、図３に対応する断面を示している。図１０、図１６、図２３は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
次に、図８～図２４を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８、図９、図１１～図１５、図１７～図２２、図２４は、同製造方法について説明するための模式的な断面図であり、図３に対応する断面を示している。図１０、図１６、図２３は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
【0071】
第１実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００（図１）上に、トランジスタ層及び下層側の配線層を形成する。また、下層側の配線層の上面に、絶縁層を形成する。
【0072】
次に、前記絶縁層上に、例えば図８に示す様に、半導体層１１２Ａ、犠牲層１１２Ｂ、半導体層１１２Ｃ、絶縁層１０１及び導電層１１１を形成する。また、導電層１１１上に、複数の絶縁層１０１及び複数の絶縁層１１０Ａを交互に形成する。更に、交互に形成した複数の絶縁層１０１及び複数の絶縁層１１０Ａからなる構造の上面に、絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【0073】
次に、例えば図９に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＭＨＬを形成する。メモリホールＭＨＬは、Ｚ方向に延伸し、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、導電層１１１、半導体層１１２Ｃ、並びに、犠牲層１１２Ｂを貫通し、半導体層１１２Ｃに至る貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0074】
また、図９に示すメモリホールＭＨＬの形成と同時に、例えば図１０に示す様に、構造体２００に対応する位置に、溝Ｇ２００Ｌを形成する。溝Ｇ２００Ｌは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、導電層１１１、半導体層１１２Ｃ、並びに、犠牲層１１２Ｂを貫通し、半導体層１１２Ｃに至る溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0075】
次に、例えば図１１に示す様に、メモリホールＭＨＬの内部に、アモルファスシリコン膜１２０Ａを形成する。また、図示は省略するが、この工程と同時に、図１０に示す溝Ｇ２００Ｌの内部にもアモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、アモルファスシリコン膜１２０Ａの形成前に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁膜を形成しても良い。
【0076】
次に、アモルファスシリコン膜１２０Ａの上端部分をウェットエッチング等により除去する。また、最上層の絶縁層１０１の一部をウェットエッチング等により除去して、メモリホールＭＨＬの上端の半径及び溝Ｇ２００ＬのＹ方向の幅を拡大する。また、メモリホールＭＨＬ及び溝Ｇ２００Ｌの上端の内部に、アモルファスシリコン膜１２０Ａを更に形成する。
【0077】
次に、図示は省略するが、例えば図７に示す支持部材４００に対応する位置に、孔Ｈ４００Ｌ（図７）を形成する。孔Ｈ４００Ｌは、メモリホールＭＨＬと同様に、Ｚ方向に延伸し、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、導電層１１１、半導体層１１２Ｃ、並びに、犠牲層１１２Ｂを貫通し、半導体層１１２Ａに至る貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0078】
次に、図示は省略するが、孔Ｈ４００Ｌの内部にアモルファスシリコン膜１２０Ａを形成し、孔Ｈ４００Ｌの上端の半径を拡大し、孔Ｈ４００Ｌの上端の内部に酸化シリコン（ＳｉＯ２）等を充填する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0079】
次に、例えば図１２に示す様に、図１１を参照して説明した構造の上面に、複数の絶縁層１０１及び複数の絶縁層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。このとき、アモルファスシリコン膜１２０Ａが形成された溝Ｇ２００Ｌ（図１０）を含む構造の上面、及び、酸化シリコン（ＳｉＯ２）等が充填された孔Ｈ４００Ｌ（図７）を含む構造の上面にも、複数の絶縁層１０１及び複数の絶縁層１１０Ａが交互に形成される。
【0080】
次に、例えば図１３に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＭＨＵを形成する。このメモリホールＭＨＵは、Ｚ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通し、メモリホールＭＨＬ内のアモルファスシリコン膜１２０Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0081】
また、図１３に示すメモリホールＭＨＵの形成と同時に、例えば図５に示す構造体２００に対応する位置に、溝Ｇ２００Ｕ（図１６）を形成する。溝Ｇ２００Ｕは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び複数の絶縁層１１０ＡをＹ方向に分断する溝であり、その下端面（底面）は、溝Ｇ２００Ｌ内のアモルファスシリコン膜１２０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0082】
次に、例えば図１４に示す様に、メモリホールＭＨＬ内のアモルファスシリコン膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0083】
また、溝Ｇ２００Ｌ内のアモルファスシリコン膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0084】
次に、例えば図７に示す支持部材４００に対応する位置に、孔Ｈ４００Ｕ（図７）を形成する。この孔Ｈ４００Ｕは、Ｚ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通し、孔Ｈ４００Ｌ内の酸化シリコン（ＳｉＯ２）等の上面を露出させる貫通孔である。この孔Ｈ４００Ｕ（図７）の内周面に、酸化シリコン（ＳｉＯ２）等を充填する。この工程は、例えば、ＣＶＤ等の方法によって行う。このようにして、孔Ｈ４００Ｌ，Ｈ４００Ｕ内に酸化シリコン（ＳｉＯ２）等が充填されることにより支持部材４００（図２、図７）が形成される。
【0085】
次に、例えば図１５に示す様に、メモリホールＭＨＬ，ＭＨＵの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程では、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨＬ，ＭＨＵの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
【0086】
また、例えば図１６に示す様に、溝Ｇ２００Ｌ，Ｇ２００Ｕの内面（側面及び底面）に、ゲート絶縁膜２３０、半導体層２２０及び絶縁層２２５からなる構造体２００を形成する。この工程では、例えば、ＣＶＤ等による成膜が行われ、溝Ｇ２００Ｌ，Ｇ２００Ｕの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。この工程は、例えば図１５に示すゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５の形成と同時に行われる。
【0087】
次に、例えば図１７に示す様に、ブロック間構造１４０に対応する位置に溝Ｇ１４０を形成する。溝Ｇ１４０は、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａ、導電層１１１等をＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0088】
次に、例えば図１８に示す様に、溝Ｇ１４０のＹ方向の側面に、窒化シリコン等の保護膜Ｐ１４０を形成する。この工程では、例えば、ＣＶＤ等の方法によって溝Ｇ１４０のＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝Ｇ１４０の底面を覆う部分が除去される。
【0089】
次に、例えば図１９に示す様に、犠牲層１１２Ｂ及びゲート絶縁膜１３０の一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0090】
次に、例えば図２０に示す様に、エピタキシャル成長等によって半導体層１１２を形成する。
【0091】
次に、例えば図２１に示す様に、保護膜Ｐ１４０を除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0092】
次に、例えば図２２に示す様に、溝Ｇ１４０を介して絶縁層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。このように絶縁層１１０Ａが除去されることにより、Ｚ方向に配設された複数の絶縁層１０１の相互間は中空になる。このようにして中空構造となった複数の絶縁層１０１は、図２２に示す半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５からなる構造と、図５に示す構造体２００（半導体層２２０、ゲート絶縁膜２３０及び絶縁層２２５）と、図７に示す支持部材４００とにより支持される。
【0093】
尚、図２３に示す様に、この工程では、コンタクト接続小領域ｒ３００、即ち、Ｘ方向に延伸すると共にＹ方向に離間した一対の構造体２００，２００の間の領域では、絶縁層１１０Ａが残存する。
【0094】
次に、例えば図２４に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0095】
次に、溝Ｇ１４０内にブロック間構造１４０（図７）を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
【0096】
その後、例えば図５を参照して説明した貫通コンタクト３００を形成する。貫通コンタクト３００を形成する工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。また、ストリングユニット間絶縁層１２６（図３）や、コンタクトＣ１，Ｃ２（図５）や、配線ｍ（図２、図５）を含む上層側の配線層等を形成する。このようにして、半導体記憶装置が製造される。
【0097】
［比較例］
上述した第１実施形態に係る半導体記憶装置では、構造体２００は、図５に示すように、ゲート絶縁膜２３０、半導体層２２０及び絶縁層２２５により形成されているが、比較例では、図２５に示すように、構造体２００に相当する絶縁層２００´は、溝内に酸化シリコン（ＳｉＯ２）等の酸化物を充填して構成されている。このように酸化シリコン（ＳｉＯ２）等の酸化物を溝内に充填した際には、この酸化シリコン（ＳｉＯ２）等の酸化物が熱収縮することにより、半導体記憶装置に「ヨレ」が発生する場合がある。
上述した第１実施形態に係る半導体記憶装置では、構造体２００は、図５に示すように、ゲート絶縁膜２３０、半導体層２２０及び絶縁層２２５により形成されているが、比較例では、図２５に示すように、構造体２００に相当する絶縁層２００´は、溝内に酸化シリコン（ＳｉＯ２）等の酸化物を充填して構成されている。このように酸化シリコン（ＳｉＯ２）等の酸化物を溝内に充填した際には、この酸化シリコン（ＳｉＯ２）等の酸化物が熱収縮することにより、半導体記憶装置に「ヨレ」が発生する場合がある。
【0098】
例えば、比較例に係る半導体記憶装置の製造に際しては、図２２及び図２３と対応する工程において、絶縁層１１０Ａが除去されて複数の絶縁層１０１を含む中空構造が形成される。このとき、絶縁層２００´は、Ｚ方向において熱収縮する。ここで、絶縁層２００´のＺ方向における収縮応力は、導電層接続小領域ｒ１１０（図２、図５、図２５）に設けられた支持部材４００´（図２５）のＺ方向における収縮応力よりも大きい場合がある。この様な場合、比較例に係る半導体記憶装置の製造に際し、図２２及び図２３と対応する工程において、上記中空構造のＺ方向の中央部分が、コンタクト接続小領域ｒ３００（図２、図５、図２５）側から溝Ｇ１４０側に向かって湾曲した状態で張り出す場合がある。
【0099】
このような状態で図２４と対応する工程において導電層１１０を形成すると、図２５に示す様に、溝Ｇ１４０のＺ方向の中央部分のＹ方向における幅が狭くなってしまい、ブロック間構造１４０中の導電層１４１を、半導体層１１２と接続することが出来なくなってしまう虞がある。また、Ｙ方向において隣り合う２つの導電層１１０が電気的に接続されてしまう虞がある。
【0100】
また、前述した様に、比較例では、構造体２００に相当する絶縁層２００´は、溝内に酸化シリコン（ＳｉＯ２）等の酸化物を充填して構成されているため、半導体層１２０を形成する工程とは別工程で形成しなければならず、製造工程数が多くなっていた。
【0101】
［第１実施形態の効果］
第１実施形態における構造体２００は、図５に示す様に、例えば、ゲート絶縁膜２３０と、多結晶シリコン（Ｓｉ）等の半導体層２２０と、酸化シリコン（ＳｉＯ２）等の絶縁層２２５とにより構成されている。このような構造体２００のＺ方向における収縮応力は、上述の様な絶縁層２００´のＺ方向における収縮応力よりも小さい。従って、第１実施形態に係る半導体記憶装置においては、上述の様な「ヨレ」の発生を抑制可能である。この結果、第１実施形態の半導体記憶装置は、好適に製造可能である。
第１実施形態における構造体２００は、図５に示す様に、例えば、ゲート絶縁膜２３０と、多結晶シリコン（Ｓｉ）等の半導体層２２０と、酸化シリコン（ＳｉＯ２）等の絶縁層２２５とにより構成されている。このような構造体２００のＺ方向における収縮応力は、上述の様な絶縁層２００´のＺ方向における収縮応力よりも小さい。従って、第１実施形態に係る半導体記憶装置においては、上述の様な「ヨレ」の発生を抑制可能である。この結果、第１実施形態の半導体記憶装置は、好適に製造可能である。
【0102】
また、第１実施形態においては、例えば図１６に示す、ゲート絶縁膜２３０、半導体層２２０及び絶縁層２２５により構成されている構造体２００を、例えば図１５に示す、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５と同時に形成することができるので、製造工程数の削減を図ることができる。
【0103】
また、第１実施形態に係る半導体記憶装置では、製品完成後に、図５に示す配線ｍ及びコンタクトＣ１，Ｃ２を介して、構造体２００の半導体層２２０に電圧を印加することにより、半導体層２２０と導電層１１０との間にショート不良が存在するか否かの検査を行うことができる。検査の結果、ショート不良が検出された場合には、そのショート不良が発生した部分を含むメモリブロックＢＬＫの使用を禁止している。このように検査を行うことができるので、第１実施形態の半導体記憶装置は、高い品質を保持することができる。
【0104】
［第２実施形態］
次に第２実施形態について説明する。第２実施形態に係る半導体記憶装置は、第１実施形態に係る構造体２００（図５）及び支持部材４００（図７）のかわりに、構造体２００ａ（図２６）及び支持部材４００ａ（図２７）を備えているが、他の部分の構造は、第１実施形態と同様な構造になっている。このため、以降では、構造体２００ａ（図２６）及び支持部材４００ａ（図２７）について詳細に説明するが、他の部分についての説明は、省略ないし簡略化する。
次に第２実施形態について説明する。第２実施形態に係る半導体記憶装置は、第１実施形態に係る構造体２００（図５）及び支持部材４００（図７）のかわりに、構造体２００ａ（図２６）及び支持部材４００ａ（図２７）を備えているが、他の部分の構造は、第１実施形態と同様な構造になっている。このため、以降では、構造体２００ａ（図２６）及び支持部材４００ａ（図２７）について詳細に説明するが、他の部分についての説明は、省略ないし簡略化する。
【0105】
［構造］
図２６は、第２実施形態の構造体２００ａを示す断面図であり、第１実施形態の図５に示す部分に対応する第２実施形態の部分の模式的な断面図である。図２７は、第２実施形態の支持部材４００ａを示す断面図であり、第１実施形態の図７に示す部分に対応する第２実施形態の部分の模式的な断面図である。
図２６は、第２実施形態の構造体２００ａを示す断面図であり、第１実施形態の図５に示す部分に対応する第２実施形態の部分の模式的な断面図である。図２７は、第２実施形態の支持部材４００ａを示す断面図であり、第１実施形態の図７に示す部分に対応する第２実施形態の部分の模式的な断面図である。
【0106】
［構造体２００ａの構造］
図２６に示す様に、導電層接続小領域ｒ１１０と、コンタクト接続小領域ｒ３００との間には、Ｚ方向及びＸ方向に延伸する溝Ｇ２００ａが形成されている。溝Ｇ２００ａ内には、Ｚ方向及びＸ方向に延伸する構造体２００ａが形成されている。構造体２００ａは、溝Ｇ２００ａの側面、底面及び上面に備えられてＺ方向及びＸ方向に延伸する酸化シリコン（ＳｉＯ２）等の酸化膜２００ａＩと、酸化膜２００ａＩの内に備えられてＺ方向及びＸ方向に延伸するタングステン（Ｗ）から成る金属層２００ａＷにより構成されている。尚、金属層２００ａＷは、図示しない導電線等により接地されている。
図２６に示す様に、導電層接続小領域ｒ１１０と、コンタクト接続小領域ｒ３００との間には、Ｚ方向及びＸ方向に延伸する溝Ｇ２００ａが形成されている。溝Ｇ２００ａ内には、Ｚ方向及びＸ方向に延伸する構造体２００ａが形成されている。構造体２００ａは、溝Ｇ２００ａの側面、底面及び上面に備えられてＺ方向及びＸ方向に延伸する酸化シリコン（ＳｉＯ２）等の酸化膜２００ａＩと、酸化膜２００ａＩの内に備えられてＺ方向及びＸ方向に延伸するタングステン（Ｗ）から成る金属層２００ａＷにより構成されている。尚、金属層２００ａＷは、図示しない導電線等により接地されている。
【0107】
溝Ｇ２００ａの一方の側面（導電層接続小領域ｒ１１０側の側面）に備えられた酸化膜２００ａＩは、導電層接続小領域ｒ１１０の複数の絶縁層１０１及び複数の導電層１１０と、金属層２００ａＷとの間に設けられている。溝Ｇ２００ａの他方の側面（コンタクト接続小領域ｒ３００側の側面）に備えられた酸化膜２００ａＩは、コンタクト接続小領域ｒ３００の複数の絶縁層１０１及び複数の絶縁層１１０Ａと、金属層２００ａＷとの間に設けられている。
【0108】
図２６に示すようなＹ－Ｚ断面で見たときに、構造体２００ａは、Ｚ方向下方に延伸するに従い次第にＹ方向の幅が小さくなるように構成されている。このため、構造体２００ａの上端部のＹ方向の幅Ｗ２００ａＵは、構造体２００ａの下端部の幅ｗ２００ａＬよりも大きくなっている。
【0109】
尚、上述した「構造体２００ａの上端部」とは、構造体２００ａにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また、「構造体２００ａの下端部」とは、構造体２００ａにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。
【0110】
［支持部材４００ａの構造］
複数の絶縁層１０１及び複数の導電層１１０を交互に積層してなる導電層接続小領域ｒ１１０（図２７）や、複数の絶縁層１０１及び複数の絶縁層１１０Ａを交互に積層してなるコンタクト接続小領域ｒ３００（図２６）には、図２７に示す様な、Ｚ方向に延伸する孔Ｈ４００ａＬ，Ｈ４００ａＵが形成されている。孔Ｈ４００ａＬ，Ｈ４００ａＵはＺ方向に沿い連通しており、孔Ｈ４００ａＬはメモリセルアレイ層ＬＭＣＡ１に形成されており、孔Ｈ４００ａＵはメモリセルアレイ層ＬＭＣＡ２に形成されている。孔Ｈ４００ａＬ，Ｈ４００ａＵ内には、Ｚ方向に延伸する支持部材４００ａが形成されている。支持部材４００ａは、孔Ｈ４００ａＬ，Ｈ４００ａＵの内周面、底面及び上面に備えられてＺ方向に延伸する酸化シリコン（ＳｉＯ２）等の酸化膜４００ａＩと、酸化膜４００ａＩの内に備えられてＺ方向に延伸するタングステン（Ｗ）から成る金属層４００ａＷにより構成されている。
複数の絶縁層１０１及び複数の導電層１１０を交互に積層してなる導電層接続小領域ｒ１１０（図２７）や、複数の絶縁層１０１及び複数の絶縁層１１０Ａを交互に積層してなるコンタクト接続小領域ｒ３００（図２６）には、図２７に示す様な、Ｚ方向に延伸する孔Ｈ４００ａＬ，Ｈ４００ａＵが形成されている。孔Ｈ４００ａＬ，Ｈ４００ａＵはＺ方向に沿い連通しており、孔Ｈ４００ａＬはメモリセルアレイ層ＬＭＣＡ１に形成されており、孔Ｈ４００ａＵはメモリセルアレイ層ＬＭＣＡ２に形成されている。孔Ｈ４００ａＬ，Ｈ４００ａＵ内には、Ｚ方向に延伸する支持部材４００ａが形成されている。支持部材４００ａは、孔Ｈ４００ａＬ，Ｈ４００ａＵの内周面、底面及び上面に備えられてＺ方向に延伸する酸化シリコン（ＳｉＯ２）等の酸化膜４００ａＩと、酸化膜４００ａＩの内に備えられてＺ方向に延伸するタングステン（Ｗ）から成る金属層４００ａＷにより構成されている。
【0111】
支持部材４００ａは、メモリセルアレイ層ＬＭＣＡ１に含まれる支持部材領域４００ａＬと、メモリセルアレイ層ＬＭＣＡ２に含まれる支持部材領域４００ａＵと、を備える。また、支持部材４００ａは、支持部材領域４００ａＬ及び支持部材領域４００ａＵの間に設けられた支持部材領域４００ａＪと、を備える。支持部材領域４００ａＪは、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられれている。
【0112】
【0113】
尚、支持部材領域４００ａＬの上端部における径方向の幅Ｗ４００ａＬＵと、支持部材領域４００ａＵの上端部における径方向の幅Ｗ４００ａＵＵは同程度である。また、支持部材領域４００ａＬの下端部における径方向の幅Ｗ４００ａＬＬと、支持部材領域４００ａＵの下端部における径方向の幅Ｗ４００ａＵＬは同程度である。支持部材領域４００ａＪの径方向の幅Ｗ４００ａＪは、支持部材領域４００ａＬの上端部における径方向の幅Ｗ４００ａＬＵや、支持部材領域４００ａＵの上端部における径方向の幅Ｗ４００ａＵＵよりも大きい。
【0114】
尚、上述した「支持部材領域４００ａＬの上端部」とは、支持部材領域４００ａＬにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また、「支持部材領域４００ａＵの上端部」とは、支持部材領域４００ａＵにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最上層の導電層１１０に対向する位置を含めてそれより上方の位置にある部分である。また「支持部材領域４００ａＬの下端部」とは、支持部材領域４００ａＬにおいて、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。また、「支持部材領域４００ａＵの下端部」とは、支持部材領域４００ａＵにおいて、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０のうち最下層の導電層１１０に対向する位置を含めてそれより下方の位置にある部分である。
【0115】
［製造方法］
次に、図２８～図４０を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図２８及び図３５は、同製造方法について説明するための模式的な断面図であり、第１実施形態の図３に示す部分に対応する第２実施形態の部分の断面を示している。図２９～図３３は、同製造方法について説明するための模式的な断面図であり、図２７に対応する断面を示している。図３４、図３６～図４０は、同製造方法について説明するための模式的な断面図であり、図２６に対応する断面を示している。なお、第２実施形態に係る半導体記憶装置の製造方法の工程のうち、第１実施形態に係る半導体記憶装置の製造方法の工程と同様な工程については、説明を省略する。
次に、図２８～図４０を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図２８及び図３５は、同製造方法について説明するための模式的な断面図であり、第１実施形態の図３に示す部分に対応する第２実施形態の部分の断面を示している。図２９～図３３は、同製造方法について説明するための模式的な断面図であり、図２７に対応する断面を示している。図３４、図３６～図４０は、同製造方法について説明するための模式的な断面図であり、図２６に対応する断面を示している。なお、第２実施形態に係る半導体記憶装置の製造方法の工程のうち、第１実施形態に係る半導体記憶装置の製造方法の工程と同様な工程については、説明を省略する。
【0116】
第２実施形態に係る半導体記憶装置の製造方法では、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図１４を参照して説明した工程までが実行される。ただし、支持部材４００に対応する孔Ｈ４００Ｌには、酸化シリコン（ＳｉＯ２）等の絶縁膜ではなく、アモルファスシリコン膜１２０Ａが形成される。また、メモリホールＭＨＬ，ＭＨＵの形成に際しては、溝Ｇ２００Ｌ，Ｇ２００Ｕを形成しない。
【0117】
次に、図２８に示す様に、最上層の絶縁層１０１の上面に酸化シリコン（ＳｉＯ２）等の絶縁層５００を形成して、メモリホールＭＨＵを閉塞させる。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0118】
次に、例えば図２９に示す様に、支持部材４００に対応する位置に孔Ｈ４００ａＵを形成し、孔Ｈ４００ａＬ内部のアモルファスシリコン膜１２０Ａを除去し、最上層の絶縁層１０１の上面に酸化シリコン（ＳｉＯ２）等の絶縁層５００を形成して、メモリホールＭＨＵを閉塞させる。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0119】
次に、図３０に示す様に、絶縁層５００のうち、孔Ｈ４００ａＬ，Ｈ４００ａＵに対応する部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0120】
次に、図３１に示す様に、孔Ｈ４００ａＬ，Ｈ４００ａＵの内周面及び底面、並びに、絶縁層５００の上面に、酸化シリコン（ＳｉＯ２）等の酸化膜４００ａＩを形成する。また、酸化膜４００ａＩの内周面及び上面に、タングステン（Ｗ）から成る金属層４００ａＷを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0121】
次に、図３２に示す様に、絶縁層５００の上面、及び、孔Ｈ４００ａＵの上端開口部分に形成された、酸化膜４００ａＩ及び金属層４００ａＷを除去する。これにより金属層４００ａＷの上面が露出する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0122】
次に、図３３に示す様に、金属層４００ａＷの上面に、酸化膜４００ａＩを形成する。このようにして、支持部材４００ａが形成される。
【0123】
【0124】
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図１５を参照して説明した工程を実行する。
【0125】
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図１７を参照して説明した工程を実行する。この際、図３４に示す様に、構造体２００ａに対応する位置に、Ｚ方向及びＸ方向に延伸し絶縁層１０１及び絶縁層１１０Ａを貫通する溝Ｇ２００ａを形成する。
【0126】
次に、図３５及び図３６に示す様に、最上層の絶縁層１０１の上面に酸化シリコン（ＳｉＯ２）等の絶縁層５１０を形成して、溝Ｇ２００ａ及び溝Ｇ１４０を閉塞させる。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0127】
次に、図３７に示す様に、絶縁層５１０のうち、溝Ｇ２００ａに対応する部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。
【0128】
次に、図３８に示す様に、溝Ｇ２００ａの側面及び底面、絶縁層５１０の上面に、酸化シリコン（ＳｉＯ２）等の酸化膜２００ａＩを形成する。また、酸化膜２００ａＩの側面及び上面に、タングステン（Ｗ）から成る金属層２００ａＷを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0129】
次に、図３９に示す様に、絶縁層５１０の上面、及び、溝Ｇ２００ａの上端開口部分に形成された、酸化膜２００ａＩ及び金属層２００ａＷを除去する。これにより金属層２００ａＷの上面が露出する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0130】
次に、図４０に示す様に、金属層２００ａＷの上面に、酸化膜２００ａＩを形成する。このようにして、構造体２００ａが形成される。
【0131】
次に、絶縁層５１０を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0132】
【0133】
［第２実施形態の効果］
第２実施形態では、前述したように、構造体２００ａは、タングステン（Ｗ）から成る金属層２００ａｗを有しており、支持部材４００ａは、タングステン（Ｗ）から成る金属層４００ａｗを有している。金属層２００ａｗ及び金属層４００ａｗを構成するタングステン（Ｗ）は、ヤング率が大きく高剛性という特徴を有すると共に、融点が高く高耐熱性という特徴を有している。
第２実施形態では、前述したように、構造体２００ａは、タングステン（Ｗ）から成る金属層２００ａｗを有しており、支持部材４００ａは、タングステン（Ｗ）から成る金属層４００ａｗを有している。金属層２００ａｗ及び金属層４００ａｗを構成するタングステン（Ｗ）は、ヤング率が大きく高剛性という特徴を有すると共に、融点が高く高耐熱性という特徴を有している。
【0134】
このように、構造体２００ａ及び支持部材４００ａは、高剛性という特徴を有している。従って、第２実施形態に係る半導体記憶装置においては、上述の様な「ヨレ」の発生を抑制可能である。この結果、第２実施形態の半導体記憶装置は、好適に製造可能である。
【0135】
また、構造体２００ａ及び支持部材４００ａが高耐熱性という特徴を有しているため、例えば図２４に示す様に、ＣＶＤ等の方法により導電層１１０を形成する際の熱に対して、構造体２００ａ及び支持部材４００ａは、十分に耐えることができる。これにより、第２実施形態の半導体記憶装置は、好適に製造可能である。
【0136】
［変形例］
尚、例えば図２等を参照して説明した様に、第１実施形態において、Ｙ方向に並ぶ一対の構造体２００は、ＸＹ平面で見たときに、お互いに離間していた。同様に、第２実施形態において、Ｙ方向に並ぶ一対の構造体２００ａは、ＸＹ平面で見たときに、お互いに離間していた。しかしながら、このような配置はあくまでも例示であり、具体的な配置は適宜変更可能である。例えば、ＸＹ平面で見たときに、Ｙ方向に並ぶ一対の構造体２００は、一端及び他端においてお互いに接続されていても良い。同様に、Ｙ方向に並ぶ一対の構造体２００ａは、一端及び他端においてお互いに接続されていても良い。このような場合には、貫通コンタクト３００を、例えば半導体層１２０に対して、電磁的に遮蔽することができ、電気的特性を向上させることができる。
尚、例えば図２等を参照して説明した様に、第１実施形態において、Ｙ方向に並ぶ一対の構造体２００は、ＸＹ平面で見たときに、お互いに離間していた。同様に、第２実施形態において、Ｙ方向に並ぶ一対の構造体２００ａは、ＸＹ平面で見たときに、お互いに離間していた。しかしながら、このような配置はあくまでも例示であり、具体的な配置は適宜変更可能である。例えば、ＸＹ平面で見たときに、Ｙ方向に並ぶ一対の構造体２００は、一端及び他端においてお互いに接続されていても良い。同様に、Ｙ方向に並ぶ一対の構造体２００ａは、一端及び他端においてお互いに接続されていても良い。このような場合には、貫通コンタクト３００を、例えば半導体層１２０に対して、電磁的に遮蔽することができ、電気的特性を向上させることができる。
【0137】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0138】
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１４０…ブロック間構造、２００…構造体、４００…支持部材。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】