(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136715
(43)【公開日】2022-09-21
(54)【発明の名称】絶縁ゲート型半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20220913BHJP
H01L 29/12 20060101ALI20220913BHJP
H01L 21/336 20060101ALI20220913BHJP
H01L 21/28 20060101ALI20220913BHJP
H01L 29/423 20060101ALI20220913BHJP
【ＦＩ】
H01L29/78 652C
H01L29/78 652T
H01L29/78 652J
H01L29/78 652H
H01L29/78 653A
H01L29/78 652D
H01L29/78 652F
H01L29/78 652M
H01L29/78 652L
H01L29/78 658E
H01L29/78 658A
H01L21/28 301B
H01L29/58 G
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021036457
(22)【出願日】2021-03-08
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】辻 崇
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104AA04
4M104AA10
4M104BB01
4M104BB21
4M104BB25
4M104BB26
4M104BB28
4M104BB34
4M104CC01
4M104CC05
4M104DD34
4M104DD37
4M104DD43
4M104DD84
4M104EE03
4M104EE16
4M104EE17
4M104FF03
4M104FF16
4M104FF17
(57)【要約】
【課題】オン抵抗の増大を抑制しつつ、短絡耐量を向上させることができる絶縁ゲート型半導体装置を提供する。
【解決手段】第１導電型のドリフト層１上に設けられた第１導電型の電流拡散層（２ａ，２ｂ，３ａ～３ｄ）と、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）に設けられた第２導電型の埋込層（４ａ～４ｅ，６ａ～６ｃ）と、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）上に設けられた第２導電型の注入制御領域８ａ～８ｃと、注入制御領域８ａ～８ｃの内部に設けられた第２導電型の高濃度領域５ａ～５ｃと、注入制御領域８ａ～８ｃの上部に設けられた第１導電型の担体供給領域１０ａ～１０ｄと、トレンチ１１ａ，１１ｂ内の絶縁ゲート構造（１２，１３ａ，１３ｂ）を備え、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）の上部の不純物濃度が４×１０１６ｃｍ－３～６×１０１６ｃｍ－３であり、上部の不純物濃度に対する注入制御領域の不純物濃度の比が０．５～２である。
【選択図】図１
【解決手段】第１導電型のドリフト層１上に設けられた第１導電型の電流拡散層（２ａ，２ｂ，３ａ～３ｄ）と、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）に設けられた第２導電型の埋込層（４ａ～４ｅ，６ａ～６ｃ）と、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）上に設けられた第２導電型の注入制御領域８ａ～８ｃと、注入制御領域８ａ～８ｃの内部に設けられた第２導電型の高濃度領域５ａ～５ｃと、注入制御領域８ａ～８ｃの上部に設けられた第１導電型の担体供給領域１０ａ～１０ｄと、トレンチ１１ａ，１１ｂ内の絶縁ゲート構造（１２，１３ａ，１３ｂ）を備え、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）の上部の不純物濃度が４×１０１６ｃｍ－３～６×１０１６ｃｍ－３であり、上部の不純物濃度に対する注入制御領域の不純物濃度の比が０．５～２である。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型のドリフト層と、
前記ドリフト層の上面に設けられた第１導電型の電流拡散層と、
前記電流拡散層の内部に設けられた第２導電型の埋込層と、
前記電流拡散層及び前記埋込層の上面に設けられた第２導電型の注入制御領域と、
前記注入制御領域の内部に設けられた、前記注入制御領域よりも不純物濃度の高い第２導電型の高濃度領域と、
前記注入制御領域の上部に選択的に設けられた第１導電型の担体供給領域と、
前記注入制御領域を貫通し、前記電流拡散層に達するトレンチと、
前記トレンチの内側に設けられた絶縁ゲート構造と、
を備え、
前記電流拡散層の少なくとも前記注入制御領域に接する部分の不純物濃度が、４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下であり、且つ、前記部分の不純物濃度に対する前記注入制御領域の不純物濃度の比が、０．５以上、且つ２以下であることを特徴とする絶縁ゲート型半導体装置。
前記ドリフト層の上面に設けられた第１導電型の電流拡散層と、
前記電流拡散層の内部に設けられた第２導電型の埋込層と、
前記電流拡散層及び前記埋込層の上面に設けられた第２導電型の注入制御領域と、
前記注入制御領域の内部に設けられた、前記注入制御領域よりも不純物濃度の高い第２導電型の高濃度領域と、
前記注入制御領域の上部に選択的に設けられた第１導電型の担体供給領域と、
前記注入制御領域を貫通し、前記電流拡散層に達するトレンチと、
前記トレンチの内側に設けられた絶縁ゲート構造と、
を備え、
前記電流拡散層の少なくとも前記注入制御領域に接する部分の不純物濃度が、４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下であり、且つ、前記部分の不純物濃度に対する前記注入制御領域の不純物濃度の比が、０．５以上、且つ２以下であることを特徴とする絶縁ゲート型半導体装置。
【請求項2】
前記部分の不純物濃度が、４×１０１６ｃｍ－３以上、且つ５×１０１６ｃｍ－３以下であり、且つ、前記不純物濃度の比が、０．５以上、１以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項3】
前記部分の不純物濃度が、５×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下であり、且つ、前記不純物濃度の比が、１．２以上、且つ２以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項4】
前記電流拡散層が、
前記ドリフト層の上面に設けられた下側電流拡散領域と、
前記下側電流拡散領域の上面に設けられ、前記下側電流拡散領域よりも低不純物濃度の上側電流拡散領域と、
を備えることを特徴とする請求項１～３のいずれか１項に記載の絶縁ゲート型半導体装置。
前記ドリフト層の上面に設けられた下側電流拡散領域と、
前記下側電流拡散領域の上面に設けられ、前記下側電流拡散領域よりも低不純物濃度の上側電流拡散領域と、
を備えることを特徴とする請求項１～３のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項5】
前記埋込層が、
前記下側電流拡散領域の内部に設けられた下側埋込領域と、
前記上側電流拡散領域の内部、且つ前記下側埋込領域の一部の上面に設けられ、前記トレンチから離間する上側埋込領域と、
を備えることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
前記下側電流拡散領域の内部に設けられた下側埋込領域と、
前記上側電流拡散領域の内部、且つ前記下側埋込領域の一部の上面に設けられ、前記トレンチから離間する上側埋込領域と、
を備えることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項6】
前記下側埋込領域の一部の下面に設けられ、前記ドリフト層よりも高不純物濃度の第１導電型の部分電流拡散層を更に備えることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項7】
前記下側埋込領域の他の一部が、前記トレンチの底面に接することを特徴とする請求項５又は６に記載の絶縁ゲート型半導体装置。
【請求項8】
前記下側電流拡散領域の下面の深さが、前記下側埋込領域の下面の深さよりも深いことを特徴とする請求項５～７のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項9】
前記高濃度領域は、前記トレンチに接することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項10】
前記高濃度領域の不純物濃度が、２×１０１７ｃｍ－３以上、且つ７×１０１７ｃｍ－３以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項11】
前記部分は、前記上側電流拡散領域であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート型の絶縁ゲート型半導体装置に関する。
【背景技術】
【0002】
トレンチゲート型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、プレーナゲート型に対してセルピッチの縮小によるオン抵抗の低減が期待できる。しかし、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴでは、トレンチ底部に位置するゲート絶縁膜に高電圧が印加され易く、ゲート絶縁膜が破壊される懸念がある。そこで、トレンチ底部の電界強度を緩和するために、トレンチ底部にｐ型埋込領域を設けると共に、隣接するトレンチの中央にｐ型埋込領域を設けた構造が検討されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１６／００２７６６号
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に記載の半導体装置では、オン抵抗を低減すると飽和電流が大きくなり、短絡電流遮断時の安全動作領域（ＳＣＳＯＡ）が短くなり、短絡耐量が低下する。即ち、オン抵抗の低減と短絡耐量の向上とはトレードオフの関係にあり、オン抵抗の増大を抑制しつつ、短絡耐量を向上させることは困難である。
【0005】
上記課題に鑑み、本発明は、オン抵抗の増大を抑制しつつ、短絡耐量を向上させることができるトレンチゲート型の絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の上面に設けられた第１導電型の電流拡散層と、（ｃ）電流拡散層の内部に設けられた第２導電型の埋込層と、（ｄ）電流拡散層及び埋込層の上面に設けられた第２導電型の注入制御領域と、（ｅ）注入制御領域の内部に設けられた、注入制御領域よりも不純物濃度の高い第２導電型の高濃度領域と、（ｆ）注入制御領域の上部に選択的に設けられた第１導電型の担体供給領域と、注入制御領域を貫通し、電流拡散層に達するトレンチと、（ｇ）トレンチの内側に設けられた絶縁ゲート構造とを備え、電流拡散層の少なくとも注入制御領域に接する部分の不純物濃度が、４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下であり、且つ、部分の不純物濃度に対する注入制御領域の不純物濃度の比が、０．５以上、且つ２以下である絶縁ゲート型半導体装置であることを要旨とする。
【発明の効果】
【0007】
本発明によれば、オン抵抗の増大を抑制しつつ、短絡耐量を向上させることができるトレンチゲート型の絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【図1】本発明の実施形態に係る絶縁ゲート型半導体装置を示す要部断面図である。
【図4】上側電流拡散領域のドナー面密度と、飽和電流及びオン電圧との関係を示すグラフである。
【図5】上側電流拡散領域のドナー面密度と、短絡保護遅れ時間の従来比及びオン電圧との関係を示すグラフである。
【図6】上側電流拡散領域の不純物濃度に対するベース領域の不純物濃度の比と、オン抵抗の上昇率との関係を示すグラフである。
【図7】上側電流拡散領域の不純物濃度に対するベース領域の不純物濃度の比と、短絡保護遅れ時間との関係を示すグラフである。
【図8】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法を説明するための工程断面図である。
【図17】本発明の実施形態の変形例に係る絶縁ゲート型半導体装置を示す要部平面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0010】
本明細書において、「担体供給領域」とは、ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）やＭＩＳ型静電誘導トランジスタ（ＭＩＳＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域、ＭＩＳ制御静電誘導サイリスタ（ＭＩＳ制御ＳＩサイリスタ）のアノード領域等の主電流となる多数キャリア（多数担体）を供給する半導体領域を意味する。「担体受領領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域、ＭＩＳ制御ＳＩサイリスタのカソード領域等の主電流となる多数キャリアを受領する半導体領域を意味する。ＩＧＢＴ、ＭＩＳ制御ＳＩサイリスタ等のバイポーラ型の動作をする半導体装置においては、担体受領領域から多数キャリアの反対導電型のキャリア（担体）が注入される。
【0011】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0012】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0013】
（実施形態）
＜絶縁ゲート型半導体装置の構造＞
本発明の実施形態に係る絶縁ゲート型半導体装置の一例として、図１に示すように、ＭＩＳＦＥＴを説明する。図１では２つのトレンチＭＯＳ構造（単位セル）を示すが、本発明の実施形態に係る絶縁ゲート型半導体装置は、図１に示した構造を周期的に配列してマルチチャネル構造として、大電流を流す電力用半導体装置（パワーデバイス）を構成している。
＜絶縁ゲート型半導体装置の構造＞
本発明の実施形態に係る絶縁ゲート型半導体装置の一例として、図１に示すように、ＭＩＳＦＥＴを説明する。図１では２つのトレンチＭＯＳ構造（単位セル）を示すが、本発明の実施形態に係る絶縁ゲート型半導体装置は、図１に示した構造を周期的に配列してマルチチャネル構造として、大電流を流す電力用半導体装置（パワーデバイス）を構成している。
【0014】
本発明の実施形態に係る絶縁ゲート型半導体装置は、図１に示すように、第１導電型（ｎ型）の担体輸送層（１，２ａ，２ｂ，３ａ，３ｂ）と、担体輸送層（１，２ａ，２ｂ，３ａ，３ｂ）の上に設けられた第２導電型（ｐ型）の注入制御領域（ベース領域）８ａ～８ｃを備える。
【0015】
担体輸送層（１，２ａ，２ｂ，３ａ～３ｄ）は、炭化ケイ素（ＳｉＣ）等のシリコンよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料で構成されている。担体輸送層（１，２ａ，２ｂ，３ａ，３ｂ）は、ｎ型のドリフト層１と、ドリフト層１の上面に設けられたｎ型の電流拡散層（ＣＳＬ）（２ａ，２ｂ，３ａ～３ｄ）を有する。
【0016】
ドリフト層１は、主電流をなす多数キャリアがドリフト電界で走行する領域である。ドリフト層１は、例えばＳｉＣのエピタキシャル成長層で構成されている。ドリフト層１の不純物濃度は、例えば１×１０１５ｃｍ－３以上、且つ３×１０１６ｃｍ－３以下程度である。
【0017】
電流拡散層（２ａ，２ｂ，３ａ～３ｄ）は、ベース領域８ａ～８ｃから注入された多数キャリアが拡散で移動する領域である。電流拡散層（２ａ，２ｂ，３ａ～３ｄ）は、ｎ型の下側電流拡散領域２ａ，２ｂと、下側電流拡散領域２ａ，２ｂの上面側に設けられたｎ型の上側電流拡散領域３ａ～３ｄを備える。
【0018】
下側電流拡散領域２ａ，２ｂは、例えばＳｉＣのエピタキシャル成長層で構成されている。下側電流拡散領域２ａ，２ｂの不純物濃度は、ドリフト層１の不純物濃度よりも高い。下側電流拡散領域２ａ，２ｂの不純物濃度は、例えば７×１０１６ｃｍ－３以上、且つ１．５×１０１７ｃｍ－３以下程度である。好ましくは、例えば８×１０１６ｃｍ－３以上、且つ１．２×１０１７ｃｍ－３以下程度である。下側電流拡散領域２ａ，２ｂの厚さは、例えば０．３μｍ～０．５μｍ程度である。
【0019】
上側電流拡散領域３ａ～３ｄは、例えばＳｉＣのエピタキシャル成長層で構成されている。上側電流拡散領域３ａ～３ｄの不純物濃度は、ドリフト層１の不純物濃度よりも高く、下側電流拡散領域２ａ，２ｂの不純物濃度よりも低い。上側電流拡散領域３ａ～３ｄの不純物濃度は、例えば４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下程度である。上側電流拡散領域３ａ～３ｄの不純物濃度は、例えば４×１０１６ｃｍ－３以上、且つ５×１０１６ｃｍ－３以下程度であることが好ましく、或いは、５×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下程度であることが好ましい。
【0020】
上側電流拡散領域３ａ～３ｄの厚さは、例えば０．３μｍ～０．５μｍ程度である。上側電流拡散領域３ａ～３ｄの厚さは、下側電流拡散領域２ａ，２ｂの厚さと同一でもよく、下側電流拡散領域２ａ，２ｂの厚さより薄くてもよく、下側電流拡散領域２ａ，２ｂの厚さより厚くてもよい。
【0021】
電流拡散層（２ａ，２ｂ，３ａ～３ｄ）の内部には、ｐ＋型の埋込層（４ａ～４ｅ，６ａ～６ｃ）が設けられている。埋込層（４ａ～４ｅ，６ａ～６ｃ）は、ｐ＋型の下側埋込領域４ａ～４ｅと、ｐ＋型の下側埋込領域４ａ～４ｅの上面側に設けられたｐ＋型の上側埋込領域６ａ～６ｃを備える。
【0022】
下側埋込領域４ａ～４ｅは、下側電流拡散領域２ａ，２ｂの上部に選択的に設けられている。下側埋込領域４ｂ，４ｄの上面は、トレンチ１１ａ，１１ｂの底面に接して設けられている。下側埋込領域４ａ，４ｃ，４ｅは、隣り合うトレンチ１１ａ，１１ｂの中央の位置で、下側電流拡散領域２ａ，２ｂの上部を挟んで互いに離間している。下側電流拡散領域２ａ，２ｂは、下側埋込領域４ａ～４ｅに挟まれた領域である接合型電界効果トランジスタ（ＪＦＥＴ）領域を構成している。下側埋込領域４ｂ，４ｄは、トレンチ１１ａ，１１ｂの底面に位置するゲート絶縁膜１２に印加される電界を緩和し、ゲート絶縁膜１２を保護する機能を有する。下側埋込領域４ａ～４ｅの不純物濃度は、例えば５×１０１７ｃｍ－３以上、且つ２×１０１９ｃｍ－３以下程度である。下側埋込領域４ａ～４ｅの厚さは、例えば０．３μｍ～０．５μｍ程度である。
【0023】
下側埋込領域４ａ，４ｃ，４ｅの下面側には、下側埋込領域４ａ～４ｅに接してｎ＋型の部分電流拡散層（部分ＣＳＬ）７ａ～７ｃが設けられている。部分電流拡散層７ａ～７ｃは、逆バイアスの印加時に絶縁破壊電界を超えた際に、下側埋込領域４ａ，４ｃ，４ｅに電界を集中させ、アバランシェ降伏を起こし易くし、ゲート絶縁膜１２を保護する機能を有する。なお、部分電流拡散層７ａ～７ｃは必ずしも設けられていなくてよい。
【0024】
上側埋込領域６ａ～６ｃは、上側電流拡散領域３ａ～３ｄの内部に、下側埋込領域４ａ，４ｃ，４ｅの上面に接するように選択的に設けられている。上側埋込領域６ａ～６ｃの両側の側面は、トレンチ１１ａ，１１ｂから離間し、上側電流拡散領域３ａ～３ｄに接している。上側埋込領域６ａ～６ｃは、下側埋込領域４ａ～４ｅに挟まれた領域であるＪＦＥＴ領域を構成している。
【0025】
上側埋込領域６ａ～６ｃの不純物濃度は、例えば５×１０１７ｃｍ－３以上、且つ２×１０１９ｃｍ－３以下程度である。上側埋込領域６ａ～６ｃの不純物濃度は、下側埋込領域４ａ～４ｅの不純物濃度と同等であってもよく、下側埋込領域４ａ～４ｅの不純物濃度と異なっていてもよい。上側埋込領域６ａ～６ｃの厚さは、例えば０．３μｍ～０．５μｍ程度である。図１では、上側埋込領域６ａ～６ｃの幅が下側埋込領域４ａ～４ｅの幅と同一である場合を例示しているが、上側埋込領域６ａ～６ｃの幅が下側埋込領域４ａ～４ｅの幅と異なっていてもよい。
【0026】
上側電流拡散領域３ａ～３ｄ及び上側埋込領域６ａ～６ｃの上面には、ベース領域８ａ～８ｃが設けられている。つまり、ベース領域８ａ～８ｃの下面は、上側電流拡散領域３ａ～３ｄ及び上側埋込領域６ａ～６ｃの上面に接している。ベース領域８ａ～８ｃは、主電流となる多数キャリアの上側電流拡散領域３ａ～３ｄへの注入量を制御する。ベース領域８ａ～８ｃは、例えばＳｉＣのエピタキシャル成長層で構成されている。ベース領域８ａ～８ｃの不純物濃度は、下側埋込領域４ａ～４ｅ及び上側埋込領域６ａ～６ｃの不純物濃度よりも低い。ベース領域８ａ～８ｃの不純物濃度は、例えば２×１０１６ｃｍ－３以上、且つ１．２×１０１７ｃｍ－３以下程度である。ベース領域８ａ～８ｃの不純物のピーク濃度は、例えば２×１０１６ｃｍ－３以上、且つ５×１０１６ｃｍ－３以下程度であり、また６×１０１６ｃｍ－３以上、且つ１．２×１０１７ｃｍ－３以下程度である。
【0027】
ベース領域８ａ～８ｃには、ベース領域８ａ～８ｃの深さ方向の中央部に一様にｐ型の高濃度領域５ａ～５ｃが設けられている。高濃度領域５ａ～５ｃは、ベース領域８ａ～８ｃにｐ型不純物をイオン注入して形成された領域であり、ベース領域８ａ～８ｃよりも不純物濃度が高いｐ型の領域である。高濃度領域５ａ～５ｃは、上側電流拡散領域３ａ～３ｄや、後述するベースコンタクト領域９ａ～９ｃ，ソース領域１０ａ～１０ｄには接していない。また、高濃度領域５ａ～５ｃの不純物濃度は、例えば２×１０１７ｃｍ－３以上、且つ７×１０１７ｃｍ－３以下程度である。高濃度領域の不純物濃度は、例えば３×１０１７ｃｍ－３以上、且つ５×１０１７ｃｍ－３以下程度である。
【0028】
ベース領域８ａ～８ｃの不純物濃度及び上側埋込領域６ａ～６ｃの不純物濃度は、例えば上側埋込領域６ａ～６ｃの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比が０．５以上、且つ２以下程度となるように設定される。ベース領域８ａ～８ｃの不純物濃度及び上側埋込領域６ａ～６ｃの不純物濃度は、例えば上側埋込領域６ａ～６ｃの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比が０．５以上、且つ１以下程度となるように設定されることが好ましく、或いは、１．２以上、且つ２以下程度となるように設定されることが好ましい。
【0029】
ベース領域８ａ～８ｃの上部には、ｎ＋型の担体供給領域（ソース領域）１０ａ～１０ｄが選択的に設けられている。ソース領域１０ａ～１０ｄの不純物濃度は、ドリフト層１の不純物濃度よりも高い。ソース領域１０ａ～１０ｄの不純物濃度は、例えば１×１０１８ｃｍ－３以上、且つ１×１０２１ｃｍ－３以下程度である。
【0030】
ベース領域８ａ～８ｃの上部には、ｐ＋型のベースコンタクト領域９ａ～９ｃが選択的に設けられている。ベースコンタクト領域９ａ～９ｃの両側の側面は、ソース領域１０ａ～１０ｄに接している。ベースコンタクト領域９ａ～９ｃの不純物濃度は、ベース領域８ａ～８ｃの不純物濃度よりも高い。ベースコンタクト領域９ａ～９ｃの不純物濃度は、例えば１×１０２０ｃｍ－３以上、且つ５×１０２０ｃｍ－３以下程度である。
【0031】
ソース領域１０ａ～１０ｄ、ベース領域８ａ～８ｃ、高濃度領域５ａ～５ｃ及び上側電流拡散領域３ａ～３ｄを貫通し、下側埋込領域４ｂ，４ｄの上面に到達するようにトレンチ１１ａ，１１ｂが設けられている。トレンチ１１ａ，１１ｂの側面は、ソース領域１０ａ～１０ｄ、ベース領域８ａ～８ｃ、高濃度領域５ａ～５ｃ及び上側電流拡散領域３ａ～３ｄに接している。トレンチ１１ａ，１１ｂの底面は、下側埋込領域４ｂ，４ｄの上面に接している。
【0032】
トレンチ１１ａ，１１ｂの底面は、下側埋込領域４ｂ，４ｄの上面と同じ深さに位置してもよく、下側埋込領域４ｂ，４ｄの内部に位置してもよい。例えば、トレンチ１１ａ，１１ｂの深さは１μｍ以上、且つ２μｍ以下程度、幅は０．３μｍ以上、且つ１μｍ以下程度、間隔は１μｍ以上、且つ５μｍ以下程度である。
【0033】
本発明の実施形態に係る絶縁ゲート型半導体装置は、トレンチ１１ａ，１１ｂの内側に設けられた絶縁ゲート構造（１２，１３ａ），（１２，１３ｂ）を有する。絶縁ゲート構造（１２，１３ａ），（１２，１３ｂ）は、トレンチ１１ａ，１１ｂの側壁に位置するベース領域８ａ～８ｃの表面ポテンシャルを制御する。絶縁ゲート構造（１２，１３ａ），（１２，１３ｂ）は、トレンチ１１ａ，１１ｂの底面及び側面に設けられたゲート絶縁膜１２と、トレンチ１１ａ，１１ｂの内側にゲート絶縁膜１２を介して設けられたゲート電極１３ａ，１３ｂとを備える。
【0034】
ゲート絶縁膜１２としては、例えばシリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化膜（ＳｉＯＮ膜）、ストロンチウム酸化物膜（ＳｒＯ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）、アルミニウム酸化物膜（Ａｌ２Ｏ３膜）、マグネシウム酸化物膜（ＭｇＯ膜）、イットリウム酸化物膜（Ｙ２Ｏ３膜）、ハフニウム酸化物膜（ＨｆＯ２膜）、ジルコニウム酸化物膜（ＺｒＯ２膜）、タンタル酸化物膜（Ｔａ２Ｏ５膜）、ビスマス酸化物膜（Ｂｉ２Ｏ３膜）のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【0035】
ゲート電極１３ａ，１３ｂの材料としては、例えばボロン（Ｂ）等のｐ型不純物又はリン（Ｐ）等のｎ型不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）や高融点金属等が使用可能である。なお、図１では、ゲート電極１３ａ，１３ｂの上面がソース領域１０ａ～１０ｄの上面と面一である場合を例示するが、これに限定されない。例えば、ゲート電極１３ａ，１３ｂの上部が、ゲート絶縁膜１２を介してソース領域１０ａ～１０ｄの上面まで延在していてもよい。
【0036】
図２は、図１のＡ－Ａ方向から見た水平方向の断面図（平面レイアウト）に対応する。図２のＣ－Ｃ方向から見た垂直方向の断面図が図１に対応する。図２に示すように、下側埋込領域４ａ～４ｍは、平面パターン上、格子状をなす。下側埋込領域４ａ～４ｅは、図３の縦方向に互いに平行に延伸する複数のストライプ部を構成している。下側埋込領域４ｆ～４ｍは、下側埋込領域４ａ～４ｅが延伸する方向と直交する方向（図２の横方向）に延伸し、下側埋込領域４ａ～４ｅと接続する接続部を構成している。下側埋込領域４ａ～４ｍに周囲を囲まれるように下側電流拡散領域２ａ～２ｆが設けられている。
【0037】
図３は、図１のＢ－Ｂ方向から見た水平方向の断面図（平面レイアウト）に対応する。図３のＤ－Ｄ方向から見た垂直方向の断面図が図１に対応する。図３に示すように、トレンチ１１ａ，１１ｂは、平面パターン上、図３の縦方向に互いに平行に延伸するストライプ状をなす。トレンチ１１ａ，１１ｂの内側にはゲート絶縁膜１２を介してゲート電極１３ａ，１３ｂが設けられている。トレンチ１１ａ，１１ｂの間には上側電流拡散領域３ａ～３ｄ及び上側埋込領域６ａ～６ｃが設けられている。上側電流拡散領域３ａ～３ｄ及び上側埋込領域６ａ～６ｃは、図３の縦方向に互いに平行に延伸するストライプ状をなす。なお、トレンチ１１ａ，１１ｂの平面パターンはストライプ状に限定されず、六角形等の多角形としてもよい。
【0038】
図１に示したゲート電極１３ａ，１３ｂ上には層間絶縁膜１４が配置されている。層間絶縁膜１４としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。また、層間絶縁膜１４としては、燐を添加したシリコン酸化膜（ＰＳＧ膜）、硼素を添加したシリコン酸化膜（ＢＳＧ膜）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）等でもよく、これらの積層膜としてもよい。
【0039】
ソース領域１０ａ～１０ｄ及びベースコンタクト領域９ａ～９ｃ上には、ソース領域１０ａ～１０ｄ及びベースコンタクト領域９ａ～９ｃに接して第１主電極（ソース電極）（１５～１８）が設けられている。ソース電極（１５～１８）は、例えば、ベースコンタクト領域９ａ～９ｃの上面に接して設けられたソースコンタクト層１５と、ソースコンタクト層１５の上面及び側面に接し、層間絶縁膜１４を覆うように設けられたバリアメタル層１６，１７と、バリアメタル層１７に接して設けられた金属層１８で構成されている。
【0040】
ソースコンタクト層１５の材料としては、例えばニッケルシリサイド（ＮｉＳｉｘ）等が使用可能である。バリアメタル層１６，１７の材料としては、例えばチタン（Ｔｉ）や窒化チタン（ＴｉＮ）等が使用可能である。金属層１８の材料としては、例えばアルミニウム（Ａｌ）又はＡｌ－Ｓｉ系合金が使用可能である。
【0041】
ドリフト層１の下面には、ｎ＋型の担体受領領域（ドレイン領域）１１が設けられている。ドレイン領域１１は、例えばＳｉＣ基板で構成されている。ドレイン領域１１の不純物濃度は、ドリフト層１の不純物濃度よりも高い。ドレイン領域１１の不純物濃度は、例えば１×１０１７ｃｍ－３以上、且つ１×１０２０ｃｍ－３以下程度である。
【0042】
ドレイン領域１１の下面には、第２主電極（ドレイン電極）（１９～２２）が配置されている。ドレイン電極（１９～２２）は、例えばドレイン領域１１の下面側から順に、第１金属層１９、第２金属層２０、第３金属層２１、第４金属層２２が積層された構造で構成されている。第１金属層１９は、例えばチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等の金属のシリサイドあるいは炭化層からなる。第２金属層２０は、例えばアルミニウム（Ａｌ）膜や、チタン（Ｔｉ）膜からなる。第３金属層２１は、例えばニッケル（Ｎｉ）膜や、Ｎｉを主成分とする合金（Ｎｉ－ｐ）からなる。第４金属層２２は、例えば金（Ａｕ）からなる。
【0043】
本発明の実施形態に係る絶縁ゲート型半導体装置の動作時には、ドレイン電極（１９～２２）に正電圧を印加し、ゲート電極１３ａ，１３ｂに閾値以上の正電圧を印加することにより、ベース領域８ａ～８ｃや高濃度領域５ａ～５ｃのトレンチ１１ａ，１１ｂに接する部分に反転チャネルが形成され、オン状態となり、多数キャリア（電子）で構成される主電流が流れる。一方、ゲート電極１３ａ，１３ｂに印加される電圧が閾値未満の場合、高濃度領域５ａ～５ｃを含むベース領域８ａ～８ｃに反転チャネルが形成されず、オフ状態となり、主電流が流れない。
【0044】
図４は、本発明の実施形態に係る絶縁ゲート型半導体装置の上側電流拡散領域３ａ～３ｄのドナー面密度を変化させた場合の、上側電流拡散領域３ａ～３ｄのｎ型不純物の面密度（ドナー面密度）と、飽和電流Ｉｄ，ｓａｔ及びオン電圧Ｖｏｎとの関係についてのシミュレーション結果を示す。図４に示すように、上側電流拡散領域３ａ～３ｄのドナー面密度を２×１０１２ｃｍ－２以上、即ち上側電流拡散領域３ａ～３ｄの厚さが０．５μｍの場合に不純物濃度を４×１０１６ｃｍ－３以上とすることにより、オン電圧Ｖｏｎの増大を抑制しつつ、飽和電流Ｉｄ，ｓａｔを低減することができ、短絡耐量を向上させることができる。
【0045】
図５は、本発明の実施形態に係る絶縁ゲート型半導体装置の上側電流拡散領域３ａ～３ｄのドナー面密度を変化させた場合の、上側電流拡散領域３ａ～３ｄのドナー面密度と、短絡保護遅れ時間ｔｓｃの従来比及びオン電圧Ｖｏｎとの関係についてのシミュレーション結果を示す。短絡保護遅れ時間ｔｓｃの従来比は、上側電流拡散領域３ａ～３ｄの不純物濃度を１×１０１７ｃｍ－３とした場合の短絡保護遅れ時間ｔｓｃに対する比である。上側電流拡散領域３ａ～３ｄのドナー面密度を２×１０１２ｃｍ－２以上、即ち上側電流拡散領域３ａ～３ｄの厚さが０．５μｍの場合に不純物濃度を４×１０１６ｃｍ－３以上とすることにより、オン電圧Ｖｏｎの増大を抑制しつつ、短絡保護遅れ時間ｔｓｃを増大させることができ、短絡耐量を向上させるとができる。このとき、短絡耐量を向上させるには、ドナー面密度を３×１０１２ｃｍ－２以下、即ち上側電流拡散領域３ａ～３ｄの厚さが０．５μｍの場合に不純物濃度を６×１０１６ｃｍ－３以下とすることが好ましい。
【0046】
図６は、本発明の実施形態に係る絶縁ゲート型半導体装置の上側電流拡散領域３ａ～３ｄの不純物濃度と、上側電流拡散領域３ａ～３ｄの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比（以下、単に「濃度比」ともいう。）をそれぞれ変化させた場合の、濃度比とオン抵抗の上昇率ΔＲｏｎＡとの関係についてのシミュレーション結果を示す。図６に示すように、上側電流拡散領域３ａ～３ｄの不純物濃度を４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下とし、且つ濃度比を０．５以上、１．０以下とすることにより、オン抵抗の上昇率ΔＲｏｎＡを５％以下に抑制することができる。また、上側電流拡散領域３ａ～３ｄの不純物濃度を５×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下とし、濃度比を０．５以上、且つ２以下とすることにより、オン抵抗の上昇率ΔＲｏｎＡを５％以下に抑制することができる。オン抵抗が増加すると、オン電圧Ｖｏｎの上限規格オーバーとなる素子が発生し良品率が低下するが、オン抵抗の上昇率ΔＲｏｎＡを５％以下に抑制できれば、ウェハー薄化あるいはドリフト層１の低抵抗化によりオン抵抗ＲｏｎＡの増加分を吸収し、良品率を高いまま保つことが可能となる。
【0047】
図７は、本発明の実施形態に係る絶縁ゲート型半導体装置の上側電流拡散領域３ａ～３ｄの不純物濃度と、上側電流拡散領域３ａ～３ｄの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比（濃度比）をそれぞれ変化させた場合の、濃度比と短絡保護遅れ時間ｔｓｃとの関係についてのシミュレーション結果を示す。図７に示すように、上側電流拡散領域３ａ～３ｄの不純物濃度を４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下とし、且つ、濃度比を１．２以上、且つ２以下とすることにより、短絡保護遅れ時間ｔｓｃを５μｓ以上に増大させることができる。また、上側電流拡散領域３ａ～３ｄの不純物濃度を４×１０１６ｃｍ－３以上、且つ５×１０１６ｃｍ－３以下とし、且つ、濃度比を０．５以上、且つ２以下とすることにより、短絡保護遅れ時間ｔｓｃを５μｓ以上に増大させることができる。短絡保護遅れ時間ｔｓｃを５μｓ以上に増大できれば、外部に短絡保護回路を追加することなく、素子単体のみでの短絡保護が可能となる。
【0048】
よって、本発明の実施形態に係る絶縁ゲート型半導体装置によれば、上側電流拡散領域３ａ～３ｄの不純物濃度を４×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下とし、且つ、上側電流拡散領域３ａ～３ｄの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比（濃度比）を０．５以上、且つ２以下とすることにより、低オン抵抗の上昇率ΔＲｏｎＡを抑制しつつ、短絡保護遅れ時間ｔｓｃを増大することができる。即ち、オン抵抗の増大を抑制しつつ、短絡耐量を向上させることができる。
【0049】
また、上側電流拡散領域３ａ～３ｄの不純物濃度を４×１０１６ｃｍ－３以上、且つ５×１０１６ｃｍ－３以下であり、且つ、上側電流拡散領域３ａ～３ｄの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比（濃度比）を、０．５以上、１以下とすることにより、低オン抵抗の上昇率ΔＲｏｎＡを５％以下に抑制しつつ、短絡保護遅れ時間ｔｓｃを５μｓ以上に増大することができる。
【0050】
また、上側電流拡散領域３ａ～３ｄの不純物濃度を５×１０１６ｃｍ－３以上、且つ６×１０１６ｃｍ－３以下程度とし、且つ、上側電流拡散領域３ａ～３ｄの不純物濃度に対するベース領域８ａ～８ｃの不純物濃度の比（濃度比）を１．２以上、且つ２以下とすることにより、低オン抵抗の上昇率ΔＲｏｎＡを５％以下に抑制しつつ、短絡保護遅れ時間ｔｓｃを５μｓ以上に増大することができる。
【0051】
＜絶縁ゲート型半導体装置の製造方法＞
次に、図８～図１６を参照しながら、本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法を説明する。ここでは、図１に示した絶縁ゲート型半導体装置の断面に着目して説明する。なお、以下に述べる絶縁ゲート型半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図８～図１６を参照しながら、本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法を説明する。ここでは、図１に示した絶縁ゲート型半導体装置の断面に着目して説明する。なお、以下に述べる絶縁ゲート型半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0052】
まず、窒素（Ｎ）等のｎ型不純物を高濃度に添加したｎ＋型のＳｉＣ基板を用意し、ＳｉＣ基板をドレイン領域１１として用いる。次に、ＳｉＣ基板上にｎ型のドリフト層１をエピタキシャル成長させる。次に、図８に示すように、ドリフト層１の上面にｎ型の下側電流拡散領域２をエピタキシャル成長させる。この結果、図８に示すように、ドレイン領域１１、ドリフト層１及び下側電流拡散領域２の積層構造が形成される。
【0053】
次に、下側電流拡散領域２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて窒素（Ｎ）等のｎ型不純物イオンを注入する。フォトレジスト膜を除去した後、下側電流拡散領域２の上面に新たにフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いてアルミニウム（Ａｌ）等のｐ型不純物イオンを注入する。フォトレジスト膜を除去した後、熱処理を行うことにより、ｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図９に示すように、下側電流拡散領域２の下部にｎ＋型の部分電流拡散層７ａ～７ｃが選択的に形成される。また、下側電流拡散領域２の上部にｐ＋型の下側埋込領域４ａ～４ｅが選択的に形成される。なお、部分電流拡散層７ａ～７ｃ及び下側埋込領域４ａ～４ｅを形成する熱処理は一括ではなく、個別に行ってもよい。
【0054】
次に、図１０に示すように、下側電流拡散領域２ａ，２ｂ及び下側埋込領域４ａ～４ｅの上面にｎ型の上側電流拡散領域３をエピタキシャル成長させる。上側電流拡散領域３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ａｌ等のｐ型不純物イオンを注入する。フォトレジスト膜を除去した後、熱処理を行うことにより、ｐ型不純物イオンを活性化させる。この結果、図１１に示すように、上側電流拡散領域３の内部にｐ＋型の上側埋込領域６ａ～６ｃが選択的に形成される。
【0055】
次に、上側電流拡散領域３及び上側埋込領域６ａ～６ｃの上面に、ｐ型のベース領域８をエピタキシャル成長させる。そして、ベース領域８の全面にアルミニウム（Ａｌ）等のｐ型不純物イオンを注入することにより、ベース領域８の深さ方向の中央部分に高濃度領域５を形成する。ここまでの状態が図１２に示されている。ベース領域８の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、窒素（Ｎ）等のｎ型不純物イオンを注入する。フォトレジスト膜を除去した後、ベース領域８の上面に新たにフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、Ａｌ等のｐ型不純物イオンを注入する。フォトレジスト膜を除去した後、熱処理を行うことにより、ｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図１３に示すように、ベース領域８の上部にｎ＋型のソース領域１０ｘ，１０ｙ及びｐ＋型のベースコンタクト領域９ａ～９ｃが選択的に形成される。なお、ソース領域１０ｘ，１０ｙ及びベースコンタクト領域９ａ～９ｃを形成する熱処理は一括ではなく、個別に行ってもよい。
【0056】
次に、ソース領域１０ｘ，１０ｙ及びベースコンタクト領域９ａ～９ｃの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、ソース領域１０ｘ，１０ｙ、ベース領域８、高濃度領域５及び上側電流拡散領域３の一部を深さ方向に除去する。その後、フォトレジスト膜を除去する。なお、エッチング用マスクとして、フォトレジスト膜の代わりに酸化膜をパターニングして用いてもよい。この結果、図１４に示すように、下側埋込領域４ｂ，４ｄに到達するトレンチ１１ａ，１１ｂが選択的に形成される。
【0057】
次に、熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ１１ａ，１１ｂの底面及び側面とソース領域１０ａ～１０ｄ及びベースコンタクト領域９ａ～９ｃの上面にゲート絶縁膜１２を形成する。更に、ドーパントガスを用いたＣＶＤ法等により、トレンチ１１ａ，１１ｂを埋めるように、Ａｌ等のｐ型不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングによりドープドポリシリコン層の一部を選択的に除去する。この結果、図１５に示すように、ドープドポリシリコン層からなるゲート電極１３ａ，１３ｂのパターンが形成され、絶縁ゲート構造（１２，１３ａ），（１２，１３ｂ）が形成される。
【0058】
次に、ＣＶＤ法等により、絶縁ゲート構造（１２，１３ａ），（１２，１３ｂ）の上面に層間絶縁膜１４を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、層間絶縁膜１４およびゲート絶縁膜１２の一部を選択的に除去する。その後、スパッタリング法等により全面にＮｉ膜を堆積した後、熱処理することで、ソース領域１０ａ～１０ｄ及びベースコンタクト領域９ａ～９ｃ表面のＳｉＣをＮｉ膜と反応させる。さらに未反応のＮｉ膜を除去することで、層間絶縁膜１４が除去された部分に選択的に、ＮｉＳｉｘからなるソースコンタクト層１５を形成する。更に、スパッタリング法、フォトリソグラフィ技術及びＲＩＥ等を用いて、層間絶縁膜１４上にバリアメタル層１６，１７及びソース電極１８を形成する。
【0059】
更に、化学的機械研磨（ＣＭＰ）等により、ドレイン領域１１の厚さを調整する。その後、スパッタリング法又は蒸着法等により、ドレイン領域１１の下面にドレイン電極（１９～２２）を形成する。このようにして、図１に示した実施形態に係る絶縁ゲート型半導体装置が完成する。
【0060】
（変形例）
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置は、図１７に示すように、下側電流拡散領域２ａ，２ｂの下面の深さが、下側埋込領域４ａ～４ｅの下面の深さと一致している点が、本発明の実施形態に係る絶縁ゲート型半導体装置と異なる。本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の他の構成は、本発明の実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置は、図１７に示すように、下側電流拡散領域２ａ，２ｂの下面の深さが、下側埋込領域４ａ～４ｅの下面の深さと一致している点が、本発明の実施形態に係る絶縁ゲート型半導体装置と異なる。本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の他の構成は、本発明の実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【0061】
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置によれば、下側電流拡散領域２ａ，２ｂの下面の深さが、下側埋込領域４ａ～４ｅの下面の深さと一致している場合でも、実施形態に係る絶縁ゲート型半導体装置と同様の効果を奏する。
【0062】
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の製造時には、ｎ型のドリフト層１の上部にイオン注入及び熱処理によりｎ＋型の部分電流拡散層７ａ～７ｃを形成した後に、下側電流拡散領域２ａ，２ｂを構成するエピタキシャル成長層を形成すればよい。
【0063】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0064】
例えば、本発明の実施形態では、図１に示すように、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）を構成する下側電流拡散領域２ａ，２ｂと上側電流拡散領域３ａ～３ｄとが個別のエピタキシャル成長層で構成された場合を例示したが、電流拡散層が単一のエピタキシャル成長層で構成されていてもよい。この場合、電流拡散層の少なくともベース領域８ａ～８ｃに接する部分（上部）の不純物濃度を、上述した上側電流拡散領域３ａ～３ｄの不純物濃度とすればよい。また、電流拡散層を単一のエピタキシャル成長層で形成した後、高加速度で多段イオン注入を行うことにより、ｐ＋型の下側埋込領域４ａ～４ｅ及びｐ＋型の下側埋込領域４ａ～４ｅを形成すればよい。さらには、電流拡散層（２ａ，２ｂ，３ａ～３ｄ）をすべてイオン注入法により形成してもよい。
【0065】
また、本発明の実施形態では、図１に示すように、トレンチ１１ａ，１１ｂ内に絶縁ゲート構造（１２，１３ａ），（１２，１３ｂ）を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ内に絶縁ゲート構造を有するＩＧＢＴ等の種々の絶縁ゲート構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型のソース領域１０ａ～１０ｄをエミッタ領域とし、ドリフト層１の下面側に担体受領領域としてｐ＋型のコレクタ領域を設けた構造とすればよい。
【0066】
また、本発明の実施形態では、ＳｉＣを用いた絶縁ゲート型半導体装置を例示した。しかし、ＳｉＣの他にも、Ｓｉよりも拡散係数の小さい窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のシリコンよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた種々の絶縁ゲート型半導体装置にも適用可能である。
【符号の説明】
【0067】
１…ドリフト層
２，２ａ～２ｆ…下側電流拡散領域
３，３ａ～３ｄ…上側電流拡散領域
４ａ～４ｍ…下側埋込領域
５ａ，５ｂ，５ｃ…高濃度領域
６ａ～６ｃ…上側埋込領域
７ａ～７ｃ…部分電流拡散層
８，８ａ～８ｃ…注入制御領域（ベース領域）
９ａ～９ｃ…ベースコンタクト領域
１０ａ～１０ｄ，１０ｘ，１０ｙ…担体供給領域（ソース領域）
１１…担体受領領域（ドレイン領域）
１１ａ，１１ｂ…トレンチ
１２…ゲート絶縁膜
１３ａ，１３ｂ…ゲート電極
１４…層間絶縁膜
１５…ソースコンタクト層
１６，１７…バリアメタル層
１８～２２…金属層
２，２ａ～２ｆ…下側電流拡散領域
３，３ａ～３ｄ…上側電流拡散領域
４ａ～４ｍ…下側埋込領域
５ａ，５ｂ，５ｃ…高濃度領域
６ａ～６ｃ…上側埋込領域
７ａ～７ｃ…部分電流拡散層
８，８ａ～８ｃ…注入制御領域（ベース領域）
９ａ～９ｃ…ベースコンタクト領域
１０ａ～１０ｄ，１０ｘ，１０ｙ…担体供給領域（ソース領域）
１１…担体受領領域（ドレイン領域）
１１ａ，１１ｂ…トレンチ
１２…ゲート絶縁膜
１３ａ，１３ｂ…ゲート電極
１４…層間絶縁膜
１５…ソースコンタクト層
１６，１７…バリアメタル層
１８～２２…金属層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】