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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136765
(43)【公開日】2022-09-21
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20220913BHJP
【ＦＩ】
H01L29/78 301D
H01L29/78 301S
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021036540
(22)【出願日】2021-03-08
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】高際 和美
(72)【発明者】
【氏名】澄田 仁志
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA25
5F140AC21
5F140BA01
5F140BA02
5F140BA04
5F140BA06
5F140BD05
5F140BD06
5F140BD07
5F140BD09
5F140BD10
5F140BD11
5F140BD12
5F140BD13
5F140BF01
5F140BF04
5F140BH02
5F140BH03
5F140BH09
5F140BH30
5F140CB01
5F140CC03
5F140CC05
5F140CC06
5F140CC07
5F140CC08
(57)【要約】
【課題】チップサイズの増大を抑制しつつ、耐圧を確保することができる半導体装置を提供する。
【解決手段】第１導電型の半導体層１と、半導体層１の上部に設けられた第２導電型のウェル領域２と、ウェル領域２の上部に設けられた第２導電型のベース領域４ａ，４ｂと、ベース領域４ａ，４ｂの上部に設けられた第１導電型の担体供給領域６ａ，６ｂと、ウェル領域２の上部に設けられ、ベース領域４ａ，４ｂと離間して設けられた第１導電型のドリフト領域３と、ドリフト領域３の上部に設けられた第１導電型の担体受領領域５と、ベース領域４ａ，４ｂ及びドリフト領域３の間に挟まれたウェル領域２の上面にゲート絶縁膜１２を介して設けられたゲート電極１１ａ，１１ｂと、ウェル領域２の上部に設けられ、ベース領域４ａ，４ｂと異なる不純物濃度の第２導電型のパンチスルー防止領域９ａ，９ｂを備える。
【選択図】図１
【解決手段】第１導電型の半導体層１と、半導体層１の上部に設けられた第２導電型のウェル領域２と、ウェル領域２の上部に設けられた第２導電型のベース領域４ａ，４ｂと、ベース領域４ａ，４ｂの上部に設けられた第１導電型の担体供給領域６ａ，６ｂと、ウェル領域２の上部に設けられ、ベース領域４ａ，４ｂと離間して設けられた第１導電型のドリフト領域３と、ドリフト領域３の上部に設けられた第１導電型の担体受領領域５と、ベース領域４ａ，４ｂ及びドリフト領域３の間に挟まれたウェル領域２の上面にゲート絶縁膜１２を介して設けられたゲート電極１１ａ，１１ｂと、ウェル領域２の上部に設けられ、ベース領域４ａ，４ｂと異なる不純物濃度の第２導電型のパンチスルー防止領域９ａ，９ｂを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型の半導体層と、
前記半導体層の上部に設けられた第２導電型のウェル領域と、
前記ウェル領域の上部に設けられ、前記ウェル領域よりも高不純物濃度の第２導電型のベース領域と、
前記ベース領域の上部に設けられた第１導電型の担体供給領域と、
前記ウェル領域の上部に設けられ、前記ベース領域と離間して設けられた第１導電型のドリフト領域と、
前記ドリフト領域の上部に設けられ、前記ドリフト領域よりも高不純物濃度の第１導電型の担体受領領域と、
前記ベース領域及び前記ドリフト領域の間に挟まれた前記ウェル領域の上面にゲート絶縁膜を介して設けられたゲート電極と、
前記ウェル領域の上部に設けられ、前記ウェル領域よりも高不純物濃度で、前記ベース領域と異なる不純物濃度の第２導電型のパンチスルー防止領域と、
を備えることを特徴とする半導体装置。
前記半導体層の上部に設けられた第２導電型のウェル領域と、
前記ウェル領域の上部に設けられ、前記ウェル領域よりも高不純物濃度の第２導電型のベース領域と、
前記ベース領域の上部に設けられた第１導電型の担体供給領域と、
前記ウェル領域の上部に設けられ、前記ベース領域と離間して設けられた第１導電型のドリフト領域と、
前記ドリフト領域の上部に設けられ、前記ドリフト領域よりも高不純物濃度の第１導電型の担体受領領域と、
前記ベース領域及び前記ドリフト領域の間に挟まれた前記ウェル領域の上面にゲート絶縁膜を介して設けられたゲート電極と、
前記ウェル領域の上部に設けられ、前記ウェル領域よりも高不純物濃度で、前記ベース領域と異なる不純物濃度の第２導電型のパンチスルー防止領域と、
を備えることを特徴とする半導体装置。
【請求項2】
前記パンチスルー防止領域の不純物濃度が、前記ベース領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記パンチスルー防止領域の深さが、前記ベース領域の深さよりも浅いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記パンチスルー防止領域の不純物濃度が、前記ベース領域の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記パンチスルー防止領域の深さが、前記ベース領域の深さよりも深いことを特徴とする請求項１又は４に記載の半導体装置。
【請求項6】
前記パンチスルー防止領域が、平面パターン上、前記担体受領領域と前記担体供給領域が対向する方向に直交する方向において、前記担体受領領域と前記ウェル領域とが対向する領域に設けられていることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
【請求項7】
前記パンチスルー防止領域が、平面パターン上、前記直交する方向において、前記ドリフト領域と前記ウェル領域とが対向する領域に設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項8】
第１導電型の半導体層の上部に第２導電型のウェル領域を形成する工程と、
前記ウェル領域の上部に、前記ウェル領域よりも高不純物濃度の第２導電型のベース領域を形成する工程と、
前記ウェル領域の上部に、前記ウェル領域よりも高不純物濃度で、前記ベース領域と異なる不純物濃度の第２導電型のパンチスルー防止領域を形成する工程と、
前記ウェル領域の上部に、前記ベース領域と離間して第１導電型のドリフト領域を形成する工程と、
前記ベース領域の上部に、第１導電型の担体供給領域を形成する工程と、
前記ドリフト領域の上部に、前記ドリフト領域よりも高不純物濃度の第１導電型の担体受領領域を形成する工程と、
前記ベース領域及び前記ドリフト領域の間に挟まれた前記ウェル領域の上面に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ウェル領域の上部に、前記ウェル領域よりも高不純物濃度の第２導電型のベース領域を形成する工程と、
前記ウェル領域の上部に、前記ウェル領域よりも高不純物濃度で、前記ベース領域と異なる不純物濃度の第２導電型のパンチスルー防止領域を形成する工程と、
前記ウェル領域の上部に、前記ベース領域と離間して第１導電型のドリフト領域を形成する工程と、
前記ベース領域の上部に、第１導電型の担体供給領域を形成する工程と、
前記ドリフト領域の上部に、前記ドリフト領域よりも高不純物濃度の第１導電型の担体受領領域を形成する工程と、
前記ベース領域及び前記ドリフト領域の間に挟まれた前記ウェル領域の上面に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項9】
前記ベース領域を形成する工程及び前記パンチスルー防止領域を形成する工程は、
前記ベース領域を形成するための第１開口部と、前記パンチスルー防止領域を形成するためのスリット状の第２開口部とを有するレジストパターンを形成し、
前記レジストパターンをマスクとして用いて第２導電型を呈する不純物イオンを注入し、
熱処理により、前記ベース領域と、前記ベース領域よりも低不純物濃度の前記パンチスルー防止領域とを同時に形成する
ことを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
前記ベース領域を形成するための第１開口部と、前記パンチスルー防止領域を形成するためのスリット状の第２開口部とを有するレジストパターンを形成し、
前記レジストパターンをマスクとして用いて第２導電型を呈する不純物イオンを注入し、
熱処理により、前記ベース領域と、前記ベース領域よりも低不純物濃度の前記パンチスルー防止領域とを同時に形成する
ことを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項10】
前記ベース領域を形成する工程及び前記パンチスルー防止領域を形成する工程は、
前記ベース領域を形成するためのスリット状の第１開口部と、前記パンチスルー防止領域を形成するための第２開口部とを有するレジストパターンを形成し、
前記レジストパターンをマスクとして用いて第２導電型を呈する不純物イオンを注入し、
熱処理により、前記ベース領域と、前記ベース領域よりも高不純物濃度の前記パンチスルー防止領域とを同時に形成する
ことを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
前記ベース領域を形成するためのスリット状の第１開口部と、前記パンチスルー防止領域を形成するための第２開口部とを有するレジストパターンを形成し、
前記レジストパターンをマスクとして用いて第２導電型を呈する不純物イオンを注入し、
熱処理により、前記ベース領域と、前記ベース領域よりも高不純物濃度の前記パンチスルー防止領域とを同時に形成する
ことを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
横方向拡散ＭＯＳトランジスタ（以下、「ＬＤＭＯＳ」という。）は高耐圧用途に一般的に使われる半導体デバイスの一つである。ＬＤＭＯＳは、ソース領域とドレイン領域の間に設けられた不純物濃度が比較的低いドリフト領域によって高電圧が印加された際の電界強度を緩和して高耐圧性を実現している（特許文献１参照）。
【0003】
ＬＤＭＯＳがｐチャネル型の場合、素子分離のためにｎ型ウェル領域が形成される。ｎ型ウェル領域は、十分な分離耐圧を確保するためにｐ型半導体基板に深く形成される。ｎ型ウェル領域の不純物濃度は、半導体デバイスの耐圧やオン抵抗に応じて適宜調整されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第４６４５８６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＬＤＭＯＳの素子耐圧が上がるとｎ型ウェル領域の不純物濃度は低くなる傾向にある。ｎ型ウェル領域の不純物濃度が低くなると、ドレイン領域と半導体基板の間の空乏層が広がり易くなってパンチスルーが発生し、ドレイン領域と半導体基板の間の耐圧の低下を招く恐れがある。このため、ドレイン領域と半導体基板の間の距離を十分に確保しようとすると、デバイスサイズの増大によりチップサイズが増大しコストアップを招く。
【0006】
上記課題に鑑み、本発明は、チップサイズの増大を抑制しつつ、耐圧を確保することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、（ａ）第１導電型の半導体層と、（ｂ）半導体層の上部に設けられた第２導電型のウェル領域と、（ｃ）ウェル領域の上部に設けられ、ウェル領域よりも高不純物濃度の第２導電型のベース領域と、（ｄ）ベース領域の上部に設けられた第１導電型の担体供給領域と、（ｅ）ウェル領域の上部に設けられ、ベース領域と離間して設けられた第１導電型のドリフト領域と、（ｆ）ドリフト領域の上部に設けられ、ドリフト領域よりも高不純物濃度の第１導電型の担体受領領域と、（ｇ）ベース領域及びドリフト領域の間に挟まれたウェル領域の上面にゲート絶縁膜を介して設けられたゲート電極と、（ｈ）ウェル領域の上部に設けられ、ウェル領域よりも高不純物濃度で、ベース領域と異なる不純物濃度の第２導電型のパンチスルー防止領域を備える半導体装置であることを要旨とする。
【0008】
本発明の他の態様は、（ａ）第１導電型の半導体層の上部に第２導電型のウェル領域を形成する工程と、（ｂ）ウェル領域の上部に、ウェル領域よりも高不純物濃度の第２導電型のベース領域を形成する工程と、（ｃ）ウェル領域の上部に、ウェル領域よりも高不純物濃度で、ベース領域と異なる不純物濃度の第２導電型のパンチスルー防止領域を形成する工程と、（ｄ）ウェル領域の上部に、ベース領域と離間して第１導電型のドリフト領域を形成する工程と、（ｅ）ベース領域の上部に、第１導電型の担体供給領域を形成する工程と、（ｆ）ドリフト領域の上部に、ドリフト領域よりも高不純物濃度の第１導電型の担体受領領域を形成する工程と、（ｇ）ベース領域及びドリフト領域の間に挟まれたウェル領域の上面に、ゲート絶縁膜を介してゲート電極を形成する工程を含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0009】
本発明によれば、チップサイズの増大を抑制しつつ、耐圧を確保することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態に係る半導体装置を示す平面図である。
【図4】比較例に係る半導体装置の断面図である。
【図13】本発明の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図14】本発明の実施形態の第１変形例に係る半導体装置の製造方法を説明するための平面図である。
【図15】本発明の実施形態の第２変形例に係る半導体装置の製造方法を説明するための平面図である。
【図16】本発明の実施形態の第３変形例に係る半導体装置を示す断面図である。
【図17】本発明の実施形態の第４変形例に係る半導体装置を示す断面図である。
【図18】本発明の実施形態の第４変形例に係る半導体装置を説明するための工程断面図である。
【図19】本発明の実施形態の第５変形例に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の実施形態及び各変形例を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0012】
本明細書において、「担体供給領域」とは、ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）やＭＩＳ型静電誘導トランジスタ（ＭＩＳＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域、ＭＩＳ制御静電誘導サイリスタ（ＭＩＳ制御ＳＩサイリスタ）のアノード領域等の主電流となる多数キャリア（多数担体）を供給する半導体領域を意味する。「担体受領領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域、ＭＩＳ制御ＳＩサイリスタのカソード領域等の主電流となる多数キャリアを受領する半導体領域を意味する。ＩＧＢＴ、ＭＩＳ制御ＳＩサイリスタ等のバイポーラ型の動作をする半導体装置においては、担体受領領域から多数キャリアの反対導電型のキャリア（担体）が注入される。
【0013】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0014】
また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0015】
（実施形態）
＜半導体装置の構造＞
図１は、本発明の実施形態に係る半導体装置の平面図を示す。図２は、図１のＡ－Ａ方向から見た断面図に対応する。図３は、図１のＢ－Ｂ方向から見た断面図に対応する。図１では便宜的に、図２及び図３に示す半導体層１の上側の素子分離絶縁膜１０、ゲート絶縁膜１２、ゲート電極１１ａ，１１ｂ、層間絶縁膜１３、ドレイン電極１４、ソース電極１５，１６及び基板コンタクト電極１７，１８の図示を省略しており、半導体層１の平面図に対応する。また、図１では便宜的に、図２に示すゲート電極１１ａ，１１ｂを破線で模式的に示している。
＜半導体装置の構造＞
図１は、本発明の実施形態に係る半導体装置の平面図を示す。図２は、図１のＡ－Ａ方向から見た断面図に対応する。図３は、図１のＢ－Ｂ方向から見た断面図に対応する。図１では便宜的に、図２及び図３に示す半導体層１の上側の素子分離絶縁膜１０、ゲート絶縁膜１２、ゲート電極１１ａ，１１ｂ、層間絶縁膜１３、ドレイン電極１４、ソース電極１５，１６及び基板コンタクト電極１７，１８の図示を省略しており、半導体層１の平面図に対応する。また、図１では便宜的に、図２に示すゲート電極１１ａ，１１ｂを破線で模式的に示している。
【0016】
【0017】
半導体層１は、例えばシリコン（Ｓｉ）基板等の半導体基板が使用可能である。半導体層１としては、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のシリコンよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）からなる半導体基板を使用してもよい。半導体層１としては、ｐ型又はｎ型の半導体基板の上部に設けられたｐ型の半導体領域であってもよい。
【0018】
図１及び図２の左側に示すように、ウェル領域２の上部には、ウェル領域２よりも高不純物濃度のｎ－型のベース領域（チャネル形成領域）４ａが設けられている。ベース領域４ａの上部には、ｐ＋型の担体供給領域（ソース領域）６ａが設けられている。ベース領域４ａの上部には、ソース領域６ａに接するように、ベース領域４ａよりも高不純物濃度のｎ＋型のコンタクト領域７ａが設けられている。図１に示すように、ソース領域６ａ及びコンタクト領域７ａは、ストライプ状の平面パターンを有し、図１の上下方向に延伸している。図２に示すように、ソース領域６ａ及びコンタクト領域７ａの上面には、ソース電極１５が接続されている。
【0019】
図１及び図２の右側に示すように、ウェル領域２の上部には、ウェル領域２よりも高不純物濃度のｎ－型のベース領域４ｂが設けられている。ベース領域４ｂの上部には、ｐ＋型のソース領域６ｂが設けられている。ベース領域４ｂの上部には、ソース領域６ｂに接するように、ベース領域４ｂよりも高不純物濃度のｎ＋型のコンタクト領域７ｂが設けられている。図１に示すように、ソース領域６ｂ及びコンタクト領域７ｂは、ストライプ状の平面パターンを有し、図１の上下方向に延伸している。図２に示すように、ソース領域６ｂ及びコンタクト領域７ｂの上面には、ソース電極１６が接続されている。
【0020】
図１～図３の左右方向の中央に示すように、ウェル領域２の上部には、ｐ－型の担体輸送領域（ドリフト領域）３が設けられている。ドリフト領域３の上部には、ドリフト領域３よりも高不純物濃度のｐ＋型の担体受領領域（ドレイン領域）５が設けられている。図１に示すように、ウェル領域２は矩形の平面パターンを有する。ドレイン領域５はストライプ状の平面パターンを有し、図１の上下方向に延伸している。ドレイン領域５は、図１の左右方向において、ウェル領域２及びドリフト領域３を挟んでソース領域６ａ，６ｂと対向する。即ち、本発明の実施形態に係る半導体装置は、左右対称に２個のｐチャネル型のＬＤＭＯＳが設けられており、２個のＬＤＭＯＳがドレイン領域５を共有している。なお、半導体層１には、２個のＬＤＭＯＳ以外にトランジスタ等の種々の半導体素子が混載されていてよい。図２に示すように、ドレイン領域５の上面には、ドレイン電極１４が接続されている。
【0021】
図２及び図３に示すように、半導体層１の上面には素子分離絶縁膜１０が設けられている。素子分離絶縁膜１０は、例えばシリコン局部的酸化（ＬＯＣＯＳ）法により選択的（局所的）に形成された局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜で構成されている。
【0022】
図１及び図２の左側に示すように、ソース領域６ａとドリフト領域３の間に挟まれたベース領域４ａ及びウェル領域２の上面には、ゲート絶縁膜１２を介して設けられたゲート電極１１ａが設けられている。図１及び図２の右側に示すように、ソース領域６ｂとドリフト領域３の間に挟まれたベース領域４ｂ及びウェル領域２の上面には、ゲート絶縁膜１２を介して設けられたゲート電極１１ｂが設けられている。
【0023】
ゲート絶縁膜１２としては、例えばシリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化膜（ＳｉＯＮ膜）、ストロンチウム酸化物膜（ＳｒＯ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）、アルミニウム酸化物膜（Ａｌ２Ｏ３膜）、マグネシウム酸化物膜（ＭｇＯ膜）、イットリウム酸化物膜（Ｙ２Ｏ３膜）、ハフニウム酸化物膜（ＨｆＯ２膜）、ジルコニウム酸化物膜（ＺｒＯ２膜）、タンタル酸化物膜（Ｔａ２Ｏ５膜）、ビスマス酸化物膜（Ｂｉ２Ｏ３膜）のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【0024】
ゲート電極１１ａ，１１ｂの材料としては、例えばボロン（Ｂ）等のｐ型不純物又はリン（Ｐ）等のｎ型不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）や高融点金属等が使用可能である。
【0025】
ゲート電極１１ａ，１１ｂ上には層間絶縁膜１３が配置されている。層間絶縁膜１３としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。また、層間絶縁膜１３としては、燐を添加したシリコン酸化膜（ＰＳＧ膜）、硼素を添加したシリコン酸化膜（ＢＳＧ膜）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ膜）、シリコン窒化物膜（Ｓｉ３Ｎ４膜）等でもよく、これらの積層膜としてもよい。
【0026】
図１～図３に示すように、半導体層１の上部には、ドリフト領域３の周囲を囲むように、ｐ＋型の基板コンタクト領域８が設けられている。図１に示すように、基板コンタクト領域８は、例えば環状の平面パターンを有する。図２に示すように、基板コンタクト領域８の上面には、基板コンタクト電極１７，１８が接続されている。基板コンタクト領域８には基板コンタクト電極１７，１８を介して基板電位（例えば、接地電位）が印加され、半導体層１が基板電位に固定される。
【0027】
図１及び図３に示すように、ウェル領域２の上部には、ウェル領域２よりも高不純物濃度のｎ－型のパンチスルー防止領域９ａ，９ｂが設けられている。パンチスルー防止領域９ａ，９ｂは、ドレイン領域５と半導体層１の間のパンチスルーを防止する機能を有する。図１及び図３では、パンチスルー防止領域９ａ，９ｂはドリフト領域３と離間している場合を例示するが、パンチスルー防止領域９ａ，９ｂはドリフト領域３に接していてもよい。図１に示すように、パンチスルー防止領域９ａ，９ｂは、図１の上下方向において、ドレイン領域５と半導体層１が対向する領域に設けられている。パンチスルー防止領域９ａ，９ｂは、ドレイン領域５及びドリフト領域３を挟むように設けられている。図１の左右方向において、パンチスルー防止領域９ａ，９ｂの幅Ｗ０はドレイン領域５の幅よりも広い。
【0028】
パンチスルー防止領域９ａ，９ｂの不純物濃度は、ウェル領域２よりも高く、ベース領域４ａ，４ｂの不純物濃度よりも低い。本発明の実施形態においては、パンチスルー防止領域９ａ，９ｂの深さＤ２は、ベース領域４ａ，４ｂの深さＤ１と同等である。パンチスルー防止領域９ａ，９ｂの深さＤ２は、ベース領域４ａ，４ｂの深さＤ１よりも浅くてもよい。後述するが、パンチスルー防止領域９ａ，９ｂ及びベース領域４ａ，４ｂは、互いに同一のイオン注入工程及び熱処理工程により同時に形成される。
【0029】
パンチスルー防止領域９ａ，９ｂの深さＤ２は、ドリフト領域３の深さＤ３と同等である。パンチスルー防止領域９ａ，９ｂの深さＤ２は、ドリフト領域３の深さＤ３よりも深くてもよく、ドリフト領域３の深さＤ３よりも浅くてもよい。
【0030】
＜第１比較例＞
ここで、第１比較例に係る半導体装置を説明する。図４は、本発明の実施形態に係る半導体装置の図３に対応する、第１比較例に係る半導体装置の断面を示す。図４に示すように、第１比較例に係る半導体装置は、ウェル領域２の上部にパンチスルー防止領域が設けられていない点が、本発明の実施形態に係る半導体装置と異なる。
ここで、第１比較例に係る半導体装置を説明する。図４は、本発明の実施形態に係る半導体装置の図３に対応する、第１比較例に係る半導体装置の断面を示す。図４に示すように、第１比較例に係る半導体装置は、ウェル領域２の上部にパンチスルー防止領域が設けられていない点が、本発明の実施形態に係る半導体装置と異なる。
【0031】
第１比較例に係る半導体装置では、ウェル領域２の不純物濃度が薄いと、ｐ－型のドリフト領域３からｎ－型のウェル領域２側へ空乏層が広がっていき、ｐ型の半導体層１に到達して、ドレイン領域５と半導体層１の間でパンチスルーが発生し、耐圧が低下する。パンチスルー防止のためには、ウェル領域２の距離Ｄ０を十分確保する必要があるが、デバイス面積が増大し、チップ面積の増大によるコストアップとなる。
【0032】
これに対して、本発明の実施形態に係る半導体装置によれば、図１及び図３に示すように、ウェル領域２の上部にパンチスルー防止領域９ａ，９ｂを設けているので、ドレイン領域５と半導体層１の間でパンチスルーを防止することができ、デバイス面積の増大、ひいてはチップ面積を抑制することができ、安価に製造可能となる。
＜第２比較例＞
次に、第２比較例に係る半導体装置を説明する。第２比較例に係る半導体装置は、図１～図３に示した本発明の実施形態に係る半導体装置と同様の構造であるが、パンチスルー防止領域９ａ，９ｂの不純物濃度が、ベース領域４ａ，４ｂと同等である点が異なる。第２比較例に係る半導体装置では、ベース領域４ａ，４ｂを形成するためのイオン注入工程において、パンチスルー防止領域９ａ，９ｂにも同時にイオン注入を行い、その後の熱処理により、ベース領域４ａ，４ｂ及びパンチスルー防止領域９ａ，９ｂを同時に形成している。しかしながら、ベース領域４ａ，４ｂを形成するためのイオン注入工程では、ベース領域４ａ，４ｂの不純物濃度に適した注入条件を使用するため、パンチスルー防止領域９ａ，９ｂの不純物濃度として適さない場合がある。
＜第２比較例＞
次に、第２比較例に係る半導体装置を説明する。第２比較例に係る半導体装置は、図１～図３に示した本発明の実施形態に係る半導体装置と同様の構造であるが、パンチスルー防止領域９ａ，９ｂの不純物濃度が、ベース領域４ａ，４ｂと同等である点が異なる。第２比較例に係る半導体装置では、ベース領域４ａ，４ｂを形成するためのイオン注入工程において、パンチスルー防止領域９ａ，９ｂにも同時にイオン注入を行い、その後の熱処理により、ベース領域４ａ，４ｂ及びパンチスルー防止領域９ａ，９ｂを同時に形成している。しかしながら、ベース領域４ａ，４ｂを形成するためのイオン注入工程では、ベース領域４ａ，４ｂの不純物濃度に適した注入条件を使用するため、パンチスルー防止領域９ａ，９ｂの不純物濃度として適さない場合がある。
【0033】
これに対して、本発明の実施形態に係る半導体装置によれば、同一デバイス内で、パンチスルー防止領域９ａ，９ｂの不純物濃度を、ベース領域４ａ，４ｂの不純物濃度と異ならせているため、パンチスルー防止領域９ａ，９ｂの不純物濃度をパンチスルーの防止にに適した不純物濃度に調整することができる。
【0034】
＜半導体装置の製造方法＞
次に、図５Ａ～図１２Ｂを参照しながら、本発明の実施形態に係る半導体装置の製造方法を説明する。ここでは、図２及び図３に示した半導体装置の断面に主に着目して説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図５Ａ～図１２Ｂを参照しながら、本発明の実施形態に係る半導体装置の製造方法を説明する。ここでは、図２及び図３に示した半導体装置の断面に主に着目して説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0035】
まず、ｐ型のＳｉ基板等の半導体層１を用意する。次に、半導体層１の上面にフォトレジスト膜２０を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２０をパターニングする。図５Ａ及び図５Ｂに示すように、パターニングされたフォトレジスト膜２０をマスクとして用いて燐（Ｐ）等のｎ型不純物イオンを注入する。フォトレジスト膜２０を除去した後、熱処理を行うことにより、ｎ型不純物イオンを活性化させる。この結果、図６Ａ及び図６Ｂに示すように、半導体層１の上部にｎ－型のウェル領域２が選択的に形成される。
【0036】
次に、半導体層１及びウェル領域２の上面にフォトレジスト膜２１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２１をパターニングする。図７Ａ及び図７Ｂに示すように、パターニングされたフォトレジスト膜２１をマスクとして用いて、ボロン（Ｂ）等のｐ型不純物イオンを注入する。フォトレジスト膜２１を除去した後、半導体層１及びウェル領域２の上面に新たにフォトレジスト膜２２を塗布し、図８Ａに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜２２をパターニングする。
【0037】
図８ＡのＡ－Ａ方向から見た断面を図８Ｂに示し、図８ＡのＢ－Ｂ方向から見た断面を図８Ｃに示し、図８ＡのＣ－Ｃ方向から見た断面を図８Ｄに示す。図８Ａに示すように、フォトレジスト膜２２のレジストパターンは、パンチスルー防止領域９ａ，９ｂに対応するスリット状（ストライプ状）の開口部２２ａ，２２ｂと、ベース領域４ａ，４ｂに対応する矩形の全面開口した開口部２２ｃ，２２ｄを有する。開口部２２ａ，２２ｂのスリットは、図８Ａの上下方向に延伸し、図８のＡ左右方向に並んで複数設けられている。
【0038】
図８Ｂ～図８Ｄに示すように、パターニングされたフォトレジスト膜２２をイオン注入用のマスクとして用いて、燐（Ｐ）等のｎ型不純物イオンを注入する。このときのイオン注入条件は、ベース領域４ａ，４ｂに適した注入条件に設定されている。このため、図８Ｂに示すように、ベース領域４ａ，４ｂを形成するための開口部２２ｃ，２２ｄは全面開口してイオン注入する。一方、図８Ｃ及び８Ｄに示すように、パンチスルー防止領域９ａ，９ｂを形成するための開口部２２ａ，２２ｂはスリット状とすることにより、イオンの注入量を制限して、パンチスルー防止領域９ａ，９ｂの不純物濃度をパンチスルーの防止に適した濃度とすることができる。
【0039】
図８Ａに示すように、開口部２２ａ，２２ｂのスリットの粗密（遮蔽率）、開口部２２ａ，２２ｂのスリット幅（非開口部の幅）Ｗ１、スリット間隔（開口部の幅）Ｓ１、スリット幅Ｗ１に対するスリット間隔Ｓ１の比Ｓ１／Ｗ１等を調整することにより、パンチスルー防止領域９ａ，９ｂの不純物濃度をパンチスルーの防止に適した濃度に調整可能である。開口部２２ａ，２２ｂのスリットの遮蔽率を高くするほど、パンチスルー防止領域９ａ，９ｂの不純物濃度は低くなり、パンチスルー防止領域９ａ，９ｂの深さは浅くなる。例えば、開口部２２ａ，２２ｂの遮蔽率を５０％程度、スリット幅Ｗ１を０．５μｍ程度、スリット間隔Ｓ１を０．５μｍ程度、スリット幅Ｗ１に対するスリット間隔Ｓ１の比Ｓ１／Ｗ１を１程度に調整した場合、パンチスルー防止領域９ａ，９ｂの不純物濃度を、ベース領域４ａ，４ｂの不純物濃度の１／２程度とすることができる。図８Ｂ～図８Ｄに示したｎ型不純物イオンの注入後、フォトレジスト膜２２を除去する。
【0040】
次に、熱処理を行うことにより、ｐ型不純物イオン及びｎ型不純物イオンを活性化させる。この結果、図９Ａ及び図９Ｂに示すように、ウェル領域２の上部にｐ－型のドリフト領域３が選択的に形成される。更に、ウェル領域２の上部に、ｎ－型のパンチスルー防止領域９ａ，９ｂ及びｎ－型のベース領域４ａ，４ｂが選択的に形成される。パンチスルー防止領域９ａ，９ｂは、開口部２２ａ，２２ｂのスリットを介して注入されたｎ型不純物が横方向に拡散して一様な不純物濃度の一体化した領域となる。パンチスルー防止領域９ａ，９ｂの不純物濃度は、ベース領域４ａ，４ｂの不純物濃度と異なり、ベース領域４ａ，４ｂの不純物濃度よりも低い。なお、ｐ－型のドリフト領域３を形成するための熱処理と、ｎ－型のパンチスルー防止領域９ａ，９ｂ及びｎ－型のベース領域４ａ，４ｂを形成するための熱処理は一括ではなく、個別に行ってもよい。
【0041】
次に、図１０Ａ及び図１０Ｂに示すように、ＬＯＣＯＳ法等により、半導体層１の上面に素子分離絶縁膜１０を形成する。次に、熱酸化法又は化学気相成長（ＣＶＤ）法等により、半導体層１の上面にゲート絶縁膜１２を形成する。更に、ドーパントガスを用いたＣＶＤ法等により、ｎ型不純物又はｐ型不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングによりドープドポリシリコン層及びゲート絶縁膜１２の一部を選択的に除去する。この結果、図１１Ａ及び図１１Ｂに示すように、ゲート絶縁膜１２と、ドープドポリシリコン層からなるゲート電極１１ａ，１１ｂのパターンが形成される。
【0042】
次に、半導体層１及びゲート電極１１ａ，１１ｂの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ボロン（Ｂ）等のｐ型不純物イオンを注入する。フォトレジスト膜を除去した後、半導体層１及びゲート電極１１ａ，１１ｂの上面に新たにフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、燐（Ｐ）等のｎ型不純物イオンを注入する。フォトレジスト膜を除去した後、熱処理を行うことにより、ｐ型不純物イオン及びｎ型不純物イオンを活性化させる。この結果、図１２Ａ及び図１２Ｂに示すように、ベース領域４ａの上部にｐ＋型のソース領域６ａ及びｎ＋型のコンタクト領域７ａが形成される。更に、ベース領域４ｂの上部にｐ＋型のソース領域６ｂ及びｎ＋型のコンタクト領域７ｂが形成される。更に、ドリフト領域３の上部にｐ＋型のドレイン領域５が選択的に形成される。更に、半導体層１の上部にｐ＋型の基板コンタクト領域８が選択的に形成される。
【0043】
次に、ＣＶＤ法等により、ゲート電極１１ａ，１１ｂを覆うように層間絶縁膜１３を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、層間絶縁膜１３の一部を選択的に除去し、ソース領域６ａ，６ｂ、ドレイン領域５、コンタクト領域７ａ，７ｂ、基板コンタクト領域８の上面を露出するコンタクトホールを形成する。更に、スパッタリング法、フォトリソグラフィ技術及びドライエッチング等を用いて、コンタクトホールを金属膜で埋め込み、ドレイン領域５に接続するドレイン電極１４、ソース領域６ａ，６ｂ及びコンタクト領域７ａ，７ｂに接続するソース電極１５，１６、基板コンタクト領域８に接続する基板コンタクト電極１７，１８を形成する。このようにして、図１～図３に示した本発明の実施形態に係る半導体装置が完成する。
【0044】
本発明の実施形態に係る半導体装置の製造方法によれば、ウェル領域２の上部にパンチスルー防止領域９ａ，９ｂを形成することにより、ドレイン領域５と半導体層１の間でパンチスルーを防止することができ、デバイス面積の増大、ひいてはチップ面積を抑制することができ、安価に製造可能となる。
【0045】
更に、ベース領域４ａ，４ｂを形成するためのイオン注入工程において、パンチスルー防止領域９ａ，９ｂを形成するためのイオン注入も同時に行い、ベース領域４ａ，４ｂを形成するのと同時に、ベース領域４ａ，４ｂと不純物濃度が同等のパンチスルー防止領域９ａ，９ｂを形成する場合には、イオン注入条件がベース領域４ａ，４ｂに適する条件とされているため、パンチスルー防止領域９ａ，９ｂの不純物濃度として適さない場合がある。一方、パンチスルー防止領域９ａ，９ｂの不純物濃度をパンチスルーの防止に適した濃度とするために、専用のフォトリソグラフィ工程及びイオン注入工程を追加すると、コストアップを招く。
【0046】
これに対して、本発明の実施形態に係る半導体装置の製造方法によれば、ベース領域４ａ，４ｂを形成するためのイオン注入工程において、パンチスルー防止領域９ａ，９ｂを形成するための開口部２２ａ，２２ｂをスリット状とすることにより、ベース領域４ａ，４ｂを形成するのと同時に、ベース領域４ａ，４ｂと不純物濃度が異なるパンチスルー防止領域９ａ，９ｂを形成することができる。よって、パンチスルー防止領域９ａ，９ｂの不純物濃度をパンチスルー防止に適した濃度とすることができると共に、パンチスルー防止領域９ａ，９ｂを形成するための専用のフォトリソグラフィ工程及びイオン注入工程を追加せずに安価に製造可能となる。
【0047】
（第１変形例）
本発明の実施形態の第１変形例に係る半導体装置は、図１３に示すように、図１３の左右方向におけるパンチスルー防止領域９ａ，９ｂの幅Ｗ２を拡大した点が、本発明の実施形態に係る半導体装置と異なる。図１３の左右方向におけるパンチスルー防止領域９ａ，９ｂの幅Ｗ２は、ｐ－型のドリフト領域３の幅よりも広い。本発明の実施形態の第１変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第１変形例に係る半導体装置は、図１３に示すように、図１３の左右方向におけるパンチスルー防止領域９ａ，９ｂの幅Ｗ２を拡大した点が、本発明の実施形態に係る半導体装置と異なる。図１３の左右方向におけるパンチスルー防止領域９ａ，９ｂの幅Ｗ２は、ｐ－型のドリフト領域３の幅よりも広い。本発明の実施形態の第１変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0048】
本発明の実施形態の第１変形例に係る半導体装置によれば、パンチスルー防止領域９ａ，９ｂの幅Ｗ２を拡大した場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
【0049】
本発明の実施形態の第１変形例に係る半導体装置の製造時には、図１４に示すように、フォトレジスト膜２２のレジストパターンを形成するときに、パンチスルー防止領域９ａ，９ｂを形成するためのスリット状の開口部２２ａ，２２ｂの領域を、パンチスルー防止領域９ａ，９ｂの幅Ｗ２に合わせて拡大すればよい。
【0050】
（第２変形例）
本発明の実施形態の第２変形例に係る半導体装置の製造方法は、図１５に示すように、フォトレジスト膜２２のレジストパターンを形成するときに、パンチスルー防止領域９ａ，９ｂに対応する開口部２２ａ，２２ｂのスリットの向きが異なる点が、本発明の実施形態に係る半導体装置の製造方法と異なる。開口部２２ａ，２２ｂのスリットは、図１５の左右方向に延伸し、図１５の上下方向に並んで複数設けられている。本発明の実施形態の第２変形例に係る半導体装置の製造方法の他の手順は、本発明の実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。
本発明の実施形態の第２変形例に係る半導体装置の製造方法は、図１５に示すように、フォトレジスト膜２２のレジストパターンを形成するときに、パンチスルー防止領域９ａ，９ｂに対応する開口部２２ａ，２２ｂのスリットの向きが異なる点が、本発明の実施形態に係る半導体装置の製造方法と異なる。開口部２２ａ，２２ｂのスリットは、図１５の左右方向に延伸し、図１５の上下方向に並んで複数設けられている。本発明の実施形態の第２変形例に係る半導体装置の製造方法の他の手順は、本発明の実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。
【0051】
本発明の実施形態の第２変形例に係る半導体装置の製造方法によれば、フォトレジスト膜２２のパンチスルー防止領域９ａ，９ｂに対応する開口部２２ａ，２２ｂのスリットが異なる場合でも、本発明の実施形態に係る半導体装置の製造方法と同様の効果を奏する。なお、開口部２２ａ，２２ｂのスリット形状は特に限定されず、例えば斜め向きのスリットであってもよく、或いは互いに直交する向きのスリットを組み合わせた格子状のパターンであってもよい。
【0052】
（第３変形例）
本発明の実施形態の第３変形例に係る半導体装置は、図１６に示すように、パンチスルー防止領域９ａ，９ｂの深さＤ２が浅い点が、本発明の実施形態に係る半導体装置と異なる。パンチスルー防止領域９ａ，９ｂの深さＤ２は、ドリフト領域３の深さＤ３よりも浅く、且つ、図２に示したベース領域４ａ，４ｂの深さＤ１よりも浅い。本発明の実施形態の第３変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第３変形例に係る半導体装置は、図１６に示すように、パンチスルー防止領域９ａ，９ｂの深さＤ２が浅い点が、本発明の実施形態に係る半導体装置と異なる。パンチスルー防止領域９ａ，９ｂの深さＤ２は、ドリフト領域３の深さＤ３よりも浅く、且つ、図２に示したベース領域４ａ，４ｂの深さＤ１よりも浅い。本発明の実施形態の第３変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0053】
本発明の実施形態の第３変形例に係る半導体装置によれば、パンチスルー防止領域９ａ，９ｂの深さＤ２が浅い場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
【0054】
本発明の実施形態の第３変形例に係る半導体装置の製造時には、パンチスルー防止領域９ａ，９ｂに対応する開口部２２ａ，２２ｂのスリットの粗密を調整することにより、パンチスルー防止領域９ａ，９ｂの深さＤ２を浅く形成可能である。
【0055】
（第４変形例）
本発明の実施形態の第４変形例に係る半導体装置は、図１７に示すように、ベース領域４ａ，４ｂの不純物濃度が、図３に示したパンチスルー防止領域９ａ，９ｂの不純物濃度よりも低い点が、本発明の実施形態に係る半導体装置と異なる。図１７に示すように、ベース領域４ａ，４ｂの深さＤ１が、ドリフト領域３の深さＤ３よりも浅く、且つ、図３に示したパンチスルー防止領域９ａ，９ｂの深さＤ２よりも浅い。なお、ベース領域４ａ，４ｂの深さＤ１は、ドリフト領域３の深さＤ３と同等でもよく、図３に示したパンチスルー防止領域９ａ，９ｂの深さＤ２と同等でもよい。本発明の実施形態の第４変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第４変形例に係る半導体装置は、図１７に示すように、ベース領域４ａ，４ｂの不純物濃度が、図３に示したパンチスルー防止領域９ａ，９ｂの不純物濃度よりも低い点が、本発明の実施形態に係る半導体装置と異なる。図１７に示すように、ベース領域４ａ，４ｂの深さＤ１が、ドリフト領域３の深さＤ３よりも浅く、且つ、図３に示したパンチスルー防止領域９ａ，９ｂの深さＤ２よりも浅い。なお、ベース領域４ａ，４ｂの深さＤ１は、ドリフト領域３の深さＤ３と同等でもよく、図３に示したパンチスルー防止領域９ａ，９ｂの深さＤ２と同等でもよい。本発明の実施形態の第４変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0056】
本発明の実施形態の第４変形例に係る半導体装置によれば、ベース領域４ａ，４ｂの不純物濃度が、図３に示したパンチスルー防止領域９ａ，９ｂの不純物濃度と異なり、パンチスルー防止領域９ａ，９ｂの不純物濃度よりも低い場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
【0057】
本発明の実施形態の第４変形例に係る半導体装置の製造時には、図１８に示すように、フォトレジスト膜２２のレジストパターンを形成するときに、パンチスルー防止領域９ａ，９ｂに対応する開口部２２ａ，２２ｂをスリット状ではなく矩形のパターンとする。一方、ベース領域４ａ，４ｂに対応する開口部２２ｃ，２２ｄをスリット状のパターンとする。
【0058】
図１８に示したフォトレジスト膜２２のレジストパターンをマスクとしてｎ型不純物イオンを注入するときに、パンチスルー防止領域９ａ，９ｂの形成に適した注入条件とする。ベース領域４ａ，４ｂの不純物濃度及び深さは、開口部２２ｃ，２２ｄをスリットの粗密を調整することにより調整可能である。これにより、ベース領域４ａ，４ｂの不純物濃度がパンチスルー防止領域９ａ，９ｂの不純物濃度よりも低く、且つ、ベース領域４ａ，４ｂの深さＤ１がパンチスルー防止領域９ａ，９ｂの深さＤ２よりも浅くなるように、ベース領域４ａ，４ｂ及びパンチスルー防止領域９ａ，９ｂを形成することができる。
【0059】
（第５変形例）
本発明の実施形態の第５変形例に係る半導体装置は、図１９に示すように、１個のＬＤＭＯＳを有する点が、本発明の実施形態に係る半導体装置と異なる。図１９に示す１個のＬＤＭＯＳは、図１に示した２個のＬＤＭＯＳのうちの左側のＬＤＭＯＳに対応する。パンチスルー防止領域９ａは、Ｃ字状の平面パターンを有し、ｐ－型のドリフト領域３の周囲を囲むように設けられている。本発明の実施形態の第５変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第５変形例に係る半導体装置は、図１９に示すように、１個のＬＤＭＯＳを有する点が、本発明の実施形態に係る半導体装置と異なる。図１９に示す１個のＬＤＭＯＳは、図１に示した２個のＬＤＭＯＳのうちの左側のＬＤＭＯＳに対応する。パンチスルー防止領域９ａは、Ｃ字状の平面パターンを有し、ｐ－型のドリフト領域３の周囲を囲むように設けられている。本発明の実施形態の第５変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0060】
本発明の実施形態の第５変形例に係る半導体装置によれば、１個のＬＤＭＯＳを有する場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
【0061】
本発明の実施形態の第５変形例に係る半導体装置の製造時には、フォトレジスト膜２２のレジストパターンを形成するときに、パンチスルー防止領域９ａに対応する開口部のスリットとしてＣ字状のパターンを形成すればよい。
【0062】
（その他の実施形態）
上記のように、本発明は実施形態及び各変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、本発明の実施形態及び各変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。
上記のように、本発明は実施形態及び各変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、本発明の実施形態及び各変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。
【符号の説明】
【0063】
１…半導体層
２…ウェル領域
３…ドリフト領域
４ａ，４ｂ…ベース領域
５…ドレイン領域
６ａ，６ｂ…ソース領域
７ａ，７ｂ…コンタクト領域
８…基板コンタクト領域
９ａ，９ｂ…パンチスルー防止領域
１０…素子分離絶縁膜
１１ａ，１１ｂ…ゲート電極
１２…ゲート絶縁膜
１３…層間絶縁膜
１４…ドレイン電極
１５，１６…ソース電極
１７，１８…基板コンタクト電極
２０，２１，２２…フォトレジスト膜
２２ａ，２２ｂ，２２ｃ，２２ｄ…開口部
２…ウェル領域
３…ドリフト領域
４ａ，４ｂ…ベース領域
５…ドレイン領域
６ａ，６ｂ…ソース領域
７ａ，７ｂ…コンタクト領域
８…基板コンタクト領域
９ａ，９ｂ…パンチスルー防止領域
１０…素子分離絶縁膜
１１ａ，１１ｂ…ゲート電極
１２…ゲート絶縁膜
１３…層間絶縁膜
１４…ドレイン電極
１５，１６…ソース電極
１７，１８…基板コンタクト電極
２０，２１，２２…フォトレジスト膜
２２ａ，２２ｂ，２２ｃ，２２ｄ…開口部
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】