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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136786
(43)【公開日】2022-09-21
(54)【発明の名称】不揮発性記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20220913BHJP
H01L 27/10 20060101ALI20220913BHJP
H01L 21/8239 20060101ALI20220913BHJP
【ＦＩ】
G11C11/16 240
H01L27/10 481
H01L27/105 448
H01L27/105 447
【審査請求】未請求
【請求項の数】23
【出願形態】ＯＬ
(21)【出願番号】P 2021036568
(22)【出願日】2021-03-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】穂谷 克彦
【テーマコード（参考）】
4M119
5F083
【Ｆターム（参考）】
4M119AA07
4M119AA11
4M119BB01
4M119BB03
4M119CC05
4M119DD37
4M119DD42
4M119EE22
4M119EE27
4M119GG10
4M119HH02
5F083FZ10
5F083GA05
5F083GA10
5F083GA11
5F083GA15
5F083KA01
5F083KA05
5F083LA05
5F083LA10
5F083LA12
5F083LA16
(57)【要約】 （修正有）
【課題】高集積化することが可能な、３次元的構造を有するアーキテクチャを備えた不揮発性記憶装置を提供する。
【解決手段】第１階層に配置された第１配線ＷＬ１～ＷＬ４と、第２階層に配置された第２配線ＢＬ１～ＢＬ４と、第１階層と第２階層との間の第３階層に配置されメモリセル１１１１～１１４４と、第１配線の一端に電気的に接続され第１電位及び第１電位より低い第２電位を供給可能な第１駆動回路２１０と、第１配線の他端に電気的に接続され第１電位と極性が異なる第３電位を供給する第２駆動回路２２０と、第２配線の一端に電気的に接続され第２電位及び第２電位より高い第４電位を供給可能な第３駆動回路２３０と、第２配線の他端に電気的に接続され第１電位と極性が異なる第５電位を供給する第４駆動回路２４０と、第１乃至第４駆動回路に電気的に接続された制御回路３００と、を備える。
【選択図】図１
【解決手段】第１階層に配置された第１配線ＷＬ１～ＷＬ４と、第２階層に配置された第２配線ＢＬ１～ＢＬ４と、第１階層と第２階層との間の第３階層に配置されメモリセル１１１１～１１４４と、第１配線の一端に電気的に接続され第１電位及び第１電位より低い第２電位を供給可能な第１駆動回路２１０と、第１配線の他端に電気的に接続され第１電位と極性が異なる第３電位を供給する第２駆動回路２２０と、第２配線の一端に電気的に接続され第２電位及び第２電位より高い第４電位を供給可能な第３駆動回路２３０と、第２配線の他端に電気的に接続され第１電位と極性が異なる第５電位を供給する第４駆動回路２４０と、第１乃至第４駆動回路に電気的に接続された制御回路３００と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１階層に配置され第１方向に沿って設けられた第１配線と、
前記第１階層の上層の第２階層に配置され前記第１方向に交差する第２方向に沿って設けられた第２配線と、
前記第１階層と前記第２階層との間の第３階層に配置され前記第１配線に電気的に接続された第１端子および前記第２配線に電気的に接続された第２端子を有するメモリセルであって、前記第１端子および前記第２端子の一方から他方に書き込み電流を流した場合に抵抗が可変の抵抗変化素子を備えた前記メモリセルと、
前記第１配線の一端に電気的に接続され第１電位および前記第１電位より低い第２電位を供給可能な第１駆動回路と、
前記第１配線の他端に電気的に接続され前記第１電位と極性が異なる第３電位を供給する第２駆動回路と、
前記第２配線の一端に電気的に接続され前記第２電位および前記第２電位より高い第４電位を供給可能な第３駆動回路と、
前記第２配線の他端に電気的に接続され前記第１電位と極性が異なる第５電位を供給する第４駆動回路と、
前記第１乃至第４駆動回路に電気的に接続された制御回路と、
を備えた不揮発性記憶装置。
前記第１階層の上層の第２階層に配置され前記第１方向に交差する第２方向に沿って設けられた第２配線と、
前記第１階層と前記第２階層との間の第３階層に配置され前記第１配線に電気的に接続された第１端子および前記第２配線に電気的に接続された第２端子を有するメモリセルであって、前記第１端子および前記第２端子の一方から他方に書き込み電流を流した場合に抵抗が可変の抵抗変化素子を備えた前記メモリセルと、
前記第１配線の一端に電気的に接続され第１電位および前記第１電位より低い第２電位を供給可能な第１駆動回路と、
前記第１配線の他端に電気的に接続され前記第１電位と極性が異なる第３電位を供給する第２駆動回路と、
前記第２配線の一端に電気的に接続され前記第２電位および前記第２電位より高い第４電位を供給可能な第３駆動回路と、
前記第２配線の他端に電気的に接続され前記第１電位と極性が異なる第５電位を供給する第４駆動回路と、
前記第１乃至第４駆動回路に電気的に接続された制御回路と、
を備えた不揮発性記憶装置。
【請求項2】
前記第２電位は前記第１電位と前記第３電位との平均値である請求項１記載の不揮発性記憶装置。
【請求項3】
前記メモリセルは、前記第１端子と前記第２端子との間に前記抵抗変化素子に直列に接続され前記抵抗変化素子への電流の供給を制御するスイッチング素子を更に備えた請求項１または２記載の不揮発性記憶装置。
【請求項4】
前記第１駆動回路は、ドレインが前記第１配線の前記一端に電気的に接続されソースが前記第１電位を供給する第１電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第１ｐチャネルトランジスタと、ドレインが前記第１配線の前記一端に電気的に接続されソースが前記第２電位を供給する第２電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第１ｎチャネルトランジスタと、を備え、
前記第２駆動回路は、ドレインが前記第１配線の前記他端に電気的に接続されソースが前記第３電位を供給する第３電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｎチャネルトランジスタと、を備え、
前記第３駆動回路は、ドレインが前記第２配線の前記一端に電気的に接続されソースが前記第４電位を供給する第４電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｐチャネルトランジスタと、ドレインが前記第２配線の前記一端に電気的に接続されソースが前記第２電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第３ｎチャネルトランジスタと、を備え、
前記第４駆動回路は、ドレインが前記第２配線の前記他端に電気的に接続されソースが前記第５電位を供給する第５電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第４ｎチャネルトランジスタと、を備えた請求項１乃至３のいずれかに記載の不揮発性記憶装置。
前記第２駆動回路は、ドレインが前記第１配線の前記他端に電気的に接続されソースが前記第３電位を供給する第３電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｎチャネルトランジスタと、を備え、
前記第３駆動回路は、ドレインが前記第２配線の前記一端に電気的に接続されソースが前記第４電位を供給する第４電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｐチャネルトランジスタと、ドレインが前記第２配線の前記一端に電気的に接続されソースが前記第２電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第３ｎチャネルトランジスタと、を備え、
前記第４駆動回路は、ドレインが前記第２配線の前記他端に電気的に接続されソースが前記第５電位を供給する第５電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第４ｎチャネルトランジスタと、を備えた請求項１乃至３のいずれかに記載の不揮発性記憶装置。
【請求項5】
前記制御回路は、前記第１配線から前記メモリセルを介して前記第２配線に電流を流すことにより前記抵抗変化素子に情報を書き込む場合に、前記第１駆動回路を用いて前記第１配線に前記第１電位を供給させるとともに前記第４駆動回路を用いて前記第２配線に前記第５電位を供給させ、
前記第２配線から前記メモリセルを介して前記第１配線に電流を流すことにより前記抵抗変化素子に情報を書き込む場合に、前記第３駆動回路を用いて前記第２配線に前記第４電位を供給させるとともに前記第２駆動回路を用いて前記第１配線に前記第３電位を供給させる請求項１乃至４のいずれかに記載の不揮発性記憶装置。
前記第２配線から前記メモリセルを介して前記第１配線に電流を流すことにより前記抵抗変化素子に情報を書き込む場合に、前記第３駆動回路を用いて前記第２配線に前記第４電位を供給させるとともに前記第２駆動回路を用いて前記第１配線に前記第３電位を供給させる請求項１乃至４のいずれかに記載の不揮発性記憶装置。
【請求項6】
前記制御回路は、前記抵抗変化素子に情報を書き込む前に、前記第１駆動回路を用いて前記第１配線に前記第２電位を供給させるとともに、前記第３駆動回路を用いて前記第２配線に前記第２電位を供給させる請求項１乃至５のいずれかに記載の不揮発性記憶装置。
【請求項7】
前記抵抗変化素子は、磁化方向が固定された第１磁性層と、磁化方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性絶縁層と、を備えた請求項１乃至６のいずれかに記載の不揮発性記憶装置。
【請求項8】
第１階層に配置され第１方向に沿って設けられた複数の第１配線と、
前記第１階層の上層の第２階層に配置され前記第１方向に交差する第２方向に沿って設けられた複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に配置され前記複数の第１配線と前記複数の第２配線との交差領域に配置された複数の第１メモリセルであって、各第１メモリセルが第１端子および第２端子を有し前記第１端子は対応する第１配線に電気的に接続され前記第２端子は対応する第２配線に電気的に接続され、前記第１端子および前記第２端子の一方から他方に書き込み電流を流した場合に抵抗が可変の第１抵抗変化素子を備えた前記複数の第１メモリセルと、
前記複数の第１配線の一端に電気的に接続され第１電位および前記第１電位より低い第２電位を供給可能な第１駆動回路と、
前記複数の第１配線の他端に電気的に接続され前記第１電位と極性が異なる第３電位を供給する第２駆動回路と、
前記複数の第２配線の一端に電気的に接続され前記第２電位および前記第２電位より高い第４電位を供給可能な第３駆動回路と、
前記複数の第２配線の他端に電気的に接続され前記第１電位と極性が異なる第５電位を供給する第４駆動回路と、
前記第１乃至第４駆動回路に電気的に接続された制御回路と、
を備えた不揮発性記憶装置。
前記第１階層の上層の第２階層に配置され前記第１方向に交差する第２方向に沿って設けられた複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に配置され前記複数の第１配線と前記複数の第２配線との交差領域に配置された複数の第１メモリセルであって、各第１メモリセルが第１端子および第２端子を有し前記第１端子は対応する第１配線に電気的に接続され前記第２端子は対応する第２配線に電気的に接続され、前記第１端子および前記第２端子の一方から他方に書き込み電流を流した場合に抵抗が可変の第１抵抗変化素子を備えた前記複数の第１メモリセルと、
前記複数の第１配線の一端に電気的に接続され第１電位および前記第１電位より低い第２電位を供給可能な第１駆動回路と、
前記複数の第１配線の他端に電気的に接続され前記第１電位と極性が異なる第３電位を供給する第２駆動回路と、
前記複数の第２配線の一端に電気的に接続され前記第２電位および前記第２電位より高い第４電位を供給可能な第３駆動回路と、
前記複数の第２配線の他端に電気的に接続され前記第１電位と極性が異なる第５電位を供給する第４駆動回路と、
前記第１乃至第４駆動回路に電気的に接続された制御回路と、
を備えた不揮発性記憶装置。
【請求項9】
前記第２電位は前記第１電位と前記第３電位との平均値である請求項８記載の不揮発性記憶装置。
【請求項10】
前記複数の第１メモリセルはそれぞれ、前記第１端子と前記第２端子との間に前記第１抵抗変化素子に直列に接続され前記第１抵抗変化素子への電流の供給を制御する第１スイッチング素子を更に備えた請求項８または９記載の不揮発性記憶装置。
【請求項11】
前記第１駆動回路は、前記複数の第１配線に対応して設けられ、ドレインが対応する第１配線の前記一端に電気的に接続されソースが前記第１電位を供給する第１電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第１ｐチャネルトランジスタと、ドレインが対応する第１配線の前記一端に電気的に接続されソースが前記第２電位を供給する第２電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第１ｎチャネルトランジスタと、を備え、
前記第２駆動回路は、前記複数の第１配線に対応して設けられ、ドレインが対応する第１配線の前記他端に電気的に接続されソースが前記第３電位を供給する第３電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｎチャネルトランジスタと、を備え、
前記第３駆動回路は、前記複数の第２配線に対応して設けられ、ドレインが対応する第２配線の前記一端に電気的に接続されソースが前第４電位を供給する第４電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｐチャネルトランジスタと、ドレインが対応する第２配線の前記一端に電気的に接続されソースが前記第２電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第３ｎチャネルトランジスタと、を備え、
前記第４駆動回路は、前記複数の第２配線に対応して設けられ、ドレインが対応する第２配線の前記他端に電気的に接続されソースが前記第５電位を供給する第５電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第４ｎチャネルトランジスタと、を備えた請求項８乃至１０のいずれかに記載の不揮発性記憶装置。
前記第２駆動回路は、前記複数の第１配線に対応して設けられ、ドレインが対応する第１配線の前記他端に電気的に接続されソースが前記第３電位を供給する第３電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｎチャネルトランジスタと、を備え、
前記第３駆動回路は、前記複数の第２配線に対応して設けられ、ドレインが対応する第２配線の前記一端に電気的に接続されソースが前第４電位を供給する第４電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第２ｐチャネルトランジスタと、ドレインが対応する第２配線の前記一端に電気的に接続されソースが前記第２電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第３ｎチャネルトランジスタと、を備え、
前記第４駆動回路は、前記複数の第２配線に対応して設けられ、ドレインが対応する第２配線の前記他端に電気的に接続されソースが前記第５電位を供給する第５電源に電気的に接続されゲートが前記制御回路からの制御信号を受ける第４ｎチャネルトランジスタと、を備えた請求項８乃至１０のいずれかに記載の不揮発性記憶装置。
【請求項12】
前記制御回路は、前記複数のメモリセルのうちの１つのメモリセルを選択し、この選択されたメモリセルの第１抵抗変化素子に情報を書き込む場合において、前記選択されたメモリセルに対応する第１配線から前記選択されたメモリセルを介して対応する第２配線に電流を流すことにより前記第１抵抗変化素子に情報を書き込むとき、前記第１駆動回路を用いて前記選択されたメモリセルに対応する第１配線に前記第１電位を供給させるとともに前記第４駆動回路を用いて前記選択されたメモリセルに対応する第２配線に前記第５電位を供給させ、
前記選択されたメモリセルに対応する第２配線から前記選択されたメモリセルを介して対応する第１配線に電流を流すことにより前記第１抵抗変化素子に情報を書き込むとき、前記第３駆動回路を用いて前記選択されたメモリセルに対応する第２配線に前記第４電位を供給させるとともに前記第２駆動回路を用いて前記選択されたメモリセルに対応する第１配線に前記第３電位を供給させ、
前記選択されたメモリセル以外のメモリセルに対応する第１配線に前記第１駆動回路を用いて前記第２電位を供給させるとともに前記選択されたメモリセル以外のメモリセルに対応する第２配線に前記第３駆動回路を用いて前記第２電位を供給させる請求項８乃至１１のいずれかに記載の不揮発性記憶装置。
前記選択されたメモリセルに対応する第２配線から前記選択されたメモリセルを介して対応する第１配線に電流を流すことにより前記第１抵抗変化素子に情報を書き込むとき、前記第３駆動回路を用いて前記選択されたメモリセルに対応する第２配線に前記第４電位を供給させるとともに前記第２駆動回路を用いて前記選択されたメモリセルに対応する第１配線に前記第３電位を供給させ、
前記選択されたメモリセル以外のメモリセルに対応する第１配線に前記第１駆動回路を用いて前記第２電位を供給させるとともに前記選択されたメモリセル以外のメモリセルに対応する第２配線に前記第３駆動回路を用いて前記第２電位を供給させる請求項８乃至１１のいずれかに記載の不揮発性記憶装置。
【請求項13】
前記制御回路は、前記選択されたメモリセル以外のメモリセルに対応する第１配線に前記第１駆動回路を用いて前記第２電位を供給させるとともに前記選択されたメモリセル以外のメモリセルに対応する第２配線に前記第３駆動回路を用いて前記第２電位を供給させる請求項１２記載の不揮発性記憶装置。
【請求項14】
前記制御回路は、前記選択されたメモリセルの第１抵抗変化素子に情報を書き込む前に、前記第１駆動回路を用いて前記複数の第１配線に前記第２電位を供給させるとともに、前記第３駆動回路を用いて前記複数の第２配線に前記第２電位を供給させる請求項１２または１３記載の不揮発性記憶装置。
【請求項15】
前記第１抵抗変化素子は、磁化方向が固定された第１磁性層と、磁化方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性絶縁層と、を備えた請求項８乃至１４のいずれかに記載の不揮発性記憶装置。
【請求項16】
前記第２階層の上方の第４階層に配置され前記第１方向に沿って設けられた複数の第３配線と、
前記第２階層と前記第４階層との間の第５階層に配置され前記複数の第２配線と前記複数の第３配線との交差領域に配置された複数の第２メモリセルであって、各第２メモリセルが第３端子および第４端子を有し前記第３端子は対応する第３配線に電気的に接続され前記第４端子は対応する第２配線に電気的に接続され、前記第３端子および前記第４端子の一方から他方に書き込み電流を流した場合に抵抗が可変の第２抵抗変化素子を備えた前記複数の第２メモリセルと、
前記複数の第３配線の一端に電気的に接続され前記第１電位および前記第２電位を供給可能な第５駆動回路と、
前記複数の第３配線の他端に電気的に接続され前記第３電位を供給可能な第６駆動回路と、
を更に備え、前記制御回路は、前記第５駆動回路および前記第６駆動回路に電気的に接続された請求項８乃至１５のいずれかに記載の不揮発性記憶装置。
前記第２階層と前記第４階層との間の第５階層に配置され前記複数の第２配線と前記複数の第３配線との交差領域に配置された複数の第２メモリセルであって、各第２メモリセルが第３端子および第４端子を有し前記第３端子は対応する第３配線に電気的に接続され前記第４端子は対応する第２配線に電気的に接続され、前記第３端子および前記第４端子の一方から他方に書き込み電流を流した場合に抵抗が可変の第２抵抗変化素子を備えた前記複数の第２メモリセルと、
前記複数の第３配線の一端に電気的に接続され前記第１電位および前記第２電位を供給可能な第５駆動回路と、
前記複数の第３配線の他端に電気的に接続され前記第３電位を供給可能な第６駆動回路と、
を更に備え、前記制御回路は、前記第５駆動回路および前記第６駆動回路に電気的に接続された請求項８乃至１５のいずれかに記載の不揮発性記憶装置。
【請求項17】
前記第２メモリセルは、前記第３端子と前記第４端子との間に前記第２抵抗変化素子に直列に接続され前記第２抵抗変化素子への電流の供給を制御する第２スイッチング素子を更に備えた請求項１６記載の不揮発性記憶装置。
【請求項18】
前記第２抵抗変化素子は、磁化方向が固定された第３磁性層と、磁化方向が可変の第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性絶縁層と、を備えた請求項１６または１７に記載の不揮発性記憶装置。
【請求項19】
前記制御回路は、前記複数の第２メモリセルのうちの１つのメモリセルを選択し、この選択されたメモリセルの第２抵抗変化素子に情報を書き込む場合において、前記選択されたメモリセルに対応する第３配線から前記選択されたメモリセルを介して対応する第２配線に電流を流すことにより前記第２抵抗変化素子に情報を書き込むとき、前記第５駆動回路を用いて前記選択されたメモリセルに対応する第３配線に前記第１電位を供給させるとともに前記第４駆動回路を用いて前記選択されたメモリセルに対応する第２配線に前記第５電位を供給させ、
前記選択されたメモリセルに対応する第２配線から前記選択されたメモリセルを介して対応する第３配線に電流を流すことにより前記第２抵抗変化素子に情報を書き込むとき、前記第３駆動回路を用いて前記選択されたメモリセルに対応する第２配線に前記第４電位を供給させるとともに前記第６駆動回路を用いて前記選択されたメモリセルに対応する第３配線に前記第３電位を供給させる請求項１６または１７記載の不揮発性記憶装置。
前記選択されたメモリセルに対応する第２配線から前記選択されたメモリセルを介して対応する第３配線に電流を流すことにより前記第２抵抗変化素子に情報を書き込むとき、前記第３駆動回路を用いて前記選択されたメモリセルに対応する第２配線に前記第４電位を供給させるとともに前記第６駆動回路を用いて前記選択されたメモリセルに対応する第３配線に前記第３電位を供給させる請求項１６または１７記載の不揮発性記憶装置。
【請求項20】
前記制御回路は、前記選択されたメモリセル以外のメモリセルに対応する第３配線に前記第５駆動回路を用いて前記第２電位を供給させるとともに前記選択されたメモリセル以外のメモリセルに対応する第２配線に前記第３駆動回路を用いて前記第２電位を供給させる請求項１９記載の不揮発性記憶装置。
【請求項21】
前記制御回路は、前記選択されたメモリセルに情報を書き込む前に、前記選択されたメモリセルに電気的に接続された第５駆動回路を用いて前記複数の第３配線に前記第２電位を供給させるとともに、前記第３駆動回路を用いて前記複数の第２配線に前記第２電位を供給させる請求項１９または２０記載の不揮発性記憶装置。
【請求項22】
前記複数の第１配線の前記他端に電気的に接続され前記第２電位を供給する第７駆動回路と、
前記複数の第３配線の前記他端に電気的に接続され前記第２電位を供給する第８駆動回路と、
を更に備え、前記第７駆動回路および前記第８駆動回路は前記制御回路に電気的に接続された請求項１９乃至２１のいずれかに記載の不揮発性記憶装置。
前記複数の第３配線の前記他端に電気的に接続され前記第２電位を供給する第８駆動回路と、
を更に備え、前記第７駆動回路および前記第８駆動回路は前記制御回路に電気的に接続された請求項１９乃至２１のいずれかに記載の不揮発性記憶装置。
【請求項23】
前記制御回路は、前記第１メモリセルおよび前記第２メモリセルの一方のメモリセルに含まれる抵抗変化素子に情報を書き込む場合は、前記第１駆動回路および前記第５駆動回路に同時に同じ制御信号を送り、かつ他方のメモリセルに電気的に接続された第１配線および第３配線の一方に前記第２電位を供給する請求項２２記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【0002】
不揮発性記憶装置として、例えばＭＴＪ(Magnetic Tunnel Junction)素子を含むメモリセルを備えたＭＲＡＭ(Magnetic Random Access Memory)が知られ、この不揮発性記憶装置において、３次元的構造を有するアーキテクチャの検討が進められている。一般に、このアーキテクチャを有する不揮発性記憶装置においては、メモリセルが配列されたメモリセルアレイの下方に、上記メモリセルを駆動する回路（以下、ＣＵＡ(Circuit Under Array)とも云う）が設けられる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第３８３６８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、高集積化することが可能な、３次元的構造を有するアーキテクチャを備えた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による不揮発性記憶装置は、第１階層に配置され第１方向に沿って設けられた第１配線と、前記第１階層の上層の第２階層に配置され前記第１方向に交差する第２方向に沿って設けられた第２配線と、前記第１階層と前記第２階層との間の第３階層に配置され前記第１配線に電気的に接続された第１端子および前記第２配線に電気的に接続された第２端子を有するメモリセルであって、前記第１端子および前記第２端子の一方から他方に書き込み電流を流した場合に抵抗が可変の抵抗変化素子を備えた前記メモリセルと、前記第１配線の一端に電気的に接続され第１電位および前記第１電位より低い第２電位を供給可能な第１駆動回路と、前記第１配線の他端に電気的に接続され前記第１電位と極性が異なる第３電位を供給する第２駆動回路と、前記第２配線の一端に電気的に接続され前記第２電位および前記第２電位より高い第４電位を供給可能な第３駆動回路と、前記第２配線の他端に電気的に接続され前記第１電位と極性が異なる第５電位を供給する第４駆動回路と、前記第１乃至第４駆動回路に電気的に接続された制御回路と、を備えている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態による不揮発性記憶装置を示す回路図。
【図2A】第１実施形態による不揮発性記憶装置を示す断面図。
【図2B】第１実施形態による不揮発性記憶装置を示す断面図。
【図2C】第１実施形態のメモリアレイを示す鳥瞰図。
【図3A】第１実施形態による不揮発性記憶装置のメモリセルの構成を示す図。
【図3B】第１実施形態による不揮発性記憶装置のメモリ素子を示す断面図。
【図6】比較例の不揮発性記憶装置を示す回路図。
【図7】第２実施形態による不揮発性記憶装置を示す断面図。
【図8】第２実施形態による不揮発性記憶装置を示す断面図。
【図9】第３実施形態による不揮発性記憶装置を示す断面図。
【図10】第３実施形態による不揮発性記憶装置を示す断面図。
【発明を実施するための形態】
【0007】
本発明の一実施形態による不揮発性記憶装置は、第１階層に配置され第１方向に沿って設けられた第１配線と、前記第１階層の上層の第２階層に配置され前記第１方向に交差する第２方向に沿って設けられた第２配線と、前記第１階層と前記第２階層との間の第３階層に配置され前記第１配線に電気的に接続された第１端子および前記第２配線に電気的に接続された第２端子を有するメモリセルであって、前記第１端子および前記第２端子の一方から他方に書き込み電流を流した場合に抵抗が可変の抵抗変化素子を備えた前記メモリセルと、前記第１配線の一端に電気的に接続され第１電位および前記第１電位より低い第２電位を供給可能な第１駆動回路と、前記第１配線の他端に電気的に接続され前記第１電位と極性が異なる第３電位を供給する第２駆動回路と、前記第２配線の一端に電気的に接続され前記第２電位および前記第２電位より高い第４電位を供給可能な第３駆動回路と、前記第２配線の他端に電気的に接続され前記第１電位と極性が異なる第５電位を供給する第４駆動回路と、前記第１乃至第４駆動回路に電気的に接続された制御回路と、を備えている。
【0008】
以下に本発明の実施形態による不揮発性記憶装置について図面を参照して説明する。
【0009】
（第１実施形態）
第１実施形態による不揮発性記憶装置（以下、単に記憶装置とも云う）を図１に示す。この記憶装置は、メモリセルアレイ１００と、駆動回路２１０，２２０，２３０，２４０と、制御回路３００と、を備えている。メモリセルアレイ１００は、ワード線ＷＬ１，ＷＬ２、ＷＬ３，ＷＬ４と、これらのワード線とそれぞれ交差するビット線ＢＬ１，ＢＬ２、ＢＬ３，ＢＬ４と、ワード線ＷＬｉ（ｉ＝１，・・・，４）とビット線ＢＬｊ（ｊ＝１，・・・，４）との交差領域に設けられたメモリセル１１ｉｊと、を備えている。メモリセル１１ｉｊ（ｉ，ｊ＝１，・・・，４）は第１端子および第２端子を有し、第１端子は対応するワード線ＷＬｉに電気的に接続され、第２端子は対応するビット線ＢＬｊに電気的に接続される。なお、本実施形態では、メモリセルアレイ１００は、４本のワード線ＷＬ１～ＷＬ４と、４本のビット線ＢＬ１～ＢＬ４と、４×４個のメモリセル１１１１～１１４４と、を備えているが、ｍ、ｎを自然数とするとき、ｍ本のワード線ＷＬ１～ＷＬｍと、ｎ本のビット線ＢＬ１～ＢＬｎと、それらの交差領域に設けられたｍｎ個のメモリセル１１１１～１１ｍｎと、を備えていてもよい。
第１実施形態による不揮発性記憶装置（以下、単に記憶装置とも云う）を図１に示す。この記憶装置は、メモリセルアレイ１００と、駆動回路２１０，２２０，２３０，２４０と、制御回路３００と、を備えている。メモリセルアレイ１００は、ワード線ＷＬ１，ＷＬ２、ＷＬ３，ＷＬ４と、これらのワード線とそれぞれ交差するビット線ＢＬ１，ＢＬ２、ＢＬ３，ＢＬ４と、ワード線ＷＬｉ（ｉ＝１，・・・，４）とビット線ＢＬｊ（ｊ＝１，・・・，４）との交差領域に設けられたメモリセル１１ｉｊと、を備えている。メモリセル１１ｉｊ（ｉ，ｊ＝１，・・・，４）は第１端子および第２端子を有し、第１端子は対応するワード線ＷＬｉに電気的に接続され、第２端子は対応するビット線ＢＬｊに電気的に接続される。なお、本実施形態では、メモリセルアレイ１００は、４本のワード線ＷＬ１～ＷＬ４と、４本のビット線ＢＬ１～ＢＬ４と、４×４個のメモリセル１１１１～１１４４と、を備えているが、ｍ、ｎを自然数とするとき、ｍ本のワード線ＷＬ１～ＷＬｍと、ｎ本のビット線ＢＬ１～ＢＬｎと、それらの交差領域に設けられたｍｎ個のメモリセル１１１１～１１ｍｎと、を備えていてもよい。
【0010】
ワード線ＷＬｉ（ｉ＝１，・・・，４）は第１階層に配置され第１方向（ｘ方向）に沿って設けられ、ビット線ＢＬｊ（ｊ＝１，・・・，４）は第１階層の上方の第３階層に配置され、第１方向に交差する第２方向（ｙ方向）に沿って設けられ、メモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）は第１階層と第３階層との間の第２階層に配置され、第１方向（ｘ方向）および第２方向（ｙ方向）にそれぞれ交差する第３方向（ｚ方向）に沿って設けられる。駆動回路２１０，２２０，２３０，２４０および制御回路３００は、ワード線ＷＬ１～ＷＬ４が配置される第１階層より下方の階層に配置される。なお、駆動回路２１０，２２０，２３０，２４０は、制御回路３００によって制御される。
【0011】
第１実施形態の記憶装置を図１に示すワード線ＷＬ２に沿ったｘ―ｚ平面で切断した断面を図２Ａに示し、ビット線ＢＬ２に沿ったｙ―ｚ平面で切断した断面を図２Ｂに示し、第１実施形態の記憶装置のメモリアレイ１００の鳥瞰図を図２Ｃに示す。図２Ａ乃至図２Ｃから分かるように、第１実施形態の記憶装置は、３次元的構造を有するアーキテクチャを備えている。
【0012】
ワード線ＷＬｉ（ｉ＝１，・・・，４）は、一端が駆動回路２１０に電気的に接続され、他端が駆動回路２２０に電気的に接続される。ビット線ＢＬｊ（ｊ＝１，・・・，４）は、一端が駆動回路２３０に電気的に接続され、他端が駆動回路２４０に電気的に接続される。ここで、「ＡがＢに電気的に接続される」とは、ＡがＢに直接接続されていてもよいし、ＡがＢに電気導体を介して間接的に接続されていてもよいことを意味する。
【0013】
駆動回路２１０は、各ワード線ＷＬｉ（ｉ＝１，・・・，４）に対応して設けられ直列に接続されたｐチャネルトランジスタ２１２およびｎチャネルトランジスタ２１４を備えている。ｐチャネルトランジスタ２１２はソースが電位ＶＤＤ（例えば、正の電位とする）を供給する電源に電気的に接続される。ｎチャネルトランジスタ２１４はソースが電位ＶＳＳ（例えば０Ｖ）を供給する電源（ＶＳＳとも表示）に電気的に接続される。ｐチャネルトランジスタ２１２のドレインおよびｎチャネルトランジスタ２１４のドレインは、対応するワード線ＷＬｉ（ｉ＝１，・・・，４）の一端に電気的に接続される。ｐチャネルトランジスタ２１２のゲートおよびｎチャネルトランジスタ２１４のゲートは、制御回路３００からの制御信号を受ける。
【0014】
駆動回路２２０は、各ワード線ＷＬｉ（ｉ＝１，・・・，４）に対応して設けられたｎチャネルトランジスタ２２２を備えている。ｎチャネルトランジスタ２２２は、ソースが電位ＶＮＮ（＝－ＶＤＤ）を供給する電源（ＶＮＮとも表示）に電気的に接続され、ドレインが対応するワード線ＷＬｉ（ｉ＝１，・・・，４）の他端に電気的に接続され、ゲートが制御回路３００からの制御信号を受ける。
【0015】
駆動回路２３０は、各ビット線ＢＬｊ（ｊ＝１，・・・，４）に対応して設けられ直列に接続されたｐチャネルトランジスタ２３２およびｎチャネルトランジスタ２３４を備えている。ｐチャネルトランジスタ２３２はソースが電源ＶＤＤに電気的に接続される。ｎチャネルトランジスタ２３４はソースが電源ＶＳＳ（０Ｖ）に電気的に接続される。ｐチャネルトランジスタ２３２のドレインおよびｎチャネルトランジスタ２３４のドレインは、対応するビット線ＢＬｊ（ｊ＝１，・・・，４）の一端に電気的に接続される。ｐチャネルトランジスタ２３２のゲートおよびｎチャネルトランジスタ２３４のゲートは、制御回路３００からの信号を受ける。
【0016】
駆動回路２４０は、各ビット線ＢＬｊ（ｊ＝１，・・・，４）に対応して設けられたｎチャネルトランジスタ２４２を備えている。ｎチャネルトランジスタ２４２は、ソースが電源ＶＮＮ（＝－ＶＤＤ）に電気的に接続され、ドレインが対応するビット線ＢＬｉ（ｉ＝１，・・・，４）の他端に電気的に接続され、ゲートが制御回路３００からの制御信号を受ける。
【0017】
メモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）は、図３Ａに示すように、直列に接続されたメモリ素子１２と、スイッチング素子１４と、を備えている。メモリ素子１２は、第１抵抗値と、この第１抵抗値より高い第２抵抗値を有し、メモリセルの第１端子および第２端子の一方から他方に書き込み電流を流した場合に抵抗値が第１抵抗値および第２抵抗値の一方から他方に変化可能な抵抗変化素子である。例えば、第１端子から第２端子に書き込み電流を流した場合に第１抵抗値から第２抵抗値に変化可能である場合には、第２端子から第１端子に書き込み電流を流した場合に第２抵抗値から第１抵抗値に変化可能である。
【0018】
この抵抗変化素子は、例えばＭＴＪ(Magnetic Tunnel Junction)素子であって、図３Ｂに示すように、磁化方向が固定された磁性層（以下参照層とも云う）１２ａと、磁化方向が可変の磁性層（以下、記憶層とも云う）１２ｃと、参照層１２ａと記憶層１２ｃとの間に設けられた非磁性絶縁層（以下、トンネルバリア層とも云う）１２ｂと、備えている。ここで、「磁化方向が固定された」とはメモリ素子に書き込み電流を流す前（書き込み前）と流した後（書き込み後）とで磁化方向が変化しないことを意味し、「磁化方向が可変である」とはメモリ素子に書き込み電流を流す前と流した後で磁化方向が変化可能であることを意味する。参照層１２ａと記憶層１２ｃの磁化方向が互いに平行（同じ向き）である場合は、ＭＴＪ素子の抵抗値は低く、互いに反平行（反対向き）である場合にはその抵抗値は高い。
【0019】
また、図３Ｂにおいては、磁化方向は参照層および記憶層の積層方向に直交する、すなわち膜面（表面）に平行であると表示しているが、積層方向に平行、すなわち膜面に直交する方向であってもよい。積層方向に平行な場合は、記憶層１２ｃおよび参照層１２ａはそれぞれ垂直磁気異方性を有する。また、積層方向に直交する場合は、記憶層１２ｃおよび参照層１２ａはそれぞれ面内磁気異方性を有する。
【0020】
（平行－＞反平行）
記憶層１２ｃの磁化方向が参照層１２ａの磁化方向に平行（Parallel）である場合に、反平行（Anti-Parallel）にする場合の書き込み方法について説明する。この場合は、書き込み電流を参照層１２ａからトンネルバリア層１２ｂを介して記憶層１２ｃに向かって流す。すると、電子は、書き込み電流の向きと反対に流れ、記憶層１２ｃから参照層１２ａに向かって流れる。記憶層１２ｃ中を流れることによってスピン偏極された電子は、トンネルバリア層１２ｂを通過し、トンネルバリア層１２ｂと参照層１２ａとの界面に達する。このスピン偏極された電子は、大部分が記憶層１２ｃの磁化方向と同じ向きの磁化を有し、小数部分が記憶層１２ｃの磁化方向と反対の向きを有する。参照層１２ａの磁化方向と同じ向きの磁化を有する電子は、上記界面を通過し参照層１２ａに流れる。これに対して、参照層１２ａの磁化方向と反対の向きの磁化を有する電子は、上記界面で反射され、トンネルバリア層１２ｂを介して記憶層１２ｃに流れ込み、記憶層１２ｃ内の磁化にスピントルクを及ぼし、記憶層１２ｃ内の磁化の方向を反転させ、参照層１２ａの磁化方向と反対の向きにする。すなわち、記憶層１２ｃの磁化方向が、参照層１２ａの磁化方向に反平行になる。
記憶層１２ｃの磁化方向が参照層１２ａの磁化方向に平行（Parallel）である場合に、反平行（Anti-Parallel）にする場合の書き込み方法について説明する。この場合は、書き込み電流を参照層１２ａからトンネルバリア層１２ｂを介して記憶層１２ｃに向かって流す。すると、電子は、書き込み電流の向きと反対に流れ、記憶層１２ｃから参照層１２ａに向かって流れる。記憶層１２ｃ中を流れることによってスピン偏極された電子は、トンネルバリア層１２ｂを通過し、トンネルバリア層１２ｂと参照層１２ａとの界面に達する。このスピン偏極された電子は、大部分が記憶層１２ｃの磁化方向と同じ向きの磁化を有し、小数部分が記憶層１２ｃの磁化方向と反対の向きを有する。参照層１２ａの磁化方向と同じ向きの磁化を有する電子は、上記界面を通過し参照層１２ａに流れる。これに対して、参照層１２ａの磁化方向と反対の向きの磁化を有する電子は、上記界面で反射され、トンネルバリア層１２ｂを介して記憶層１２ｃに流れ込み、記憶層１２ｃ内の磁化にスピントルクを及ぼし、記憶層１２ｃ内の磁化の方向を反転させ、参照層１２ａの磁化方向と反対の向きにする。すなわち、記憶層１２ｃの磁化方向が、参照層１２ａの磁化方向に反平行になる。
【0021】
（反平行－＞平行）
記憶層１２ｃの磁化方向が参照層１２ａの磁化方向に反平行（Anti-Parallel）である場合に、平行（Parallel）にする場合の書き込み方法について説明する。この場合は、書き込み電流を記憶層１２ｃからトンネルバリア層１２ｂを介して参照層１２ａに向かって流す。すると、電子は、書き込み電流の向きと反対に流れ、参照層１２ａから記憶層１２ｃに向かって流れる。参照層１２ａ中を流れることによってスピン偏極された電子は、トンネルバリア層１２ｂを通過し、トンネルバリア層１２ｂと記憶層１２ｃとの界面に達する。スピン偏極された電子は、大部分が参照層１２ａの磁化方向と同じ向きのスピンを有し、小数部分が参照層１２ａの磁化方向と反対の向きを有する。記憶層１２ｃの磁化方向と反対の向きのスピンを有する電子は、上記界面を通過し記憶層１２ｃに流れ込み、記憶層１２ｃ内の磁化にスピントルクを及ぼし、記憶層１２ｃ内の磁化の方向を反転させ、参照層１２ａの磁化方向と同じ向きにする。これに対して、記憶層１２ｃの磁化方向と同じ向きのスピンを有する電子は、記憶層１２ｃに流れる。すなわち、記憶層１２ｃの磁化方向が、参照層１１ａの磁化方向に平行になる。
記憶層１２ｃの磁化方向が参照層１２ａの磁化方向に反平行（Anti-Parallel）である場合に、平行（Parallel）にする場合の書き込み方法について説明する。この場合は、書き込み電流を記憶層１２ｃからトンネルバリア層１２ｂを介して参照層１２ａに向かって流す。すると、電子は、書き込み電流の向きと反対に流れ、参照層１２ａから記憶層１２ｃに向かって流れる。参照層１２ａ中を流れることによってスピン偏極された電子は、トンネルバリア層１２ｂを通過し、トンネルバリア層１２ｂと記憶層１２ｃとの界面に達する。スピン偏極された電子は、大部分が参照層１２ａの磁化方向と同じ向きのスピンを有し、小数部分が参照層１２ａの磁化方向と反対の向きを有する。記憶層１２ｃの磁化方向と反対の向きのスピンを有する電子は、上記界面を通過し記憶層１２ｃに流れ込み、記憶層１２ｃ内の磁化にスピントルクを及ぼし、記憶層１２ｃ内の磁化の方向を反転させ、参照層１２ａの磁化方向と同じ向きにする。これに対して、記憶層１２ｃの磁化方向と同じ向きのスピンを有する電子は、記憶層１２ｃに流れる。すなわち、記憶層１２ｃの磁化方向が、参照層１１ａの磁化方向に平行になる。
【0022】
また、各メモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）において、メモリ素子１２に直列に接続されたスイッチング素子１４は、対応するメモリ素子１２への情報（磁化方向）の書き込みおよび読み出し時において、メモリ素子１２への電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば或るメモリセルメモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）内のスイッチング素子１４は、このメモリセルに印加される電圧が閾値Ｖｔｈ（例えばＶＤＤ以上）以下となる場合、抵抗値の大きい絶縁体として遮断し、オフ状態となる。上記メモリセルに印加される電圧が上記閾値Ｖｔｈより大となる場合、抵抗値の小さい導電体として電流を流し、オン状態となる。すなわち、スイッチング素子１４は流れる電流の方向に依らず、メモリセルメモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）に印加される電圧の大きさに応じて、電流を流すかまたは遮断するかを切り替え可能な機能を有する。
【0023】
（書き込み方法の第１例）
次に、第１実施形態の記憶装置における書き込み方法の第１例について図４Ａおよび図４Ｂを参照して説明する。本実施形態においては、各メモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）においては、参照層１２ａが対応するワード線ＷＬｉに電気的に接続され、記憶層１２ｃが対応するビット線ＢＬｊに電気的接続されている。すなわち、各メモリセル１１ｉｊ（ｉ、ｊ＝１，２，３，４）において、メモリ素子１２の参照層１２ａがワード線ＷＬｉに直接接続されている場合には、記憶層１２ｃがスイッチング素子１４を介してビット線ＢＬｊに電気的に接続され、メモリ素子１２の参照層１２ａがワード線ＷＬｉにスイッチング素子１４を介して接続されている場合には、記憶層１２ｃがビット線ＢＬｊに直接接続される。
次に、第１実施形態の記憶装置における書き込み方法の第１例について図４Ａおよび図４Ｂを参照して説明する。本実施形態においては、各メモリセル１１ｉｊ（ｉ、ｊ＝１，・・・，４）においては、参照層１２ａが対応するワード線ＷＬｉに電気的に接続され、記憶層１２ｃが対応するビット線ＢＬｊに電気的接続されている。すなわち、各メモリセル１１ｉｊ（ｉ、ｊ＝１，２，３，４）において、メモリ素子１２の参照層１２ａがワード線ＷＬｉに直接接続されている場合には、記憶層１２ｃがスイッチング素子１４を介してビット線ＢＬｊに電気的に接続され、メモリ素子１２の参照層１２ａがワード線ＷＬｉにスイッチング素子１４を介して接続されている場合には、記憶層１２ｃがビット線ＢＬｊに直接接続される。
【0024】
図４Ａは、メモリセル１１２２のメモリ素子１２の記憶層１２ｃの磁化方向を、参照層１２ａの磁化方向に平行から反平行になる書き込みを行う場合を説明する図である。なお、図４Ａにおいては、図１に示す駆動回路２１０、２２０．２３０，２４０は、ワード線ＷＬ２およびビット線ＢＬ２に接続されたトランジスタ２１２、２２２，２３２，２４２以外は省略している。
【0025】
まず、駆動回路２１０，２２０，２３０，２４０を用いて、全てのワード線ＷＬ１～ＷＬ４および全てのビット線ＢＬ１～ＢＬ４に電位ＶＳＳを与える。これは、駆動回路２１０のトランジスタ２１２、駆動回路２２０のトランジスタ２２２、駆動回路２３０のトランジスタ２３２、駆動回路２４０のトランジスタ２４２をオフ状態にし、駆動回路２１０のトランジスタ２１４、駆動回路２３０のトランジスタ２３４をオン状態にすることにより得ることができる。
【0026】
次に、メモリセル１１２２のメモリ素子１２に情報を書き込むために、ワード線ＷＬ２に接続されたトランジスタ２１２をオン状態にするとともにトランジスタ２２２をオフ状態にし、さらにビット線ＢＬ２に接続されたトランジスタ２３２をオフ状態にするとともにトランジスタ２４２をオン状態にする（図４Ａ参照）。これにより、ワード線ＷＬ２には電位ＶＤＤが印加され、ビット線ＢＬ２には電位ＶＮＮが印加され、メモリセル１１２２のメモリ素子１２には書き込み電圧（＝ＶＤＤ－ＶＮＮ）が印加されて、書き込み電流がワード線ＷＬ２からメモリセル１１２２およびビット線ＢＬ２に流れる。メモリセル１１２２の参照層１２ａがワード線ＷＬ２に電気的に接続され、記憶層１２ｃがビット線ＢＬ２に電気的に接続されているので、書き込み電流は参照層１２ａから記憶層１２ｃに流れ、上述したように、記憶層１２ｃの磁化方向が反転し、参照層１２ａの磁化方向に逆（反平行）になる。
【0027】
このとき、選択され電圧ＶＤＤが印加されたワード線ＷＬ２に接続されかつ書き込みを行わない半選択のメモリセル１１２１、１１２３、１１２４は対応するビット線ＢＬ１、ＢＬ３、ＢＬ４に電圧ＶＳＳが印加されているため、半選択のメモリセル１１２１、１１２３、１１２４には、スイッチング素子１４の閾値Ｖｔｈ以下となる電圧ＶＤＤ－ＶＳＳ（＝ＶＤＤ）が印加され、書き込みが行われない。すなわち誤書き込みを防止することができる。また、選択され電圧ＶＮＮが印加されたビット線ＢＬ２に接続されかつ書き込みが行われない半選択のメモリセル１１１２、１１３２、１１４２は対応するワード線ＷＬ１、ＷＬ３、ＷＬ４に電圧ＶＳＳが印加されているため、半選択のメモリセル１１１２、１１３２、１１４２には、スイッチング素子１４の閾値Ｖｔｈ以下となる電圧ＶＤＤ－ＶＳＳ（＝ＶＤＤ）が印加され、書き込みが行われない。
【0028】
図４Ｂは、メモリセル１１２２の記憶層１２ｃの磁化方向を、参照層１２ａの磁化方向に反平行から平行になる書き込みを行う場合を説明する図である。なお、図４Ｂにおいては、図１に示す駆動回路２１０、２２０．２３０，２４０は、ワード線ＷＬ２およびビット線ＢＬ２に接続されたトランジスタ２１２、２２２，２３２，２４２以外は省略している。
【0029】
まず、駆動回路２１０，２２０，２３０，２４０を用いて、全てのワード線ＷＬ１～ＷＬ４および全てのビット線ＢＬ１～ＢＬ４に電位ＶＳＳを与える。これは、駆動回路２１０のトランジスタ２１２、駆動回路２２０のトランジスタ２２２、駆動回路２３０のトランジスタ２３２、駆動回路２４０のトランジスタ２４２をオフ状態にし、駆動回路２１０のトランジスタ２１４、駆動回路２３０のトランジスタ２３４をオン状態にすることにより得ることができる。
【0030】
次に、メモリセル１１２２のメモリ素子１２に情報を書き込むために、ワード線ＷＬ２に接続されたトランジスタ２１２をオフ状態にするとともにトランジスタ２２２をオン状態にし、さらにビット線ＢＬ２に接続されたトランジスタ２３２をオン状態にするとともにトランジスタ２４２をオフ状態にする（図４Ｂ参照）。これにより、ワード線ＷＬ２には電位ＶＮＮが印加され、ビット線ＢＬ２には電位ＶＤＤが印加され、メモリセル１１２２には書き込み電圧（＝ＶＤＤ－ＶＮＮ）が印加されて、書き込み電流がビット線ＢＬ２からメモリセル１１２２およびワード線ＷＬ２に流れる。メモリセル１１２２の参照層１２ａがワード線ＷＬ２に電気的に接続され、記憶層１２ｃがビット線ＢＬ２に電気的に接続されているので、書き込み電流は記憶層１２ｃから参照層１２ａに流れ、上述したように、記憶層１２ｃの磁化方向が反転し、参照層１２ａの磁化方向と同じ（平行）になる。
【0031】
このとき、選択され電圧ＶＤＤが印加されたビット線ＢＬ２に接続されかつ書き込みを行わない半選択のメモリセル１１１２、１１３２、１１４２は対応するワード線ＷＬ１、ＷＬ３、ＷＬ４に電圧ＶＳＳが印加されているため、半選択のメモリセル１１２１、１１２３、１１２４には、スイッチング素子１４の閾値Ｖｔｈ以下となる電圧ＶＤＤ－ＶＳＳが印加され、書き込みが行われない。すなわち誤書き込みを防止することができる。また、選択され電圧ＶＮＮが印加されたワード線ＷＬ２に接続されかつ書き込みが行われない半選択のメモリセル１１２１、１１２３、１１２４は対応するビット線ＢＬ１、ＢＬ３、ＢＬ４に電圧ＶＳＳが印加されているため、半選択のメモリセル１１２１、１１２３、１１２４には、スイッチング素子１４の閾値Ｖｔｈ以下となる電圧ＶＤＤ－ＶＳＳ（例えば、ＶＤＤ）が印加され、書き込みが行われない。すなわち誤書き込みを防止することができる。
【0032】
（書き込み方法の第２例）
次に、第１実施形態の記憶装置における書き込み方法の第２例について図５Ａ、５Ｂを参照して説明する。一般に、メモリ素子がＭＴＪ素子の場合、平行から反平行に情報を書き込む場合は、反平行から平行に情報を書き込む場合に比べて高い電圧が必要になる。そこで、図５Ａ、５Ｂに示すように、反平行から平行に情報を書き込むのに使用される駆動回路２３０において、トランジスタ２３２のソースに接続する電位をＶＤＤからＶＤＤ”（＝ＶＤＤ-α、α＜ＶＤＤ）にするとともに駆動回路２２０におけるトランジスタ２２２のソースに接続する電位を－ＶＤＤから－ＶＤＤ“に変更する。
次に、第１実施形態の記憶装置における書き込み方法の第２例について図５Ａ、５Ｂを参照して説明する。一般に、メモリ素子がＭＴＪ素子の場合、平行から反平行に情報を書き込む場合は、反平行から平行に情報を書き込む場合に比べて高い電圧が必要になる。そこで、図５Ａ、５Ｂに示すように、反平行から平行に情報を書き込むのに使用される駆動回路２３０において、トランジスタ２３２のソースに接続する電位をＶＤＤからＶＤＤ”（＝ＶＤＤ-α、α＜ＶＤＤ）にするとともに駆動回路２２０におけるトランジスタ２２２のソースに接続する電位を－ＶＤＤから－ＶＤＤ“に変更する。
【0033】
【0034】
反平行から平行に情報を書き込む場合は、図５Ｂに示すように行う。図５Ｂは、メモリセル１１２２の記憶層１２ｃの磁化方向を、参照層１２ａの磁化方向に反平行から平行になる書き込みを行う場合を説明する図である。なお、図５Ｂにおいては、図１に示す駆動回路２１０、２２０．２３０，２４０は、ワード線ＷＬ２およびビット線ＢＬ２に接続されたトランジスタ２１２、２２２，２３２，２４２以外は省略している。
【0035】
まず、駆動回路２１０，２２０，２３０，２４０を用いて、全てのワード線ＷＬ１～ＷＬ４および全てのビット線ＢＬ１～ＢＬ４に電位ＶＳＳを与える。これは、駆動回路２１０のトランジスタ２１２、駆動回路２２０のトランジスタ２２２、駆動回路２３０のトランジスタ２３２、駆動回路２４０のトランジスタ２４２をオフ状態にし、駆動回路２１０のトランジスタ２１４、駆動回路２３０のトランジスタ２３４をオン状態にすることにより得ることができる。
【0036】
次に、メモリセル１１２２のメモリ素子１２に情報を書き込むために、ワード線ＷＬ２に接続されたトランジスタ２１２をオフ状態にするとともにトランジスタ２２２をオン状態にし、さらにビット線ＢＬ２に接続されたトランジスタ２３２をオン状態にするとともにトランジスタ２４２をオフ状態にする（図５Ｂ参照）。これにより、ワード線ＷＬ２には－ＶＤＤ”が印加され、ビット線ＢＬ２には－ＶＤＤ”が印加され、メモリセル１１２２には書き込み電圧（＝ＶＤＤ”－（－ＶＤＤ”）＝ＶＤＤ”＋ＶＤＤ”）が印加されて、書き込み電流がビット線ＢＬ２からメモリセル１１２２およびワード線ＷＬ２に流れる。メモリセル１１２２の参照層１２ａがワード線ＷＬ２に電気的に接続され、記憶層１２ｃがビット線ＢＬ２に電気的に接続されているので、書き込み電流は記憶層１２ｃから参照層１２ａに流れ、上述したように、記憶層１２ｃの磁化方向が反転し、参照層１２ａの磁化方向と同じ（平行）になる。
【0037】
このとき、選択されＶＤＤ”が印加されたビット線ＢＬ２に接続されかつ書き込みを行わない半選択のメモリセル１１１２、１１３２、１１４２は対応するワード線ＷＬ１、ＷＬ３、ＷＬ４に電圧ＶＳＳが印加されているため、半選択のメモリセル１１２１、１１２３、１１２４には、スイッチング素子１４の閾値Ｖｔｈ以下となるＶＤＤ”－ＶＳＳが印加され、書き込みが行われない。すなわち誤書き込みを防止することができる。また、選択され－｜ＶＤＤ“が印加されたワード線ＷＬ２に接続されかつ書き込みが行われない半選択のメモリセル１１２１、１１２３、１１２４は対応するビット線ＢＬ１、ＢＬ３、ＢＬ４に電圧ＶＳＳが印加されているため、半選択のメモリセル１１２１、１１２３、１１２４には、スイッチング素子１４の閾値Ｖｔｈ以下となる―ＶＤＤ”－ＶＳＳ（例えば、―ＶＤＤ”）が印加され、書き込みが行われない。すなわち誤書き込みを防止することができる。
【0038】
（読み出し方法）
次に、記憶装置の読み出し方法について、メモリセル１１２２のメモリ素子１２から情報を読み出す場合を例にとって説明する。この場合は、図１に示す制御回路３００によってワード線ＷＬ２とビット線ＢＬ２を選択し、これらの選択した配線の一方（例えば、ワード線ＷＬ２）から他方（例えばビット線ＢＬ２）に読み出し電流を流し、例えば選択した配線間の電圧を測定することにより行う。この読み出し電流は、上述の書き込み電流より絶対値が小さく、誤書込みが生じない大きさである。
次に、記憶装置の読み出し方法について、メモリセル１１２２のメモリ素子１２から情報を読み出す場合を例にとって説明する。この場合は、図１に示す制御回路３００によってワード線ＷＬ２とビット線ＢＬ２を選択し、これらの選択した配線の一方（例えば、ワード線ＷＬ２）から他方（例えばビット線ＢＬ２）に読み出し電流を流し、例えば選択した配線間の電圧を測定することにより行う。この読み出し電流は、上述の書き込み電流より絶対値が小さく、誤書込みが生じない大きさである。
【0039】
以上説明したように、第１実施形態においては、書き込み動作を行う前にワード線およびビット線を電位ＶＳＳにプリチャージしているので、安定した書き込み動作を行うことができる。
【0040】
（比較例）
次に、第１実施形態の比較例による記憶装置について図６参照して説明する。この記憶装置は、図１に示す記憶装置のメモリセルアレイ１００と同じ構造のメモリセルアレイ１００を有している。更に、各ワード線ＷＬｉ（ｉ＝１，２，３，４）の一端には、ｐチャネルトランジスタおよびｎチャネルトランジスタからなるトランスファーゲート２１６の一端と、ｎチャネルトランジスタ２１８のソースおよびドレインの一方が電気的に接続されている。トランスファーゲート２１６の他端は、電位ＶＨＨ（例えば、５Ｖ）を供給する電源（以下、ＶＨＨとも云う）または電位ＶＳＳを供給する電源ＶＳＳに電気的に接続される。トランスファーゲート２１６のＰチャネルトランジスタのゲートとｎチャネルトランジスタ２１８のゲートが電気的に接続されている。ｎチャネルトランジスタ２１８のソースおよびドレインの他方は、電位ＶＨＨ／２を供給する電源に接続されている。
次に、第１実施形態の比較例による記憶装置について図６参照して説明する。この記憶装置は、図１に示す記憶装置のメモリセルアレイ１００と同じ構造のメモリセルアレイ１００を有している。更に、各ワード線ＷＬｉ（ｉ＝１，２，３，４）の一端には、ｐチャネルトランジスタおよびｎチャネルトランジスタからなるトランスファーゲート２１６の一端と、ｎチャネルトランジスタ２１８のソースおよびドレインの一方が電気的に接続されている。トランスファーゲート２１６の他端は、電位ＶＨＨ（例えば、５Ｖ）を供給する電源（以下、ＶＨＨとも云う）または電位ＶＳＳを供給する電源ＶＳＳに電気的に接続される。トランスファーゲート２１６のＰチャネルトランジスタのゲートとｎチャネルトランジスタ２１８のゲートが電気的に接続されている。ｎチャネルトランジスタ２１８のソースおよびドレインの他方は、電位ＶＨＨ／２を供給する電源に接続されている。
【0041】
また、各ビット線ＢＬｊ（ｊ＝１，２，３，４）の一端には、ｐチャネルトランジスタおよびｎチャネルトランジスタからなるトランスファーゲート２３６の一端と、ｎチャネルトランジスタ２３８のソースおよびドレインの一方が電気的に接続されている。トランスファーゲート２３６の他端は、電位ＶＨＨ（例えば、５Ｖ）を供給する電源（以下、ＶＨＨとも云う）または電位ＶＳＳを供給する電源ＶＳＳに電気的に接続される。トランスファーゲート２３６のＰチャネルトランジスタのゲートとｎチャネルトランジスタ２３８のゲートが電気的に接続されている。ｎチャネルトランジスタ２３８のソースおよびドレインの他方は、電位ＶＨＨ／２を供給する電源に接続されている。
【0042】
次に、この比較例の記憶装置への情報の書き込み方法について説明する。まず、情報を書き込む前に、ワード線ＷＬ１～ＷＬ４およびビット線ＢＬ１～ＢＬ４に電位ＶＳＳを印加する。これは、以下のようにして行う。ワード線ＷＬ１～ＷＬ４にそれぞれ電気的に接続されたトランスファーゲート２１６の他端を電源ＶＳＳに電気的に接続するとともに、トランスファーゲート２１６をオン状態にする。このとき、ｎチャネルトランジスタ２１８はオフ状態になっている。すると、全てのワード線ＷＬ１～ＷＬ４には、電位ＶＳＳが印加される。また、ビット線ＢＬ１～ＢＬ４にそれぞれ電気的に接続されたトランスファーゲート２３６の他端を電源ＶＳＳに電気的に接続するとともに、トランスファーゲート２３６をオン状態にする。このとき、ｎチャネルトランジスタ２３８はオフ状態になっている。すると、全てのビット線ＢＬ１～ＢＬ４には、電位ＶＳＳが印加される。
【0043】
次に、メモリセル１１２２の記憶層の磁化方向を、参照層の磁化方向に対して平行から反平行にする書き込みを行う。この場合は、図４で説明した場合と同様に、ワード線ＷＬ２、メモリセル１１２２、およびビット線ＢＬ２に書き込み電流を流す。これは、以下のように行う。まず、トランスファーゲート２１６の他端を電源ＶＨＨに電気的に接続するとともにトランスファーゲート２１６をオン状態にする。このとき、ワード線ＷＬ２にソースおよびドレインの一方が電気的に接続されたｎチャネルトランジスタ２１８はオフ状態になっている。すると、ワード線ＷＬ２には、電位ＶＨＨが印加される。また、非選択のワード線ＷＬ１、ＷＬ３、ＷＬ４にそれぞれ電気的に接続されたトランスファーゲート２１６はオフ状態にしかつｎチャネルトランジスタ２１８をオン状態にする。すると、非選択のワード線ＷＬ１、ＷＬ３、ＷＬ４にｎチャネルトランジスタ２１８を介して電位ＶＨＨ／２が印加される。
【0044】
これに対して、トランスファーゲート２３６の他端を電源ＶＳＳに電気的に接続するとともにトランスファーゲート２３６をオン状態にする。このとき、ビット線ＢＬ２にソースおよびドレインの一方が電気的に接続されたｎチャネルトランジスタ２３８はオフ状態になっている。すると、ビット線ＢＬ２には、電位ＶＳＳが印加される。また、非選択のビット線ＢＬ１、ＢＬ３、ＢＬ４にそれぞれ電気的に接続されたトランスファーゲート２３６はオフ状態にしかつｎチャネルトランジスタ２３８をオン状態にする。すると、非選択のビット線ＢＬ１、ＢＬ３、ＢＬ４にｎチャネルトランジスタ２３８を介して電位ＶＨＨ／２が印加される。
【0045】
以上により、ワード線ＷＬ２、メモリセル１１２２、およびビット線ＢＬ２に書き込み電流が流れ、図４で説明した場合と同様に、選択されたメモリセル１１２２の記憶層の磁化方向が参照層の磁化方向に対して平行から反平行になる書き込みが行われる。一方、半選択のメモリセル１１２１、１１２３、１１２４には、ＶＨＨ／２（＝ＶＨＨ―ＶＨＨ／２）が印加され、半選択のメモリセル１１１２、１１３２、１１４２にはＶＨＨ／２の電位が印加され、それぞれ書き込みが行われない。
【0046】
次に、メモリセル１１２２の記憶層の磁化方向を、参照層の磁化方向に対して平行から反平行にする書き込みを行う。この書き込みを行う前に、前述した場合と同様に、ワード線ＷＬ１～ＷＬ４およびビット線ＢＬ１～ＢＬ４に電位ＶＳＳを印加する。続いて、図５で説明した場合と同様に、ビット線ＢＬ２、メモリセル１１２２、およびワード線ＷＬ２に書き込み電流を流す。これは、以下のように行う。まず、トランスファーゲート２３６の他端を電源ＶＨＨに電気的に接続するとともにトランスファーゲート２３６をオン状態にする。このとき、ビット線ＢＬ２にソースおよびドレインの一方が電気的に接続されたｎチャネルトランジスタ２３８はオフ状態になっている。すると、ビット線ＢＬ２には、電位ＶＨＨが印加される。また、非選択のビット線ＢＬ１、ＢＬ３、ＢＬ４にそれぞれ電気的に接続されたトランスファーゲート２３６はオフ状態にしかつｎチャネルトランジスタ２３８をオン状態にする。すると、非選択のビット線ＢＬ１、ＢＬ３、ＢＬ４にｎチャネルトランジスタ２３８を介して電位ＶＨＨ／２が印加される。
【0047】
これに対して、トランスファーゲート２１６の他端を電源ＶＳＳに電気的に接続するとともにトランスファーゲート２１６をオン状態にする。このとき、ワード線ＷＬ２にソースおよびドレインの一方が電気的に接続されたｎチャネルトランジスタ２１８はオフ状態になっている。すると、ワード線ＷＬ２には、電位ＶＳＳが印加される。また、非選択のワード線ＷＬ１、ＷＬ３、ＷＬ４にそれぞれ電気的に接続されたトランスファーゲート２１６はオフ状態にしかつｎチャネルトランジスタ２１８をオン状態にする。すると、非選択のワード線ＷＬ１、ＷＬ３、ＷＬ４にｎチャネルトランジスタ２１８を介して電位ＶＨＨ／２が印加される。
【0048】
以上により、ビット線ＢＬ２、メモリセル１１２２、およびワード線ＷＬ２に書き込み電流が流れ、図５で説明した場合と同様に、選択されたメモリセル１１２２の記憶層の磁化方向が参照層の磁化方向に対して反平行から平行になる書き込みが行われる。一方、半選択のメモリセル１１２１、１１２３、１１２４には、ＶＨＨ／２（＝ＶＨＨ―ＶＨＨ／２）が印加され、半選択のメモリセル１１１２、１１３２、１１４２にはＶＨＨ／２の電位が印加され、それぞれ書き込みが行われない。
【0049】
以上説明したように、この比較例においては、ワード線およびビット線を駆動するトランスファ－ゲート２１６、２３６を構成するトランジスタおよびトランジスタ２１８、２３８は、電圧５Ｖで駆動される。
【0050】
これに対して、第１実施形態においては、ワード線およびビット線を駆動するトランジスタ２１２、２１４、２２２，２２４、２３２、２３４、２４２、２４４は、ＶＤＤで駆動される。このため、第１実施形態においては、比較例に比べて駆動回路のトランジスタのサイズ（例えばチャネル長）を短くすることができ、ＣＵＡのサイズを大幅に削減することができる。また、駆動電圧を下げることが可能となり、消費電力を削減することができる。
【0051】
以上説明したように、本実施形態によれば、高集積化することが可能な、３次元的構造を有するアーキテクチャを備えた不揮発性記憶装置を提供することができる。
【0052】
本実施形態においては、ワード線ＷＬ１～ＷＬ４はビット線ＢＬ１～ＢＬ４より下層に配置されたが、上層に配置してもよい。
【0053】
また、本実施形態においては、メモリ素子１２としてＭＴＪ素子を用いていたが、トンネルバリア層を非磁性金属層に置き換えたＧＭＲ（Giant Magneto-Resistive）素子を用いても同様の効果を得ることができる。
【0054】
また、メモリ素子１２として２つの電極の間に金属酸化物が挿入されたメモリ素子を用いてもよい。この場合、不揮発性記憶装置は、ＲｅＲＡＭ(Resistive Random Access Memory)となる。
【0055】
（第２実施形態）
第２実施形態による不揮発性記憶装置（以下、記憶装置とも云う）について図７および図８を参照して説明する。この第２実施形態の記憶装置は、図１乃至図２Ｃに示す第１実施形態の記憶装置のビット線の上層の第５階層に新たな複数（例えば４本）のワード線を設けるとともに、これらのワード線と上記ビット線との間に新たにメモリセルを設けた構成を有している。
第２実施形態による不揮発性記憶装置（以下、記憶装置とも云う）について図７および図８を参照して説明する。この第２実施形態の記憶装置は、図１乃至図２Ｃに示す第１実施形態の記憶装置のビット線の上層の第５階層に新たな複数（例えば４本）のワード線を設けるとともに、これらのワード線と上記ビット線との間に新たにメモリセルを設けた構成を有している。
【0056】
図７は、第２実施形態の記憶装置を図８に示す切断面Ｂ－Ｂで切断した断面図、図８は、第２実施形態の記憶装置を図７に示す切断面Ａ－Ａで切断した断面図である。第２実施形態の記憶装置は、メモリセルアレイ１００Ａを備えている。このメモリセルアレイ１００Ａは、第１アレイ１０１と、この第１アレイ１０１の上層に設けられた第２アレイ１０２と、を備えている。
【0057】
第１アレイ１０１は、第１実施形態のメモリセルアレイ１００と同様に、第１階層に配置され第１方向（ｘ方向）に沿って設けられたワード線ＷＬｉ
１（ｉ＝１．・・・、４）と、第１階層の上方の第３階層に配置され、第１方向に交差する第２方向（ｙ方向）に沿って設けられたビット線ＢＬｊ
１（ｊ＝１，・・・，４）と、第１階層と第３階層との間の第２階層に配置され、第１方向（ｘ方向）および第２方向（ｙ方向）にそれぞれ交差する第３方向（ｚ方向）に沿って設けられたメモリセル１１ｉｊ
１（ｉ、ｊ＝１，・・・，４）と、を備えている。メモリセル１１ｉｊ
１（ｉ、ｊ＝１，・・・，４）は、ワード線ＷＬｉ
１と、ビット線ＢＬｊ
１との間の交差領域に設けられ、第１端子および第２端子を有する。メモリセル１１ｉｊ
１（ｉ、ｊ＝１，・・・，４）においては、第１端子は対応するワード線ＷＬｉ
１に電気的に接続され、第２端子は対応するビット線ＢＬｊ
１に電気的に接続される。メモリセル１１ｉｊ
１（ｉ、ｊ＝１，・・・，４）は、図３Ａに示すメモリセルアレイ１１ｉｊと同じ構造を有している。したがって、第１実施形態と同様に、メモリセル１１ｉｊ
１（ｉ、ｊ＝１，・・・，４）を構成するメモリ素子１２は参照層１２ａが対応するワード線ＷＬｉ
１に電気的に接続され、記憶層１２ｃが対応するビット線ＢＬｊ
１に電気的に接続される。
【0058】
第２アレイ１０２は、第３階層に配置され第２方向（ｙ方向）に沿って設けられたビット線ＢＬｊ
１（ｊ＝１，・・・，４）と、第３階層の上方の第５階層に配置され第１方向（ｘ方向）に沿って設けられたワード線ＷＬｉ
２（ｉ＝１．・・・、４）と、第３階層と第５階層との間の第４階層に配置され、第３方向（ｚ方向）に沿って設けられたメモリセル１１ｉｊ
２（ｉ、ｊ＝１，・・・，４）と、を備えている。すなわち、第１アレイ１０１と第２アレイ１０２は、第３階層に配置され第２方向（ｙ方向）に沿って設けられたビット線ＢＬｊ
１（ｊ＝１，・・・，４）を共有している。メモリセル１１ｉｊ
２（ｉ、ｊ＝１，・・・，４）は、ワード線ＷＬｉ
２と、ビット線ＢＬｊ
１との間の交差領域に設けられ、第１端子および第２端子を有する。メモリセル１１ｉｊ
２（ｉ、ｊ＝１，・・・，４）においては、第１端子は対応するワード線ＷＬｉ
２に電気的に接続され、第２端子は対応するビット線ＢＬｊ
１に電気的に接続される。メモリセル１１ｉｊ
２（ｉ、ｊ＝１，・・・，４）は、図３Ａに示すメモリセルアレイ１１ｉｊと同じ構造を有している。したがって、第１実施形態と同様に、メモリセル１１ｉｊ
２（ｉ、ｊ＝１，・・・，４）を構成するメモリ素子１２は参照層１２ａが対応するワード線ＷＬｉ
２に電気的に接続され、記憶層１２ｃが対応するビット線ＢＬｊ
１に電気的に接続される。
【0059】
第２実施形態の記憶装置には、図７に示すように、第１アレイ１０１の各ワード線ＷＬｉ
１（ｉ＝１，・・・４）の一端に電気的に接続され直列接続されたｐチャネルトランジスタ２１２１およびｎチャネルトランジスタ２１４１を有する駆動回路２１０１と、他端に電気的に接続されたｎチャネルトランジスタ２２２１を備えた駆動回路２２０１と、が設けられている。なお、本実施形態においては、駆動回路２１０１においては、ｐチャネルトランジスタ２１２１およびｎチャネルトランジスタ２１４１は、ゲートが共通に接続され、この共通に接続されたゲートに制御回路３００からのワード線選択信号を受ける。ｐチャネルトランジスタ２１２１は、ソースが電源ＶＤＤに電気的に接続され、ドレインがｎチャネルトランジスタ２１４１のドレインに接続されるとともに対応するワード線ＷＬｉ
１（ｉ＝１，・・・４）に電気的に接続される。ｎチャネルトランジスタ２１４１は、ドレインが接地電源ＶＳＳに電気的に接続されるとともにソースが対応するワード線ＷＬｉ
１（ｉ＝１，・・・４）に電気的に接続される。
【0060】
また、駆動回路２２０１のｎチャネルトランジスタ２２２１は、ドレインが対応するワード線ＷＬｉ
１（ｉ＝１，・・・４）の他端に電気的に接続され、ソースが電源ＶＮＮに電気的に接続される。
【0061】
また、第２アレイ１０２においては、各ワード線ＷＬｉ
２（ｉ＝１，・・・４）の一端に電気的に接続され直列接続されたｐチャネルトランジスタ２１２２およびｎチャネルトランジスタ２１４２を有する駆動回路２１０２と、他端に電気的に接続されたｎチャネルトランジスタ２２２２を備えた駆動回路２２０２と、が設けられている。なお、本実施形態においては、駆動回路２１０２においては、ｐチャネルトランジスタ２１２２およびｎチャネルトランジスタ２１４２は、ゲートが共通に接続され、この共通に接続されたゲートに制御回路３００からのワード線選択信号を受ける。ｐチャネルトランジスタ２１２２は、ソースが電源ＶＤＤに電気的に接続され、ドレインがｎチャネルトランジスタ２１４２のドレインに接続されるとともに対応するワード線ＷＬｉ
２（ｉ＝１，・・・４）に電気的に接続される。ｎチャネルトランジスタ２１４２は、ドレインが接地電源ＶＳＳに電気的に接続されるとともにソースが対応するワード線ＷＬｉ
２（ｉ＝１，・・・４）に電気的に接続される。駆動回路２２０２のｎチャネルトランジスタ２２２２は、ドレインが対応するワード線ＷＬｉ
２（ｉ＝１，・・・４）の他端に電気的に接続され、ソースが電源ＶＮＮに電気的に接続される。
【0062】
また、本実施形態の記憶装置には、図８に示すように、ビット線ＢＬｊ
１（ｊ＝１，・・・，４）の一端にドレインが電気的に接続されソースが電源ＶＤＤに電気的に接続され、ゲートが制御回路３００からのビット線選択信号を受けるｐチャネルトランジスタ２３２２およびビット線ＢＬｊ
１（ｊ＝１，・・・，４）の一端にドレインが電気的に接続されソースが接地電源ＶＳＳに電気的に接続されゲートが制御回路３００からの制御信号を受けるｎチャネルトランジスタ２３４１を備えた駆動回路２３０１と、ビット線ＢＬｊ
１（ｊ＝１，・・・，４）の他端にドレインが電気的に接続されソースが電源ＶＮＮに電気的に接続されゲートが制御回路３００からの制御信号を受けるｎチャネルトランジスタ２４２１を備えた駆動回路２４０１と、が設けられている。
【0063】
なお、駆動回路２１０１，２２０１，２３０１，２４０１、２１０２，２２０２，２３０２，２４０２、および制御回路３００は、ワード線ＷＬ１
１～ＷＬ４
１が設けられる第１階層より下の階層に配置される。
【0064】
（書き込み動作）
次に、書き込み動作について、例えば第１アレイ１０１のメモリセル１１２２ １に情報（磁化方向）を書き込む場合を例に取って説明する。まず、情報の書き込みを行う前に、全てのワード線ＷＬ１ １～ＷＬ４ １および全てのビット線ＢＬ１ １～ＢＬ４ １に電位ＶＳＳを与えプリチャージ動作を行う。これは、駆動回路２２０１のトランジスタ２２２１をオフ状態にし、駆動回路２１０１へのワード線選択信号をＨ（ハイ）レベルにすることにより達成することができる。このとき、第２アレイにおいても、プリチャージ動作を行ってもよいし、行わなくてもよい。
次に、書き込み動作について、例えば第１アレイ１０１のメモリセル１１２２ １に情報（磁化方向）を書き込む場合を例に取って説明する。まず、情報の書き込みを行う前に、全てのワード線ＷＬ１ １～ＷＬ４ １および全てのビット線ＢＬ１ １～ＢＬ４ １に電位ＶＳＳを与えプリチャージ動作を行う。これは、駆動回路２２０１のトランジスタ２２２１をオフ状態にし、駆動回路２１０１へのワード線選択信号をＨ（ハイ）レベルにすることにより達成することができる。このとき、第２アレイにおいても、プリチャージ動作を行ってもよいし、行わなくてもよい。
【0065】
次に、第１実施形態で説明した場合と同様にして、メモリセル１１２２
１のメモリ素子１２に情報を書き込む。これは、例えば図４または図５に示すように、選択されたメモリセル１１２２
１に接続されたワード線ＷＬ２
１およびビット線ＢＬ２
１にそれぞれ電位を供給し、ワード線ＷＬ２
１以外のワード線およびビット線ＢＬ２
１以外のビット線に電位ＶＳＳを供給する。これにより、選択されたメモリセル１１２２
１の第１端子および第２端子間に印加される電圧がＶＤＤ－ＶＮＮとなるようにし、非選択メモリセルの第１端子および第２端子間に印加される電圧が（ＶＤＤ－ＶＮＮ）／２または０Ｖとなるようにする。
【0066】
また、第２アレイ１０２の選択されたメモリセルに情報を書き込み場合も同様にして行う。
【0067】
なお、第１アレイ１０１または第２アレイの選択されたメモリセルからの情報の読み出しは、第１実施形態で説明した場合と同様にして行う。
【0068】
以上説明したように、第２実施形態によれば、第１実施形態と同様に、駆動回路のトランジスタのサイズ（例えばチャネル長）を短くすることができ、ＣＵＡのサイズを大幅に削減することができる。また、駆動電圧を下げることが可能となり、消費電力を削減することができる。したがって、第２実施形態によれば、高集積化することが可能な、３次元的構造を有するアーキテクチャを備えた不揮発性記憶装置を提供することができる。
【0069】
なお、第２実施形態において、ワード線ＷＬ１
２～ＷＬ４
２が設けられた階層より上層に新たな複数ビット線がｙ方向に沿って延びるように配置され、これらの新たなビット線とワード線ＷＬ１
２～ＷＬ４
２との交差領域にメモリセルが新たに配置された構造、すなわち第２アレイの上方に第３アレイを備えた構造の記憶装置であってもよい。また、ｍを４以上の整数とした場合、第１乃至第ｍアレイを備えた構造の記憶装置であってもよい。
【0070】
【0071】
【0072】
第３実施形態の記憶装置は、図７および図８に示す第２実施形態の記憶装置において、ワード線ＷＬｉ
１（ｉ＝１，・・・，４）に対してｎチャネルトランジスタ２５１１を有する駆動回路２５０１と、ワード線ＷＬｉ
１（ｉ＝１，・・・，４）に対してｎチャネルトランジスタ２５１２を有する駆動回路２５０２と、を新たに設けた構成を有している。ｎチャネルトランジスタ２５１１は、ドレインが対応するワード線ＷＬｉ
１（ｉ＝１，・・・，４）の他端に電気的に接続され、ドレインが電源ＶＳＳに電気的に接続され、ゲートに制御回路３００からの制御信号を受ける。ｎチャネルトランジスタ２５１２は、ドレインが対応するワード線ＷＬｉ
２（ｉ＝１，・・・，４）の他端に電気的に接続され、ドレインが電源ＶＳＳに電気的に接続され、ゲートに制御回路３００からの制御信号を受ける。
【0073】
なお、駆動回路２１０１，２２０１，２３０１，２４０１、２５０１、２１０２，２２０２，２３０２，２４０２、２５０２、および制御回路３００は、ワード線ＷＬ１
１～ＷＬ４
１が設けられる第１階層より下の階層に配置される。
【0074】
更に、第３実施形態の記憶装置においては、駆動回路２１０１および駆動回路２１０２に同じワード線選択信号が入力されるとともに、駆動回路２１０１のｐチャネルトランジスタ２１２１のソースが電源ＦＸ１に電気的に接続され、駆動回路２１０２のｐチャネルトランジスタ２１２２のソースが電源ＦＸ２に電気的に接続され、駆動回路２２０１のｐチャネルトランジスタ２２２１のソースが電源ＦＹ１に電気的に接続されている。電源ＦＸ１、ＦＸ２、ＦＹ１は、それぞれＶＤＤかまたはＶＳＳの値をとる。これを書き込み動作を例にとって説明する。
【0075】
（書き込み動作）
第１アレイ１０１のメモリセル１１２２ １に情報を書き込む場合、まず、第１アレイ１０１の全てのワード線ＷＬ１ １～ＷＬ４ １に電位ＶＳＳを供給するとともに全てのビット線ＢＬ１ １～ＷＬ４ １に電位ＶＳＳを供給し、プレチャージを行う。これは、駆動回路２５０１のｎチャネルトランジスタ２５１１および駆動回路２３０１のｎチャネルトランジスタ２３４１をオン状態にすることに達成できる。
第１アレイ１０１のメモリセル１１２２ １に情報を書き込む場合、まず、第１アレイ１０１の全てのワード線ＷＬ１ １～ＷＬ４ １に電位ＶＳＳを供給するとともに全てのビット線ＢＬ１ １～ＷＬ４ １に電位ＶＳＳを供給し、プレチャージを行う。これは、駆動回路２５０１のｎチャネルトランジスタ２５１１および駆動回路２３０１のｎチャネルトランジスタ２３４１をオン状態にすることに達成できる。
【0076】
このとき、第２アレイにおいても、プリチャージ動作を行ってもよいし、行わなくてもよい。
【0077】
次に、第１実施形態で説明した場合と同様にして、メモリセル１１２２
１のメモリ素子１２に情報を書き込む。これは、例えば図４または図５に示すように、選択されたメモリセル１１２２
１に接続されたワード線ＷＬ２
１およびビット線ＢＬ２
１にそれぞれ電位を供給し、ワード線ＷＬ２
１以外のワード線およびビット線ＢＬ２
１以外のビット線に電位ＶＳＳを供給する。このとき、例えば図４に示すように、ワード線ＷＬ２
１に電位ＶＤＤを供給する場合は、電源ＦＸ１を電源ＶＤＤにし、電源ＦＸ２を電源ＶＳＳにして、かつ駆動回路２１０１および駆動回路２１０２へのワード線制御信号をＬ（ロウ）レベルにする。この場合、駆動回路２１０２のｐチャネルトランジスタ２１２２はオン状態となり、ワード線ＷＬ２２がフローティング状態になる。そこで、駆動回路２５０２のｎチャネルトランジスタ２５１２をオン状態にしてワード線ＷＬ２２に電位ＶＳＳを供給する。
【0078】
これにより、選択されたメモリセル１１２２
１の第１端子および第２端子間に印加される電圧がＶＤＤ－ＶＮＮとなるようにし、非選択メモリセルの第１端子および第２端子間に印加される電圧が（ＶＤＤ－ＶＮＮ）／２または０Ｖとなるようにする。
【0079】
なお、第３実施形態においては、電源ＦＹ１はＶＤＤに固定される。しかし、ワード線ＷＬ１
２～ＷＬ４
２が設けられた階層より上層に新たな複数ビット線がｙ方向に沿って延びるように配置され、これらの新たなビット線とワード線ＷＬ１
２～ＷＬ４
２との交差領域にメモリセルが新たに配置された構造、すなわち第２アレイの上方に第３アレイを備えた構造の記憶装置であってもよい。この場合、新たな複数のビット線に電源ＦＹ２（図示せず）が供給され、電源ＦＹ１と電源ＦＹ２は、電源ＦＸ１と電源ＦＸ２と同じような役目をする。すなわち、電源ＦＹ１と電源ＦＹ２は、電位ＶＤＤまたは電位ＶＳＳの値をとる。
【0080】
また、第２アレイ１０２の選択されたメモリセルに情報を書き込み場合も同様にして行う。
【0081】
なお、第１アレイ１０１または第２アレイの選択されたメモリセルからの情報の読み出しは、第１実施形態で説明した場合と同様にして行う。
【0082】
以上説明したように、第３実施形態によれば、第１実施形態と同様に、駆動回路のトランジスタのサイズ（例えばチャネル長）を短くすることができ、ＣＵＡのサイズを大幅に削減することができる。また、駆動電圧を下げることが可能となり、消費電力を削減することができる。したがって、第３実施形態によれば、高集積化することが可能な、３次元的構造を有するアーキテクチャを備えた不揮発性記憶装置を提供することができる。
【0083】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0084】
１１１１～１１４４・・・メモリセル、１２・・・メモリ素子（抵抗変化素子）、１２ａ・・・磁性層（参照層）、１２ｂ・・・非磁性絶縁層（トンネルバリア層）、１２ｃ・・・磁性層（記憶層）、１４・・・スイッチング素子、１００，１００Ａ・・・メモリセルアレイ、１０１・・・第１アレイ、１０２・・・第２アレイ、２１０，２１０１，２１０２・・・駆動回路、２１２，２１２１，２１２２・・・ｐチャネルトランジスタ、２１４，２１４１，２１４２・・・ｎチャネルトランジスタ、２２０，２２０１，２１０２・・・駆動回路、２１２，２１２１，２１２２・・・ｐチャネルトランジスタ、２１４，２１４１，２１４２・・・ｎチャネルトランジスタ、２３０，２３０１・・・駆動回路、２３４，２３４１・・・ｎチャネルトランジスタ、２４０，２４０１・・・駆動回路、２４２，２４２１・・・ｎチャネルトランジスタ、３００・・・制御回路、ＷＬ１～ＷＬ４，ＷＬ１
１～ＷＬ４
１，ＷＬ１
２～ＷＬ４
２・・・ワード線、ＢＬ１～ＢＬ４，ＢＬ１
１～ＢＬ４
１・・・ビット線
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】