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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136980
(43)【公開日】2022-09-21
(54)【発明の名称】再配線基板を含む半導体パッケージ
(51)【国際特許分類】
H01L 23/12 20060101AFI20220913BHJP
H01L 25/065 20060101ALI20220913BHJP
【ＦＩ】
H01L23/12 501P
H01L25/08 Y
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022023002
(22)【出願日】2022-02-17
(31)【優先権主張番号】10-2021-0030289
(32)【優先日】2021-03-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 東奎
(72)【発明者】
【氏名】李 大虎
(72)【発明者】
【氏名】李 錫賢
(72)【発明者】
【氏名】金 ▲みん▼呈
(72)【発明者】
【氏名】瀏 太元
(57)【要約】
【課題】動作速度及び熱放出特性が向上された半導体パッケージを提供する。
【解決手段】半導体パッケージは下部再配線基板の上面上に実装された下部半導体チップと、下部再配線基板と下部半導体チップとの間に介在された下部ソルダパターンと、下部再配線基板の上面上に配置された導電構造体と、下部再配線基板の上面上に提供され、下部半導体チップの上面を覆う下部モールディング膜と、下部モールディング膜及び導電構造体上に配置され、導電構造体と電気的に連結される上部再配線基板と、上部再配線基板の上面上に実装された上部半導体チップと、上部再配線基板及び上部半導体チップの間に介在された上部ソルダパターンと、上部再配線基板の上面上に提供され、上部半導体チップの側壁を覆う上部モールディング膜と、を含み、導電構造体の数は前記上部半導体チップのチップパッドの数と同一であるか、或いはより多い。
【選択図】図１Ｂ
【解決手段】半導体パッケージは下部再配線基板の上面上に実装された下部半導体チップと、下部再配線基板と下部半導体チップとの間に介在された下部ソルダパターンと、下部再配線基板の上面上に配置された導電構造体と、下部再配線基板の上面上に提供され、下部半導体チップの上面を覆う下部モールディング膜と、下部モールディング膜及び導電構造体上に配置され、導電構造体と電気的に連結される上部再配線基板と、上部再配線基板の上面上に実装された上部半導体チップと、上部再配線基板及び上部半導体チップの間に介在された上部ソルダパターンと、上部再配線基板の上面上に提供され、上部半導体チップの側壁を覆う上部モールディング膜と、を含み、導電構造体の数は前記上部半導体チップのチップパッドの数と同一であるか、或いはより多い。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
下部再配線基板と、
前記下部再配線基板の上面上に実装された第１下部半導体チップと、
前記下部再配線基板及び前記第１下部半導体チップの間に介在された第１下部ソルダパターンと、
前記下部再配線基板の前記上面上に配置され、前記第１下部半導体チップと横に離隔された導電構造体と、
前記下部再配線基板の前記上面上に提供され、前記導電構造体の側壁及び前記第１下部半導体チップの上面を覆う下部モールディング膜と、
前記下部モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、
前記上部再配線基板の上面上に実装された第１上部半導体チップと、
前記上部再配線基板及び前記第１上部半導体チップの間に介在された第１上部ソルダパターンと、
前記第１上部半導体チップの側壁を覆い、前記第１上部半導体チップの上面を露出させる上部モールディング膜と、を含み、
前記下部モールディング膜は、前記下部再配線基板と前記第１下部半導体チップとの間に延長されて、前記第１下部ソルダパターンの側壁を覆い、
前記上部モールディング膜は、前記上部再配線基板及び前記第１上部半導体チップとの間に延長されて、前記第１上部ソルダパターンの側壁を覆い、
前記導電構造体の比抵抗は、前記第１下部ソルダパターンの比抵抗より小さく、
前記導電構造体の数は、前記第１上部半導体チップの第１上部チップパッドの数と同一であるか、或いはより多く、
前記下部再配線基板は、
下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、
前記再配線パターンの下面上に提供されたシードパターンと、を含み、
前記ビア部分の上面の幅は、前記ビア部分の下面の幅より大きく、
前記上部再配線基板は、
上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、
前記再配線層の下面上に提供された上部シードパターンと、を含み、
前記ビアパターンの上面の幅は、前記ビアパターンの下面の幅より大きい半導体パッケージ。
前記下部再配線基板の上面上に実装された第１下部半導体チップと、
前記下部再配線基板及び前記第１下部半導体チップの間に介在された第１下部ソルダパターンと、
前記下部再配線基板の前記上面上に配置され、前記第１下部半導体チップと横に離隔された導電構造体と、
前記下部再配線基板の前記上面上に提供され、前記導電構造体の側壁及び前記第１下部半導体チップの上面を覆う下部モールディング膜と、
前記下部モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、
前記上部再配線基板の上面上に実装された第１上部半導体チップと、
前記上部再配線基板及び前記第１上部半導体チップの間に介在された第１上部ソルダパターンと、
前記第１上部半導体チップの側壁を覆い、前記第１上部半導体チップの上面を露出させる上部モールディング膜と、を含み、
前記下部モールディング膜は、前記下部再配線基板と前記第１下部半導体チップとの間に延長されて、前記第１下部ソルダパターンの側壁を覆い、
前記上部モールディング膜は、前記上部再配線基板及び前記第１上部半導体チップとの間に延長されて、前記第１上部ソルダパターンの側壁を覆い、
前記導電構造体の比抵抗は、前記第１下部ソルダパターンの比抵抗より小さく、
前記導電構造体の数は、前記第１上部半導体チップの第１上部チップパッドの数と同一であるか、或いはより多く、
前記下部再配線基板は、
下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、
前記再配線パターンの下面上に提供されたシードパターンと、を含み、
前記ビア部分の上面の幅は、前記ビア部分の下面の幅より大きく、
前記上部再配線基板は、
上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、
前記再配線層の下面上に提供された上部シードパターンと、を含み、
前記ビアパターンの上面の幅は、前記ビアパターンの下面の幅より大きい半導体パッケージ。
【請求項2】
前記下部再配線基板の前記上面上に実装され、前記第１下部半導体チップと横に離隔された第２下部半導体チップと、
前記下部再配線基板及び前記第２下部半導体チップの間に介在された第２下部ソルダパターンと、をさらに含み、
平面視において、前記導電構造体は、前記第１下部半導体チップ及び前記第２下部半導体チップの間に配置される請求項１に記載の半導体パッケージ。
前記下部再配線基板及び前記第２下部半導体チップの間に介在された第２下部ソルダパターンと、をさらに含み、
平面視において、前記導電構造体は、前記第１下部半導体チップ及び前記第２下部半導体チップの間に配置される請求項１に記載の半導体パッケージ。
【請求項3】
前記下部モールディング膜は、前記第２下部半導体チップの上面を覆い、
前記下部モールディング膜は、前記下部再配線基板及び前記第２下部半導体チップの間に延長されて、前記第２下部ソルダパターンを密封する請求項２に記載の半導体パッケージ。
前記下部モールディング膜は、前記下部再配線基板及び前記第２下部半導体チップの間に延長されて、前記第２下部ソルダパターンを密封する請求項２に記載の半導体パッケージ。
【請求項4】
前記上部再配線基板上に実装され、前記第１上部半導体チップと横に離隔された第２上部半導体チップと、
前記上部再配線基板及び前記第２上部半導体チップの間に介在された第２上部ソルダパターンと、をさらに含み、
前記上部モールディング膜は、前記第２上部半導体チップの下面上に延長されて、前記第２上部ソルダパターンを密封させる請求項２又は３に記載の半導体パッケージ。
前記上部再配線基板及び前記第２上部半導体チップの間に介在された第２上部ソルダパターンと、をさらに含み、
前記上部モールディング膜は、前記第２上部半導体チップの下面上に延長されて、前記第２上部ソルダパターンを密封させる請求項２又は３に記載の半導体パッケージ。
【請求項5】
前記導電構造体の数は、前記第１上部半導体チップの前記第１上部チップパッドの数及び前記第２上部半導体チップの第２上部チップパッドの数の和と同一であるか、或いはより多い請求項４に記載の半導体パッケージ。
【請求項6】
前記導電構造体の数は、前記第１下部半導体チップの第１下部チップパッドの数及び前記第２下部半導体チップの第２下部チップパッドの数の和と同一であるか、或いはより多い請求項５に記載の半導体パッケージ。
【請求項7】
前記第１下部半導体チップは、その下面上に提供された第１下部チップパッドを含み、
前記第１下部ソルダパターンは、前記第１下部チップパッドと接続する請求項１乃至６のいずれか１項に記載の半導体パッケージ。
前記第１下部ソルダパターンは、前記第１下部チップパッドと接続する請求項１乃至６のいずれか１項に記載の半導体パッケージ。
【請求項8】
前記下部再配線基板の下面上に提供された第１ソルダ端子と、
前記下部再配線基板の前記下面上に提供され、前記第１ソルダ端子と絶縁された第２ソルダ端子と、をさらに含み、
前記第１ソルダ端子は、前記第１下部半導体チップと垂直にオーバーラップされ、前記第１下部半導体チップと電気的に連結され、
前記第２ソルダ端子は、平面視において前記第１下部半導体チップと離隔され、前記導電構造体と各々電気的に連結される請求項１乃至７のいずれか１項に記載の半導体パッケージ。
前記下部再配線基板の前記下面上に提供され、前記第１ソルダ端子と絶縁された第２ソルダ端子と、をさらに含み、
前記第１ソルダ端子は、前記第１下部半導体チップと垂直にオーバーラップされ、前記第１下部半導体チップと電気的に連結され、
前記第２ソルダ端子は、平面視において前記第１下部半導体チップと離隔され、前記導電構造体と各々電気的に連結される請求項１乃至７のいずれか１項に記載の半導体パッケージ。
【請求項9】
前記下部再配線基板の厚さは、１０μｍ乃至５０μｍである請求項１乃至８のいずれか１項に記載の半導体パッケージ。
【請求項10】
前記導電構造体の幅は、５０μｍ乃至２５０μｍであり、
前記導電構造体のピッチは、７０μｍ乃至３５０μｍである請求項１乃至９のいずれか１項に記載の半導体パッケージ。
前記導電構造体のピッチは、７０μｍ乃至３５０μｍである請求項１乃至９のいずれか１項に記載の半導体パッケージ。
【請求項11】
下部再配線基板と、
前記下部再配線基板の上面上に実装された第１下部半導体チップと、
前記下部再配線基板及び前記第１下部半導体チップの間に介在された第１下部ソルダパターンと、
前記下部再配線基板の前記上面上に実装された第２下部半導体チップと、
前記下部再配線基板及び前記第２下部半導体チップの間に介在された第２下部ソルダパターンと、
前記下部再配線基板の前記上面上に配置された導電構造体と、
前記下部再配線基板の前記上面上に提供され、前記第１下部半導体チップの上面及び前記第２下部半導体チップの上面を覆う下部モールディング膜と、
前記下部モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、
前記上部再配線基板上に実装された第１上部半導体チップと、
前記上部再配線基板及び前記第１上部半導体チップの間に介在された第１上部ソルダパターンと、
前記上部再配線基板上に実装され、前記第１上部半導体チップと横に離隔された第２上部半導体チップと、
前記上部再配線基板及び前記第２上部半導体チップの間に介在された第２上部ソルダパターンと、
前記上部再配線基板の上面上に提供され、前記第１上部半導体チップの側壁及び前記第２上部半導体チップの側壁を覆う上部モールディング膜と、を含み、
前記下部モールディング膜は、前記第１下部半導体チップの下面及び前記第２下部半導体チップの下面上に延長されて、前記第１下部ソルダパターン及び前記第２下部ソルダパターンを密封し、
前記上部モールディング膜は、前記第１上部半導体チップの下面及び前記第２上部半導体チップの下面上に延長されて、前記第１上部ソルダパターン及び前記第２上部ソルダパターンを密封し、
前記導電構造体は、平面視において前記第１下部半導体チップ及び前記第２下部半導体チップの間に介在され、
前記下部再配線基板は、
下部絶縁層と、
前記下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、
前記再配線パターンの下面上に提供されたシードパターンと、を含み、
前記上部再配線基板は、
上部絶縁層と、
前記上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、
前記再配線層の下面上に提供された上部シードパターンと、を含む半導体パッケージ。
前記下部再配線基板の上面上に実装された第１下部半導体チップと、
前記下部再配線基板及び前記第１下部半導体チップの間に介在された第１下部ソルダパターンと、
前記下部再配線基板の前記上面上に実装された第２下部半導体チップと、
前記下部再配線基板及び前記第２下部半導体チップの間に介在された第２下部ソルダパターンと、
前記下部再配線基板の前記上面上に配置された導電構造体と、
前記下部再配線基板の前記上面上に提供され、前記第１下部半導体チップの上面及び前記第２下部半導体チップの上面を覆う下部モールディング膜と、
前記下部モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、
前記上部再配線基板上に実装された第１上部半導体チップと、
前記上部再配線基板及び前記第１上部半導体チップの間に介在された第１上部ソルダパターンと、
前記上部再配線基板上に実装され、前記第１上部半導体チップと横に離隔された第２上部半導体チップと、
前記上部再配線基板及び前記第２上部半導体チップの間に介在された第２上部ソルダパターンと、
前記上部再配線基板の上面上に提供され、前記第１上部半導体チップの側壁及び前記第２上部半導体チップの側壁を覆う上部モールディング膜と、を含み、
前記下部モールディング膜は、前記第１下部半導体チップの下面及び前記第２下部半導体チップの下面上に延長されて、前記第１下部ソルダパターン及び前記第２下部ソルダパターンを密封し、
前記上部モールディング膜は、前記第１上部半導体チップの下面及び前記第２上部半導体チップの下面上に延長されて、前記第１上部ソルダパターン及び前記第２上部ソルダパターンを密封し、
前記導電構造体は、平面視において前記第１下部半導体チップ及び前記第２下部半導体チップの間に介在され、
前記下部再配線基板は、
下部絶縁層と、
前記下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、
前記再配線パターンの下面上に提供されたシードパターンと、を含み、
前記上部再配線基板は、
上部絶縁層と、
前記上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、
前記再配線層の下面上に提供された上部シードパターンと、を含む半導体パッケージ。
【請求項12】
前記導電構造体は、複数の導電構造体を含み、
平面視において、前記導電構造体の中で少なくとも１つは、前記第１下部半導体チップと前記下部再配線基板の第１外側面との間又は前記第２下部半導体チップと前記下部再配線基板の第２外側面との間にさらに提供され、前記第２下部半導体チップは、前記第１下部半導体チップ及び前記下部再配線基板の前記第２外側面の間に配置され、
前記導電構造体の数は、前記第１上部半導体チップの第１上部チップパッドの数及び前記第２上部半導体チップの第２上部チップパッドの数の和と同一であるか、或いはより多い請求項１１に記載の半導体パッケージ。
平面視において、前記導電構造体の中で少なくとも１つは、前記第１下部半導体チップと前記下部再配線基板の第１外側面との間又は前記第２下部半導体チップと前記下部再配線基板の第２外側面との間にさらに提供され、前記第２下部半導体チップは、前記第１下部半導体チップ及び前記下部再配線基板の前記第２外側面の間に配置され、
前記導電構造体の数は、前記第１上部半導体チップの第１上部チップパッドの数及び前記第２上部半導体チップの第２上部チップパッドの数の和と同一であるか、或いはより多い請求項１１に記載の半導体パッケージ。
【請求項13】
前記導電構造体の比抵抗は、前記第１下部ソルダパターンの比抵抗及び前記第２下部ソルダパターンの比抵抗より小さい請求項１１又は１２に記載の半導体パッケージ。
【請求項14】
前記下部モールディング膜の上面は、前記導電構造体の上面と実質的に同一なレベルに配置され、
前記上部モールディング膜の上面は、前記第１上部半導体チップの上面及び前記第２上部半導体チップの上面と実質的に同一なレベルに配置された請求項１１乃至１３のいずれか１項に記載の半導体パッケージ。
前記上部モールディング膜の上面は、前記第１上部半導体チップの上面及び前記第２上部半導体チップの上面と実質的に同一なレベルに配置された請求項１１乃至１３のいずれか１項に記載の半導体パッケージ。
【請求項15】
前記下部絶縁層は、感光性ポリマーを含み、
前記上部絶縁層は、感光性ポリマーを含む請求項１１乃至１４のいずれか１項に記載の半導体パッケージ。
前記上部絶縁層は、感光性ポリマーを含む請求項１１乃至１４のいずれか１項に記載の半導体パッケージ。
【請求項16】
下部再配線基板と、
前記下部再配線基板の上面上に実装された下部半導体チップと、
前記下部再配線基板と前記下部半導体チップとの間に介在された下部ソルダパターンと、
前記下部再配線基板の前記上面上に配置された導電構造体と、
前記下部再配線基板の前記上面上に提供され、前記下部半導体チップの上面を覆う下部モールディング膜と、
前記下部モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、
前記上部再配線基板の上面上に実装された上部半導体チップと、
前記上部再配線基板及び前記上部半導体チップの間に介在された上部ソルダパターンと、
前記上部再配線基板の前記上面上に提供され、前記上部半導体チップの側壁を覆う上部モールディング膜と、を含み、
前記下部モールディング膜は、前記下部再配線基板及び前記下部半導体チップの間に延長されて、前記下部ソルダパターンを密封し、
前記上部モールディング膜は、前記上部再配線基板及び前記上部半導体チップの間に延長されて、前記上部ソルダパターンを密封し、
前記導電構造体の数は、前記上部半導体チップの上部チップパッドの数と同一であるか、或いはより多く、
前記下部再配線基板は、
下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、
前記再配線パターンの下面上に提供されたシードパターンと、を含み、
前記上部再配線基板は、
上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、
前記再配線層の下面上に提供されたシード層と、を含む半導体パッケージ。
前記下部再配線基板の上面上に実装された下部半導体チップと、
前記下部再配線基板と前記下部半導体チップとの間に介在された下部ソルダパターンと、
前記下部再配線基板の前記上面上に配置された導電構造体と、
前記下部再配線基板の前記上面上に提供され、前記下部半導体チップの上面を覆う下部モールディング膜と、
前記下部モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、
前記上部再配線基板の上面上に実装された上部半導体チップと、
前記上部再配線基板及び前記上部半導体チップの間に介在された上部ソルダパターンと、
前記上部再配線基板の前記上面上に提供され、前記上部半導体チップの側壁を覆う上部モールディング膜と、を含み、
前記下部モールディング膜は、前記下部再配線基板及び前記下部半導体チップの間に延長されて、前記下部ソルダパターンを密封し、
前記上部モールディング膜は、前記上部再配線基板及び前記上部半導体チップの間に延長されて、前記上部ソルダパターンを密封し、
前記導電構造体の数は、前記上部半導体チップの上部チップパッドの数と同一であるか、或いはより多く、
前記下部再配線基板は、
下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、
前記再配線パターンの下面上に提供されたシードパターンと、を含み、
前記上部再配線基板は、
上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、
前記再配線層の下面上に提供されたシード層と、を含む半導体パッケージ。
【請求項17】
前記下部半導体チップは、その下面上に提供された下部チップパッドを含み、
前記下部ソルダパターンは、前記下部半導体チップの前記下部チップパッドと接続し、
前記下部モールディング膜は、前記下部半導体チップの上面及び前記上部再配線基板の下面の間に提供される請求項１６に記載の半導体パッケージ。
前記下部ソルダパターンは、前記下部半導体チップの前記下部チップパッドと接続し、
前記下部モールディング膜は、前記下部半導体チップの上面及び前記上部再配線基板の下面の間に提供される請求項１６に記載の半導体パッケージ。
【請求項18】
前記導電構造体の比抵抗は、前記下部ソルダパターンの比抵抗及び前記上部ソルダパターンの比抵抗より小さい請求項１６又は１７に記載の半導体パッケージ。
【請求項19】
前記上部モールディング膜は、前記上部半導体チップの上面を露出させる請求項１６乃至１８のいずれか１項に記載の半導体パッケージ。
【請求項20】
前記ビア部分の上面の幅は、前記ビア部分の下面の幅より大きく、
前記ビアパターンの上面の幅は、前記ビアパターンの下面の幅より大きい請求項１６乃至１９のいずれか１項に記載の半導体パッケージ。
前記ビアパターンの上面の幅は、前記ビアパターンの下面の幅より大きい請求項１６乃至１９のいずれか１項に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体パッケージ、より具体的に再配線基板を含む半導体パッケージ及びその製造方法に係る。
【背景技術】
【0002】
半導体パッケージは集積回路チップを電子製品への使用に適合する形態に具現化したものである。通常、半導体パッケージは印刷回路基板上に半導体チップを実装し、ボンディングワイヤ乃至バンプを利用してこれらを電気的に連結することが一般的である。電子産業の発達に半導体パッケージの信頼性向上及び小型化のための様々な研究が進行している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許１０，１０９，５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は動作速度及び熱放出特性が向上された半導体パッケージ及びその製造方法を提供することにある。
【0005】
本発明が解決しようとする課題は小型化された半導体パッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念にしたがう半導体パッケージが提供される。本発明によれば、半導体パッケージは下部再配線基板と、前記下部再配線基板の上面上に実装された第１下部半導体チップと、前記下部再配線基板及び前記第１下部半導体チップの間に介在された第１下部ソルダパターンと、前記下部再配線基板の前記上面上に配置され、前記第１下部半導体チップと横に離隔された導電構造体と、前記下部再配線基板の前記上面上に提供され、前記導電構造体の側壁及び前記第１下部半導体チップの上面を覆う下部モールディング膜と、前記モールディング膜及び前記導電構造体上に配置され、前記導電構造体と電気的に連結される上部再配線基板と、前記上部再配線基板の上面上に実装された第１上部半導体チップと、前記上部再配線基板及び前記第１上部半導体チップの間に介在された第１上部ソルダパターンと、前記第１上部半導体チップの側壁を覆い、前記第１上部半導体チップの上面を露出させる上部モールディング膜と、を含むことができる。前記下部モールディング膜は前記下部再配線基板と前記第１下部半導体チップとの間に延長されて、前記第１下部ソルダパターンの側壁を覆い、前記上部モールディング膜は前記上部再配線基板及び前記第１上部半導体チップの間に延長されて、前記第１上部ソルダパターンの側壁を覆い、前記導電構造体の比抵抗は前記第１下部ソルダパターンの比抵抗より小さく、前記導電構造体の数は前記第１上部半導体チップのチップパッドの数と同一であるか、或いはより多いことができる。前記下部再配線基板は、下部絶縁層内に提供され、ビア部分及び配線部分を含む再配線パターンと、前記再配線パターンの下面上に提供されたシードパターンと、を含み、前記ビア部分の上面の幅は前記ビア部分の下面の幅より大きく、前記上部再配線基板は、上部絶縁層内に提供され、ビアパターン及び配線パターンを含む再配線層と、前記再配線層の下面上に提供された上部シードパターンと、を含み、前記ビアパターンの上面の幅は前記ビアパターンの下面の幅より大きいことができる。
【発明の効果】
【0007】
本発明によれば、下部半導体チップは再配線基板を通じて第１ソルダ端子と電気的に連結されることができる。上部半導体チップは上部再配線基板及び導電構造体を通じて第２ソルダ端子と電気的に連結されることができる。再配線基板及び上部再配線基板が薄い厚さを有して、下部半導体チップ及び上部半導体チップの電気的通路の長さが減少し、半導体パッケージが小型化されることができる。導電構造体は低い比抵抗を有して、上部半導体チップの動作速度が向上されることができる。下部半導体チップ及び上部半導体チップの熱放出特性が改善されることができる。
【図面の簡単な説明】
【0008】
【図1A】実施形態に係る半導体パッケージを示した平面図である。
【図2A】実施形態に係る半導体パッケージを説明するための図面である。
【図2B】実施形態に係る半導体パッケージを説明するための図面である。
【図3A】実施形態に係る半導体パッケージを示した平面図である。
【図4A】実施形態に係る半導体パッケージを説明するための図面である。
【図4B】実施形態に係る半導体パッケージを説明するための図面である。
【図6】実施形態に係る半導体パッケージの製造方法を説明するための図面である。
【発明を実施するための形態】
【0009】
本明細書で、全文に亘って同一な参照符号は同一な構成要素を指称することができる。本発明の概念にしたがう半導体パッケージ及びその製造方法を説明する。
【0010】
図１Ａは実施形態に係る半導体パッケージを示した平面図である。図１Ｂは図１ＡのＡ－Ｂ線に沿って切断した断面である。図１Ｃは図１ＢのＣ領域を拡大した図面である。図１Ｄは図１ＢのＤ領域を拡大した図面である。
【0011】
図１Ａ乃至図１Ｄを参照すれば、半導体パッケージ１は下部パッケージ及び上部パッケージを含むことができる。下部パッケージは下部再配線基板１００、第１下部半導体チップ２０１、第１下部ソルダパターン２５１、導電構造体３００、及び下部モールディング膜４００を含むことができる。上部パッケージは上部再配線基板６００、第１上部半導体チップ７０１、第１上部ソルダパターン７５１、及び上部モールディング膜８００を含むことができる。
【0012】
下部再配線基板１００は下部絶縁層１１０、アンダーバンプパターン１５０、再配線パターン１２０、シードパターン１３０、及び再配線パッド１４０を含むことができる。下部絶縁層１１０は、例えば感光性ポリマーのような有機物質を含むことができる。感光性ポリマーは、感光性ポリイミド、ポリベンゾオキサゾール、フェノール系ポリマー、及びベンゾシクロブテン系ポリマーの中で少なくとも１つを含むことができる。下部絶縁層１１０は複数に提供されることができる。一例として、複数の下部絶縁層１１０は互いに同一な物質を含むことができる。隣接する下部絶縁層１１０の間の界面は区分されなくともよい。例えば、図１Ｃのように下部絶縁層１１０は第１下部絶縁層１１１、第２下部絶縁層１１２、及び第３下部絶縁層１１３を含むことができる。第２下部絶縁層１１２は第１下部絶縁層１１１及び第３下部絶縁層１１３の間に配置されることができる。第１下部絶縁層１１１は下部絶縁層１１０の中で最下部層であり得る。第３下部絶縁層１１３は下部絶縁層１１０の中で最上部層であり得る。下部絶縁層１１０の積層された数は多様に変形されることができる。
【0013】
アンダーバンプパターン１５０は下部絶縁層１１０の中で最下部層内に提供されることができる。アンダーバンプパターン１５０の下面は下部絶縁層１１０に覆わないことがあり得る。アンダーバンプパターン１５０はソルダ端子５００のパッドとして機能することができる。アンダーバンプパターン１５０は互いに横に離隔され、互いに電気的に絶縁されることができる。所定の２つの構成要素が横に離隔されたことは水平に離隔されたことを意味することができる。“水平的”は第１下部絶縁層１１１の下面に平行であることを意味することができる。第１下部絶縁層１１１はアンダーバンプパターン１５０の上面と側壁を覆うことができる。アンダーバンプパターン１５０は銅のような金属物質を含むことができる。図示されたことと異なりに、アンダーバンプパターン１５０は第１下部絶縁層１１１の下面上に配置されることができる。
【0014】
再配線パターン１２０は図１Ｃのように第１再配線パターン１２１及び第２再配線パターン１２２を含むことができる。第１再配線パターン１２１がアンダーバンプパターン１５０上に各々提供されることができる。第１再配線パターン１２１は互いに横に離隔配置され、電気的に分離されることができる。第１再配線パターン１２１は第１下部絶縁層１１１の上面上に及び第１下部絶縁層１１１内に配置されることができる。前記第１再配線パターン１２１の各々は第１ビア部分１２１Ｖ及び第１配線部分１２１Ｗを含むことができる。第１ビア部分１２１Ｖは対応するアンダーバンプパターン１５０の上面上に及び第１下部絶縁層１１１内に配置されることができる。第１ビア部分１２１Ｖの上面の幅Ｗ１は第１ビア部分１２１Ｖの下面の幅Ｗ２より大きいことができる。第１ビア部分１２１Ｖの上面は下面と対向されることができる。第１ビア部分１２１Ｖの上面は仮想の面であって、第１配線部分１２１Ｗの下面と同一なレベルに提供されることができる。第１配線部分１２１Ｗは第１ビア部分１２１Ｖ上に提供され、第１ビア部分１２１Ｖと境界面なしで連結されることができる。第１配線部分１２１Ｗの幅は第１ビア部分１２１Ｖの上面の幅Ｗ１より大きいことができる。第１配線部分１２１Ｗは第１下部絶縁層１１１の上面上に延長され、第１方向に延長された長軸を有することができる。第１方向は第１下部絶縁層１１１の下面と並ぶことができる。第１再配線パターン１２１は銅のような金属を含むことができる。本明細書でビアは垂直的な連結のための構成であり、配線は水平的な連結のための構成であり得る。“垂直的”は第１下部絶縁層１１１の下面と垂直になることを意味することができる。本明細書でレベルは垂直的レベルを意味することができ、レベル差は第１下部絶縁層１１１の下面と垂直になる方向で測定されることができる。所定の構成要素のレベル及び幅が互いに同一であるということは工程上で発生することができる誤差範囲の同一性を意味することができる。
【0015】
第２下部絶縁層１１２が第１下部絶縁層１１１上で第１配線部分１２１Ｗの側壁及び上面を覆うことができる。
【0016】
シードパターン１３０は第１シードパターン１３１及び第２シードパターン１３２を含むことができる。第１シードパターン１３１が第１再配線パターン１２１の下面上に各々配置されることができる。例えば、第１シードパターン１３１の各々は対応するアンダーバンプパターン１５０と第１ビア部分１２１Ｖとの間に介在され、第１ビア部分１２１Ｖの側壁及び第１配線部分１２１Ｗの下面を覆うことができる。第１シードパターン１３１の各々は対応する第１配線部分１２１Ｗの側壁上に延長されなくともよい。第１シードパターン１３１はアンダーバンプパターン１５０及び第１再配線パターン１２１と異なる物質を含むことができる。例えば、第１シードパターン１３１は導電シード物質を含むことができる。導電シード物質は銅、チタニウム、及び／又はこれらの合金を含むことができる。第１シードパターン１３１はバリアー層として機能して、第１再配線パターン１２１に含まれた物質の拡散を防止することができる。
【0017】
第２再配線パターン１２２が第１再配線パターン１２１上に各々配置されて、第１再配線パターン１２１と電気的に連結されることができる。第２再配線パターン１２２の各々は第２配線部分１２２Ｗ及び第２ビア部分１２２Ｖを含むことができる。第２ビア部分１２２Ｖは第２下部絶縁層１１２内に提供され、対応する第１再配線パターン１２１と接続することができる。第２ビア部分１２２Ｖの上面の幅は第２ビア部分１２２Ｖの下面の幅より大きいことができる。第２ビア部分１２２Ｖの上面は下面と対向されることができる。第２ビア部分１２２Ｖの上面は仮想の面であって、第２配線部分１２２Ｗの下面と実質的に同一なレベルに提供されることができる。第２配線部分１２２Ｗは第２ビア部分１２２Ｖ上に提供され、第２ビア部分１２２Ｖと境界面なしで連結されることができる。第２配線部分１２２Ｗの幅は第２ビア部分１２２Ｖの上面の幅より大きいことができる。第２配線部分１２２Ｗは第２下部絶縁層１１２の上面上に延長されることができる。第２再配線パターン１２２は銅のような金属を含むことができる。
【0018】
第２シードパターン１３２が第２再配線パターン１２２の下面上に各々配置されることができる。第２シードパターン１３２は第１再配線パターン１２１と第２再配線パターン１２２との間に各々介在されることができる。例えば、第２シードパターン１３２の各々は対応する第２ビア部分１２２Ｖの下面と側壁及び第２配線部分１２２Ｗの下面を覆うことができる。前記第２シードパターン１３２の各々は対応する前記第２配線部分１２２Ｗの側壁上に延長されなくともよい。第２シードパターン１３２は、例えば導電シード物質を含むことができる。第２シードパターン１３２はバリアー層として機能して、第２再配線パターン１２２に含まれた物質の拡散を防止することができる。
【0019】
再配線パターン１２０の積層された数は多様に変形されることができる。例えば、再配線パターン１２０は第３再配線パターンをさらに含むことができる。この場合、第３再配線パターンは第１再配線パターン１２１及び第２再配線パターン１２２の間に各々介在されることができる。
【0020】
第３下部絶縁層１１３は第２下部絶縁層１１２の上面上に提供され、第２再配線パターン１２２を覆うことができる。
【0021】
再配線パッド１４０は第２再配線パターン１２２上に配置されて、第２再配線パターン１２２と各々接続することができる。再配線パッド１４０は互いに横に離隔されることができる。再配線パターン１２０が提供されるので、少なくとも１つの再配線パッド１４０はそれと電気的に連結されるアンダーバンプパターン１５０と垂直に整列されないこともあり得る。したがって、アンダーバンプパターン１５０又は再配線パッド１４０の配置がより自由に設計されることができる。
【0022】
再配線パッド１４０が第３下部絶縁層１１３内に提供され、第３下部絶縁層１１３の上面上に延長されることができる。再配線パッド１４０の各々の下部は第３下部絶縁層１１３内に配置されることができる。再配線パッド１４０の各々の上部は第３下部絶縁層１１３の上面上に配置されることができる。再配線パッド１４０の各々の上部は下部より大きい幅を有し、下部と連結されることができる。再配線パッド１４０は銅のような金属を含むことができる。下部再配線基板１００はシードパッド１４３をさらに含むことができる。シードパッド１４３は再配線パッド１４０の下面上に各々提供されることができる。シードパッド１４３は第２再配線パターン１２２と再配線パッド１４０との間に各々提供され、第３下部絶縁層１１３と再配線パッド１４０との間に各々延長されることができる。シードパッド１４３は再配線パッド１４０と異なる物質を含むことができる。シードパッド１４３は、例えば導電シード物質を含むことができる。図示されていないが、下部再配線基板１００は再配線パッド１４０の上面上に各々提供されたボンディングパッドを各々さらに含むことができる。ボンディングパッドは再配線パッド１４０と異なる物質を含むことができる。例えば、ボンディングパッドはニッケル、金、及び／又はこれらの合金を含むことができる。ボンディングパッドは保護膜又は接着膜として機能することができる。
【0023】
下部再配線基板１００は第１厚さＴ１を有することができる。所定の構成要素の厚さは前記構成要素の下面と実質的に垂直になる方向で測定されることができる。構成要素の厚さは前記構成要素の下面と上面との間の間隔に該当することができる。例えば、第１厚さＴ１は最下部下部絶縁層１１０（例えば、第１下部絶縁層１１１）の下面及び再配線パッド１４０の上面の間の間隔に該当することができる。第１厚さＴ１は１０μｍ乃至５０μｍであり得る。第１厚さＴ１が５０μｍ以下であるので、半導体パッケージ１が小型化されることができる。
【0024】
図１Ｂのように第１下部半導体チップ２０１が下部再配線基板１００の上面上に実装されることができる。第１下部半導体チップ２０１は平面視において下部再配線基板１００のセンター領域上に配置されることができる。第１下部半導体チップ２０１はロジックチップ、バッファチップ、及びメモリチップの中でいずれか１つであり得る。第１下部半導体チップ２０１は互いに対向する上面及び下面を有することができる。第１下部半導体チップ２０１の下面は下部再配線基板１００に向かい、活性面であり得る。第１下部半導体チップ２０１の上面は非活性面であり得る。例えば、第１下部半導体チップ２０１は図１Ｃのように下部半導体基板２１０、下部配線層、下部集積回路２１５、及び第１下部チップパッド２３１を含むことができる。下部集積回路２１５は下部半導体基板２１０の下面上に配置されることができる。下部集積回路２１５はロジック回路、メモリ回路、及び／又はこれらの組合を含むことができる。下部配線層は下部半導体基板２１０の下面上に配置されることができる。下部配線層は下部絶縁パターン２２０及び下部配線構造体２２５を含むことができる。下部配線構造体２２５は下部絶縁パターン２２０内に配置されることができる。第１下部チップパッド２３１は下部配線層の下面上に配置されることができる。第１下部チップパッド２３１は下部配線構造体２２５を通じて下部集積回路２１５と接続することができる。所定の構成要素が半導体チップと電気的に連結されるということは半導体チップのチップパッドを通じて半導体チップの集積回路と電気的に連結されることを意味することができる。
【0025】
図１Ｂのように第１下部ソルダパターン２５１が下部再配線基板１００及び第１下部半導体チップ２０１の間に各々介在されることができる。第１下部ソルダパターン２５１は再配線パッド１４０及び第１下部チップパッド２３１の間に各々提供されて、再配線パッド１４０及び第１下部チップパッド２３１と各々接続することができる。したがって、第１下部半導体チップ２０１が第１下部ソルダパターン２５１を通じて下部再配線基板１００と接続することができる。下部再配線基板１００と接続することは再配線パターン１２０の中で少なくとも１つと接続することである。第１下部ソルダパターン２５１の数は第１下部チップパッド２３１の数と同一であることができるが、これに制約されない。第１下部ソルダパターン２５１の各々はソルダボール形状を有し、ソルダ物質を含むことができる。本明細書でソルダ物質はスズ、ビスマス、鉛、銀、又はこれらの合金を含むことができる。
【0026】
第１下部ソルダパターン２５１、再配線パッド１４０、及び再配線パターン１２０は比較的高い熱伝導率を有することができる。例えば、第１下部ソルダパターン２５１の熱伝導率、再配線パッド１４０の熱伝導率、及び再配線パターン１２０の熱伝導率は下部モールディング膜４００の熱伝導率より大きいことができる。したがって、半導体パッケージ１動作の時、第１下部半導体チップ２０１で発生した熱は第１下部ソルダパターン２５１、再配線パッド１４０、及び再配線パターン１２０を通じて外部に早く放出されることができる。第１厚さＴ１が５０μｍ以下であるので、第１下部半導体チップ２０１の熱放出特性がさらに改善されることができる。
【0027】
導電構造体３００が下部再配線基板１００の上面上に配置されることができる。導電構造体３００は平面視において、下部再配線基板１００のエッジ領域上に配置されることができる。下部再配線基板１００のエッジ領域は平面視において、センター領域を囲むことができる。導電構造体３００は第１下部半導体チップ２０１と横に離隔されることができる。導電構造体３００は互いに横に離隔されることができる。導電構造体３００は再配線パッド１４０上に各々配置されて、再配線パッド１４０と各々接続することができる。導電構造体３００は再配線パターン１２０と電気的に連結されることができる。
【0028】
導電構造体３００の上面は第１下部半導体チップ２０１の上面より高いレベルに配置されることができる。導電構造体３００の高さは第１下部ソルダパターン２５１の高さより大きいことができる。導電構造体３００は第１下部ソルダパターン２５１と異なる物質を含むことができる。例えば、導電構造体３００は銅、タングステン、及び／又はこれらの合金を含むことができる。
【0029】
導電構造体３００の高さは下部再配線基板１００及び上部再配線基板６００の間の間隔と同一又は類似であることが要求されることができる。下部再配線基板１００及び上部再配線基板６００がソルダボールを通じて連結される場合、下部再配線基板１００及び上部再配線基板６００の間の間隔によってソルダボールのピッチ及び幅が増加されることができる。実施形態によれば、導電構造体３００は金属柱であり得る。導電構造体３００の各々の幅Ｗは均一であることができる。例えば、導電構造体３００の上面での幅は導電構造体３００の下面での幅と実質的に同一であることができる。導電構造体３００が微細ピッチＰ１を有することができる。例えば、導電構造体３００のピッチＰ１は７０μｍ乃至３５０μｍであり得る。導電構造体３００の幅Ｗは小さいことができる。例えば、導電構造体３００の幅Ｗは５０μｍ乃至２５０μｍであり得る。導電構造体３００が３５０μｍ以下のピッチＰ１及び２５０μｍ以下の幅Ｗを有するので、導電構造体３００が緻密に配置されることができる。半導体パッケージ１の平面積が減少して小型化されることができる。
【0030】
下部モールディング膜４００が下部再配線基板１００上に形成されて、第１下部半導体チップ２０１を覆うことができる。例えば、下部モールディング膜４００は第１下部半導体チップ２０１の側壁及び上面を覆うことができる。下部モールディング膜４００の上面４００ａは第１下部半導体チップ２０１の上面より高いレベルに配置されることができる。下部モールディング膜４００は下部再配線基板１００及び第１下部半導体チップ２０１の間のギャップ領域にさらに延長されて、第１下部半導体チップ２０１の下面及び第１下部ソルダパターン２５１を側壁を覆うことができる。下部モールディング膜４００は第１下部ソルダパターン２５１を密封して、第１下部ソルダパターン２５１を保護することができる。したがって、別のアンダーフィル膜（図示せず）の形成工程が省略されるので、半導体パッケージ１の製造が簡易化になることができる。
【0031】
下部モールディング膜４００は導電構造体３００の側壁を覆い、導電構造体３００の上面を露出させることができる。下部モールディング膜４００の上面４００ａは導電構造体３００の上面と実質的に同一なレベルに配置されることができる。下部モールディング膜４００は、例えばエポキシ系モールディングコンパウンドのような絶縁性ポリマーを含むことができる。
【0032】
上部再配線基板６００が下部モールディング膜４００及び導電構造体３００上に配置されることができる。上部再配線基板６００は第１下部半導体チップ２０１の上面と離隔されることができる。第１下部半導体チップ２０１及び上部再配線基板６００の間にソルダ又はバンプのような導電性構成要素が提供されなくともよい。下部モールディング膜４００は第１下部半導体チップ２０１の上面及び上部再配線基板６００の間のギャップを満たすことができる。
【0033】
上部再配線基板６００は上部絶縁層６１０、上部再配線層６２０、上部シードパターン６３０、及び上部再配線パッド６４０を含むことができる。上部絶縁層６１０は複数の上部絶縁層６１０を含むことができ、前記複数の上部絶縁層６１０は下部モールディング膜４００上に積層されることができる。上部絶縁層６１０は感光性ポリマーのような有機物質を含むことができる。一例として、上部絶縁層６１０は互いに同一な物質を含むことができる。隣接する上部絶縁層６１０の間の界面は区分されなくともあり得る。例えば、図１Ｄのように上部絶縁層６１０は第１上部絶縁層６１１、第２上部絶縁層６１２、及び第３上部絶縁層６１３を含むことができる。第１上部絶縁層６１１は上部絶縁層６１０の中で最下部層であり得る。第１上部絶縁層６１１は下部モールディング膜４００の上面４００ａと直接物理的に接触することができる。第３上部絶縁層６１３は上部絶縁層６１０の中で最上部層であり得る。第２上部絶縁層６１２は第１上部絶縁層６１１及び第３上部絶縁層６１３の間に配置されることができる。上部絶縁層６１０の積層された数は多様に変形されることができる。
【0034】
上部再配線層６２０は第１上部再配線層６２１及び第２上部再配線層６２２を含むことができる。第１上部再配線層６２１が導電構造体３００上に各々提供されることができる。第１上部再配線層６２１は互いに横に離隔配置され、電気的に分離されることができる。図１Ｄを参照すれば、第１上部再配線層６２１の各々は第１ビアパターン６２１Ｖ及び第１配線パターン６２１Ｗを含むことができる。第１ビアパターン６２１Ｖは対応する導電構造体３００の上面上に配置されることができる。第１ビアパターン６２１Ｖは第１上部絶縁層６１１内に提供されることができる。第１ビアパターン６２１Ｖの上面の幅Ｗ３は第１ビアパターン６２１Ｖの下面の幅Ｗ４より大きいことができる。第１ビアパターン６２１Ｖの上面は下面と対向されることができる。第１ビアパターン６２１Ｖの上面は仮想の面であって、第１配線パターン６２１Ｗの下面と実質的に同一なレベルに提供されることができる。第１配線パターン６２１Ｗは第１ビアパターン６２１Ｖ上に提供され、第１ビアパターン６２１Ｖと境界面なしで連結されることができる。第１配線パターン６２１Ｗの幅は第１ビアパターン６２１Ｖの上面の幅Ｗ３より大きいことができる。第１配線パターン６２１Ｗは第１上部絶縁層６１１の上面上に延長されることができる。第１上部再配線層６２１は銅のような金属を含むことができる。第２上部絶縁層６１２が第１上部絶縁層６１１上で第１配線パターン６２１Ｗの側壁及び上面を覆うことができる。
【0035】
上部シードパターン６３０は第１上部シードパターン６３１及び第２上部シードパターン６３２を含むことができる。第１上部シードパターン６３１が第１上部再配線層６２１の下面上に各々配置されることができる。例えば、第１上部シードパターン６３１の各々は対応する導電構造体３００と第１ビアパターン６２１Ｖとの間に介在され、第１ビアパターン６２１Ｖの側壁及び第１配線パターン６２１Ｗの下面に延長されることができる。第１上部シードパターン６３１の各々は対応する第１配線パターン６２１Ｗの側壁を覆わないこともあり得る。第１上部シードパターン６３１の各々は導電構造体３００及び第１上部再配線層６２１と異なる物質を含むことができる。例えば、第１上部シードパターン６３１は導電シード物質を含むことができる。第１上部シードパターン６３１はバリアー層として機能して、第１上部再配線層６２１に含まれた物質の拡散を防止することができる。
【0036】
第２上部再配線層６２２が第１上部再配線層６２１上に各々配置されて、第１上部再配線層６２１と電気的に連結されることができる。第２上部再配線層６２２の各々は第２配線パターン６２２Ｗ及び第２ビアパターン６２２Ｖを含むことができる。第２ビアパターン６２２Ｖは第２上部絶縁層６１２内に提供され、第１上部再配線層６２１と接続することができる。第２ビアパターン６２２Ｖの上面の幅は第２ビアパターン６２２Ｖの下面の幅より大きいことができる。第２ビアパターン６２２Ｖの上面は下面と対向されることができる。第２ビアパターン６２２Ｖの上面は仮想の面であって、第２配線パターン６２２Ｗの下面と実質的に同一なレベルに提供されることができる。第２配線パターン６２２Ｗは第２ビアパターン６２２Ｖ上に提供され、第２ビアパターン６２２Ｖと境界面なしで連結されることができる。第２配線パターン６２２Ｗの幅は第２ビアパターン６２２Ｖの上面の幅より大きいことができる。第２配線パターン６２２Ｗは第２上部絶縁層６１２の上面上に延長されることができる。第２上部再配線層６２２は銅のような金属を含むことができる。
【0037】
第２上部シードパターン６３２が第２上部再配線層６２２の下面上に各々配置されることができる。第２上部シードパターン６３２は第１上部再配線層６２１と第２上部再配線層６２２との間に各々介在されることができる。第２上部シードパターン６３２の各々は対応する第２ビアパターン６２２Ｖの下面と側壁及び第２配線パターン６２２Ｗの下面を覆うことができる。第２上部シードパターン６３２は第２上部再配線層６２２と異なる物質を含むことができる。第２上部シードパターン６３２は、例えば導電シード物質を含むことができる。第２上部シードパターン６３２はバリアー層として機能して、第２上部再配線層６２２に含まれた物質の拡散を防止することができる。
【0038】
第３上部絶縁層６１３は第２上部絶縁層６１２の上面上に提供され、第２上部再配線層６２２を覆うことができる。
【0039】
上部再配線パッド６４０は第２上部再配線層６２２上に各々配置されて、第２上部再配線層６２２と各々接続することができる。上部再配線パッド６４０は互いに横に離隔されることができる。上部再配線層６２０が提供されるので、少なくとも１つの上部再配線パッド６４０はそれと電気的に連結される導電構造体３００と垂直に整列されなくともよい。したがって、上部再配線パッド６４０の配置がより自由に設計されることができる。
【0040】
上部再配線パッド６４０各々の下部は第３上部絶縁層６１３内に提供されることができる。上部再配線パッド６４０各々の上部は第３上部絶縁層６１３の上面上に配置されることができる。上部再配線パッド６４０各々の上部は下部より大きい幅を有し、下部と連結されることができる。上部再配線パッド６４０は例えば、銅のような金属を含むことができる。
【0041】
上部再配線基板６００は上部シードパッド６４３をさらに含むことができる。上部シードパッド６４３は第２上部再配線層６２２と上部再配線パッド６４０との間に各々介在され、第３上部絶縁層６１３と上部再配線パッド６４０との間に各々延長されることができる。上部シードパッド６４３は上部再配線パッド６４０と異なる物質を含むことができる。上部シードパッド６４３は、例えば導電シード物質を含むことができる。図示されていないが、上部再配線基板６００は上部ボンディングパッドをさらに含むことができる。上部ボンディングパッドは上部再配線パッド６４０の上面上に各々提供されることができる。上部ボンディングパッドは上部再配線パッド６４０と異なる物質を含むことができる。例えば、上部ボンディングパッドはニッケル、金、及び／又はこれらの合金を含むことができる。
【0042】
上部再配線基板６００は第２厚さＴ２を有することができる。例えば、第２厚さＴ２は上部絶縁層６１０の中で最下部層の下面及び上部再配線パッド６４０の上面の間の間隔に該当することができる。第２厚さＴ２は１０μｍ乃至５０μｍであり得る。第２厚さＴ２が５０μｍ以下であるので、半導体パッケージ１が小型化されることができる。
【0043】
導電構造体３００と上部再配線パッド６４０との間に各々提供された上部再配線層６２０の数は多様に変形されることができる。
【0044】
図１Ｂのように第１上部半導体チップ７０１が上部再配線基板６００の上面上に実装されることができる。第１上部半導体チップ７０１はロジックチップ、バッファチップ、及びメモリチップの中でいずれか１つであり得る。一例として、第１上部半導体チップ７０１は第１下部半導体チップ２０１と異なる種類の半導体チップであり得る。第１上部半導体チップ７０１はロジックチップ及びメモリチップの中でいずれか一つであり、第１下部半導体チップ２０１はロジックチップ及びメモリチップの中で他の１つであり得る。他の例として、第１上部半導体チップ７０１は第１下部半導体チップ２０１と同一な種類の半導体チップであり得る。
【0045】
第１上部半導体チップ７０１は互いに対向する上面及び下面を有することができる。第１上部半導体チップ７０１の下面は上部再配線基板６００に向かい、活性面であり得る。第１上部半導体チップ７０１の上面は非活性面であり得る。例えば、第１上部半導体チップ７０１は図１Ｄのように上部半導体基板７１０、上部配線層、上部集積回路７１５、及び第１上部チップパッド７３１を含むことができる。上部集積回路７１５は上部半導体基板７１０の下面上に提供されることができる。上部集積回路７１５はトランジスタを含むことができる。上部配線層は上部半導体基板７１０の下面上に配置されることができる。上部配線層は上部絶縁パターン７２０及び上部配線構造体７２５を含むことができる。上部配線構造体７２５は上部絶縁パターン７２０内に提供されることができる。第１上部チップパッド７３１は上部配線層の下面上に配置されることができる。第１上部チップパッド７３１は上部配線構造体７２５を通じて上部集積回路７１５と接続することができる。
【0046】
第１上部ソルダパターン７５１が上部再配線基板６００及び第１上部半導体チップ７０１の間に各々介在されることができる。第１上部ソルダパターン７５１は上部再配線パッド６４０及び第１上部チップパッド７３１の間に各々提供されて上部再配線パッド６４０及び第１上部チップパッド７３１と各々接続することができる。したがって、第１上部半導体チップ７０１が第１上部ソルダパターン７５１を通じて上部再配線基板６００と接続することができる。上部再配線基板６００と接続することは上部再配線層６２０の中で少なくとも１つと接続することであり得る。第１上部ソルダパターン７５１の各々はソルダボールの形状を有し、ソルダ物質を含むことができる。第１上部ソルダパターン７５１は第１上部チップパッド７３１の数と同一であることができるが、これに制約されない。
【0047】
図１Ｂのように、上部モールディング膜８００が上部再配線基板６００上に形成されて、第１上部半導体チップ７０１の側壁を覆うことができる。上部モールディング膜８００は第１上部半導体チップ７０１の上面を露出させることができる。上部モールディング膜８００の上面８００ａは第１上部半導体チップ７０１の上面と実質的に同一なレベルに配置されることができる。上部モールディング膜８００は比較的低い熱伝導率を有することができる。上部モールディング膜８００が第１上部半導体チップ７０１の上面を露出させるので、第１上部半導体チップ７０１で発生した熱は外部に速く放出されることができる。したがって、第１上部半導体チップ７０１の熱放出特性が改善されることができる。上部モールディング膜８００は第１上部半導体チップ７０１及び上部再配線基板６００の間に延長されて、第１上部半導体チップ７０１の下面及び第１上部ソルダパターン７５１の側壁を覆うことができる。上部モールディング膜８００は第１上部ソルダパターン７５１を密封して、第１上部ソルダパターン７５１を保護することができる。したがって、第１上部半導体チップ７０１及び上部再配線基板６００の間にアンダーフィル膜の形成工程が省略されるので、半導体パッケージ１の製造が簡易化になることができる。
【0048】
上部モールディング膜８００の外側壁は上部再配線基板６００の外側面、下部モールディング膜４００の外側壁、及び下部再配線基板１００の外側面と垂直に整列されることができる。
【0049】
ソルダ端子５００が下部再配線基板１００の下面上に配置されることができる。ソルダ端子５００がアンダーバンプパターン１５０の下面上に各々配置されて、アンダーバンプパターン１５０と各々接続することができる。ソルダ端子５００はアンダーバンプパターン１５０を通じて再配線パターン１２０と電気的に連結されることができる。ソルダ端子５００は互いに横に離隔され、互いに電気的に分離されることができる。ソルダ端子５００はソルダ物質を含むことができる。
【0050】
ソルダ端子５００は第１ソルダ端子５０１及び第２ソルダ端子５０２を含むことができる。第１ソルダ端子５０１は下部再配線基板１００のセンター領域の下面上に配置されることができる。第１ソルダ端子５０１は第１下部半導体チップ２０１と垂直にオーバーラップされることができる。第１ソルダ端子５０１は再配線パターン１２０を通じて第１下部半導体チップ２０１と電気的に連結されることができる。したがって、第１ソルダ端子５０１及び第１下部半導体チップ２０１の間の電気的通路の長さが減少することができる。第１厚さＴ１が比較的小さいので、第１ソルダ端子５０１及び第１下部半導体チップ２０１の間の電気的通路の長さがさらに減少することができる。第１下部半導体チップ２０１の動作速度が向上されることができる。
【0051】
第２ソルダ端子５０２は下部再配線基板１００のエッジ領域の下面上に配置されることができる。第２ソルダ端子５０２は、平面視において第１下部半導体チップ２０１と離隔されることができる。第２ソルダ端子５０２は下部再配線基板１００を通じて導電構造体３００と電気的に連結されることができる。例えば、第２ソルダ端子５０２は導電構造体３００及び上部再配線基板６００を通じて第１上部半導体チップ７０１と電気的に連結されることができる。第２ソルダ端子５０２の中で少なくとも１つはそれと電気的に連結される導電構造体３００と垂直にオーバーラップされることができる。他の例として、第２ソルダ端子５０２の中で他の１つは、平面視においてそれと電気的に連結される導電構造体３００と隣接することができる。したがって、第２ソルダ端子５０２及び第１上部半導体チップ７０１の間の電気的通路の長さが減少することができる。第１上部半導体チップ７０１の動作速度が向上されることができる。第１厚さＴ１及び第２厚さＴ２が比較的小さいので、第１上部半導体チップ７０１の動作速度がさらに向上されることができる。
【0052】
導電構造体３００は第１上部半導体チップ７０１の電気的通路として機能することができる。導電構造体３００の比抵抗は比較的小さいことができる。例えば、導電構造体３００の比抵抗はソルダ物質の比抵抗より小さいことができる。導電構造体３００の比抵抗は第１下部ソルダパターン２５１の比抵抗及び第１上部ソルダパターン７５１の比抵抗より小さいことができる。したがって、導電構造体３００が大きい高さを有するにも、導電構造体３００を通じた信号伝達速度が速いことができる。したがって、第１上部半導体チップ７０１の電気的特性が向上されることができる。
【0053】
第１上部半導体チップ７０１は高性能特性を有し、比較的多数の入出力端子を含むことができる。第１上部半導体チップ７０１の入出力端子は第１上部チップパッド７３１であり得る。実施形態によれば、導電構造体３００のピッチＰ１及び幅Ｗが比較的小さいので、単位面積当たり多数の導電構造体３００が配置されることができる。例えば、導電構造体３００の数は第１上部チップパッド７３１の数と同一であるか、或いはより多いことができる。したがって、第１上部チップパッド７３１の数が多くても、第１上部半導体チップ７０１及び外部装置の間の電気的連結が良好である。
【0054】
半導体パッケージ１はパッケージオンパッケージであるが、これに制約されない。
【0055】
【0056】
図２Ａを参照すれば、半導体パッケージ１Ａは下部再配線基板１００、ソルダ端子５００、第１下部半導体チップ２０１、第１下部ソルダパターン２５１、下部モールディング膜４００、導電構造体３００、上部再配線基板６００、第１上部半導体チップ７０１、第１上部ソルダパターン７５１、及び上部モールディング膜８００を含むことができる。
【0057】
上部モールディング膜８００は第１上部半導体チップ７０１の上面を覆うことができる。上部モールディング膜８００の上面８００ａは第１上部半導体チップ７０１の上面より高いレベルに配置されることができる。
【0058】
【0059】
図２Ｂを参照すれば、半導体パッケージ１Ｂは下部再配線基板１００、ソルダ端子５００、第１下部半導体チップ２０１、第１下部ソルダパターン２５１、下部モールディング膜４００、導電構造体３００、上部再配線基板６００、第１上部半導体チップ７０１、第１上部ソルダパターン７５１、及び上部モールディング膜８００に加えて、放熱構造体９００を含むことができる。上部モールディング膜８００は第１上部半導体チップ７０１の上面を露出させることができる。
【0060】
放熱構造体９００が第１上部半導体チップ７０１及び上部モールディング膜８００上に配置されることができる。放熱構造体９００は熱伝達層９１０及び放熱板９３０の中で少なくとも１つを含むことができる。放熱板９３０はヒートシンク又はヒートスラグを含むことができる。放熱板９３０の熱伝導率は上部モールディング膜８００の熱伝導率より大きいことができる。放熱板９３０は、例えば金属を含むことができる。熱伝達層９１０は第１上部半導体チップ７０１と放熱板９３０との間に介在されることができる。熱伝達層９１０は第１上部半導体チップ７０１の上面と直接物理的に接触することができる。熱伝達層９１０は上部モールディング膜８００及び放熱板９３０の間にさらに延長されることができる。熱伝達層９１０は熱伝達層物質（ＴＩＭ）層を含むことができる。放熱構造体９００が提供されるので、第１上部半導体チップ７０１の熱放出特性がさらに改善されることができる。
【0061】
【0062】
図３Ａ及び図３Ｂを参照すれば、半導体パッケージ２は下部再配線基板１００、ソルダ端子５００、第１下部半導体チップ２０１、第２下部半導体チップ２０２、第１下部ソルダパターン２５１、第２下部ソルダパターン２５２、下部モールディング膜４００、導電構造体３００、上部再配線基板６００、第１上部半導体チップ７０１、第２上部半導体チップ７０２、第１上部ソルダパターン７５１、第２上部ソルダパターン７５２、及び上部モールディング膜８００を含むことができる。下部再配線基板１００の外側面は互いに対向する第１外側面１０１及び第２外側面１０２を含むことができる。第１下部半導体チップ２０１は平面視において、下部再配線基板１００の第１外側面１０１に隣接して配置されることができる。例えば、第１下部半導体チップ２０１及び下部再配線基板１００の第１外側面１０１の間の間隔は第１下部半導体チップ２０１及び下部再配線基板１００の第２外側面１０２の間の間隔より小さいことができる。
【0063】
第２下部半導体チップ２０２は下部再配線基板１００の上面上に提供されることができる。第２下部半導体チップ２０２は第１下部半導体チップ２０１と横に離隔されることができる。第２下部半導体チップ２０２は平面視において、下部再配線基板１００の第２外側面１０２及び第１下部半導体チップ２０１の間に配置されることができる。第２下部半導体チップ２０２は互いに対向する上面及び下面を有することができる。第２下部半導体チップ２０２の下面は活性面であり、第２下部半導体チップ２０２の上面は非活性面であり得る。例えば、第２下部半導体チップ２０２はその下面上に配置された第２下部チップパッド２３２を有することができる。図示されていないが、第２下部半導体チップ２０２は半導体基板、集積回路、及び配線層をさらに含むことができる。第２下部半導体チップ２０２の半導体基板、集積回路、及び配線層は図１Ｃの第１下部半導体チップ２０１の下部半導体基板２１０、下部集積回路２１５、及び下部配線層と各々同一又は類似であることができる。
【0064】
第２下部ソルダパターン２５２が下部再配線基板１００及び第２下部半導体チップ２０２の間に各々介在されることができる。第２下部ソルダパターン２５２は再配線パッド１４０及び第２下部チップパッド２３２の間に各々介在されて、再配線パッド１４０及び第２下部チップパッド２３２と各々接続することができる。したがって、第２下部半導体チップ２０２が第２下部ソルダパターン２５２を通じて下部再配線基板１００と接続することができる。第２下部ソルダパターン２５２の数は第２下部チップパッド２３２の数と同一であるが、これに制約されない。第２下部ソルダパターン２５２の各々はソルダボールの形状を有し、ソルダ物質を含むことができる。第２下部ソルダパターン２５２は比較的高い熱伝導率を有することができる。例えば、第２下部ソルダパターン２５２の熱伝導率は下部モールディング膜４００の熱伝導率より大きいことができる。半導体パッケージ２の動作の時、第２下部半導体チップ２０２で発生した熱は第２下部ソルダパターン２５２、再配線パッド１４０、及び再配線パターン１２０を通じて外部に速く放出されることができる。第１厚さＴ１が比較的小さいので、第２下部半導体チップ２０２の熱放出特性がさらに向上されることができる。
【0065】
下部モールディング膜４００の配置は図１Ｂの例で説明したことと実質的に同一であることができる。加えて、下部モールディング膜４００は第２下部半導体チップ２０２の側壁と上面を覆うことができる。下部モールディング膜４００の上面４００ａは第２下部半導体チップ２０２の上面より高いレベルに配置されることができる。下部モールディング膜４００は下部再配線基板１００及び第２下部半導体チップ２０２の間のギャップに提供されて、第２下部半導体チップ２０２の下面及び第２下部ソルダパターン２５２の側壁を覆うことができる。したがって、下部再配線基板１００及び第２下部半導体チップ２０２の間に別のアンダーフィル膜形成工程が省略されて、半導体パッケージ２の製造が簡易化になることができる。
【0066】
第２上部半導体チップ７０２は上部再配線基板６００の上面上に配置されて、第１上部半導体チップ７０１と横に離隔されることができる。第２上部半導体チップ７０２の下面は活性面であり、第２上部半導体チップ７０２の上面は非活性面であり得る。例えば、第２上部半導体チップ７０２はその下面上に提供された第２上部チップパッド７３２を含むことができる。図示されていないが、第２上部半導体チップ７０２は半導体基板、集積回路、及び配線層をさらに含むことができる。第２上部半導体チップ７０２の半導体基板、集積回路、及び配線層は図１Ｄの第１上部半導体チップ７０１の上部半導体基板７１０、上部集積回路７１５、及び上部配線層と各々同一又は類似であることができる。
【0067】
第２上部ソルダパターン７５２が上部再配線基板６００及び第２上部半導体チップ７０２の間に各々介在されることができる。第２上部ソルダパターン７５２は上部再配線パッド６４０及び第２上部チップパッド７３２の間に各々介在されて、上部再配線パッド６４０及び第２上部チップパッド７３２と各々接続することができる。したがって、第２上部半導体チップ７０２が第２上部ソルダパターン７５２を通じて上部再配線基板６００と接続することができる。第２上部ソルダパターン７５２の各々はソルダボールの形状を有し、ソルダ物質を含むことができる。第２上部ソルダパターン７５２の数は第２上部チップパッド７３２の数と同一であるが、これに制約されない。
【0068】
一例として、第１下部半導体チップ２０１は第２下部半導体チップ２０２、第１上部半導体チップ７０１、及び第２上部半導体チップ７０２と同種のチップであり得る。第１下部半導体チップ２０１、第２下部半導体チップ２０２、第１上部半導体チップ７０１、及び第２上部半導体チップ７０２はＧＤＤＲＳＤＲＡＭのようなメモリチップであり得る。この場合、第１下部半導体チップ２０１は第２下部半導体チップ２０２、第１上部半導体チップ７０１、及び第２上部半導体チップ７０２と同一なサイズ及び同一な格納容量を有することができる。第１下部チップパッド２３１の数、第２下部チップパッド２３２の数、第１上部チップパッド７３１の数、及び第２上部チップパッド７３２の数は互いに同一であることができる。他の例として、第１下部半導体チップ２０１は第２下部半導体チップ２０２、第１上部半導体チップ７０１、及び第２上部半導体チップ７０２の中で少なくとも１つと異なる種類のチップであり得る。この場合、第１下部半導体チップ２０１は第２下部半導体チップ２０２、第１上部半導体チップ７０１、及び第２上部半導体チップ７０２の中で少なくとも１つと異なるサイズを有することができる。第１下部チップパッド２３１の数は第２下部チップパッド２３２の数、第１上部チップパッド７３１の数、又は第２上部チップパッド７３２の数と異なることができる。
【0069】
上部モールディング膜８００は上部再配線基板６００の上面上で第１上部半導体チップ７０１の側壁及び第２上部半導体チップ７０２の側壁を覆うことができる。上部モールディング膜８００は第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面を覆わないことがあり得る。上部モールディング膜８００の上面８００ａは第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面と実質的に同一なレベルに配置されることができる。したがって、第１上部半導体チップ７０１及び第２上部半導体チップ７０２の熱放出特性が改善されることができる。上部モールディング膜８００は上部再配線基板６００及び第２上部半導体チップ７０２間のギャップに延長されて、第２上部半導体チップ７０２の下面及び第２上部ソルダパターン７５２の側壁を覆うことができる。したがって、上部再配線基板６００及び第２上部半導体チップ７０２の間に別のアンダーフィル膜形成工程が省略されて、半導体パッケージ２の製造が簡易化になることができる。
【0070】
導電構造体３００が下部再配線基板１００及び上部再配線基板６００の間に提供され、下部再配線基板１００及び上部再配線基板６００と電気的に連結されることができる。導電構造体３００は第１下部半導体チップ２０１及び第２下部半導体チップ２０２と横に離隔されることができる。導電構造体３００の上面は第２下部半導体チップ２０２の上面より高いレベルに配置されることができる。
【0071】
導電構造体３００の数は第１上部チップパッド７３１の数及び第２上部チップパッド７３２の数の和と同一であるか、或いはより多いことができる。導電構造体３００の数は第１上部ソルダパターン７５１の数及び第２上部ソルダパターン７５２の数の和と同一であるか、或いはより多いことができる。一例として、導電構造体３００の数は第１下部チップパッド２３１の数及び第２下部チップパッド２３２の数の和と同一であるか、或いはより多いことができる。導電構造体３００の数は第１下部ソルダパターン２５１の数及び第２下部ソルダパターン２５２の数の和と同一であるか、或いはより多いことができる。単位面積当たりより多数の導電構造体３００が配置され、半導体パッケージ２が小型化されることができる。
【0072】
下部再配線基板１００は、平面視において第１領域、第２領域、及び第３領域を有することができる。下部再配線基板１００の第１領域は下部再配線基板１００の第１外側面１０１と第１下部半導体チップ２０１との間に提供されることができる。下部再配線基板１００の第２領域は下部再配線基板１００の第２外側面１０２と第２下部半導体チップ２０２との間に提供されることができる。下部再配線基板１００の第３領域は第１下部半導体チップ２０１と第２下部半導体チップ２０２との間に提供されることができる。導電構造体３００は、平面視において下部再配線基板１００の第１領域、第２領域、及び第３領域上に提供されることができる。
【0073】
ソルダ端子５００は第１ソルダ端子５０１及び第２ソルダ端子５０２を含むことができる。第１ソルダ端子５０１の中でいずれか１つは第１下部半導体チップ２０１と垂直にオーバーラップされ、第１下部半導体チップ２０１と電気的に連結されることができる。第１ソルダ端子５０１の中で他の１つは第２下部半導体チップ２０２と垂直にオーバーラップされ、第２下部半導体チップ２０２と電気的に連結されることができる。したがって、第１ソルダ端子５０１と第１及び第２下部半導体チップ２０１、２０２の間の電気的通路の長さが減少することができる。第１下部半導体チップ２０１及び第２下部半導体チップ２０２の動作速度が向上されることができる。
【0074】
第２ソルダ端子５０２は、平面視において第１下部半導体チップ２０１及び第２下部半導体チップ２０２と離隔されることができる。第２ソルダ端子５０２は、平面視において下部再配線基板１００の第１領域、第２領域、又は第３領域上に提供されることができる。第２ソルダ端子５０２は再配線パターン１２０及び導電構造体３００を通じて第１上部半導体チップ７０１又は第２上部半導体チップ７０２と電気的に連結されることができる。下部再配線基板１００の第１領域の下面上の第２ソルダ端子５０２は第１領域の上面上の導電構造体３００と電気的に連結されることができる。下部再配線基板１００の第２領域の下面上の第２ソルダ端子５０２は第２領域の上面上の導電構造体３００と電気的に連結されることができる。下部再配線基板１００の第３領域の下面上の第２ソルダ端子５０２は第３領域の上面上の導電構造体３００と電気的に連結されることができる。したがって、第１上部半導体チップ７０１と第１ソルダ端子５０１との間及び第２上部半導体チップ７０２と第２ソルダ端子５０２との間の電気的通路の長さが減少することができる。第１上部半導体チップ７０１及び第２上部半導体チップ７０２の動作速度がさらに向上されることができる。
【0075】
導電構造体３００の比抵抗は第１下部ソルダパターン２５１の比抵抗、第２下部ソルダパターン２５２の比抵抗、第１上部ソルダパターン７５１の比抵抗、及び第２上部ソルダパターン７５２の比抵抗より小さいことができる。したがって、第１上部半導体チップ７０１及び第２上部半導体チップ７０２の動作速度が向上されることができる。
【0076】
【0077】
図４Ａを参照すれば、半導体パッケージ２Ａは下部再配線基板１００、ソルダ端子５００、第１下部半導体チップ２０１、第２下部半導体チップ２０２、第１下部ソルダパターン２５１、第２下部ソルダパターン２５２、下部モールディング膜４００、導電構造体３００、上部再配線基板６００、第１上部半導体チップ７０１、第２上部半導体チップ７０２、第１上部ソルダパターン７５１、第２上部ソルダパターン７５２、及び上部モールディング膜８００を含むことができる。
【0078】
上部モールディング膜８００は第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面を覆うことができる。上部モールディング膜８００の上面８００ａは第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面より高いレベルに配置されることができる。
【0079】
【0080】
図４Ｂを参照すれば、半導体パッケージ２Ｂは下部再配線基板１００、ソルダ端子５００、第１下部半導体チップ２０１、第２下部半導体チップ２０２、第１下部ソルダパターン２５１、第２下部ソルダパターン２５２、下部モールディング膜４００、導電構造体３００、上部再配線基板６００、第１上部半導体チップ７０１、第２上部半導体チップ７０２、第１上部ソルダパターン７５１、第２上部ソルダパターン７５２、上部モールディング膜８００、及び放熱構造体９００を含むことができる。上部モールディング膜８００は第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面を露出させることができる。
【0081】
放熱構造体９００が第１上部半導体チップ７０１の上面、第２上部半導体チップ７０２の上面、及び上部モールディング膜８００の上面８００ａ上に配置されることができる。放熱構造体９００は熱伝達層９１０及び放熱板９３０の中で少なくとも１つを含むことができる。熱伝達層９１０は第１上部半導体チップ７０１と放熱板９３０との間、第２上部半導体チップ７０２と放熱板９３０との間、及び上部モールディング膜８００と放熱板９３０との間に介在されることができる。熱伝達層９１０は第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面と直接物理的に接触することができる。
【0082】
【0083】
図５Ａを参照すれば、アンダーバンプパターン１５０、第１下部絶縁層１１１、第１シードパターン１３１、及び第１再配線パターン１２１がキャリヤー基板９９０上に形成されることができる。キャリヤー接着層９８０がキャリヤー基板９９０と第１下部絶縁層１１１及びキャリヤー基板９９０とアンダーバンプパターン１５０との間にさらに形成されることができる。キャリヤー接着層９８０は第１下部絶縁層１１１及びアンダーバンプパターン１５０をキャリヤー基板９９０に付着させることができる。キャリヤー接着層９８０は離型層である。
【0084】
実施形態によれば、アンダーバンプパターン１５０はキャリヤー接着層９８０上に形成されることができる。第１下部絶縁層１１１がキャリヤー接着層９８０上に形成されて、アンダーバンプパターン１５０の側壁及び上面を覆うことができる。第１下部絶縁層１１１内に第１オープニング１１９が形成されて、アンダーバンプパターン１５０を露出させることができる。
【0085】
第１シードパターン１３１及び第１再配線パターン１２１を形成することは前記第１オープニング１１９内に及び第１下部絶縁層１１１の上面上に第１シード層を形成すること、前記第１シード層上にガイドオープニングを有するレジストパターンを形成すること、第１シード層を電極として使用した電気鍍金工程を遂行すること、前記レジストパターンを除去して、第１シード層の一部分を露出させること、及び露出された第１シード層の露出された一部分を蝕刻することを含むことができる。
【0086】
前記ガイドオープニングは前記第１オープニング１１９と各々連結されることができる。前記電気鍍金工程によって第１再配線パターン１２１が第１オープニング１１９及びガイドオープニング内に形成されることができる。第１再配線パターン１２１の各々は第１ビア部分１２１Ｖ及び第１配線部分１２１Ｗを含むことができる。第１ビア部分１２１Ｖが対応する第１オープニング１１９内に形成され、第１配線部分１２１Ｗは対応するガイドオープニングの下部に形成されることができる。前記第１シード層の蝕刻によって第１シードパターン１３１が第１再配線パターン１２１の下に各々形成されることができる。
【0087】
図５Ｂを参照すれば、第２下部絶縁層１１２が第１下部絶縁層１１１上に形成されて、第１再配線パターン１２１を覆うことができる。第２オープニング１１８が第２下部絶縁層１１２内に形成されて、第１再配線パターン１２１を各々露出させることができる。第２再配線パターン１２２が第２オープニング１１８内に各々形成されて、第１再配線パターン１２１と接続することができる。第２再配線パターン１２２の各々は第２ビア部分１２２Ｖ及び第２配線部分１２２Ｗを含むことができる。第２ビア部分１２２Ｖは対応する第２オープニング１１８内に提供されることができる。第２配線部分１２２Ｗは第２ビア部分１２２Ｖ上に形成されて、第２下部絶縁層１１２の上面上に延長されることができる。
【0088】
第２シードパターン１３２が第２再配線パターン１２２の下に各々形成されることができる。第２シードパターン１３２及び第２再配線パターン１２２を形成することは図５Ａの第１シードパターン１３１及び第１再配線パターン１２１の形成例で説明したことと実質的に同一な方法によって遂行されることができる。例えば、第２シードパターン１３２を電極として使用した電気鍍金工程が遂行されて、第２再配線パターン１２２を形成することができる。
【0089】
第３下部絶縁層１１３が第２下部絶縁層１１２上に形成されて、第２再配線パターン１２２を覆うことができる。第３オープニング１１７が第３下部絶縁層１１３内に形成されて、第２再配線パターン１２２を露出させることができる。再配線パッド１４０が第３オープニング１１７内に各々形成されて、第２再配線パターン１２２と接続することができる。シードパッド１４３が再配線パッド１４０の下に各々形成されることができる。実施形態によれば、シードパッド１４３を電極として使用した電気鍍金工程が遂行されて、再配線パッド１４０を形成することができる。したがって、下部再配線基板１００が製造されることができる。下部再配線基板１００は第１乃至第３下部絶縁層１１１、１１２、１１３、第１シードパターン１３１、第１再配線パターン１２１、第２シードパターン１３２、第２再配線パターン１２２、シードパッド１４３、及び再配線パッド１４０を含むことができる。
【0090】
図５Ｃを参照すれば、第１下部半導体チップ２０１が下部再配線基板１００の上面上に実装されることができる。第１下部半導体チップ２０１を実装することは第１下部チップパッド２３１及び対応する再配線パッド１４０の間に第１下部ソルダパターン２５１を形成することを含むことができる。
【0091】
導電構造体３００が下部再配線基板１００のエッジ領域の上面上に形成されて、対応する再配線パッド１４０と各々接続することができる。導電構造体３００を形成することは金属柱を再配線パッド１４０上に各々提供することを含むことができる。この時、導電構造体３００の上面３００ａは第１下部半導体チップ２０１の上面より高いレベルに配置されることができる。導電構造体３００を形成することは第１下部半導体チップ２０１を実装する前又は後に遂行されることができる。
【0092】
図５Ｄを参照すれば、予備下部モールディング膜４０１が下部再配線基板１００の上面上に形成されて、第１下部半導体チップ２０１及び導電構造体３００を覆うことができる。例えば、予備下部モールディング膜４０１の上面４０１ａは第１下部半導体チップ２０１の上面及び導電構造体３００の上面３００ａより高いレベルに配置されることができる。予備下部モールディング膜４０１は第１下部半導体チップ２０１の下面上に延長されて、第１下部ソルダパターン２５１を密封することができる。
【0093】
図５Ｅを参照すれば、予備下部モールディング膜４０１のグラインディング工程が遂行されて、下部モールディング膜４００を形成することができる。例えば、グラインディング工程は化学的機械的研磨（ＣＭＰ）工程によって進行されることができる。グラインディング工程は導電構造体３００の上面３００ａが露出される時まで遂行されることができる。
【0094】
グラインディング工程が第１下部半導体チップ２０１上にさらに遂行される場合、第１下部半導体チップ２０１のグラインディング残余物が発生することができる。前記残余物は導電構造体３００の上面３００ａ上に移動して、導電構造体３００の上面３００ａを汚染させることができる。実施形態によれば、グラインディング工程は第１下部半導体チップ２０１の上面が露出される前に終了されることができる。したがって、導電構造体３００の汚染が防止されることができる。
【0095】
グラインディング工程の結果、下部モールディング膜４００の上面４００ａは第１下部半導体チップ２０１の上面より高いレベルに提供され、第１下部半導体チップ２０１の上面を覆うことができる。下部モールディング膜４００の上面４００ａは導電構造体３００の上面３００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。
【0096】
図５Ｆを参照すれば、第１上部絶縁層６１１が下部モールディング膜４００の上面４００ａ上に形成されることができる。第１上部オープニング６１９が第１上部絶縁層６１１内に形成されて、導電構造体３００の上面３００ａを各々露出させることができる。第１上部再配線層６２１が第１上部オープニング６１９内に及び第１上部絶縁層６１１の上面上に形成されることができる。第１上部再配線層６２１の各々は第１ビアパターン６２１Ｖ及び第１配線パターン６２１Ｗを含むことができる。第１ビアパターン６２１Ｖは対応する第１上部オープニング６１９内に形成されることができる。第１配線パターン６２１Ｗは第１ビアパターン６２１Ｖ上に形成され、第１上部絶縁層６１１の上面上に延長されることができる。第１上部シードパターン６３１は第１上部再配線層６２１の下面上に形成されることができる。第１上部再配線層６２１及び第１上部シードパターン６３１の形成方法は図５Ａの第１再配線パターン１２１及び第１シードパターン１３１の形成例で説明したことと同一又は類似であることができる。
【0097】
図５Ｇを参照すれば、第２上部絶縁層６１２が第１上部絶縁層６１１上に形成されて、第１上部再配線層６２１を覆うことができる。第２上部オープニング６１８が第２上部絶縁層６１２内に形成されて、第１上部再配線層６２１を各々露出させることができる。第２上部再配線層６２２が第２上部オープニング６１８内に各々形成されて、第１上部再配線層６２１と接続することができる。第２上部再配線層６２２の各々は第２ビアパターン６２２Ｖ及び第２配線パターン６２２Ｗを含むことができる。第２ビアパターン６２２Ｖは対応する第２上部オープニング６１８内に形成されることができる。第２配線パターン６２２Ｗは第２ビアパターン６２２Ｖ上に形成され、第２上部絶縁層６１２の上面上に延長されることができる。第２上部シードパターン６３２は第２上部再配線層６２２の下に各々形成されることができる。実施形態によれば、第２上部シードパターン６３２を電極として使用した電気鍍金工程が遂行されて、第２上部再配線層６２２を形成することができる。
【0098】
第３上部絶縁層６１３が第２上部絶縁層６１２上に形成されて、第２上部再配線層６２２を覆うことができる。第３上部オープニング６１７が第３上部絶縁層６１３内に形成されて、第２上部再配線層６２２を露出させることができる。上部再配線パッド６４０が第３上部オープニング６１７内に各々形成されて、第２上部再配線層６２２と接続することができる。上部再配線パッド６４０の下に上部シードパッド６４３が各々形成されることができる。上部再配線パッド６４０は上部シードパッド６４３を電極として使用した電気鍍金工程によって形成されることができる。したがって、上部再配線基板６００が製造されることができる。上部再配線基板６００は第１乃至第３上部絶縁層６１１、６１２、６１３、第１上部シードパターン６３１、第１上部再配線層６２１、第２上部シードパターン６３２、第２上部再配線層６２２、上部シードパッド６４３、及び上部再配線パッド６４０を含むことができる。
【0099】
図５Ｈを参照すれば、第１上部半導体チップ７０１が上部再配線基板６００の上面上に実装されることができる。第１上部半導体チップ７０１を実装することは第１上部チップパッド７３１及び対応する上部再配線パッド６４０の間に第１上部ソルダパターン７５１を形成することを含むことができる。
【0100】
予備上部モールディング膜８０１が上部再配線基板６００の上面上に形成されて、第１上部半導体チップ７０１を覆うことができる。例えば、予備上部モールディング膜８０１の上面８０１ａは第１上部半導体チップ７０１の上面より高いレベルに提供されて、第１上部半導体チップ７０１の上面を覆うことができる。予備上部モールディング膜８０１は第１上部半導体チップ７０１の下面上に延長されて、第１上部ソルダパターン７５１を密封することができる。
【0101】
図５Ｉを参照すれば、予備上部モールディング膜８０１のグラインディング工程が遂行されて、上部モールディング膜８００を形成することができる。例えば、グラインディング工程は化学的機械的研磨（ＣＭＰ）工程によって進行されることができる。グラインディング工程は第１上部半導体チップ７０１が露出される時まで遂行されることができる。グラインディング工程の結果、上部モールディング膜８００の上面８００ａは第１上部半導体チップ７０１の上面と共面（ｃｏｐｌａｎａｒ）をなすことができる。
【0102】
再び図１Ｂを参照すれば、キャリヤー基板９９０及びキャリヤー接着層９８０が除去されて、下部再配線基板１００の下面が露出されることができる。例えば、アンダーバンプパターン１５０の下面が露出されることができる。アンダーバンプパターン１５０の下面上にソルダ端子５００が各々形成されることができる。したがって、半導体パッケージ１の製造が完成されることができる。
【0103】
図５Ｉの説明と異なりに、予備上部モールディング膜８０１のグラインディング工程は第１上部半導体チップ７０１が露出される前に終了されることができる。この場合、図２Ａで説明した半導体パッケージ１Ａが製造されることができる。
【0104】
図６は実施形態に係る半導体パッケージの製造方法を説明するための図面である。
【0105】
図６を参照すれば、下部再配線基板１００が形成されることができる。下部再配線基板１００はアンダーバンプパターン１５０、下部絶縁層１１０、再配線パターン１２０、シードパターン１３０、及び再配線パッド１４０を含むことができる。下部再配線基板１００の形成は図５Ａ及び図５Ｂで説明したことと実質的に同一であることができる。但し、下部再配線基板１００はパネルレベル又はウエハレベルに形成されることができる。
【0106】
複数の第１下部半導体チップ２０１が下部再配線基板１００上に提供されることができる。複数の第１下部半導体チップ２０１は互いに横に離隔配置されることができる。第１下部ソルダパターン２５１が下部再配線基板１００及び第１下部半導体チップ２０１の間に各々形成されることができる。導電構造体３００が下部再配線基板１００上に形成されることができる。下部モールディング膜４００が下部再配線基板１００上に形成されて、導電構造体３００の側壁及び第１下部半導体チップ２０１を覆うことができる。下部モールディング膜４００は導電構造体３００の上面を露出させることができる。
【0107】
上部再配線基板６００が下部モールディング膜４００上に形成されることができる。上部再配線基板６００は上部絶縁層６１０、上部再配線層６２０、上部シードパターン６３０、及び上部再配線パッド６４０を含むことができる。上部再配線基板６００の形成は図５Ｆ及び図５Ｇで説明したことと実質的に同一であることができる。但し、上部再配線基板６００はパネルレベル又はウエハレベルに形成されることができる。
【0108】
複数の第１上部半導体チップ７０１が上部再配線基板６００上に提供されることができる。複数の第１上部半導体チップ７０１は互いに横に離隔配置されることができる。第１上部ソルダパターン７５１が上部再配線基板６００及び第１上部半導体チップ７０１の間に各々形成されることができる。上部モールディング膜８００が上部再配線基板６００上に形成されて、第１上部半導体チップ７０１の側壁を覆うことができる。
【0109】
ソルダ端子５００が下部再配線基板１００の下面上に形成されて、アンダーバンプパターン１５０と各々接続することができる。
【0110】
一点鎖線に沿って、下部再配線基板１００、下部モールディング膜４００、上部再配線基板６００、及び上部モールディング膜８００がソーイングされて、複数の半導体パッケージ１を互いに分離させることができる。半導体パッケージ１はパネルレベル又はウエハレベルに製造されることができる。半導体パッケージ１の各々は図１Ａ乃至図１Ｄの例で説明したことと同一であることができる。図６を除いた例において説明の簡易化のために単数の半導体パッケージに対して図示及び説明したが、本発明の半導体パッケージ製造方法がチップレベルの製造に限定されることではない。
【0111】
【0112】
図７Ａを参照すれば、下部再配線基板１００がキャリヤー基板９９０上に形成されることができる。下部再配線基板１００を形成することはアンダーバンプパターン１５０、下部絶縁層１１０、再配線パターン１２０、シードパターン１３０、及び再配線パッド１４０を形成することを含むことができる。下部再配線基板１００の形成は図５Ａ及び図５Ｂで説明したことと実質的に同一であることができる。キャリヤー接着層９８０がキャリヤー基板９９０と下部再配線基板１００との間にさらに介在されることができる。
【0113】
第１下部半導体チップ２０１及び第２下部半導体チップ２０２が下部再配線基板１００上に実装されることができる。第１下部半導体チップ２０１及び第２下部半導体チップ２０２は互いに横に離隔配置されることができる。第１下部ソルダパターン２５１が下部再配線基板１００及び第１下部半導体チップ２０１の間に形成されることができる。第２下部ソルダパターン２５２が下部再配線基板１００及び第２下部半導体チップ２０２の間に形成されることができる。導電構造体３００が下部再配線基板１００上に形成されて、再配線パッド１４０と各々接続することができる。
【0114】
予備下部モールディング膜４０１が下部再配線基板１００上に形成されて、第１及び第２下部半導体チップ２０１、２０２の側壁と上面を覆うことができる。予備下部モールディング膜４０１の上面４０１ａは第１下部半導体チップ２０１の上面、第２下部半導体チップ２０２の上面、及び導電構造体３００の上面３００ａより高いレベルに配置されることができる。予備下部モールディング膜４０１は第１下部ソルダパターン２５１を密封することができる。予備下部モールディング膜４０１は第２下部半導体チップ２０２の下面上に延長されて、第２下部ソルダパターン２５２を密封することができる。
【0115】
図７Ｂを参照すれば、予備下部モールディング膜４０１のグラインディング工程が遂行されて、下部モールディング膜４００を形成することができる。前記グラインディング工程は導電構造体３００が露出された後、終了されることができる。下部モールディング膜４００の上面４００ａは導電構造体３００の上面３００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。
【0116】
グラインディング工程は第１下部半導体チップ２０１及び第２下部半導体チップ２０２が露出される前に終了されることができる。したがって、第１下部半導体チップ２０１のグラインディング残余物又は第２下部半導体チップ２０２のグラインディング残余物によって導電構造体３００が汚染される現象が防止されることができる。グラインディング工程が終了された後、下部モールディング膜４００の上面４００ａは第１下部半導体チップ２０１の上面及び第２下部半導体チップ２０２の上面より高いレベルに提供され、下部モールディング膜４００は第１下部半導体チップ２０１の上面及び第２下部半導体チップ２０２の上面を覆うことができる。
【0117】
図７Ｃを参照すれば、上部再配線基板６００が下部モールディング膜４００の上面４００ａ上に形成されることができる。上部再配線基板６００を形成することは上部絶縁層６１０、上部再配線層６２０、上部シードパターン６３０、及び上部再配線パッド６４０を形成することを含むことができる。上部再配線基板６００の形成は図５Ｆ及び図５Ｇで説明したことと実質的に同一であることができる。
【0118】
第１上部半導体チップ７０１及び第２上部半導体チップ７０２が上部再配線基板６００の上面上に実装されることができる。第１上部半導体チップ７０１及び第２上部半導体チップ７０２は互いに横に離隔配置されることができる。第１上部半導体チップ７０１を実装することは第１上部ソルダパターン７５１を形成することを含むことができる。第２上部半導体チップ７０２を実装することは第２上部チップパッド７３２及び対応する上部再配線パッド６４０の間に第２上部ソルダパターン７５２を形成することを含むことができる。
【0119】
予備上部モールディング膜８０１が上部再配線基板６００の上面上に形成されて、第１上部半導体チップ７０１及び第２上部半導体チップ７０２を覆うことができる。例えば、予備上部モールディング膜８０１の上面８０１ａは第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面より高いレベルに提供されることができる。予備上部モールディング膜８０１は第１上部ソルダパターン７５１を密封することができる。予備上部モールディング膜８０１は第２上部半導体チップ７０２の下面上に延長されて、第２上部ソルダパターン７５２を密封することができる。
【0120】
図７Ｄを参照すれば、予備上部モールディング膜８０１のグラインディング工程が遂行されて、上部モールディング膜８００を形成することができる。上部モールディング膜８００の上面８００ａは第１上部半導体チップ７０１の上面及び第２上部半導体チップ７０２の上面と共面（ｃｏｐｌａｎａｒ）をなすことができる。
【0121】
再び図３Ｂを参照すれば、キャリヤー基板９９０及びキャリヤー接着層９８０が除去されて、下部再配線基板１００の下面が露出されることができる。例えば、アンダーバンプパターン１５０の下面が露出されることができる。アンダーバンプパターン１５０の下面上にソルダ端子５００が各々形成されることができる。したがって、半導体パッケージ２の製造が完成されることができる。
【0122】
図７Ｄの説明と異なりに、予備上部モールディング膜８０１のグラインディング工程は第１上部半導体チップ７０１及び第２上部半導体チップ７０２が露出される前に終了されることができる。この場合、図４Ａで説明した半導体パッケージ２Ａが製造されることができる。
【0123】
以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図がなく、本発明の要旨を逸脱しない範囲内で多様な他の組合、変更及び環境で使用することができる。本発明の実施形態は互いに組合されることができる。
【符号の説明】
【0124】
１００ 下部再配線基板
１１０ 下部絶縁層
１２０ 再配線パターン
１３０ シードパターン
１４０ 再配線パッド１４０
１５０ アンダーバンプパターン
２０１ 第１下部半導体チップ
２５１ 第１下部ソルダパターン
３００ 導電構造体
４００ 下部モールディング膜
５００ ソルダ端子
６００ 上部再配線基板
７０１ 第１上部半導体チップ
７５１ 第１上部ソルダパターン
８００ 上部モールディング膜
１１０ 下部絶縁層
１２０ 再配線パターン
１３０ シードパターン
１４０ 再配線パッド１４０
１５０ アンダーバンプパターン
２０１ 第１下部半導体チップ
２５１ 第１下部ソルダパターン
３００ 導電構造体
４００ 下部モールディング膜
５００ ソルダ端子
６００ 上部再配線基板
７０１ 第１上部半導体チップ
７５１ 第１上部ソルダパターン
８００ 上部モールディング膜
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】