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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022136982
(43)【公開日】2022-09-21
(54)【発明の名称】３次元積層構造を有する半導体素子及びその製造方法
(51)【国際特許分類】
H01L 27/11597 20170101AFI20220913BHJP
H01L 27/11556 20170101ALI20220913BHJP
H01L 21/336 20060101ALI20220913BHJP
【ＦＩ】
H01L27/11597
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022023874
(22)【出願日】2022-02-18
(31)【優先権主張番号】10-2021-0030414
(32)【優先日】2021-03-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(71)【出願人】
【識別番号】592127149
【氏名又は名称】韓国科学技術院
【氏名又は名称原語表記】ＫＯＲＥＡ ＡＤＶＡＮＣＥＤ ＩＮＳＴＩＴＵＴＥ ＯＦ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ
【住所又は居所原語表記】２９１，Ｄａｅｈａｋ－ｒｏ Ｙｕｓｅｏｎｇ－ｇｕ，Ｄａｅｊｅｏｎ ３４１４１，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(72)【発明者】
【氏名】車 映官
(72)【発明者】
【氏名】朴 宰徹
(72)【発明者】
【氏名】田 ▲尚▼勳
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP22
5F083EP77
5F083ER21
5F083FR06
5F083GA05
5F083GA10
5F083JA02
5F083JA19
5F083JA36
5F083JA38
5F083JA60
5F101BA01
5F101BB02
5F101BD12
5F101BD16
5F101BD30
5F101BE07
5F101BH13
(57)【要約】
【課題】３次元積層構造を有する半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板に３次元アレイ状に配列された複数のチャネル構造体と、基板に平行な方向に延びた複数のゲート電極と、基板に垂直な方向に延びた複数のソース及びドレイン電極とを含む。ゲート電極は、基板に平行な方向に配列されたチャネル構造体と連結され、ソース及びドレイン電極は、基板に垂直な方向に配列されたチャネル構造体と連結される。チャネル構造体は、チャネル層及びチャネル層に設けられる強誘電体層を含む。
【選択図】図１
【解決手段】半導体素子は、基板に３次元アレイ状に配列された複数のチャネル構造体と、基板に平行な方向に延びた複数のゲート電極と、基板に垂直な方向に延びた複数のソース及びドレイン電極とを含む。ゲート電極は、基板に平行な方向に配列されたチャネル構造体と連結され、ソース及びドレイン電極は、基板に垂直な方向に配列されたチャネル構造体と連結される。チャネル構造体は、チャネル層及びチャネル層に設けられる強誘電体層を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板に３次元アレイ状に配列された複数のチャネル構造体と、
前記基板に平行な方向に延びた複数のゲート電極と、
前記基板に垂直な方向に延びた複数のソース及びドレイン電極と、を含み、
前記ゲート電極は、前記基板に平行な方向に配列された前記チャネル構造体に連結され、前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル構造体に連結され、
前記チャネル構造体は、チャネル層、及び前記チャネル層に設けられる強誘電体層を含む、半導体素子。
前記基板に平行な方向に延びた複数のゲート電極と、
前記基板に垂直な方向に延びた複数のソース及びドレイン電極と、を含み、
前記ゲート電極は、前記基板に平行な方向に配列された前記チャネル構造体に連結され、前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル構造体に連結され、
前記チャネル構造体は、チャネル層、及び前記チャネル層に設けられる強誘電体層を含む、半導体素子。
【請求項2】
前記ゲート電極は、前記基板に平行な方向に配列された前記強誘電体層に連結されるように設けられ、前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル層に連結されるように設けられる、請求項１に記載の半導体素子。
【請求項3】
前記強誘電体層は、フローライト系物質またはペロブスカイトを含む、請求項１または２に記載の半導体素子。
【請求項4】
前記強誘電体層は、Ｈｆ及びＺｒのうち、少なくとも１つの酸化物を含む、請求項３に記載の半導体素子。
【請求項5】
前記強誘電体層は、Ｓｉ、Ａｌ、Ｌａ、Ｙ、Ｓｒ及びＧｄのうち、少なくとも１つのドープ剤をさらに含む、請求項４に記載の半導体素子。
【請求項6】
前記半導体素子は、前記チャネル層と前記強誘電体層との間に設けられるゲート絶縁層をさらに含む、請求項１から５の何れか一項に記載の半導体素子。
【請求項7】
前記半導体素子は、前記強誘電体層と前記ゲート絶縁層との間に設けられるフローティング電極をさらに含む、請求項６に記載の半導体素子。
【請求項8】
前記半導体素子は、不揮発性メモリ特性を有する、請求項１から７の何れか一項に記載の半導体素子。
【請求項9】
基板に複数の絶縁層及び複数のチャネル層を相互に積層する段階と、
前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして複数のセルブロックを形成する段階と、
前記複数の絶縁層間の前記複数のチャネル層を選択的にエッチングして複数のチャネルリセスを形成する段階と、
前記各チャネルリセス内で前記チャネル層に強誘電体層及びゲート電極を形成する段階と、
前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして前記各セルブロックを分離する段階と、
前記基板に垂直な方向にソース及びドレイン電極を形成する段階と、を含む、半導体素子の製造方法。
前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして複数のセルブロックを形成する段階と、
前記複数の絶縁層間の前記複数のチャネル層を選択的にエッチングして複数のチャネルリセスを形成する段階と、
前記各チャネルリセス内で前記チャネル層に強誘電体層及びゲート電極を形成する段階と、
前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして前記各セルブロックを分離する段階と、
前記基板に垂直な方向にソース及びドレイン電極を形成する段階と、を含む、半導体素子の製造方法。
【請求項10】
前記ゲート電極を形成する段階は、
前記複数のセルブロック間を充填するように導電性物質を形成する段階と、
前記チャネルリセス内にのみ前記導電性物質が残るように前記導電性物質をエッチングする段階と、を含む、請求項９に記載の半導体素子の製造方法。
前記複数のセルブロック間を充填するように導電性物質を形成する段階と、
前記チャネルリセス内にのみ前記導電性物質が残るように前記導電性物質をエッチングする段階と、を含む、請求項９に記載の半導体素子の製造方法。
【請求項11】
前記ゲート電極は、前記基板に平行な方向に配列された前記強誘電体層に連結されるように形成される、請求項１０に記載の半導体素子の製造方法。
【請求項12】
前記ソース及びドレイン電極を形成する段階は、
前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして貫通ホールを形成する段階と、
前記貫通ホールを充填するように導電性物質を充填する段階と、を含む、請求項９から１１の何れか一項に記載の半導体素子の製造方法。
前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして貫通ホールを形成する段階と、
前記貫通ホールを充填するように導電性物質を充填する段階と、を含む、請求項９から１１の何れか一項に記載の半導体素子の製造方法。
【請求項13】
前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル層に連結されるように形成される、請求項１２に記載の半導体素子の製造方法。
【請求項14】
前記強誘電体層は、フローライト系物質またはペロブスカイトを含む、請求項９から１３の何れか一項に記載の半導体素子の製造方法。
【請求項15】
前記強誘電体層は、Ｈｆ及びＺｒのうち、少なくとも１つの酸化物を含む、請求項１４に記載の半導体素子の製造方法。
【請求項16】
前記強誘電体層は、Ｓｉ、Ａｌ、Ｌａ、Ｙ、Ｓｒ及びＧｄのうち、少なくとも１つのドープ剤をさらに含む、請求項１５に記載の半導体素子の製造方法。
【請求項17】
前記チャネル層と前記強誘電体層との間にゲート絶縁層を形成する段階をさらに含む、請求項９から１６の何れか一項に記載の半導体素子の製造方法。
【請求項18】
前記強誘電体層と前記ゲート絶縁層との間にフローティング電極を形成する段階をさらに含む、請求項１７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、３次元積層構造を有する半導体素子及びその製造方法に関する。
【背景技術】
【0002】
DRAM(Dynamic Random-Access Memory)は、スイッチの役割を行うトランジスタと、電荷を保存するキャパシタとが連結された構造を有しており、キャパシタ内に保存された電荷の量によって「０」と「１」とを区別するメモリ素子である。そのようなＤＲＡＭでは、一定量以上の電荷を保存することができるキャパシタがさらに必要なので、メモリ素子のサイズを減らすには限界があり、よって、メモリ素子の密度を高め難いという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、３次元積層構造を有する半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【0004】
一側面において、基板に３次元アレイ状に配列された複数のチャネル構造体と、前記基板に平行な方向に延びた複数のゲート電極と、前記基板に垂直な方向に延びた複数のソース及びドレイン電極と、を含み、前記ゲート電極は、前記基板に平行な方向に配列された前記チャネル構造体に連結され、前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル構造体に連結され、前記チャネル構造体は、チャネル層及び前記チャネル層に設けられる強誘電体層を含む、半導体素子が提供される。
【0005】
前記ゲート電極は、前記基板に平行な方向に配列された前記強誘電体層に連結されるように設けられ、前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル層に連結されるように設けられうる。
【0006】
前記強誘電体層は、フローライト(fluorite)系物質またはペロブスカイト(perovskite)を含んでもよい。
【0007】
前記強誘電体層は、Ｈｆ及びＺｒのうち、少なくとも１つの酸化物を含みうる。前記強誘電体層は、Ｓｉ、Ａｌ、Ｌａ、Ｙ、Ｓｒ及びＧｄのうち、少なくとも１つのドープ剤をさらに含んでもよい。
【0008】
前記半導体素子は、前記チャネル層と前記強誘電体層との間に設けられるゲート絶縁層をさらに含んでもよい。
【0009】
前記半導体素子は、前記強誘電体層と前記ゲート絶縁層との間に設けられるフローティング(floating)電極をさらに含んでもよい。
【0010】
前記半導体素子は、不揮発性メモリ特性を有しうる。
【0011】
他の側面において、基板に複数の絶縁層及び複数のチャネル層を相互に積層する段階と、前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして複数のセルブロック(cell block)を形成する段階と、前記複数の絶縁層間の前記複数のチャネル層を選択的にエッチングして複数のチャネルリセス(channel recess)を形成する段階と、前記各チャネルリセス内で前記チャネル層に強誘電体層及びゲート電極を形成する段階と、前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして前記各セルブロックを分離する段階と、前記基板に垂直な方向にソース及びドレイン電極を形成する段階と、を含む半導体素子の製造方法が提供される。
【0012】
前記ゲート電極を形成する段階は、前記複数のセルブロック間を充填するように導電性物質を形成する段階と、前記チャネルリセス内にのみ前記導電性物質が残るように前記導電性物質をエッチングする段階と、を含んでもよい。
【0013】
前記ゲート電極は、前記基板に平行な方向に配列された前記強誘電体層に連結されるように形成されうる。
【0014】
前記ソース及びドレイン電極を形成する段階は、前記基板に垂直な方向に前記複数の絶縁層及び複数のチャネル層をエッチングして貫通ホールを形成する段階と、前記貫通ホールを充填するように導電性物質を充填する段階と、を含んでもよい。
【0015】
前記ソース及びドレイン電極は、前記基板に垂直な方向に配列された前記チャネル層に連結されるように形成されうる。
【0016】
前記強誘電体層は、フローライト(fluorite)系物質またはペロブスカイト(perovskite)を含んでもよい。
【0017】
前記強誘電体層は、Ｈｆ及びＺｒのうち、少なくとも１つの酸化物を含みうる。前記強誘電体層は、Ｓｉ、Ａｌ、Ｌａ、Ｙ、Ｓｒ及びＧｄのうち、少なくとも１つのドープ剤をさらに含んでもよい。
【0018】
前記チャネル層と前記強誘電体層との間にゲート絶縁層を形成する段階がさらに含まれうる。
【0019】
前記強誘電体層と前記ゲート絶縁層との間にフローティング(floating)電極を形成する段階がさらに含まれうる。
【発明の効果】
【0020】
本発明によれば、半導体素子が３次元アレイ状に積層された複数の強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含むことにより、高いメモリ密度を有する１T(one-transistor)構造のメモリ素子を具現することができる。そのような半導体素子は、例えば、メモリ素子、具体的には、不揮発性(non-volatile)メモリ素子に適用されうる。
【図面の簡単な説明】
【0021】
【図1】例示的な実施例による半導体素子を示す斜視図である。
【図5】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図6】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図7】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図8】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図9】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図10】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図11】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図12】例示的な実施例による半導体素子の製造方法を説明するための図面である。
【図13】例示的な実施例による半導体素子に採用されうる他の電界効果トランジスタを示す図面である。
【図14】例示的な実施例による半導体素子に採用されうるさらに他の電界効果トランジスタを示す図面である。
【図15】例示的な実施例による電子装置に適用されうる電子素子アーキテクチャ(architecture)を概略的に示す概念図である。
【図16】例示的な実施例による電子装置に適用されうる電子素子アーキテクチャ(architecture)を概略的に示す概念図である。
【発明を実施するための形態】
【0022】
以下、添付図面に基づいて例示的な実施例について詳細に説明する。図面において同じ参照符号は、同じ構成要素を指称し、図面において各構成要素の大きさは、説明の明瞭性及び便宜のために、誇張されてもいる。一方、後述する実施例は、単に例示的なものに過ぎず、そのような実施例から多様な変形が可能である。
【0023】
以下、「上部」や「上」という記載は、接触して直ぐ上、下、左、右にあるものだけではなく、非接触で上、下、左、右にあるものも含む。単数の表現は、文脈上、明白に異なる意味ではない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
【0024】
「前記」及びそれと類似した指示用語の使用は、単数及び複数の両方に該当するものでもある。方法を構成する段階については明白に順序を記載するか、反対となる記載がなければ、そのような段階は、適当な順序によっても行われ、必ずしも記載された順序に限定されるものではない。
【0025】
また、明細書に記載の「・・・部」、「モジュール」などの用語は、少なくとも１つの機能や動作を処理する単位を意味し、それは、ハードウェアまたはソフトウェアによって具現されるか、ハードウェアとソフトウェアとの結合によっても具現される。
【0026】
図面に図示された構成要素間の線の連結、または連結部材は、機能的な連結及び／または物理的または回路的連結を例示的に示すものであって、実際の装置では、代替可能であるか、さらなる多様な機能的な連結、物理的な連結、または回路連結としても示される。
【0027】
全ての例または例示的な用語の使用は、単に技術的思想を詳細に説明するためのものであって、請求の範囲によって限定されない限り、そのような例または例示的な用語によって範囲が限定されるものではない。
【0028】
以下の実施例で説明される半導体素子は、例えば、1T(one-transistor)構造を有する不揮発性メモリ素子、具体的には、強誘電体電界効果トランジスタ(FeFET; Ferroelectric Field Effect Transistor)メモリ素子を含む。
【0029】
【0030】
図１及び図２を参照すれば、基板５００には、複数のセルプレート(cell plate)１１０が基板５００に対して垂直なｚ軸方向（すなわち、ｘｚ平面に平行な方向）に配列されている。ここで、複数のセルプレート１１０は、互いに並んで配置されている。各セルプレート１１０は、複数のチャネル構造体１２０、複数のゲート電極１３０、及び複数のソース／ドレイン電極１４１、１４２を含む。チャネル構造体１２０の間には、第１絶縁層１７０及び第２絶縁層１８０が形成されている。第１絶縁層１７０は、各セルプレート１１０において、チャネル構造体１２０間の絶縁のために設けられ、第２絶縁層１８０は、隣接したセルプレート１１０間の絶縁のためにも設けられる。一方、図１には、第１及び第２絶縁層１７０、１８０が便宜上、図示されていない。
【0031】
各チャネル構造体１２０は、チャネル層１２２、ゲート絶縁層１２４及び強誘電体層１２６を含む。ここで、ゲート絶縁層１２４及び強誘電体層１２６は、基板５００に平行なｙ軸方向においてチャネル層１２２に順次に積層されうる。
【0032】
各ゲート電極１３０は、基板５００に平行なｘ軸方向に沿って延びるようにも設けられる。そのようなゲート電極１３０は、基板５００に平行なｘ軸方向に配列されたチャネル構造体１２０（具体的に、強誘電体層１２６）に連結されうる。また、各ソース／ドレイン電極１４１、１４２は、基板５００に垂直なｚ軸方向に沿って延びるようにも設けられる。そのようなソース／ドレイン電極１４１、１４２は、基板５００に垂直なｚ軸方向に配列されたチャネル構造体１２０（具体的に、チャネル層１２２）に連結されうる。ソース／ドレイン電極１４１、１４２は、各チャネル層１２２の両側に設けられうる。
【0033】
【0034】
図３及び図４を参照すれば、強誘電体電界効果トランジスタ１５０は、チャネル構造体１２０、ゲート電極１３０、及びソース／ドレイン電極１４１、１４２を含む。ここで、チャネル構造体１２０は、チャネル層１２２、ゲート絶縁層１２４、及び強誘電体層１２６を含む。該強誘電体電界効果トランジスタは、MFIS (metal-ferroelectric-insulator- semiconductor)構造を有することができる。
【0035】
チャネル層１２２は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体などを含んでもよい。また、チャネル層１２２は、例えば、酸化物(oxide)半導体、窒化物(nitride)半導体、酸窒化物(oxynitride)半導体、二次元物質(two-dimensional material；2D material)、量子ドット(quantum dot)、有機半導体などを含んでもよい。酸化物半導体は、例えば、ＩｎＧａＺｎＯなどを含み、二次元物質は、例えば、TMD(transition metal dichalcogenide)やグラフェン(graphene)を含み、量子ドットは、コロイダル量子ドット(colloidal QD)、ナノ結晶(nanocrystal)構造などを含んでもよい。しかし、これは、ただの例示に過ぎず、チャネル層１２２は、他の多様な半導体物質を含んでもよい。
【0036】
チャネル層１２２には、ゲート絶縁層１２４が設けられている。ゲート絶縁層１２４は、常誘電(paraelectric)物質または高誘電(high-k)物質を含む。例えば、ゲート絶縁層１２４は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物などを含むか、またはH-BN (hexagonal boron nitride)のような二次元絶縁体(2D insulator)を含んでもよい。しかし、これは、ただの例示に過ぎない。
【0037】
ゲート絶縁層１２４には、強誘電体層１２６が設けられている。強誘電体は、外部電場のない状態でも自発的な双極子(electric dipole)、すなわち、自発分極(spontaneous polarization)を有する物質を言う。そのような強誘電体は、外部電場によって分極の方向がドメイン単位で変わりうる(switching)。
【0038】
強誘電体層１２６は、例えば、ペロブスカイト(perovskite)またはフローライト(fluorite)系物質を含んでもよい。ペロブスカイトは、例えば、ＰＺＴ、ＢａＴｉＯ３、ＰｂＴｉＯ３などを含んでもよい。フローライト系物質は、例えば、Ｈｆ、Ｓｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ及びＳｒのうち、選択された少なくとも１つの酸化物を含んでもよい。
【0039】
具体例として、強誘電体層１２６は、Ｈｆ及びＺｒのうち、少なくとも１つの酸化物を含んでもよい。その場合、強誘電体層１２６は、Ｓｉ、Ａｌ、Ｌａ、Ｙ、Ｓｒ及びＧｄのうち、少なくとも１つのドープ剤をさらに含んでもよい。しかし、以上で言及された物質は、ただ例示的なものであり、それ以外にも、他の多様な物質が強誘電体層１２６として使用されうる。
【0040】
強誘電体層１２６には、ゲート電極１３０が設けられている。ここで、ゲート電極１３０は、前述した半導体素子１００から基板５００に平行な方向（具体的に、ｘ軸方向）に沿って配列された強誘電体層１２６と連結されるように設けられている。そのようなゲート電極１３０は、導電性物質を含んでもよい。例えば、ゲート電極１３０は、金、銀、アルミニウムのような導電性金属、導電性金属酸化物または導電性金属窒化物を含んでもよい。チャネル層１２２の両側には、それぞれソース電極１４１及びドレイン電極１４２が設けられている。ソース／ドレイン電極１４１、１４２は、ゲート電極１３０と同様に導電性物質を含んでもよい。
【0041】
また、図１及び図２を参照すれば、半導体素子１００は、基板５００に複数の単位素子（すなわち、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）１５０）が３次元アレイ状に積層された構造を有する。具体的に、半導体素子１００は、基板５００に３次元アレイ状に配列された複数のチャネル構造体１２０と、基板５００に平行なｘ軸方向に延びた複数のゲート電極１３０と、基板５００に垂直なｚ軸方向に延びた複数のソース／ドレイン電極１４１、１４２とを含む。ここで、各ゲート電極１３０は、基板５００に平行なｘ軸方向に配列されたチャネル構造体１２０（具体的に、強誘電体層１２６）に接触するように連結されうる。そして、各ソース／ドレイン電極１４１、１４２は、基板５００に垂直なｚ軸方向に配列されたチャネル構造体１２０（具体的に、チャネル層１２２）に接触するように連結されうる。
【0042】
以上の例示的な実施例によれば、半導体素子１００が３次元アレイ状に積層された複数の強誘電体電界効果トランジスタ（ＦｅＦＥＴ）１５０を含むことにより、高いメモリ密度を有する1T(one-transistor)構造のメモリ素子を具現することができる。そのような半導体素子１００は、例えば、不揮発性(non-volatile)メモリ素子として用いられる。
【0043】
【0044】
図５を参照すれば、基板５００を準備した後、該基板５００に複数の第１絶縁層１７０及び複数のチャネル層１２２を互いに積層する。ここで、第１絶縁層１７０は、例えば、シリコン酸化物などを含んでもよいが、それに限定されるものではない。
【0045】
チャネル層１２２は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体などを含んでもよい。また、チャネル層１２２は、例えば、酸化物(oxide)半導体、窒化物(nitride)半導体、酸窒化物(oxynitride)半導体、二次元物質(two-dimensional material；2D material)、量子ドット(quantum dot)、有機半導体などを含んでもよい。酸化物半導体は、例えば、ＩｎＧａＺｎＯなどを含み、二次元物質は、例えば、TMD(transition metal dichalcogenide)やグラフェン(graphene)を含み、量子ドットは、コロイダル量子ドット(colloidal QD)、ナノ結晶(nanocrystal)構造などを含んでもよい。しかし、これは、ただ例示的なものに過ぎず、チャネル層１２２は、他の多様な半導体物質を含んでもよい。
【0046】
図６を参照すれば、図５に図示された構造物において複数の第１絶縁層１７０及び複数のチャネル層１２２を基板５００に垂直なｚ軸方向にエッチングすることで、複数のセルブロック（cell block）１１５を形成する。
【0047】
図７を参照すれば、各セルブロック１１５において複数の第１絶縁層１７０の間に露出された複数のチャネル層１２２を選択的にエッチングする。ここで、複数のチャネル層１２２が基板５００に平行なｙ軸方向に選択的にエッチングされることにより、複数の第１絶縁層１７０の間には、それぞれチャネルリセス(channel recess)１２５が形成されうる。ここで、各チャネルリセス１２５は、基板５００に平行なｘ軸方向に沿って延びるように形成されうる。
【0048】
図８を参照すれば、各チャネルリセス１２５内においてチャネル層１２２にゲート絶縁層１２４及び強誘電体層１２６を順次に蒸着する。具体的に、ゲート絶縁層１２４及び強誘電体層１２６は、チャネル層１２２の側面において基板５００に平行なｙ軸方向に順次に蒸着されうる。
【0049】
ゲート絶縁層１２４は、常誘電(paraelectric)物質または高誘電(high-k)物質を含んでもよい。例えば、ゲート絶縁層１２４は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物などを含むか、またはH-BN (hexagonal boron nitride)のような二次元絶縁体(2D insulator)を含んでもよい。しかし、それは、ただの例示に過ぎない。
【0050】
強誘電体層１２６は、例えば、ペロブスカイト(perovskite)またはフローライト(fluorite)系物質を含んでもよい。ペロブスカイトは、例えば、ＰＺＴ、ＢａＴｉＯ３、ＰｂＴｉＯ３などを含んでもよい。フローライト系物質は、例えば、Ｈｆ、Ｓｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ及びＳｒのうち、選択された少なくとも１つの酸化物を含んでもよい。具体例として、強誘電体層１２６は、Ｈｆ及びＺｒのうち、少なくとも１つの酸化物を含んでもよい。その場合、強誘電体層１２６は、Ｓｉ、Ａｌ、Ｌａ、Ｙ、Ｓｒ及びＧｄのうち、少なくとも１つのドープ剤をさらに含んでもよい。しかし、以上で言及された物質は、ただの例示に過ぎず、それ以外にも、他の多様な物質が強誘電体層１２６として使用されうる。
【0051】
図９を参照すれば、チャネルリセス１２５の内部空間及びセルブロック１１５間の空間を導電性物質１３０’で充填する。ここで、導電性物質１３０’は、ゲート電極１３０を形成する物質であって、例えば、導電性金属、導電性金属酸化物または導電性金属窒化物などを含んでもよい。次いで、図１０を参照すれば、導電性物質１３０’がチャネルリセス１２５の内部にのみ残るように、導電性物質１３０’を基板５００に垂直なｚ軸方向にエッチングすることで、複数のゲート電極１３０を形成する。ここで、各ゲート電極１３０は、基板５００に平行なｘ軸方向に沿って延びるように形成されうる。
【0052】
図１１を参照すれば、複数の絶縁層１７０及び複数のチャネル層１２２を基板５００に垂直なｚ軸方向にエッチングしてセルブロック１１５を分離した後、分離された空間の間に第２絶縁層１８０を蒸着する。この過程において、複数のチャネル構造体（図１の１２０）が形成され、そのような複数のチャネル構造体１２０は、基板５００に３次元アレイ状に配列されうる。ここで、各チャネル構造体１２０は、チャネル層１２２、ゲート絶縁層１２４及び強誘電体層１２６を含む。
【0053】
各ゲート電極１３０は、基板５００に平行なｘ軸方向に沿って配列されたチャネル構造体１２０（具体的に、強誘電体層１２６）と連結されるように形成されうる。一方、図１３に図示されたように、チャネル構造体２２０は、チャネル層２２２及び強誘電体層２２６を含むか、または図１４に図示されたように、チャネル構造体３２０は、チャネル層３２２、ゲート絶縁層３２４、フローティングゲート電極３２８、及び強誘電体層３２６を含んでもよい。
【0054】
図１２を参照すれば、複数の絶縁層１７０及び複数のチャネル層１２２を基板５００に垂直なｚ軸方向にエッチングして複数の貫通ホール（図示せず）を形成した後、該貫通ホール内部に導電性物質を蒸着することで、複数のソース電極１４１及びドレイン電極（図１の１４２）を蒸着する。ここで、各ソース／ドレイン電極１４１、１４２は、基板５００に垂直なチャネル構造体１２０（具体的に、チャネル層１２２）に連結されるように形成されうる。
【0055】
図１２に図示されたように、基板５００には、複数のセルプレート１１０が基板５００に対して垂直なｚ軸方向（すなわち、ｘｚ平面に平行な方向）に配列されている。ここで、各セルプレート１１０は、複数のチャネル構造体１２０、複数のゲート電極１３０、及び複数のソース／ドレイン電極１４１、１４２を含む。そして、各チャネル構造体１２０は、チャネル層１２２、ゲート絶縁層１２４、及び強誘電体層１２６を含む。各ゲート電極１３０は、基板５００に平行なｘ軸方向に配列されたチャネル構造体１２０に接触するように連結されており、各ソース／ドレイン電極１４１、１４２は、基板５００に垂直なｚ軸方向に配列されたチャネル構造体１２０に接触するように連結されている。
【0056】
以下、前述した半導体素子１００に採用される他の例示的な電界効果トランジスタを説明する。
【0057】
図１３は、例示的な実施例による半導体素子に採用されうる他の電界効果トランジスタを示す図面である。図１３に図示された強誘電体電界効果トランジスタ２５０は、ＭＦＳ(metal-ferroelectric-semiconductor)構造を有することができる。
【0058】
図１３を参照すれば、強誘電体電界効果トランジスタ２５０は、チャネル構造体２２０、ゲート電極１３０及びソース／ドレイン電極１４１、１４２を含む。ここで、チャネル構造体２２０は、チャネル層２２２及び強誘電体層２２６を含む。
【0059】
チャネル層２２２は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体などを含んでもよい。また、チャネル層２２２は、例えば、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質(2D material)、量子ドット、有機半導体などを含んでもよい。
【0060】
チャネル層２２２には、強誘電体層２２６が設けられている。強誘電体層２２６は、例えば、ペロブスカイト(perovskite)またはフローライト(fluorite)系物質を含んでもよい。ペロブスカイトは、例えば、ＰＺＴ、ＢａＴｉＯ３、ＰｂＴｉＯ３などを含んでもよい。フローライト系物質は、例えば、Ｈｆ、Ｓｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ及びＳｒのうち、選択された少なくとも１つの酸化物を含んでもよい。
【0061】
強誘電体層２２６には、ゲート電極１３０が設けられている。そして、チャネル層２２２の両側には、それぞれソース電極１４１及びドレイン電極１４２が設けられている。
【0062】
強誘電体電界効果トランジスタ２５０が図１に図示された半導体素子１００に採用される場合、ゲート電極１３０は、基板５００に平行な方向（例えば、図１においてｘ軸方向）に沿って延びるように設けられる。そのようなゲート電極１３０は、基板５００に平行な方向（ｘ軸方向）に配列された強誘電体層２２６と連結されうる。
【0063】
ソース／ドレイン電極１４１、１４２は、基板５００に垂直な方向（例えば、図１においてｚ軸方向）に沿って延びるように設けられる。ソース／ドレイン電極１４１、１４２は、基板５００に垂直な方向（ｚ軸方向）に配列されたチャネル層２２２と連結されうる。
【0064】
図１４は、例示的な実施例による半導体素子に採用されうるさらに他の電界効果トランジスタを示す図面である。図１４に図示された強誘電体電界効果トランジスタ３５０は、MFMIS(metal-ferroelectric-metal-insulator-semiconductor)構造を有することができる。
【0065】
図１４を参照すれば、強誘電体電界効果トランジスタ３５０は、チャネル構造体３２０、ゲート電極１３０及びソース／ドレイン電極１４１、１４２を含む。ここで、チャネル構造体３２０は、チャネル層３２２、ゲート絶縁層３２４、フローティングゲート電極３２８及び強誘電体層３２６を含む。
【0066】
チャネル層３２２は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体などを含んでもよい。また、チャネル層３２２は、例えば、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質(2D material)、量子ドット、有機半導体などを含んでもよい。
【0067】
チャネル層３２２には、ゲート絶縁層３２４が設けられている。ゲート絶縁層３２４は、常誘電物質または高誘電物質を含んでもよい。ゲート絶縁層３２４には、フローティングゲート電極３２８が設けられている。フローティングゲート電極３２８は、電荷を保存する役割を行うものであり、導電性物質を含んでもよい。該フローティングゲート電極３２８には、強誘電体層３２６が設けられている。強誘電体層３２６は、例えば、ペロブスカイト(perovskite)またはフローライト(fluorite)系物質を含んでもよい。強誘電体層３２６には、ゲート電極１３０が設けられている。そして、チャネル層３２２の両側には、それぞれソース電極１４１及びドレイン電極１４２が設けられている。
【0068】
強誘電体電界効果トランジスタ３５０が図１に図示された半導体素子１００に採用される場合、ゲート電極１３０は、基板５００に平行な方向（例えば、図１でｘ軸方向）に沿って延びるように設けられる。該ゲート電極１３０は、基板５００に平行な方向（ｘ軸方向）に配列された強誘電体層３２６と連結されうる。
【0069】
ソース／ドレイン電極１４１、１４２は、基板５００に垂直な方向（例えば、図１においてｚ軸方向）に沿って延びるように設けられる。ソース／ドレイン電極１４１、１４２は、基板５００に垂直な方向（ｚ軸方向）に配列されたチャネル層３２２と連結されうる。
【0070】
以上で説明した３次元積層構造の半導体素子１００は、多様な電子装置でメモリ素子、特に不揮発性メモリ素子に適用され、それ以外にも、例えば、論理素子にも適用されうる。例示的な実施例による半導体素子１００は、低電力で駆動可能であり、電子装置の小型化及び集積化要求に応じることができる。具体的に、半導体素子１００は、モバイルデバイス、コンピュータ、ノート型パソコン、センサ、ネットワーク装置、ニューロモルフィック素子(neuromorphic device)のような電子装置において算術演算、プログラム実行、一時的データ保持のために使用されうる。
【0071】
【0072】
図１５を参照すれば、電子素子アーキテクチャ(architecture)１０００は、メモリユニット(memory unit)１０１０、ALU(arithmetic logic unit)１０２０及び制御ユニット(control unit)１０３０を含んでもよい。メモリユニット１０１０、ＡＬＵ １０２０、及び制御ユニット１０３０は、電気的に連結されうる。例えば、電子素子アーキテクチャ(architecture)１０００は、メモリユニット１０１０、ＡＬＵ １０２０、及び制御ユニット１０３０を含む１つのチップにも具現されうる。具体的に、メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、オンチップ(on-chip)においてメタルライン(metal line)で相互連結されて直接通信することができる。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、１つの基板上にモノリシック(monolithic)に集積されて１つのチップを構成してもよい。電子素子アーキテクチャ１０００には、入出力素子２０００が連結されうる。
【0073】
メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、それぞれ独立して前述した半導体素子を含んでもよい。メモリユニット１０１０は、メインメモリ及びキャッシュメモリをいずれも含む。そのような電子素子アーキテクチャ１０００は、オンチップメモリ処理ユニット（on-chip memory processing unit）でもある。
【0074】
図１６を参照すれば、キャッシュメモリ(cache memory)１５１０、ＡＬＵ １５２０及び制御ユニット１５３０が中央処理装置（ＣＰＵ）１５００を構成することができる。キャッシュメモリ１５１０は、SRAM(static random access memory)からなり、前述した半導体素子を含んでもよい。ＣＰＵ １５００と別個に、メインメモリ１６００及び補助ストレージ１７００が備えられうる。メインメモリ１６００は、DRAM(dynamic random access memory)からなるか、または前述した半導体素子を含んでもよい。
【0075】
場合によって、電子素子アーキテクチャ(architecture)は、サブユニット(sub-units)を区分せず、１つのチップにおいてコンピューティング(computing)単位素子とメモリ単位素子とが互いに隣接する形態にも具現される。
【0076】
以上の例示的な実施例によれば、半導体素子が３次元アレイ状に積層された複数の強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含むことにより、高いメモリ密度を有する１T(one-transistor)構造のメモリ素子を具現することができる。そのような半導体素子は、例えば、メモリ素子、具体的には、不揮発性(non-volatile)メモリ素子に適用されうる。以上、実施例が説明されたが、これは、例示的なものに過ぎず、当該分野で通常の知識を有する者であれば、それにより、多様な変形が可能である。
【符号の説明】
【0077】
１００ 半導体素子
１１０ それぞれのセルプレート
１２０ チャネル構造体
１２２ チャネル層
１２４ ゲート絶縁層
１２６ 強誘電体層
１３０ ゲート電極
１４１、１４２ 複数のソース／ドレイン電極
１７０ 第１絶縁層
１８０ 第２絶縁層
５００ 基板
１１０ それぞれのセルプレート
１２０ チャネル構造体
１２２ チャネル層
１２４ ゲート絶縁層
１２６ 強誘電体層
１３０ ゲート電極
１４１、１４２ 複数のソース／ドレイン電極
１７０ 第１絶縁層
１８０ 第２絶縁層
５００ 基板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】