特開 2022-137337 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022137337

(43)【公開日】2022-09-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/18 20060101AFI20220914BHJP

   H01L 23/29 20060101ALI20220914BHJP

【ＦＩ】

H01L25/04 Z

H01L23/30 R

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021036816

(22)【出願日】2021-03-09

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】河崎 一茂

(72)【発明者】

【氏名】三浦 正幸

(72)【発明者】

【氏名】向田 秀子

【テーマコード（参考）】

4M109

【Ｆターム（参考）】

4M109AA01

4M109DA07

4M109EC06

(57)【要約】

【課題】本発明の実施形態は、安定性が向上した半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１面と第１面とは反対側に第２面を有する配線基板と、配線基板の第１面上に第１半導体素子と、配線基板の第１面上に第２半導体素子と、少なくとも第２半導体素子を封止する第１封止材と、を有し、第１半導体素子と第２半導体の間の第１封止材にはスリットが形成され、第１半導体素子上の第１封止材の厚さをｔ１とし、第２半導体素子上の第１封止材の厚さをｔ２とするとき、ｔ１とｔ２は、０≦ｔ１＜ｔ２の関係を満たす。
【選択図】 図１

【特許請求の範囲】

【請求項1】

第１面と前記第１面とは反対側に第２面を有する配線基板と、
前記配線基板の第１面上に第１半導体素子と、
前記配線基板の第１面上に第２半導体素子と、
少なくとも前記第２半導体素子を封止する第１封止材と、を有し、
前記第１半導体素子と前記第２半導体の間の前記第１封止材にはスリットが形成され、
前記第１半導体素子上の前記第１封止材の厚さをｔ１とし、前記第２半導体素子上の前記第１封止材の厚さをｔ２とするとき、ｔ１とｔ２は、０≦ｔ１＜ｔ２の関係を満たす半導体装置。

【請求項2】

前記配線基板の面内方向を第１方向とし、
前記第１方向と直交する前記配線基板の面内方向を第２方向とし、
前記第２方向に前記スリットが延在し、
前記第１半導体素子の前記第２方向の長さをＬ１とし、
前記第２半導体素子の前記第２方向の長さをＬ２とするとき、
Ｌ１＜Ｌ２を満たす請求項１に記載の半導体装置。

【請求項3】

前記スリットの前記第２方向の長さをＬ３とするとき、
Ｌ１＜Ｌ３及びＬ２＜Ｌ３を満たす請求項２に記載の半導体装置。

【請求項4】

前記配線基板の面内方向を第１方向とし、
前記第１方向と直交する前記配線基板の面内方向を第２方向とし、
前記第１方向及び前記第２方向と直交する方向を第３方向とし、
前記第１半導体素子の前記第３方向の長さをＨとしたとき、
前記スリットの底部の位置は、前記配線基板の前記第１面から０．５×Ｈ以下である請求項１に記載の半導体装置。

【請求項5】

前記ｔ１とｔ２は、ｔ１＜０．５×ｔ２を満たす請求項１ないし４のいずれか１項に記載の半導体装置。

【請求項6】

前記第１半導体素子が前記第２半導体素子側を向く面の面積をＳ１とし、
前記第２半導体素子が前記第１半導体素子側を向く面の面積をＳ２とし、
前記スリットが前記第１半導体素子側を向く面の面積をＳ３とするとき、
Ｓ１、Ｓ２及びＳ３は、Ｓ１＜Ｓ３及びＳ２＜Ｓ３を満たす請求項１ないし４のいずれか１項に記載の半導体装置。

【請求項7】

前記第１半導体素子の側面の一部が前記第１封止材から露出している請求項１ないし６のいずれか１項に記載の半導体装置。

【請求項8】

前記スリットは、前記第１半導体素子を囲む請求項１ないし７のいずれか１項に記載の半導体装置。

【請求項9】

前記第１半導体素子は、第２封止材で封止されているコントローラチップであり、
前記第２半導体素子は、半導体メモリチップを含み、
前記半導体メモリチップが前記第１封止材で封止されている請求項１ないし８のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体チップを含んだ半導体装置において、発熱によって半導体チップが高温になることがある。温度が高くなると、半導体チップの動作速度を落として半導体チップを保護することがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許登録公開第６４７３３１０号

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、安定性が向上した半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１面と第１面とは反対側に第２面を有する配線基板と、配線基板の第１面上に第１半導体素子と、配線基板の第１面上に第２半導体素子と、少なくとも第２半導体素子を封止する第１封止材と、を有し、第１半導体素子と第２半導体の間の第１封止材にはスリットが形成され、第１半導体素子上の第１封止材の厚さをｔ１とし、第２半導体素子上の第１封止材の厚さをｔ２とするとき、ｔ１とｔ２は、０≦ｔ１＜ｔ２の関係を満たす。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置の断面概念図。

【図2】第１実施形態に係る半導体装置の断面概念図。

【図3】第１実施形態に係る半導体装置の断面概念図。

【図4】第１実施形態に係る半導体装置の断面概念図。

【図5】第１実施形態に係る半導体装置の断面概念図。

【図6】第１実施形態に係る半導体装置の断面概念図。

【図7】第１実施形態に係る半導体装置の断面概念図。

【図8】第１実施形態に係る半導体装置の断面概念図。

【図9】第１実施形態に係る半導体装置の断面概念図。

【図10】第１実施形態に係る半導体装置の断面概念図。

【図11】第１実施形態に係る半導体装置の断面概念図。

【図12】第１実施形態に係るメモリシステムのブロック図。

【図13】第２実施形態に係る装置の断面概念図。

【図14】第３実施形態に係る半導体パッケージの断面概念図。

【発明を実施するための形態】

【0007】

以下、複数の実施形態について、図面を参照して説明する。

【0008】

本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

【0009】

また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。

【0010】

（第１実施形態）
図１と図２に半導体装置１００の断面概念図を示す。図１は、図２のＢ－Ｂ’線に沿って半導体装置１００を切断した断面概念図である。図２は、図１のＡ－Ａ’線に沿って半導体装置１００を切断した断面概念図である。半導体装置１００は、より具体的には、ＮＡＮＤフラッシュメモリチップ等の半導体素子を搭載した半導体装置である。半導体装置に搭載される半導体素子は、ＮＡＮＤフラッシュメモリやＤＲＡＭ等のメモリチップ、ＣＰＵ等のコントローラチップ等、どのようなものでも構わない。半導体装置１００は、半導体メモリチップを有する半導体記憶装置であることが好ましい。

【0011】

図１の半導体装置１００は、記憶装置の一例である。半導体装置１００は、配線基板４０と、第１半導体素子１０と、第２半導体素子２０と、第３半導体素子３０と、第１封止材５０とを有する。図１等において、第３半導体素子３０を含み、第１半導体素子１０を第２半導体素子２０と第３半導体素子３０で挟む構成であるが、第３半導体素子３０を省略した構成を採用することもできる。

【0012】

配線基板４０は、第１半導体素子１０、第２半導体素子２０及び第３半導体素子３０の支持基板である。配線基板４０はより具体的には、多層の配線基板である。配線基板４０は第１面とその反対側の第２面を有する。配線基板４０の第１面側に第１半導体素子１０、第２半導体素子２０及び第３半導体素子３０が設けられている。配線基板４０の第２面側には略柱状や半球状の電極４１が設けられている。配線基板４０の第１面には第１半導体素子１０、第２半導体素子２０及び第３半導体素子３０と電気的に接続する図示しない電極（パッド）が設けられている。ここで、Ｘ方向（第１方向）及びＹ方向（第２方向）は配線基板４０の第１面内にあり互いに直交する方向である。Ｚ方向（第３方向）はＸ方向及びＹ方向と直交する方向である。配線基板４０の第２面から第１面に向かう方向を上方向とし、その反対方向を下方向とする。

【0013】

第１半導体素子１０は、配線基板４０の第１面に設けられている。第１半導体素子１０は、Ｚ方向において、第２半導体素子２０及び第３半導体素子３０よりも高さの高い半導体素子である。第３半導体素子３０、第１半導体素子１０と第２半導体素子２０は、Ｘ方向に沿って並んで配置されている。第１半導体素子１０は、第２半導体素子２０及び第３半導体素子３０よりも消費電力が大きく発熱量が大きな半導体素子である。第１半導体素子１０は、例えば、第２半導体素子２０、第３半導体素子３０を制御するコントローラチップである。第１半導体素子１０は、例えばフリップチップ接続により配線基板４０に接続されている。第１半導体素子１０の第１面に向いた面に設けられた電極が、配線基板４０の第１面に設けられた電極と電気的に接続している。第１半導体素子１０は、ベアチップでもよい。あるいは、第１半導体素子１０は第２封止材で封止された半導体パッケージであってもよい。第２封止材は、モールド樹脂であって、絶縁性の樹脂とフィラーを含む。また、第１半導体素子１０は、第２半導体素子２０及び第３半導体素子３０と外部機器との中間にあるインターフェースチップでもよい。

【0014】

第２半導体素子２０は、配線基板４０の第１面に設けられている。第２半導体素子２０は、例えば、データの読み・書き・消去をする１以上の半導体メモリチップを含む。第２半導体素子２０は、ベアチップである半導体メモリチップが接着層を間に挟んでＺ方向に沿って積層している。これらの半導体メモリチップは第１封止材５０で封止されている。半導体メモリチップとしては、不揮発性メモリチップ又は揮発性メモリチップを用いることができる。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。第１半導体素子１０によって、半導体メモリチップのデータの読み・書き・消去が制御される。

【0015】

半導体装置１００では、半導体メモリチップ２１Ａと半導体メモリチップ２１Ｂが積層している。複数の半導体メモリチップ２１Ａ、２１Ｂは、個体差を除き同一回路を有する同一構造の半導体チップであって、例えば、Ｚ方向に沿って積層されている。複数の半導体メモリチップ２１Ａ、２１Ｂは、Ｘ方向及び／又はＹ方向にずれながらＺ方向に沿って積層していてもよい。半導体メモリチップ２１Ａ、２１Ｂは、ボンディングワイヤ２３Ａ、２３Ｂを介して配線基板４０と電気的に接続している。図１では、半導体メモリチップ２１Ａと２１Ｂとの間は接続されていないが、別の配線形態として、半導体メモリチップ２１Ａと２１Ｂとの間を図示しないボンディングワイヤで電気的に接続し、さらに、最下段の半導体メモリチップ２１Ａが配線基板４０とボンディングワイヤで接続してもよい。

【0016】

半導体メモリチップ２１Ａと配線基板４０の間にはダイアタッチフィルム（ＤＡＦ）等の接着層２２Ａが設けられていて、配線基板４０上に半導体メモリチップ２１Ａが固定されている。また、半導体メモリチップ２１Ａと半導体メモリチップ２１Ｂの間にはダイアタッチフィルム２２Ｂ等の接着層が設けられていて、半導体メモリチップ２１Ａ上に半導体メモリチップ２１Ｂが固定されている。

【0017】

第３半導体素子３０は、配線基板４０の第１面に設けられている。第３半導体素子３０は、例えば、データの読み・書き・消去をする１以上の半導体メモリチップを含む。第３半導体素子３０は、ベアチップである半導体メモリチップが接着層を間に挟んでＺ方向に沿って積層している。これらの半導体メモリチップは第１封止材５０で封止されている。半導体メモリチップとしては、不揮発性メモリチップ又は揮発性メモリチップを用いることができる。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。第１半導体素子１０によって、半導体メモリチップのデータの読み・書き・消去が制御される。

【0018】

半導体装置１００では、半導体メモリチップ３１Ａと半導体メモリチップ３１Ｂが積層している。複数の半導体メモリチップ３１Ａ、３１Ｂは、個体差を除き同一回路を有する同一構造の半導体チップであって、例えば、Ｚ方向に沿って積層されている。複数の半導体メモリチップ３１Ａ、３１Ｂは、Ｘ方向及び／又はＹ方向にずれながらＺ方向に沿って積層していてもよい。半導体メモリチップ３１Ａ、３１Ｂは、ボンディングワイヤ３３Ａ、３３Ｂを介して配線基板４０と電気的に接続している。図１では、半導体メモリチップ３１Ａと３１Ｂとの間は接続されていないが、別の配線形態として、半導体メモリチップ３１Ａと３１Ｂとの間を図示しないボンディングワイヤで電気的に接続し、さらに、最下段の半導体メモリチップ３１Ａが配線基板４０とボンディングワイヤで接続してもよい。

【0019】

半導体メモリチップ３１Ａと配線基板４０の間にはダイアタッチフィルム等の接着層３２Ａが設けられていて、配線基板４０上に半導体メモリチップ３１Ａが固定されている。また、半導体メモリチップ３１Ａと半導体メモリチップ３１Ｂの間にはダイアタッチフィルム３２Ｂ等の接着層が設けられていて、半導体メモリチップ３１Ａ上に半導体メモリチップ３１Ｂが固定されている。

【0020】

第２半導体素子２０と第３半導体素子３０は、第１半導体素子１０を中心に対象に配置され、個体差を除き同一の回路及び配線を有する半導体であってもよい。第２半導体素子２０と第２半導体素子３０は、個体差を除き同一回路を有する同一構造を有する半導体メモリチップを有してもよい。第２半導体素子２０内の配線と第３半導体素子３０内の配線は実質的に同一であってもよい。第２半導体素子２０と配線基板４０との配線は、第３半導体素子３０と配線基板４０との配線と実質的に同一であってもよい。

【0021】

第１封止材５０は、第２半導体素子２０を覆う。第１封止材５０は、モールド樹脂であって、絶縁性の樹脂とフィラーを含む。第３半導体素子３０が半導体装置１００に含まれる場合は、第１封止材５０は、第３半導体素子３０を覆う。第１封止材５０の上面と第１半導体素子１０の上面とは略同一面を形成している。第１封止材５０を形成後、第１封止材５０を研磨、研削することで同一面が得られる。

【0022】

第１半導体素子１０と第２半導体素子２０の間と第１半導体素子１０と第３半導体素子３０の間の第１封止材５０にはスリット５１Ａ、５１Ｂが設けられている。スリット５１Ａ、５１Ｂは、Ｙ方向に沿って延在している。スリット５１Ａ、５１Ｂは、第１封止材５０の配線基板４０側とは反対側の面から配線基板４０側に向かって設けられている。スリット５１Ａ、５１Ｂは、ブレードダイシング、レーザー加工により形成される。また、第１封止材５０を形成する際に用いる鋳型にスリット５１Ａ、５１Ｂが形成される形状を採用するなどして加工することで形成される。

【0023】

半導体装置１００の高性能化に伴い半導体装置１００内の素子密度が高まっているため、半導体装置１００の発熱による半導体装置１００の動作への影響が顕在化しやすくなっている。スリット５１Ａ、５１Ｂがない場合、第１半導体素子１０が発した熱が第１封止材５０を介して第２半導体素子２０と第３半導体素子３０とに伝わり、第２半導体素子２０及び第３半導体素子３０の温度が上昇する。第２半導体素子２０及び第３半導体素子３０の温度が上昇すると、第２半導体素子２０及び第３半導体素子３０の動作速度の低下や故障の原因になりうる。しかし、スリット５１Ａ、５１Ｂによって、第１半導体素子１０が発した熱が第１封止材５０を介して周辺に伝わることが阻害される。第２半導体素子２０と第３半導体素子３０とに伝わる熱が少なくなり、第２半導体素子２０及び第３半導体素子３０の温度上昇を緩和することができる。

【0024】

図２の断面概念図には、Ｙ方向における第１半導体素子１０の長さＬ１、第２半導体素子２０の長さ（第３半導体素子３０の長さ）Ｌ２、スリット５１Ａ、５１Ｂの長さＬ３と半導体装置１００の長さ（第１封止材５０の長さ）Ｌ４が示されている。スリット５１Ａ、５１Ｂによる第１半導体素子１０と第２半導体素子２０（第３半導体素子３０）間の熱伝導を低減する観点から、Ｌ１＜Ｌ３及びＬ２＜Ｌ３を満たすことが好ましく、１．１×Ｌ１＜Ｌ３、１．１×Ｌ２＜Ｌ３を満たすことがより好ましい、スリット５１Ａ、５１Ｂの長さＬ３が第１半導体素子１０の長さＬ１及び第２半導体素子２０（第３半導体素子３０）Ｌ２よりも短いとスリット５１Ａ、５１Ｂによる熱伝導を低減する効果が少なくなる。スリット５１Ａ、５１Ｂは長さＬ３が長くなるほど半導体装置１００の機械的強度が低下し易いがスリット５１Ａ、５１Ｂの長さＬ３は、半導体装置１００の長さＬ４以下であればよい。また、Ｙ方向における第１半導体素子１０の長さＬ１、第２半導体素子２０の長さ（第３半導体素子３０の長さ）Ｌ２は、Ｌ１＜Ｌ２を満たすことが好ましい。スリット５１Ａ、５１Ｂによる熱伝導の低減をより効果的にする観点から、Ｌ１＜Ｌ３及びＬ２＜Ｌ３に加え、Ｌ１＜Ｌ２を満たすことがより好ましい。

【0025】

ここで図３から図１１を参照して、スリットについてさらに説明する。

【0026】

図３は、半導体装置１０１の断面概念図である。半導体装置１０１は、第１半導体素子１０を囲んだスリット５１Ｃが設けられている。スリット５１Ｃの外側には、第２半導体素子２０及び第３半導体素子３０が配置されている。Ｘ方向に沿って、第３半導体素子３０、第１半導体素子１０、第２半導体素子２０が並んでいる。半導体装置１０１では、第１半導体素子１０がスリット５１Ｃで囲まれているため、第１半導体素子１０が発した熱がＹ方向から第２半導体素子２０や第３半導体素子３０へ伝わり難い。

【0027】

図４と図５は、半導体装置１０２の断面概念図である。図４は、図５のＤ－Ｄ’線に沿って半導体装置１０２を切断した断面概念図である。図５は、図４のＣ－Ｃ’線に沿って半導体装置１０２を切断した断面概念図である。半導体装置１０２において、半導体メモリチップ２１Ａ，２１Ｂは、半導体メモリチップ２１Ａ、２１Ｂを貫通するシリコン貫通ビア（ＴＳＶ）２４で接続されているためボンディングワイヤ２３が省略されている。半導体メモリチップ３１Ａ、３１Ｂもシリコン貫通ビア３４で接続されている。シリコン貫通ビア２４、３４は、配線基板４０と電気的に接続している。第１半導体素子１０を囲んだスリット５１Ｄの内側に第１封止材５０が存在しない。そのため、スリット５１ＤのＸ方向及びＹ方向に沿った幅をスリット５１Ｃよりも大きくできる。そのため、スリット５１Ｃを用いた場合よりも、第１半導体素子１０が発した熱が第２半導体素子２０や第３半導体素子３０に伝わり難い。

【0028】

図６と図７は、半導体装置１０３の断面概念図である。図６は、図７のＦ－Ｆ’線に沿って半導体装置１０３を切断した断面概念図である。図７は、図６のＥ－Ｅ’線に沿って半導体装置１０３を切断した断面概念図である。また、半導体装置１０３のスリット５１Ｅ、５１ＦのＹ方向の長さＬ３は半導体装置１０３のＹ方向の長さＬ４と同じである。半導体装置１０３のＹ方向の側面は、スリット５１Ｅ、５１Ｆの形状に開口している。半導体装置１０３は、第１半導体素子１０の上面に第１封止材５０が設けられている。

【0029】

図６には、第１半導体素子１０上の第１封止材５０の厚さｔ１と第２半導体素子２０上の第１封止材５０の厚さ（第３半導体素子３０上の第１封止材５０の厚さ）ｔ２を示している。第１半導体素子１０の高さは第２半導体素子２０より高く、第２半導体素子２０は第１封止材５０で封止されていることから、ｔ１＜ｔ２を満たすことが好ましい。また、第１半導体素子１０上に第１封止材５０を設けない形態もある。ゆえに、ｔ１は０以上である。従って、ｔ１、ｔ２は、０≦ｔ１＜ｔ２の関係を満たすことが好ましい。また、半導体装置１０３の高さを抑えつつ、第２半導体素子２０を保護する観点からｔ１とｔ２は、ｔ１＜０．５×ｔ２を満たすことが好ましい。第１封止材５０を形成する際に用いる鋳型の形状を変えたり、第１封止材５０の上面側を研磨して除去する厚さを調整したりして、第１半導体素子１０上の第１封止材５０の厚さを変えることができる。

【0030】

また、第２半導体素子２０の側面には、第１封止材５０が設けられているため、スリット５１Ｅの幅ｗ１は、第１半導体素子１０と第２半導体素子２０との距離よりも狭い。スリット５１Ｅの幅ｗ１が広ければ熱伝導を低減する効果が高まるが、半導体装置１００の機械的強度が低下する。また、スリット５１Ｅの幅ｗ１が狭いとスリット５１Ｅの加工が困難になり、また、スリット５１Ｅによる熱伝導の低減効果が少なくなる。設計に応じて、スリット５１Ｅの幅ｗ１を適宜選択する。スリット５１Ｆについても同様である。

【0031】

図８は、半導体装置１０４の断面概念図である。半導体装置１０４は、スリット５１Ｇ、５１Ｈに第１封止材５０よりも熱伝導率の低い部材５２が埋め込まれている。部材５２は、第１封止材５０よりも熱伝導率が低いことが好ましい。具体的には部材５２の熱伝導率［Ｗ／（ｍ・Ｋ）］は、第１封止材５０の熱伝導率の１/２～１/５であることが好ましい。１/５～１/１０がより好ましく、１／１０以下がさらに好ましい。部材としては、例えば、フェノール樹脂を用いることができる。部材５２は、意図しない電気的導通を防ぐために絶縁体であることが好ましい。部材５２は、スリット５１Ｇ、５１Ｈの上面から下面まで埋め込まれていてもよいし、スリット５１Ｇ、５１Ｈの少なくとも一部に埋め込まれていてもよい。スリット５１Ｇ、５１Ｈに部材５２が埋め込まれたことで、半導体装置１０４機械的強度を上げることができる。

【0032】

図９は、半導体装置１０５の断面概念図である。半導体装置１０５は、スリット５１Ｌ、５１Ｍの底部が配線基板４０の第１面に位置している。スリット５１Ｌ、５１ＭのＸＹ方向の形状は、図２におけるスリット５１Ａ、５２Ｂと同様である。第１半導体素子１０の高さ（Ｚ方向の長さ）をＨとするとき、スリット５１Ｌ、５１Ｍの底部の位置は、配線基板４０の第１面から０．５×Ｈ以下であることが好ましく、０．２×Ｈ以下であることがより好ましい。

【0033】

半導体装置１０５の第１封止材５０の上面は、第１半導体素子１０の上面よりも配線基板４０側に位置している。そのため、第１半導体素子１０の上側の側面の一部が第１封止材５０から露出している。鋳型を用いて第１封止材５０を成形する際に、半導体装置１０５と鋳型との間にフィルムを設ける。フィルムに第１半導体素子１０の上部が一部食い込むようになり、その食い込んだ部分には第１封止材５０が形成されない。その食い込んだ部分が、第１半導体素子１０が第１封止材５０から露出する部分である。フィルムを用いて第１封止材５０を成形すると、第１封止材５０の表面が凸凹形状になり易い。凹凸を吸収するサーマルインターフェイスマテリアル（ＴＩＭ）といった第１封止材５０よりも熱伝導率の高い材料を第１封止材５０上に設け、さらにヒートシンクを設ける。したがって、第１封止材５０の表面に凹凸があっても平坦な面であってもどちらでもよい。

【0034】

図１０は、半導体装置１０６の断面概念図である。半導体装置１０６では、スリットがＹ方向に分離している。半導体装置１０６は、図２のスリット５１Ａがスリット５１Ｎとスリット５１Ｐに分離しているとしてもよい。図２のスリット５１Ｂがスリット５１Ｑとスリット５１Ｒに分離しているとしてもよい。スリットを分離させることで、第１半導体素子１０から第２半導体素子２０や第３半導体素子３０へ伝熱し易くはなるが、スリット５１が分離している部分は第１封止材５０が残っているため機械的強度が向上する。半導体装置１０６においては、図２のスリット５１Ａ、５１Ｂを３つ以上に分離させてもよい。あるいは、図３のスリット５１ＣのＸ方向に沿って延びる部分を分離させてもよい。このように、スリットを分離する形態は、図示した物に限られない。スリットが図１０の断面概念図に示すように分離している場合、スリット５１ＮのＹ方向の長さとスリット５１ＰのＹ方向の長さの和がスリット５１Ａの長さＬ３である。

【0035】

図１１は、図２のＧ－Ｇ’線に沿って半導体装置１００を切断した断面概念図である。図１１では、スリット５１Ｂ（一点長鎖線）の他にＧ－Ｇ’の面から見た第１半導体素子１０（実線）、第２半導体素子２０（点線）と第１封止材５０（破線）も示している。図１１ではスリット５１Ｂの形状は半円状である。スリット５１Ｂの形状は矩形、半円状などの円形の一部形状、配線基板４０側の角が丸い矩形などが挙げられる。半円状などの円形の一部形状や配線基板４０側の角が丸い矩形は、ブレードの形状に応じて形成される。

【0036】

図１１には、第１半導体素子１０の面積Ｓ１、第２半導体素子２０の面積Ｓ２とスリット５１Ｂの面積Ｓ３を示している。第１半導体素子１０の面積Ｓ１は、第１半導体素子１０が第２半導体素子２０側を向く面の面積である。第２半導体素子２０の面積Ｓ２は、第２半導体素子２０が第１半導体素子１０側を向く面の面積である。スリット５１Ｂの面積Ｓ３は、第１半導体素子１０側を向く面の面積である。スリット５１Ｂが第１半導体素子１０を囲っている場合もスリット５１Ｂの面積Ｓ３は、第１半導体素子１０側を向く面の面積（第１半導体素子１０の直方体であれば、スリット５１Ｂが第１半導体素子１０を向く４面の面積の和）である。スリット５１Ｂによる熱伝導の抑制の観点から、Ｓ１、Ｓ２、Ｓ３は、０．５×Ｓ１＜Ｓ３及び０．５×Ｓ２＜Ｓ３を満たすことが好ましく、０．８×Ｓ１＜Ｓ３及び０．８×Ｓ２＜Ｓ３を満たすことがより好ましく、Ｓ１＜Ｓ３及びＳ２＜Ｓ３を満たすことがさらにより好ましい。スリット５１Ａに関しても同様である。

【0037】

例えば、半導体装置１００においてスリット５１Ａはそのままとし、スリット５１Ｂの変わりに、スリット５１Ｆを用いる等をしてもよい。
このように、半導体装置１００～１０７において、各スリットはどのようにも組み合わせてもよい。

【0038】

図１２には、メモリシステム１０８のブロック図を示す。図１２のメモリシステム１０８は、半導体装置１００とホスト６０を含む。ホスト６０は、ＣＰＵやホストインターフェイスなどを含む。ホスト６０と第１半導体素子１０が接続し、ホスト６０からの指示に従って、第１半導体素子１０が第２半導体素子２０又は第３半導体素子３０の半導体メモリチップ２１、３１に対して読み・書き・消去を行なう。半導体装置１００を高速に動作させるなどして第１半導体素子１０の温度が上昇しても、実施形態の半導体装置１００はスリット５１Ａ、５１Ｂを有しているため、第２半導体素子２０と第３半導体素子３０の温度上昇を抑えることができ、安定して高速動作させることが可能である。半導体装置１００に変えて半導体装置１０１～１０７を用いても同様の効果を得ることができる。

【0039】

（第２実施形態）
図１３に装置２００の断面概念図を示す。半導体装置１００は、半導体メモリチップを有する半導体記憶装置であることが好ましい。装置２００は、複数の半導体装置１００、サーマルインターフェイスマテリアル７１、伝熱板７２及び実装基板７３を有する。装置２００に用いる半導体装置１００の数は、１つでもよいし、複数でもよい。

【0040】

半導体装置１００は、実装基板７３に載置されている。装置２００がソリッドステートドライブ（ＳＳＤ）である場合、実装基板７３上には、例えば、ホストインターフェイス、ＳＳＤコントローラ、ＤＲＡＭキャッシュなどの図示しない能動素子や受動素子も載置されていてもよい。実装基板７３は、例えば、多層基板である。

【0041】

サーマルインターフェイスマテリアル７１は、有機樹脂を含む熱伝導率の高い接着剤、グリース、サーマルシリコンパッドや液体金属等からなる群から選ばれる１種以上が挙げられる。サーマルインターフェイスマテリアル７１がスリット５１Ａ、５１Ｂに少し入り込んでいる。

【0042】

伝熱板７２は、装置２００の筐体の金属、ヒートスプレッダ、ケースやヒートシンク等の熱伝導率の高い部材である。伝熱板は、サーマルインターフェイスマテリアル７１を介して半導体装置１００と熱的に接続し、半導体装置１００で発した熱を効率良く外部に放熱することができる。半導体装置１００において第１半導体素子１０が発した熱が第２半導体素子２０及び第３半導体素子３０に伝わりにくくするスリット５１Ａ、５１Ｂが設けられているため、装置２００の動作時に、第２半導体素子２０と第３半導体素子３０の温度上昇を抑えることができ、安定して高速動作させることが可能である。半導体装置１００に変えて半導体装置１０１～１０７を用いても同様の効果を得ることができる。第１半導体素子１０の上面にシリコンがある場合は、シリコンとサーマルインターフェイスマテリアル７１が直接接触するので熱を効率よく放熱できる。

【0043】

（第３実施形態）
図１４に半導体パッケージ３００の断面概念図を示す。図１４の半導体パッケージ３００は、半導体装置１００、サーマルインターフェイスマテリアル７１、伝熱板７２、実装基板７３、電極７４、演算装置８１及びホストインターフェイス８２を有する。半導体パッケージ３００は、システムオンチップ（ＳｏＣ）である。

【0044】

半導体装置１００、演算装置８１及びホストインターフェイス８２は、実装基板７３に載置されている。半導体パッケージ３００には、図示した以外の受動素子及び能動素子を有していてもよい。

【0045】

演算装置８１は、例えば、ＣＰＵ、ＧＰＵやＦＰＧＡなどが挙げられる。半導体パッケージ３００において、半導体記憶装置である半導体装置１００に保存された情報を演算装置８１で処理することができる。

【0046】

半導体パッケージ３００において、例えば、サーマルスロットリングが機能する程に第２半導体素子２０と第３半導体素子３０の温度上昇することを抑えることができ、半導体装置１００を安定して高速動作させることができる。半導体装置１００に変えて半導体装置１０１～１０７を用いても同様の効果を得ることができる。

【0047】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0048】

１００～１０７…半導体装置、１０…第１半導体素子、２０…第２半導体素子、３０…第３半導体素子、４０…配線基板、５０…第１封止材、５１Ａ～５１Ｒ…スリット、６０…ホスト、７１…サーマルインターフェイスマテリアル、７２…放熱板、７３…実装基板、８１…演算装置、８２…ホストインターフェイス、２００…装置、３００…半導体パッケージ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】