知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022137767
(43)【公開日】2022-09-22
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11556 20170101AFI20220914BHJP
H01L 27/11582 20170101ALI20220914BHJP
H01L 21/336 20060101ALI20220914BHJP
H01L 27/11519 20170101ALI20220914BHJP
H01L 27/11565 20170101ALI20220914BHJP
【ＦＩ】
H01L27/11556
H01L27/11582
H01L29/78 371
H01L27/11519
H01L27/11565
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021037430
(22)【出願日】2021-03-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】津田 博隆
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER23
5F083GA10
5F083GA12
5F083GA13
5F083GA19
5F083JA02
5F083JA04
5F083JA05
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA10
5F083MA06
5F083MA20
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
(57)【要約】
【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に延伸する第１導電層と、第１方向と交差する第２方向において第１導電層から離間して配置され、第１方向に延伸する第２導電層と、第１導電層と第２導電層との間に設けられ、第１方向に並び、第１導電層と対向する第１領域、第２導電層と対向する第２領域、第１領域の第１方向の一端及び第２領域の第１方向の一端に接続された第３領域、及び、第１領域の第１方向の他端及び第２領域の第１方向の他端に接続された第４領域を備える複数の半導体層と、第１導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、第２導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルとを備える。第１方向において隣り合う２つの半導体層の間に、空隙が設けられている。
【選択図】図５
【解決手段】半導体記憶装置は、第１方向に延伸する第１導電層と、第１方向と交差する第２方向において第１導電層から離間して配置され、第１方向に延伸する第２導電層と、第１導電層と第２導電層との間に設けられ、第１方向に並び、第１導電層と対向する第１領域、第２導電層と対向する第２領域、第１領域の第１方向の一端及び第２領域の第１方向の一端に接続された第３領域、及び、第１領域の第１方向の他端及び第２領域の第１方向の他端に接続された第４領域を備える複数の半導体層と、第１導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、第２導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルとを備える。第１方向において隣り合う２つの半導体層の間に、空隙が設けられている。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１方向に延伸する第１導電層と、
前記第１方向と交差する第２方向において前記第１導電層から離間して配置され、前記第１方向に延伸する第２導電層と、
前記第１導電層と前記第２導電層との間に設けられ、前記第１方向に並び、前記第１導電層と対向する第１領域、前記第２導電層と対向する第２領域、前記第１領域の前記第１方向の一端及び前記第２領域の前記第１方向の一端に接続された第３領域、及び、前記第１領域の前記第１方向の他端及び前記第２領域の前記第１方向の他端に接続された第４領域を備える複数の半導体層と、
前記第１導電層と、前記複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、
前記第２導電層と、前記複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルと
を備え、
前記第１方向において隣り合う２つの前記半導体層の間に、空隙が設けられている
半導体記憶装置。
前記第１方向と交差する第２方向において前記第１導電層から離間して配置され、前記第１方向に延伸する第２導電層と、
前記第１導電層と前記第２導電層との間に設けられ、前記第１方向に並び、前記第１導電層と対向する第１領域、前記第２導電層と対向する第２領域、前記第１領域の前記第１方向の一端及び前記第２領域の前記第１方向の一端に接続された第３領域、及び、前記第１領域の前記第１方向の他端及び前記第２領域の前記第１方向の他端に接続された第４領域を備える複数の半導体層と、
前記第１導電層と、前記複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、
前記第２導電層と、前記複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルと
を備え、
前記第１方向において隣り合う２つの前記半導体層の間に、空隙が設けられている
半導体記憶装置。
【請求項2】
前記第１導電層及び前記第２導電層は、前記第１方向及び前記第２方向と交差する第３方向に複数並んで設けられる
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第１領域は前記第３方向に延び、複数の前記第１導電層と前記第２方向に対向し、
前記第２領域は前記第３方向に延び、複数の前記第２導電層と前記第２方向に対向する
請求項２記載の半導体記憶装置。
前記第２領域は前記第３方向に延び、複数の前記第２導電層と前記第２方向に対向する
請求項２記載の半導体記憶装置。
【請求項4】
前記第１領域と前記第２領域との間に、空隙が設けられている
請求項１～３のいずれか１項記載の半導体記憶装置。
請求項１～３のいずれか１項記載の半導体記憶装置。
【請求項5】
前記第３領域と前記第４領域との間に、空隙が設けられている
請求項１～４のいずれか１項記載の半導体記憶装置。
請求項１～４のいずれか１項記載の半導体記憶装置。
【請求項6】
前記複数の半導体層のうち、前記第１方向に隣り合う２つを第１半導体層、及び第２半導体層とすると、
前記第１半導体層の備える前記第３領域と、前記第２半導体層の備える前記第４領域と、の間に、空隙が設けられている
請求項１～５のいずれか１項記載の半導体記憶装置。
前記第１半導体層の備える前記第３領域と、前記第２半導体層の備える前記第４領域と、の間に、空隙が設けられている
請求項１～５のいずれか１項記載の半導体記憶装置。
【請求項7】
前記第１導電層と前記複数の半導体層との間にそれぞれ設けられた、複数の第１電荷蓄積層と、
前記第２導電層と前記複数の半導体層との間にそれぞれ設けられた、複数の第２電荷蓄積層と
を備え、
前記第１方向において隣り合う２つの前記第１電荷蓄積層は、前記第１方向に離間し、
前記第１方向において隣り合う２つの前記第２電荷蓄積層は、前記第１方向に離間する
請求項１～６のいずれか１項記載の半導体記憶装置。
前記第２導電層と前記複数の半導体層との間にそれぞれ設けられた、複数の第２電荷蓄積層と
を備え、
前記第１方向において隣り合う２つの前記第１電荷蓄積層は、前記第１方向に離間し、
前記第１方向において隣り合う２つの前記第２電荷蓄積層は、前記第１方向に離間する
請求項１～６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積部やフローティングゲート等の導電性の電荷蓄積部等、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１４５３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１導電層と、第１方向と交差する第２方向において第１導電層から離間して配置され、第１方向に延伸する第２導電層と、第１導電層と第２導電層との間に設けられ、第１方向に並び、第１導電層と対向する第１領域、第２導電層と対向する第２領域、第１領域の第１方向の一端及び第２領域の第１方向の一端に接続された第３領域、及び、第１領域の第１方向の他端及び第２領域の第１方向の他端に接続された第４領域を備える複数の半導体層と、第１導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、第２導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルとを備える。第１方向において隣り合う２つの半導体層の間に、空隙が設けられている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の模式的な等価回路図である。
【図2】同半導体記憶装置の模式的な平面図である。
【図3】同半導体記憶装置の模式的な断面図である。
【図4】同半導体記憶装置の模式的な断面図である。
【図5】同半導体記憶装置の模式的な断面図である。
【図6】同半導体記憶装置の模式的な断面図である。
【図7】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図8】同製造方法を示す模式的な断面図である。
【図9】同製造方法を示す模式的な断面図である。
【図10】同製造方法を示す模式的な断面図である。
【図11】同製造方法を示す模式的な断面図である。
【図12】同製造方法を示す模式的な断面図である。
【図13】同製造方法を示す模式的な断面図である。
【図14】同製造方法を示す模式的な断面図である。
【図15】同製造方法を示す模式的な断面図である。
【図16】同製造方法を示す模式的な断面図である。
【図17】同製造方法を示す模式的な断面図である。
【図18】同製造方法を示す模式的な断面図である。
【図19】同製造方法を示す模式的な断面図である。
【図20】同製造方法を示す模式的な断面図である。
【図21】同製造方法を示す模式的な断面図である。
【図22】同製造方法を示す模式的な断面図である。
【図23】同製造方法を示す模式的な断面図である。
【図24】同製造方法を示す模式的な断面図である。
【図25】同製造方法を示す模式的な断面図である。
【図26】同製造方法を示す模式的な断面図である。
【図27】同製造方法を示す模式的な断面図である。
【図28】同製造方法を示す模式的な断面図である。
【図29】同製造方法を示す模式的な断面図である。
【図30】同製造方法を示す模式的な断面図である。
【図31】同製造方法を示す模式的な断面図である。
【図32】同製造方法を示す模式的な断面図である。
【図33】同製造方法を示す模式的な断面図である。
【図34】同製造方法を示す模式的な断面図である。
【図35】同製造方法を示す模式的な断面図である。
【図36】同製造方法を示す模式的な断面図である。
【図37】同製造方法を示す模式的な断面図である。
【図38】第１実施形態に係る読出動作について説明するための模式的な断面図である。
【図39】第１実施形態に係る書込動作について説明するための模式的な断面図である。
【図40】比較例に係る半導体記憶装置の模式的な断面図である。
【図41】第２実施形態に係る半導体記憶装置の模式的な断面図である。
【図42】同半導体記憶装置の模式的な断面図である。
【図43】同半導体記憶装置の模式的な断面図である。
【図44】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図45】同製造方法を示す模式的な断面図である。
【図46】同製造方法を示す模式的な断面図である。
【図47】同製造方法を示す模式的な断面図である。
【図48】同製造方法を示す模式的な平面図である。
【図49】同製造方法を示す模式的な平面図である。
【図50】同製造方法を示す模式的な断面図である。
【図51】同製造方法を示す模式的な断面図である。
【図52】同製造方法を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（SolidState Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0012】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶ場合がある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0013】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0014】
【0015】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する制御部ＣＵと、を備える。
【0016】
メモリセルアレイＭＣＡは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン側選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、それぞれソース側選択トランジスタＳＴＳに接続され、これらを介して共通のソース線ＳＬに接続される。
【0017】
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣａ及び複数のメモリセルＭＣｂを備える。メモリセルＭＣａ及びメモリセルＭＣｂは、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁層は、データを記憶可能な電荷蓄積部を備える。メモリセルＭＣａ及びメモリセルＭＣｂのしきい値電圧は、電荷蓄積部中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬの一部である。尚、以下、区別のない場合は、メモリセルＭＣａ及びメモリセルＭＣｂを、単にメモリセルＭＣと呼ぶ場合がある。
【0018】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤの一部である。ソース側選択トランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳの一部である。
【0019】
制御部ＣＵは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に供給する。制御部ＣＵは、例えば、メモリセルアレイＭＣＡと同一の基板上に設けられた複数のトランジスタ及び配線を含んでいても良いし、メモリセルアレイＭＣＡと異なる基板上に設けられた複数のトランジスタ及び配線を含んでいても良い。
【0020】
図２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。
【0021】
本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００には、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。各メモリブロックＢＬＫはＸ方向に延伸する。
【0022】
図３は、メモリセルアレイ領域ＲＭＣＡの一部の構成を示す模式的なＸＹ断面図である。図４は、メモリセルアレイ領域ＲＭＣＡの一部の構成を示す模式的なＹＺ断面図である。図５は、図３の一部の構成を示す模式的な拡大図である。図６は、図５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。
【0023】
本実施形態に係る半導体記憶装置は、例えば図３及び図４に示す様に、複数の積層体構造ＬＳと、複数のトレンチ構造ＡＴと、を備える。複数の積層体構造ＬＳは、半導体基板１００上においてＹ方向に配列される。複数のトレンチ構造ＡＴは、複数の積層体構造ＬＳの間にそれぞれ設けられる。
【0024】
積層体構造ＬＳ（図４）は、複数の絶縁層１０１、複数の導電層１１０、半導体層１１５、及び半導体層１１６を含む。複数の導電層１１０、半導体層１１５、及び半導体層１１６は、それぞれ酸化シリコン（ＳｉＯ２）等の絶縁層１０１を介してＺ方向に積層される。
【0025】
トレンチ構造ＡＴ（図３）は、複数の半導体層１２０及び複数の空隙１５０を含む。複数の半導体層１２０及び複数の空隙１５０は、Ｘ方向に交互に並ぶ。導電層１１０と半導体層１２０との間には、それぞれ、ゲート絶縁層１３０が設けられる。
【0026】
半導体基板１００（図２）は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、半導体基板１００の表面には、例えば、制御部ＣＵ（図１）の少なくとも一部を構成するトランジスタや配線等が設けられても良い。
【0027】
導電層１１０は、例えば、図６に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１１１と、タングステン（Ｗ）等の金属膜１１２と、を含む積層膜である。これら導電層１１０は、それぞれ、ワード線ＷＬ、及びメモリセルＭＣ（図１）のゲート電極として機能する。また、これら導電層１１０のうち上部に設けられたものの一部は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。尚、図６に示す様に、導電層１１０の上面、下面、及び側面の一部を覆う様に、アルミナ（ＡｌＯ）等の絶縁性の金属酸化層１１３が設けられていても良い。
【0028】
尚、以下の説明では、Ｙ方向において隣り合う２つの積層体構造ＬＳに着目した場合に、一方の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ａ（図３、図５）と呼ぶ場合がある。また、他方の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ｂ（図３、図５）と呼ぶ場合がある。
【0029】
導電層１１０ａはＸ方向に延伸する。導電層１１０ｂは、Ｙ方向において導電層１１０ａから離間して配置され、Ｘ方向に延伸する。導電層１１０ａと導電層１１０ｂとは電気的に独立している。従って、導電層１１０ａと導電層１１０ｂとには、異なる電圧を供給することが出来る。導電層１１０ａは、メモリストリングＭＳａに含まれるメモリセルＭＣａのゲート電極、又は、メモリストリングＭＳａに含まれるドレイン側選択トランジスタＳＴＤのゲート電極として機能する。導電層１１０ｂは、メモリストリングＭＳｂに含まれるメモリセルＭＣｂのゲート電極、又は、メモリストリングＭＳｂに含まれるドレイン側選択トランジスタＳＴＤのゲート電極として機能する。
【0030】
導電層１１０ａ及び導電層１１０ｂは、Ｚ方向に複数並んで設けられる。複数の導電層１１０ａと、半導体層１２０と、の間には、それぞれ複数のメモリセルＭＣａ（図１）が設けられる。導電層１１０ｂと、半導体層１２０と、の間には、それぞれ複数のメモリセルＭＣｂ（図２）が設けられる。
【0031】
半導体層１１５（図４）は、Ｘ方向に延伸する。半導体層１１５は、例えば、多結晶シリコン（Ｓｉ）等を含む半導体層である。半導体層１１５は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
【0032】
半導体層１１６は、Ｘ方向に延伸する。半導体層１１６は、例えば、多結晶シリコン（Ｓｉ）等を含む半導体層である。半導体層１１６は、ソース線ＳＬの一部として機能する。
【0033】
半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は略有底四角筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２５が設けられている。
【0034】
尚、以下の説明では、図５に示す様に、半導体層１２０が備える領域を、それぞれ第１領域１２０ａ、第２領域１２０ｂ、第３領域１２０ｃ、第４領域１２０ｄと呼ぶ場合がある。
【0035】
図５に示す様に、ＸＹ断面において、第１領域１２０ａは、導電層１１０ａと導電層１１０ｂとの間に設けられ、Ｘ方向に並び、導電層１１０ａと対向する。第２領域１２０ｂは、導電層１１０ａと導電層１１０ｂとの間に設けられ、Ｘ方向に並び、導電層１１０ｂと対向する。第３領域１２０ｃは、導電層１１０ａと導電層１１０ｂとの間に設けられ、Ｘ方向に並ぶ。また、第３領域１２０ｃは、第１領域１２０ａのＸ方向の一端及び第２領域１２０ｂのＸ方向の一端に接続される。第４領域１２０ｄは、導電層１１０ａと導電層１１０ｂとの間に設けられ、Ｘ方向に並ぶ。また、第４領域１２０ｄは、第１領域１２０ａのＸ方向の他端及び第２領域１２０ｂのＸ方向の他端に接続される。
【0036】
また、図４に示す様に、ＹＺ断面において、第１領域１２０ａはＺ方向に延び、複数の導電層１１０ａとＹ方向に対向する。第２領域１２０ｂはＺ方向に延び、複数の導電層１１０ｂとＹ方向に対向する。
【0037】
第１領域１２０ａは、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣａのチャネル領域、並びに、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。第２領域１２０ｂは、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣｂのチャネル領域、並びに、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。
【0038】
半導体層１２０の上端には、例えば図４に示す様に、リン（Ｐ）等のＮ型の不純物を含む半導体層１２１が設けられている。半導体層１２１は、タングステン（Ｗ）等のビット線コンタクトＢＬＣを介して、Ｙ方向に延伸するビット線ＢＬに接続されている。
【0039】
半導体層１２０の下端は、例えば図４に示す様に、半導体層１１６に接続されている。この様な場合には、半導体層１１６がソース線ＳＬ（図１）の一部として機能する。半導体層１２０は、半導体層１１６を介して制御部ＣＵに電気的に接続される。ただし、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、半導体層１２０の下端は、半導体層１１６以外の配線、半導体層等に接続されていても良い。
【0040】
ゲート絶縁層１３０（図５）は、半導体層１２０側から導電層１１０側にかけて設けられた、トンネル絶縁層１３１と、電荷蓄積層１３２と、ブロック絶縁層１３３と、を備える。
【0041】
トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）又はその他の絶縁層を含む。トンネル絶縁層１３１は、例えば図４に示す様に、半導体層１２０の外周面に沿ってＺ方向に延伸していても良い。尚、トンネル絶縁層１３１は、電荷蓄積層１３２のＹ方向の側面にそれぞれ形成されていても良い。
【0042】
電荷蓄積層１３２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等のフローティングゲートである。尚、電荷蓄積層１３２は、窒化シリコン（ＳｉＮ）等を含む絶縁性の電荷蓄積部であっても良い。
【0043】
尚、以下の説明では、Ｙ方向において隣り合う２つの積層体構造ＬＳに着目した場合に、一方の積層体構造ＬＳに含まれる複数の電荷蓄積層１３２を電荷蓄積層１３２ａ（図５）と呼ぶ場合がある。また、他方の積層体構造ＬＳに含まれる複数の電荷蓄積層１３２を電荷蓄積層１３２ｂ（図５）と呼ぶ場合がある。
【0044】
複数の電荷蓄積層１３２ａは、導電層１１０ａと複数の半導体層１２０との間に、それぞれ設けられる。複数の電荷蓄積層１３２ｂは、導電層１１０ｂと複数の半導体層１２０との間に、それぞれ設けられる。尚、例えば電荷蓄積層１３２が絶縁性の電荷蓄積部である場合、Ｚ方向において隣り合う２つの電荷蓄積層１３２ａは、Ｚ方向に離間していても良いし、つながって形成されていても良い。又、この様な場合、Ｚ方向において隣り合う２つの電荷蓄積層１３２ｂは、Ｚ方向に離間していても良いし、つながって形成されていても良い。
【0045】
【0046】
絶縁層１３４は、例えば、酸化シリコン（ＳｉＯ２）等、又は、窒化チタン（ＴｉＮ）及び酸化シリコン（ＳｉＯ２）を含む積層膜等である。絶縁層１３４は、図５に示す様に、ＸＹ断面において電荷蓄積層１３２の外周面の一部を覆う様に設けられる。また、絶縁層１３４は、図６に示す様に、ＹＺ断面において電荷蓄積層１３２の上面、下面、及び導電層１１０側の側面を覆う。
【0047】
高誘電率層１３５は、例えば、例えば、ハフニウムシリケイト（ＨｆＳｉＯ）等の、比較的高い比誘電率を有する絶縁材料を含む。高誘電率層１３５は、図５に示す様に、ＸＹ断面において、絶縁層１３４を介して、電荷蓄積層１３２の外周面の一部を覆う様に設けられる。また、高誘電率層１３５は、図６に示す様に、ＹＺ断面において絶縁層１３４の上面及び下面、並びに絶縁層１３４の導電層１１０側の側面を覆う。
【0048】
絶縁層１３６は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。絶縁層１３６は、図５に示す様に、ＸＹ断面において、高誘電率層１３５を介して、電荷蓄積層１３２の外周面の一部を覆う様に設けられる。絶縁層１３６は、図６に示す様に、ＹＺ断面において高誘電率層１３５の上面、下面、及び導電層１１０側の側面を覆う。
【0049】
空隙１５０は、図３及び図５に示す様に、トレンチ構造ＡＴのＹ方向中央部に設けられる。また、空隙１５０は、Ｘ方向において隣り合う２つの半導体層１２０の間に設けられる。空隙１５０は、空隙１５０の在る部分の周囲に配置された固体材料に囲まれた、いわゆる空間を指し、空隙１５０の在る部分はいずれの固体材料も含まない。空隙１５０は、例えば、窒素、酸素及び希ガス等の複数の気体の混合物からなる空気等を含む空間である。尚、空隙１５０はいずれの気体も含まぬ様に脱気されていても良い。
【0050】
また、空隙１５０は、図４に示す様に、Ｚ方向に延伸する。空隙１５０は、絶縁層１５５の内部に設けられている。絶縁層１５５は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
【0051】
空隙１５０の上方には、例えば図４に示す様に、絶縁層１５１が設けられている。絶縁層１５１は、トレンチ構造ＡＴのＹ方向の両側面部からＹ方向中央部に向かって伸び、Ｙ方向中央部において、それぞれ離間して隙間を有するように設けられる。絶縁層１５１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
【0052】
トレンチ構造ＡＴのＹ方向の側面には、絶縁層１５６が設けられる。絶縁層１５６は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
【0053】
［製造方法］
次に、図７～図３７を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図７，図９，図１１，図１３，図１５，図１７，図２３，図２６，図２８，図３０，図３２，図３４，及び図３６は、同製造方法について説明するための模式的なＸＹ断面図であり、図３に示す部分に対応している。図８，図１０，図１２，図１４，図１６，図１８，図１９，図２０，図２１，図２２，図２４，図２５，図２７，図２９，図３１，図３３，図３５，図３７は、同製造方法について説明するための模式的なＹＺ断面図であり、図４に示す部分に対応している。
次に、図７～図３７を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図７，図９，図１１，図１３，図１５，図１７，図２３，図２６，図２８，図３０，図３２，図３４，及び図３６は、同製造方法について説明するための模式的なＸＹ断面図であり、図３に示す部分に対応している。図８，図１０，図１２，図１４，図１６，図１８，図１９，図２０，図２１，図２２，図２４，図２５，図２７，図２９，図３１，図３３，図３５，図３７は、同製造方法について説明するための模式的なＹＺ断面図であり、図４に示す部分に対応している。
【0054】
図７及び図８に示す様に、同製造方法においては、図示しない半導体基板１００上に、複数の絶縁層１０１、並びに、半導体層１１６、半導体層１１５、及び犠牲層１１０Ａ、を交互に積層し、その上に絶縁層１０３及び絶縁層１６０を形成する。犠牲層１１０Ａ及び絶縁層１６０は、例えば、窒化シリコン（ＳｉＮ）等からなる。絶縁層１０３は、例えば、酸化シリコン（ＳｉＯ２）等からなる。この工程は、例えば、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0055】
次に、図９及び図１０に示す様に、絶縁層１６０、絶縁層１０３、犠牲層１１０Ａ及び絶縁層１０１を含む積層構造に、トレンチＡＴＴ´を形成する。この工程では、例えば、トレンチＡＴＴ´に対応する部分に開口を有する絶縁層を図８に示す構造の上面に形成し、これをマスクとしてＲＩＥ（Reactive Ion Etching）等を行う。図９に示す様に、トレンチＡＴＴ´はＸ方向に延伸する。また、図１０に示す様に、トレンチＡＴＴ´はＺ方向に延伸し、絶縁層１６０、絶縁層１０３、複数の犠牲層１１０Ａ、及び複数の絶縁層１０１を貫通して、これらの構成をＹ方向に分断する。
【0056】
次に、図１１及び図１２に示す様に、絶縁層１６０の上面、並びに、トレンチＡＴＴ´の底面及び側面に、絶縁層１７０を成膜する。絶縁層１７０は、例えば、酸化シリコン（ＳｉＯ２）等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0057】
また、絶縁層１７０の上面に、トレンチＡＴＴ´を埋め込むカーボン膜１７１を形成する。カーボン膜１７１の形成は、例えば、塗布型カーボン材料のスピンコーティング等によって行う。更に、カーボン膜１７１の上部を、絶縁層１７０の上面と同じ位置まで除去する。カーボン膜１７１の除去は、例えば、ＲＩＥ等によって行う。
【0058】
次に、図１３及び図１４に示す様に、図１２に示す構造の上面に、ハードマスク１７２及びレジスト１７３を形成する。ハードマスク１７２は、例えば、酸化シリコン（ＳｉＯ２）等からなる。ハードマスク１７２の形成は、例えば、ＣＶＤ等によって行う。レジスト１７３の形成は、レジスト材料のスピンコーティング等によって行う。
【0059】
また、所定のパターニングをしたレジスト１７３をマスクとして、開口ＡＨａ´を形成する。開口ＡＨａ´は、レジスト１７３、ハードマスク１７２、及び絶縁層１７０を貫通し、カーボン膜１７１を露出させる。開口ＡＨａ´の形成は、例えば、フォトリソグラフィー及びＲＩＥ等の方法によって行う。
【0060】
次に、図１５及び図１６に示す様に、カーボン膜１７１及び絶縁層１７０のうち、開口ＡＨａ´に対応する位置に設けられた部分を除去し、開口ＡＨａを形成する。また、この工程により、トレンチＡＴＴの内壁及び底面には、絶縁層１５６が形成される。カーボン膜１７１を除去する工程は、例えば、ＲＩＥ等によって行う。絶縁層１７０を除去する工程は、例えば、ケミカルドライエッチング等によって行う。以下、トレンチＡＴＴ´のうち、Ｘ方向に並ぶ複数の開口ＡＨａによって区切られた複数の部分を、それぞれ、トレンチＡＴＴと呼ぶ。
【0061】
次に、図１７及び図１８に示す様に、開口ＡＨａの底面及び側面に、酸化シリコン（ＳｉＯ２）等の絶縁層１７４を成膜する。また、絶縁層１７４の上面に、開口ＡＨａを埋め込むアモルファスシリコン（Ｓｉ）等の半導体層１７５を形成する。また、レジスト１７３、ハードマスク１７２、及び絶縁層１７０を除去し、絶縁層１６０の上面を露出させる。絶縁層１７４及び半導体層１７５の形成は、例えば、ＣＶＤ等の方法によって行う。レジスト１７３、ハードマスク１７２、及び絶縁層１７０を除去する工程は、例えば、ＲＩＥ等によって行う。
【0062】
次に、図１９に示す様に、トレンチＡＴＴの内部から、カーボン膜１７１の一部を除去する。この工程により、カーボン膜１７１の上面は、絶縁層１０３の上面よりも下方の位置となる。この工程は、例えば、ＲＩＥ等によって行う。
【0063】
【0064】
次に、図２１に示す様に、絶縁層１８０の一部を、絶縁層１６０が露出する位置まで除去し、絶縁層１５１を形成する。この工程は、Ｚ方向へエッチング速度が速い、例えば、ＲＩＥ等の方法によって行う。
【0065】
次に、図２２に示す様に、絶縁層１５１のＹ方向の隙間を介して、トレンチＡＴＴの内部からカーボン膜１７１を除去する。この工程は、例えば、アッシング等によって行う。
【0066】
次に、図２３及び図２４に示す様に、トレンチＡＴＴの内部に、絶縁層１５１のＹ方向の隙間を介して、絶縁層１７６を成膜する。
絶縁層１７６は、トレンチＡＴＴの側面及び底面に成膜される。また、絶縁層１７６は、絶縁層１５１の下面、Ｙ方向の隙間、及び上面、並びに、絶縁層１６０の上面を覆う。この工程は、例えば、ＣＶＤ等の方法によって行う。
絶縁層１７６は、トレンチＡＴＴの側面及び底面に成膜される。また、絶縁層１７６は、絶縁層１５１の下面、Ｙ方向の隙間、及び上面、並びに、絶縁層１６０の上面を覆う。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0067】
次に、図２５に示す様に、絶縁層１７６の一部を、絶縁層１６０が露出する位置まで除去する。この工程により、空隙１５０を囲む絶縁層１５５を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0068】
次に、図２６及び図２７に示す様に、開口ＡＨａ内部の半導体層１７５を除去する。また、開口ＡＨａ底面に位置する絶縁層１７４、半導体層１１５、及び絶縁層１０１を除去し、半導体層１１６を露出させる。また、開口ＡＨａ側壁の絶縁層１７４、及び絶縁層１０３上面の絶縁層１６０を除去する。半導体層１７５を除去する工程は、例えば、ウェットエッチング等によって行う。絶縁層１７４、半導体層１１５、及び絶縁層１０１、及び絶縁層１６０を除去する工程は、例えば、ＲＩＥ等によって行う。
【0069】
次に、図２８及び図２９に示す様に、開口ＡＨａを介して、犠牲層１１０Ａの一部を除去し、開口ＡＨｂを形成する。この工程により、絶縁層１０１の上面及び下面のうち、開口ＡＨａの近傍に位置する部分が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0070】
次に、図３０及び図３１に示す様に、開口ＡＨｂを介して、開口ＡＨｂの側面に、絶縁層１３３´及び電荷蓄積層１３２を順に形成する。絶縁層１３３´は、図示しない、絶縁層１３６、高誘電率層１３５、及び絶縁層１３４を順に成膜して形成する。また、開口ＡＨｂを介して、開口ＡＨｂの側面に電荷蓄積層１３２と同材料の、例えば、多結晶シリコン（Ｓｉ）等からなる半導体層を成膜し、その後半導体層の一部を除去することで、犠牲層１１０Ａに対応してＺ方向に並ぶ、複数の電荷蓄積層１３２を形成する。この工程は、例えば、ＣＶＤ、ウェットエッチング等によって行う。
【0071】
次に、図３２及び図３３に示す様に、開口ＡＨｂの内周面に、トンネル絶縁層１３１を形成する。この工程は、例えば、ＣＶＤ等によって行う。また、トンネル絶縁層１３１のうち、開口ＡＨｂの底面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。
【0072】
【0073】
次に、図３６及び図３７に示す様に、開口ＡＨｂの内部において、絶縁層１７７の一部を、絶縁層１０３の上面より下方の位置まで除去して、絶縁層１２５を形成する。また、開口ＡＨｂの内部において、半導体層１２０´の一部を除去し、その上部に、半導体層１２０の上面に接続する半導体層１２１を形成する。この工程は、例えば、ＲＩＥ、ＣＶＤ等によって行う。
【0074】
次に、図示しない開口を介して、複数の犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0075】
次に、図示しない開口を介して、図６に示す様に、絶縁層１０１の上面及び下面、並びに絶縁層１３６のＹ方向の側面に、金属酸化層１１３、バリア導電層１１１を形成する。また、図４及び図６に示す様に、複数の犠牲層１１０Ａを除去して形成された空洞を埋めるように、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0076】
その後、ビット線コンタクトＢＬＣ、ビット線ＢＬ等を形成することにより、第１実施形態に係る半導体記憶装置が製造される。
【0077】
［読出動作］
次に、図３８を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図３８は、同読出動作について説明するための模式的な断面図である。尚、図３８では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣａに対して読出動作を実行する例について説明する。
次に、図３８を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図３８は、同読出動作について説明するための模式的な断面図である。尚、図３８では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣａに対して読出動作を実行する例について説明する。
【0078】
図３８に示す様に、読出動作においては、選択ワード線ＷＬとして機能する導電層１１０ａに読出電圧ＶＣＧＸＲを供給し、非選択ワード線ＷＬとして機能する導電層１１０ａに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａに電圧ＶＳＧを供給する。また、読出動作においては、ワード線ＷＬとして機能する複数の導電層１１０ｂに読出遮断電圧ＶＯＦＦを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ｂに接地電圧ＶＳＳを供給する。また、読出動作においては、ソース側選択ゲート線ＳＧＳとして機能する半導体層１１５に電圧ＶＳＧを供給し、ソース線ＳＬとして機能する半導体層１１６にソース電圧ＶＳＲＣを供給する。
【0079】
読出電圧ＶＣＧＸＲは、メモリセルＭＣａに記録されたデータに応じてメモリセルＭＣａがＯＮ状態又はＯＦＦ状態となる程度の電圧である。例えば、メモリセルＭＣａのしきい値電圧がｎ（ｎは２以上の整数）通りのステートに制御される場合、読出電圧ＶＣＧＸＲは、少なくともｎ－１通りの大きさに制御される。読出パス電圧ＶＲＥＡＤは、メモリセルＭＣａに記録されたデータに拘わらずメモリセルＭＣａがＯＮ状態となる程度の電圧であり、読出電圧ＶＣＧＸＲの最大値よりも大きい。読出遮断電圧ＶＯＦＦは、メモリセルＭＣａに記録されたデータに拘わらずメモリセルＭＣａがＯＦＦ状態となる程度の電圧であり、読出電圧ＶＣＧＸＲの最小値よりも小さい。読出遮断電圧ＶＯＦＦは、例えば、接地電圧ＶＳＳより小さくても良い。即ち、読出遮断電圧ＶＯＦＦは、負の極性を有していても良い。電圧ＶＳＧは、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳがＯＮ状態となる程度の電圧であり、接地電圧ＶＳＳよりも大きい。ソース電圧ＶＳＲＣは、接地電圧ＶＳＳと同程度の大きさの電圧であり、接地電圧ＶＳＳよりも大きい。
【0080】
これにより、半導体層１２０の第１領域１２０ａに、電子のチャネルが形成される。電子のチャネルにより、ビット線ＢＬから選択メモリセルＭＣａまでのチャネル領域が導通する。また、電子のチャネルにより、選択メモリセルＭＣａからソース線ＳＬまでのチャネル領域が導通する。選択メモリセルＭＣａは、選択メモリセルＭＣａの電荷蓄積層１３２ａに蓄積された電荷量に応じて、ＯＮ状態又はＯＦＦ状態となる。ＯＮ状態又はＯＦＦ状態は、周辺回路ＰＣ（図１）により判定される。判定は、例えば、ビット線ＢＬの電圧の高低、又は、ビット線ＢＬに流れる電流の大小を検出することにより行われる。この様にメモリセルＭＣａに記録されたデータを判定する。
【0081】
尚、図３８では、ワード線ＷＬとして機能する全ての導電層１１０ｂに読出遮断電圧ＶＯＦＦを供給している。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、選択ワード線ＷＬとして機能する導電層１１０ａとＹ方向において隣り合う導電層１１０ｂのみに読出遮断電圧ＶＯＦＦを供給し、ワード線ＷＬとして機能するそれ以外の導電層１１０ｂに接地電圧ＶＳＳ、読出パス電圧ＶＲＥＡＤ又はその他の電圧を供給しても良い。
【0082】
［書込動作］
次に、図３９を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図３９は、同書込動作について説明するための模式的な断面図である。尚、図３９では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣａに対して書込動作を実行する例について説明する。
次に、図３９を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図３９は、同書込動作について説明するための模式的な断面図である。尚、図３９では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣａに対して書込動作を実行する例について説明する。
【0083】
書込動作においては、選択ワード線ＷＬとして機能する導電層１１０ａにプログラム電圧ＶＰＧＭを供給し、非選択ワード線ＷＬとして機能する導電層１１０ａ，導電層１１０ｂに書込パス電圧ＶＰＡＳＳを供給する。また、書込動作においては、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０ａ，導電層１１０ｂに電圧ＶＳＧＤを供給し、ソース側選択ゲート線ＳＧＳとして機能する導電層１１０ａ，導電層１１０ｂに接地電圧ＶＳＳを供給する。
【0084】
プログラム電圧ＶＰＧＭは、選択メモリセルＭＣａの電荷蓄積層１３２ａに電子を蓄積させる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤよりも大きい。書込パス電圧ＶＰＡＳＳは、メモリセルＭＣａに記録されたデータに拘わらずメモリセルＭＣａ及びメモリセルＭＣｂがＯＮ状態となる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤと同じかそれよりも大きく、プログラム電圧ＶＰＧＭよりも小さい。電圧ＶＳＧＤは、ビット線ＢＬにソース電圧ＶＳＲＣが供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＮ状態となり、ビット線ＢＬに所定の駆動電圧が供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＦＦ状態となる程度の電圧である。電圧ＶＳＧＤは、接地電圧ＶＳＳよりも大きく、上述の電圧ＶＳＧよりも小さい。
【0085】
これにより、半導体層１２０の第１領域１２０ａに、ビット線ＢＬと選択メモリセルＭＣａのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣａのチャネル領域の電子がトンネル絶縁層１３１をトンネルして電荷蓄積層１３２ａに蓄積される。
【0086】
本実施形態に係る半導体記憶装置に対して上述の書込動作を複数回実行すると、電荷蓄積層１３２に徐々に電荷が蓄積されて、メモリセルＭＣのしきい値電圧が徐々に増大する。本実施形態では、この様な方法によってメモリセルＭＣのしきい値電圧を２通り以上のステートに制御し、これによってデータを記憶している。
【0087】
【0088】
比較例に係る半導体記憶装置は、第１実施形態と異なり、Ｘ方向に隣り合う半導体層１２０の間に、空隙１５０を備えていない。比較例に係る半導体記憶装置は、Ｘ方向に隣り合う半導体層１２０の間に、酸化シリコン（ＳｉＯ２）等の絶縁層３００を備える。
【0089】
ここで、例えば、本実施形態の様に空隙１５０を配置せず、絶縁層３００を設けた比較例においては、上述の様な書込動作に対して、メモリセルＭＣのしきい値電圧が好適に増大しない場合があった。これは、次の様な現象に起因するものであると考えられる。
【0090】
即ち、図３９を参照して説明した書込動作の実行後には、図３８を参照して説明した読出動作が実行され、ビット線ＢＬに電流が流れた場合には、メモリセルＭＣのしきい値電圧が目標値に到達していない、と判定される。また、ビット線ＢＬに電流が流れなかった場合には、メモリセルＭＣのしきい値電圧が目標値に到達した、と判定される。ここで、比較例に係る半導体記憶装置において読出動作を実行すると、半導体層１２０の第３領域１２０ｃ及び第４領域１２０ｄのＹ方向両端付近の部分に電子のチャネルが形成され、これがリークパスとなって電流が流れてしまう場合があった。この様な場合、もし仮に書込動作において選択メモリセルＭＣの電荷蓄積層１４２に十分な電荷量の電子が蓄積されていた場合でも、メモリセルＭＣのしきい値電圧が目標値に到達しない場合がある。
【0091】
また、半導体記憶装置の高集積化に伴い、トレンチ構造ＡＴのＹ方向幅の縮小化が進んでいる。この様なＹ方向幅の縮小化に伴い、仮想線Ｌ１（図４０）で示す経路により、対向する導電層１１０ａ及び導電層１１０ｂの間でリークが生じやすくなる場合があった。
【0092】
そこで、本実施形態においては、例えば図３～図５に示す様に、Ｘ方向に隣り合う半導体層１２０の間に、比誘電率の低い領域である空隙１５０を配置する。これにより、例えば、書込動作を行った後で読出動作を実行する際、仮想線Ｌ２で示す経路の途中に空隙１５０があることにより、第３領域１２０ｃ及び第４領域１２０ｄに対して、高強度の電界がかかることを抑止することができる。これにより、書込動作において第３領域１２０ｃ及び第４領域１２０ｄにリークパスが形成されてしまうことを抑制して、メモリセルＭＣのしきい値電圧を好適に制御し、好適に動作する半導体記憶装置を提供可能である。
【0093】
また、本実施形態においては、仮想線Ｌ１で示す経路の途中に空隙１５０があることにより、対向する導電層１１０ａ及び導電層１１０ｂの間で発生するリークを抑制することができる。これにより好適に高集積化ができる半導体記憶装置を提供可能である。
【0094】
［第２実施形態］
［構成］
次に、図４１～図４３を参照して第２実施形態に係る半導体記憶装置について説明する。図４１は、メモリセルアレイ領域ＲＭＣＡの一部の構成を示す模式的なＸＹ断面図である。図４２は、メモリセルアレイ領域ＲＭＣＡの一部の構成を示す模式的なＹＺ断面図である。図４３は、図４１の一部の構成を示す模式的な拡大図である。
［構成］
次に、図４１～図４３を参照して第２実施形態に係る半導体記憶装置について説明する。図４１は、メモリセルアレイ領域ＲＭＣＡの一部の構成を示す模式的なＸＹ断面図である。図４２は、メモリセルアレイ領域ＲＭＣＡの一部の構成を示す模式的なＹＺ断面図である。図４３は、図４１の一部の構成を示す模式的な拡大図である。
【0095】
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、第１実施形態と異なり、第１領域１２０ａと、第２領域１２０ｂとの間に、空隙１５０ｂを備える。また、第２実施形態に係る半導体記憶装置は、絶縁層１２５のかわりに、絶縁層１２５ｂを備える。
【0096】
空隙１５０ｂは、図４１～図４３に示す様に、トレンチ構造ＡＴのＹ方向中央部に設けられる。また、図４３に示す様に、空隙１５０ｂは、Ｙ方向において隣り合う一対の第１領域１２０ａと、第２領域１２０ｂと、の間に設けられる。空隙１５０ｂは、空隙１５０ｂの在る部分の周囲に配置された固体材料に囲まれた、いわゆる空間を指し、空隙１５０ｂの在る部分はいずれの固体材料も含まない。空隙１５０ｂは、例えば、窒素、酸素及び希ガス等の複数の気体の混合物からなる空気等を含む空間である。尚、空隙１５０ｂはいずれの気体も含まぬ様に脱気されていても良い。
【0097】
また、空隙１５０ｂは、図４２に示す様に、Ｚ方向に延伸する。空隙１５０ｂは、絶縁層１２５ｂの内部に設けられている。絶縁層１２５ｂは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
【0098】
空隙１５０ｂの上方には、例えば図４２に示す様に、半導体層１２１ａ及び半導体層１２１ｂが設けられている。半導体層１２１ａ及び半導体層１２１ｂは、トレンチ構造ＡＴのＹ方向の両側面部からＹ方向中央部に向かって伸び、Ｙ方向中央部において、それぞれ離間して隙間を有するように設けられる。
【0099】
［製造方法］
次に、図４４～図５２を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図４４及び図４９は、同製造方法について説明するための模式的なＸＹ断面図であり、図４１に示す部分に対応している。図４５，図４６，図４７，図４８，図５０，図５１，及び図５２は、同製造方法について説明するための模式的なＹＺ断面図であり、図４２に示す部分に対応している。
次に、図４４～図５２を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図４４及び図４９は、同製造方法について説明するための模式的なＸＹ断面図であり、図４１に示す部分に対応している。図４５，図４６，図４７，図４８，図５０，図５１，及び図５２は、同製造方法について説明するための模式的なＹＺ断面図であり、図４２に示す部分に対応している。
【0100】
【0101】
次に、図４４及び図４５に示す様に、図３５に示す構造の上面から絶縁層１７７の一部を除去し、開口ＡＨｂの内部に絶縁層１７７´を形成する。絶縁層１７７´の上面位置は、絶縁層１０３の上面位置よりも下方となる様に形成する。この工程は、例えば、ＲＩＥ等によって行う。
【0102】
次に、図４６に示す様に、図４５に示す半導体層１２０´の上面に多結晶シリコン（Ｓｉ）等を含む半導体層を成膜し、半導体層１２０´よりも膜厚が大きい多結晶シリコン（Ｓｉ）等の半導体層１２０´´を形成する。これにより、開口ＡＨｂにおける半導体層１２０´´のＹ方向の開口幅は、半導体層１２０´´の形成前と比較して狭くなる。この工程は、例えば、ＣＶＤ等によって行う。
【0103】
次に、図４７に示す様に、図４６に示す構造の上面から、半導体層１２０´´の上面をエッチバックし、多結晶シリコン（Ｓｉ）等の半導体層１２０´´´を形成する。これにより、開口ＡＨｂにおいて絶縁層１７７´の上面を露出させる。この工程では、開口ＡＨｂにおける半導体層１２０´´´のＹ方向の開口幅は、半導体層１２０´´´の形成前と比較して変化しない。この工程は、例えば、ＲＩＥ等によって行う。
【0104】
次に、図４８に示す様に、開口ＡＨｂにおける半導体層１２０´´´のＹ方向の隙間を介して、開口ＡＨｂ内部の絶縁層１７７´を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0105】
次に、図４９及び図５０に示す様に、開口ＡＨｂの内部に、半導体層１２０´´´のＹ方向の隙間を介して、絶縁層１２５ｂ´を成膜する。絶縁層１２５ｂ´は、開口ＡＨｂの側面及び底面に成膜される。また、絶縁層１２５ｂ´は、半導体層１２０´´´の底面、Ｙ方向の隙間、及び上面を覆う。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0106】
次に、図５１に示す様に、開口ＡＨｂを介して、開口ＡＨｂ内部の絶縁層１２５ｂ´の一部を除去し、絶縁層１２５ｂ´の上面が、絶縁層１０３の上面よりも下方になるように形成する。この工程は、例えば、ＲＩＥ等によって行う。
【0107】
次に、図５２に示す様に、図５１に示す半導体層１２０´´´の上面に多結晶シリコン（Ｓｉ）等を含む半導体層を成膜した後エッチバックを行い、半導体層１２０の上面に接続する半導体層１２１を形成する。この工程は、例えば、ＣＶＤ、ＲＩＥ等によって行う。
【0108】
次に、図示しない開口を介して、複数の犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0109】
次に、図示しない開口を介して、図６に示す様に、絶縁層１０１の上面及び下面、並びに絶縁層１３６のＹ方向の側面に、金属酸化層１１３、バリア導電層１１１を形成する。また、図４０に示す様に、複数の犠牲層１１０Ａを除去して形成された空洞を埋めるように、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0110】
その後、ビット線コンタクトＢＬＣ、ビット線ＢＬ等を形成することにより、第２実施形態に係る半導体記憶装置が製造される。
【0111】
［第２実施形態の効果］
第２実施形態における効果について、図４０に示す比較例を参照して説明する。比較例においては、図４０に示す様に、半導体層１２０の内側に、絶縁層１２５を設けている。この様な構造では、絶縁層１２５を介して、対向するメモリセルＭＣａとメモリセルＭＣｂとが容量結合し、互いに干渉し、メモリセルに対する高精度な読出及び書込動作の妨げになる場合があった。
第２実施形態における効果について、図４０に示す比較例を参照して説明する。比較例においては、図４０に示す様に、半導体層１２０の内側に、絶縁層１２５を設けている。この様な構造では、絶縁層１２５を介して、対向するメモリセルＭＣａとメモリセルＭＣｂとが容量結合し、互いに干渉し、メモリセルに対する高精度な読出及び書込動作の妨げになる場合があった。
【0112】
そこで、本実施形態においては、図４１及び図４３に示す様に、対向するメモリセルＭＣａ及びメモリセルＭＣｂの間に、比誘電率の低い領域である空隙１５０ｂを設ける。これにより、対向するメモリセルＭＣａとメモリセルＭＣｂとの容量結合を抑止し、両セル間の干渉を抑止し好適に動作する半導体記憶装置を提供可能である。
【0113】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0114】
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積部、１３３…ブロック絶縁層、１５０…空隙、１５０ｂ…空隙。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】