特開 2022-137794 記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022137794

(43)【公開日】2022-09-22

(54)【発明の名称】記憶装置

(51)【国際特許分類】

   G11C 11/16 20060101AFI20220914BHJP

   G11C 13/00 20060101ALI20220914BHJP

【ＦＩ】

G11C11/16 230

G11C13/00 270F

G11C13/00 400E

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021037466

(22)【出願日】2021-03-09

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】片山 明

(72)【発明者】

【氏名】初田 幸輔

(57)【要約】

【課題】 読み出し動作を確実に行うことが可能な記憶装置を提供する。
【解決手段】 実施形態に係る記憶装置は、第１の配線１０と、第２の配線２０と、第１の配線と第２の配線との間に接続され、その抵抗状態に基づくデータを記憶する抵抗変化記憶素子及び抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセル３０と、抵抗変化記憶素子に記憶されているデータの読み出し動作を制御する制御回路とを備え、制御回路は、第１の電位に充電された第１の配線及び第２の電位に充電された第２の配線をフローティング状態に設定し、フローティング状態に設定された第２の配線を放電してメモリセルに印加される電圧を増加させることでスイッチング素子をオン状態に設定し、スイッチング素子がオン状態に設定されている状態で抵抗変化記憶素子に記憶されているデータを読み出すように制御を行う。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１の方向に延びる第１の配線と、
前記第１の方向と交差する第２の方向に延びる第２の配線と、
前記第１の配線と前記第２の配線との間に接続され、その抵抗状態に基づくデータを記憶する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、
前記抵抗変化記憶素子に記憶されているデータの読み出し動作を制御する制御回路と、
を備え、
前記制御回路は、第１の電位に充電された第１の配線及び第２の電位に充電された第２の配線をフローティング状態に設定し、前記フローティング状態に設定された第２の配線を放電して前記メモリセルに印加される電圧を増加させることで前記スイッチング素子をオン状態に設定し、前記スイッチング素子がオン状態に設定されている状態で前記抵抗変化記憶素子に記憶されているデータを読み出すように制御を行う
ことを特徴とする記憶装置。

【請求項2】

前記スイッチング素子は、前記メモリセルに印加される電圧がＶｔｈ以上になるとオン状態に移行し、前記メモリセルに印加される電圧がＶｈｏｌｄよりも小さくなるとオフ状態に移行する
ことを特徴とする請求項１に記載の記憶装置。

【請求項3】

前記第１の電位と前記第２の電位との差は、前記Ｖｔｈよりも小さい
ことを特徴とする請求項２に記載の記憶装置。

【請求項4】

前記抵抗変化記憶素子に記憶されているデータを読み出す際に、前記第１の配線に印加されている電圧と前記第２の配線に印加されている電圧との差は、前記Ｖｈｏｌｄに対応する
ことを特徴とする請求項２に記載の記憶装置。

【請求項5】

前記第１の電位と前記第２の電位とは、互いに等しい
ことを特徴とする請求項１に記載の記憶装置。

【請求項6】

前記第１の電位と前記第２の電位とは、互いに異なる
ことを特徴とする請求項１に記載の記憶装置。

【請求項7】

前記制御回路は、前記スイッチング素子がオン状態に設定された後に前記スイッチング素子にオン電流が流れ続けるように制御を行う
ことを特徴とする請求項１に記載の記憶装置。

【請求項8】

前記スイッチング素子にオン電流を供給する定電流源をさらに備える
ことを特徴とする請求項７に記載の記憶装置。

【請求項9】

前記スイッチング素子に流れるオン電流に基づいて前記抵抗変化記憶素子の抵抗状態を検出する検出回路をさらに備える
ことを特徴とする請求項１に記載の記憶装置。

【請求項10】

前記検出回路は、前記オン電流が一定値に維持されている状態で前記抵抗変化記憶素子の抵抗状態を検出する
ことを特徴とする請求項９に記載の記憶装置。

【請求項11】

前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１に記載の記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、記憶装置に関する。

【背景技術】

【0002】

磁気抵抗効果素子等の抵抗変化記憶素子とスイッチング素子との直列接続によってメモリセルが構成された不揮発性の記憶装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２０／００９０７２３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

読み出し動作を確実に行うことが可能な記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る記憶装置は、第１の方向に延びる第１の配線と、前記第１の方向と交差する第２の方向に延びる第２の配線と、前記第１の配線と前記第２の配線との間に接続され、その抵抗状態に基づくデータを記憶する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、前記抵抗変化記憶素子に記憶されているデータの読み出し動作を制御する制御回路と、を備え、前記制御回路は、第１の電位に充電された第１の配線及び第２の電位に充電された第２の配線をフローティング状態に設定し、前記フローティング状態に設定された第２の配線を放電して前記メモリセルに印加される電圧を増加させることで前記スイッチング素子をオン状態に設定し、前記スイッチング素子がオン状態に設定されている状態で前記抵抗変化記憶素子に記憶されているデータを読み出すように制御を行う。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る記憶装置の全体的な概略構成を示したブロック図である。

【図2A】実施形態に係る記憶装置のメモリセルアレイ部の構成を模式的に示した斜視図である。

【図2B】実施形態に係る記憶装置におけるメモリセルアレイ部の変形例の構成を模式的に示した斜視図である。

【図3】実施形態に係る記憶装置における磁気抵抗効果素子の構成を模式的に示した断面図である。

【図4】実施形態に係る記憶装置におけるセレクタの構成を模式的に示した断面図である。

【図5】実施形態に係る記憶装置において、メモリセルの両端間に印加される電圧とメモリセルに流れる電流との関係を模式的に示した図である。

【図6】実施形態に係る記憶装置の読み出し動作を説明するための回路図である。

【図7】実施形態に係る記憶装置の読み出し動作の一例を説明するためのタイミング図である。

【図8】実施形態に係る記憶装置の読み出し動作の他の例を説明するためのタイミング図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

図１は、実施形態に係る記憶装置（不揮発性の記憶装置）の全体的な概略構成を示したブロック図である。なお、以下の説明では、記憶装置として磁気記憶装置を例に説明を行う。

【0009】

本実施形態の磁気記憶装置は、メモリセルアレイ部１００と、制御回路２００と、検出回路３００とを備えている。

【0010】

図２Ａは、メモリセルアレイ部１００の構成を模式的に示した斜視図である。

【0011】

メモリセルアレイ部１００は、半導体基板（図示せず）を含む下地領域（図示せず）上に設けられており、それぞれがＸ方向に延伸する複数のワード線（第１の配線）１０と、それぞれがＹ方向に延伸する複数のビット線（第２の配線）２０と、複数のワード線１０と複数のビット線２０との間に接続された複数のメモリセル３０とを備えている。

【0012】

なお、図に示されたＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。

【0013】

ワード線１０及びビット線２０は、メモリセル３０に対して書き込み或いは読み出しを行う際にメモリセル３０に対して所定の信号を供給するものである。なお、図２Ａでは、ワード線１０が下層側に位置し、ビット線２０が上層側に位置しているが、ワード線１０が上層側に位置し、ビット線２０が下層側に位置していてもよい。

【0014】

メモリセル３０は、不揮発性の抵抗変化記憶素子である磁気抵抗効果素子４０と、磁気抵抗効果素子４０に対して直列に接続され、磁気抵抗効果素子４０を選択するためのセレクタ（スイッチング素子）５０とを含んでいる。

【0015】

なお、図２Ａでは、磁気抵抗効果素子４０が下層側に位置し、セレクタ５０が上層側に位置しているが、図２Ｂに示すように、磁気抵抗効果素子４０が上層側に位置し、セレクタ５０が下層側に位置していてもよい。

【0016】

図３は、磁気抵抗効果素子４０の構成を模式的に示した断面図である。

【0017】

本実施形態では、磁気抵抗効果素子４０としてＭＴＪ（magnetic tunnel junction）素子を用いる。この磁気抵抗効果素子４０は、記憶層（第１の磁性層）４１と、参照層（第２の磁性層）４２と、トンネルバリア層（非磁性層）４３とを含んでいる。

【0018】

記憶層４１は、可変の磁化方向を有する強磁性層である。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。参照層４２は、固定された磁化方向を有する強磁性層である。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。トンネルバリア層４３は、記憶層４１と参照層４２との間に設けられた絶縁層である。

【0019】

記憶層４１の磁化方向が参照層４２の磁化方向に対して平行である場合には、磁気抵抗効果素子４０は相対的に抵抗が低い低抵抗状態である。記憶層４１の磁化方向が参照層４２の磁化方向に対して反平行である場合には、磁気抵抗効果素子４０は相対的に抵抗が高い高抵抗状態である。したがって、磁気抵抗効果素子４０は、抵抗状態（低抵抗状態、高抵抗状態）に応じて、２値データを記憶することが可能である。また、磁気抵抗効果素子４０には、書き込み電流の方向に応じて、低抵抗状態又は高抵抗状態を設定することが可能である。

【0020】

なお、図３に示した磁気抵抗効果素子４０は、記憶層４１が下層側に位置し、参照層４２が上層側に位置するボトムフリー型の構造を有しているが、記憶層４１が上層側に位置し、参照層４２が下層側に位置するトップフリー型の構造を有する磁気抵抗効果素子を用いてもよい。

【0021】

図４は、セレクタ５０の構成を模式的に示した断面図である。

【0022】

セレクタ５０は、下部電極５１と、上部電極５２と、下部電極５１と上部電極５２との間に設けられたセレクタ材料層（スイッチング材料層）５３とを含んでいる。セレクタ５０は、非線形な電流－電圧特性を有する２端子型のスイッチング素子である。セレクタ５０は、２端子間に印加される電圧が閾値未満の場合には高抵抗状態、例えば電気的に非導通状態であり、２端子間に印加される電圧が閾値以上になると低抵抗状態、例えば電気的に導通状態となる。

【0023】

図５は、メモリセル３０の両端間に印加される電圧とメモリセル３０に流れる電流との関係を模式的に示した図である。

【0024】

メモリセル３０に印加される電圧が増加して閾電圧Ｖｔｈ以上になるとセレクタ５０が低抵抗状態（オン状態）へと移行し、メモリセル３０に印加される電圧が減少してホールド電圧Ｖｈｏｌｄよりも小さくなるとセレクタ５０が高抵抗状態（オフ状態）へと移行する。メモリセル３０に印加されている電圧がホールド電圧Ｖｈｏｌｄのときに、メモリセル３０にはホールド電流Ｉｈｏｌｄが流れる。ワード線１０とビット線２０との間にＶｔｈ以上の電圧を印加することでセレクタ５０がオン状態へと移行し、セレクタ５０に直列に接続された磁気抵抗効果素子４０に対して書き込み或いは読み出しを行うことが可能となる。

【0025】

次に、本実施形態に係る記憶装置の読み出し動作について、図６に示した回路図及び図７に示したタイミング図を参照して説明する。

【0026】

記憶装置の動作は、主として図１に示した制御回路２００によって制御される。すなわち、磁気抵抗効果素子４０へのデータの書き込み動作及び磁気抵抗効果素子４０に記憶されているデータの読み出し動作は、主として制御回路２００によって制御される。

【0027】

図６に示されるように、ワード線１０にはスイッチ回路６１の一端及びスイッチ回路６２の一端が接続されており、スイッチ回路６１の他端にはグローバルワード線６３が接続され、スイッチ回路６２の他端には電圧供給線６４が接続されている。ビット線２０にはスイッチ回路７１の一端及びスイッチ回路７２の一端が接続されており、スイッチ回路７１の他端にはグローバルビット線７３が接続され、スイッチ回路７２の他端には電圧供給線７４が接続されている。電圧供給線６４及び７４にはいずれも、固定電圧Ｖｄｄ／２が印加されている。

【0028】

グローバルワード線６３にはグローバルワード線（ＧＷＬ）制御回路２１０が接続されており、グローバルビット線７３にはグローバルビット線（ＧＢＬ）制御回路２２０が接続されている。グローバルワード線制御回路２１０及びグローバルビット線制御回路２２０は、図１に示した制御回路２００に含まれている。

【0029】

検出回路３００には、定電流源３１０及びセンスアンプ（Ｓ／Ａ）３２０が含まれており、検出回路３００とグローバルワード線６３との間には、リードイネーブル用のトランジスタ８１及びクランプ用のトランジスタ８２が接続されている。

【0030】

以下、図７を参照して、具体的な読み出し動作を説明する。図７（ａ）は、グローバルワード線６３の電圧ＶＧＷＬ及びグローバルビット線７３の電圧ＶＧＢＬを示している。図７（ｂ）は、トランジスタ８１のゲートに印加されるリードイネーブル信号ＲＥＮを示している。図７（ｃ）は、メモリセル３０に流れる電流Ｉｃｅｌｌ、すなわち磁気抵抗効果素子４０及びセレクタ５０の直列接続に流れる電流を示している。

【0031】

読み出し動作が開始されるまでは、グローバルワード線６３の電位（電圧）ＶＧＷＬ及びグローバルビット線７３の電位（電圧）ＶＧＢＬは、いずれもＶｄｄ／２に維持されている。また、リードイネーブル信号ＲＥＮはオフ状態であり、メモリセル３０に流れる電流Ｉｃｅｌｌはゼロである。

【0032】

ｔ１の時点で読み出し動作が開始されると、制御回路２００は、読み出しが行われるメモリセル（選択されたメモリセル）３０に接続されたワード線（選択されたワード線）１０及び読み出しが行われるメモリセル（選択されたメモリセル）３０に接続されたビット線（選択されたビット線）２０が充電されるように制御を行う。

【0033】

具体的には、グローバルワード線制御回路２１０によってグローバルワード線６３が第１の電位に充電され、グローバルビット線制御回路２２０によってグローバルビット線７３が第２の電位に充電される。本実施形態では、第１の電位（第１の電圧）及び第２の電位（第２の電圧）はいずれもＶｄｄであり、第１の電位及び第２の電位は互いに等しい。このとき、選択されたワード線１０に接続されたスイッチ回路６１及び選択されたビット線２０に接続されたスイッチ回路７１はオン状態に設定されている。一方、選択されたワード線１０に接続されたスイッチ回路６２はオフ状態に設定され、選択されたビット線２０に接続されたスイッチ回路７２はオフ状態に設定されている。その結果、選択されたワード線１０及び選択されたビット線２０は、いずれも電圧（電位）Ｖｄｄに充電される。すなわち、選択されたワード線１０に充電される電圧と選択されたビット線２０に充電される電圧とは、互いに等しい。

【0034】

また、非選択のワード線１０に接続されたスイッチ回路６１はオフ状態に設定され、非選択のワード線１０に接続されたスイッチ回路６２はオン状態に設定されている。また、非選択のビット線２０に接続されたスイッチ回路７１はオフ状態に設定され、非選択のビット線２０に接続されたスイッチ回路７２はオン状態に設定されている。したがって、非選択のワード線１０及び非選択のビット線２０の電圧（電位）はＶｄｄ／２である。

【0035】

上記のようにして、選択されたワード線１０及び選択されたビット線２０が電圧Ｖｄｄに充電された後、制御回路２００は、選択されたワード線１０及び選択されたビット線２０がフローティング状態に設定されるように制御を行う。

【0036】

具体的には、ｔ２の時点で、グローバルワード線制御回路２１０によってグローバルワード線６３をフローティング状態に設定し、グローバルビット線制御回路２２０によってグローバルビット線７３をフローティング状態に設定する。その結果、選択されたワード線１０及び選択されたビット線２０がフローティング状態に設定される。

【0037】

上記のようにして、選択されたワード線１０及び選択されたビット線２０をフローティング状態に設定した後、ｔ３の時点で、制御回路２００は、ビット線２０の放電が開始されるように制御を行う。これにより、選択されたメモリセル３０に印加される電圧が増加し、選択されたメモリセル３０に含まれるセレクタ５０がオン状態へと移行する。

【0038】

具体的には、グローバルビット線制御回路２２０によってグローバルビット線７３を放電させることで、選択されたビット線２０の電圧がＶｓｓ（０ボルト）までしだいに減少してゆく。

【0039】

また、本実施形態では、ｔ３の時点で、制御回路２００からの制御信号によってリードイネーブル信号ＲＥＮがオン状態に設定され、トランジスタ８１がオン状態に移行する。これにより、定電流源３１０からメモリセル３０に定電流を供給することが可能な状態になる。なお、リードイネーブル信号ＲＥＮがオン状態に移行するタイミングは、ビット線２０の放電が開始されるタイミングと一致していなくてもよく、検出回路３００で磁気抵抗効果素子４０に記憶されているデータを実際に検出するときまでにオン状態に移行すればよい。

【0040】

ｔ４の時点で、グローバルワード線６３の電圧とグローバルビット線７３の電圧との電圧差が閾電圧Ｖｔｈに達する、すなわち、選択されたワード線１０の電圧と選択されたビット線２０の電圧との電圧差が閾電圧Ｖｔｈに達すると、選択されたメモリセル３０に含まれるセレクタ５０がオフ状態からオン状態へと移行する。その結果、定電流源３１０から選択されたメモリセル３０に含まれる磁気抵抗効果素子４０及びセレクタ５０の直列接続にオン電流が供給され、選択されたワード線１０の電圧、すなわちグローバルワード線６３の電圧がしだいに減少してゆく。

【0041】

グローバルワード線６３の電圧が減少してゆくと、ｔ５の時点で、グローバルワード線６３の電圧とグローバルビット線７３の電圧との電圧差（選択されたワード線１０の電圧と選択されたビット線２０の電圧との電圧差）がホールド電圧Ｖｈｏｌｄに達する、すなわち、選択されたメモリセル３０に印加される電圧がホールド電圧Ｖｈｏｌｄに達する。このとき、制御回路２００からの制御信号によってリードイネーブル信号ＲＥＮはオン状態に維持されており、トランジスタ８１はオン状態に設定されている。そのため、選択されたメモリセル３０に含まれるセレクタ５０には、定電流源３１０からオン電流が供給され続けている。そのため、選択されたメモリセル３０に含まれるセレクタ５０はオフ状態にはならず、オン状態が維持されている。すなわち、ｔ４の時点でセレクタ５０がオン状態に設定された後、セレクタ５０にはオン電流が流れ続けている。

【0042】

制御回路２００は、選択されたメモリセル３０に含まれるセレクタ５０がオン状態に設定され、選択されたメモリセル３０に対する印加電圧（選択されたワード線１０に印加されている電圧と選択されたビット線２０に印加されている電圧との差）がホールド電圧Ｖｈｏｌｄに維持されている状態で、選択されたメモリセル３０に含まれる磁気抵抗効果素子４０に記憶されているデータ（低抵抗状態に対応するデータ或いは高抵状態に対応するデータ）を読み出すように制御を行う。

【0043】

具体的には、メモリセル３０に流れているセル電流Ｉｃｅｌｌ（ホールド電流Ｉｈｏｌｄ）をセンスアンプ３２０で検出することで、磁気抵抗効果素子４０に記憶されているデータを判別する。図７（ｃ）に示すように、磁気抵抗効果素子４０が低抵抗状態のときにメモリセル３０に流れるオン電流（ホールド電流Ｉｈｏｌｄ１）の方が、磁気抵抗効果素子４０が高抵抗状態のときにメモリセル３０に流れるオン電流（ホールド電流Ｉｈｏｌｄ２）よりも大きい。したがって、センスアンプ３２０を含む検出回路３００により、セレクタ５０に流れるオン電流（メモリセル３０に流れるオン電流）に基づいて磁気抵抗効果素子４０の抵抗状態を検出することで、磁気抵抗効果素子４０に記憶されているデータが判別される。磁気抵抗効果素子４０の抵抗状態は、セレクタ５０に流れるオン電流が一定値に維持されている状態（メモリセル３０に印加される電圧がホールド電圧Ｖｈｏｌｄに維持されている状態）で検出される。

【0044】

なお、磁気抵抗効果素子４０に記憶されているデータを判別する方法は、上述した方法（メモリセル３０に印加される電圧がホールド電圧Ｖｈｏｌｄに維持されている状態でメモリセル３０に流れるホールド電流Ｉｈｏｌｄを検出する方法）に限定されるものではなく、他の判別方法を用いてもよい。

【0045】

以上のように、本実施形態では、ワード線１０及びビット線２０を充電しておき、フローティング状態に設定されたビット線２０を放電してメモリセル３０に印加される電圧を増加させることで、セレクタ５０をオン状態に設定する。したがって、セレクタ５０を確実にオン状態に設定することができ、セレクタ５０がオン状態に設定されている状態で磁気抵抗効果素子４０に記憶されているデータを確実に読み出すことができる。

【0046】

また、メモリセル３０に印加される電圧、すなわちワード線１０とビット線２０との間に印加される電圧がホールド電圧Ｖｈｏｌｄに達する前から、定電流源３１０によってメモリセル３０に定電流（オン電流）が供給されているため、セレクタ５０がオフ状態に移行することなく、セレクタ５０がオン状態に設定されている状態で磁気抵抗効果素子４０に記憶されているデータを確実に読み出すことができる。

【0047】

図８は、本施形態に係る記憶装置の読み出し動作の他の例を説明するためのタイミング図である。

【0048】

基本的な読み出し動作は、上述した図７の読み出し動作と同様である。ただし、図７の読み出し動作では、グローバルワード線６３及びグローバルビット線７３がいずれもＶｄｄに充電された状態でグローバルワード線６３及びグローバルビット線７３がフローティング状態に移行するようにしたが、本読み出し動作例では、グローバルワード線６３がＶｄｄ（第１の電位）に充電され且つグローバルビット線７３がＶｄｄ／２（第２の電位）に充電された状態でグローバルワード線６３及びグローバルビット線７３がフローティング状態に移行する。すなわち、本読み出し動作例では、第１の電位と第２の電位とが互いに異なっている。なお、第１の電位と第２の電位は、図７の読み出し動作例の値或いは図８の読み出し動作例の値に限定されるものではなく、第１の電位と第２の電位との差が閾電圧Ｖｔｈよりも小さければよい。

【0049】

本読み出し動作例でも、上述した実施形態と同様の効果を得ることが可能であり、セレクタ５０がオン状態に設定されている状態で磁気抵抗効果素子４０に記憶されているデータを確実に読み出すことができる。

【0050】

なお、上述した実施形態では、抵抗変化記憶素子として磁気抵抗効果素子を用いたが、他の抵抗変化記憶素子を用いてもよい。

【0051】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0052】

１０…ワード線（第１の配線） ２０…ビット線（第２の配線）
３０…メモリセル
４０…磁気抵抗効果素子（抵抗変化記憶素子）
４１…記憶層 ４２…参照層 ４３…トンネルバリア層
５０…セレクタ（スイッチング素子）
５１…下部電極 ５２…上部電極 ５３…セレクタ材料層
６１、６２…スイッチ回路
６３…グローバルワード線 ６４…電圧供給線
７１、７２…スイッチ回路
７３…グローバルビット線 ７４…電圧供給線
８１、８２…トランジスタ
１００…メモリセルアレイ部
２００…制御回路
２１０…グローバルワード線制御回路 ２２０…グローバルビット線制御回路
３００…検出回路 ３１０…定電流源 ３２０…センスアンプ

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】