知財求人 - 知財ポータルサイト「IP Force」
特開2022-138014半導体装置の製造方法、半導体製造システム、及び半導体装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022138014
(43)【公開日】2022-09-22
(54)【発明の名称】半導体装置の製造方法、半導体製造システム、及び半導体装置
(51)【国際特許分類】
H01L 23/12 20060101AFI20220914BHJP
G03F 7/20 20060101ALI20220914BHJP
H01L 21/66 20060101ALI20220914BHJP
【ＦＩ】
H01L23/12 501P
G03F7/20 521
H01L21/66 B
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021037778
(22)【出願日】2021-03-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】志摩 真也
【テーマコード（参考）】
2H197
4M106
【Ｆターム（参考）】
2H197AA05
2H197AA21
2H197CD12
2H197CD13
2H197CE01
2H197CE10
4M106AA01
4M106AD23
4M106BA01
4M106DA15
4M106DD03
4M106DJ38
(57)【要約】
【課題】一つの実施形態は、半導体装置の製造歩留まりを容易に向上できる半導体装置の製造方法、半導体製造システム、及び半導体装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、基板における複数のチップ領域のそれぞれを検査し、検査されたチップ領域を良チップ領域又は不良チップ領域と判定することを含む。基板は、複数のチップ領域が平面方向に並ぶ。複数のチップ領域は、１つのシステムとして構成される。半導体装置の製造方法は、複数のチップ領域のうち良チップ領域の電極に接続され不良チップ領域の電極に接続されないラインを含む再配線層を形成することを含む。
【選択図】図１
【解決手段】一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、基板における複数のチップ領域のそれぞれを検査し、検査されたチップ領域を良チップ領域又は不良チップ領域と判定することを含む。基板は、複数のチップ領域が平面方向に並ぶ。複数のチップ領域は、１つのシステムとして構成される。半導体装置の製造方法は、複数のチップ領域のうち良チップ領域の電極に接続され不良チップ領域の電極に接続されないラインを含む再配線層を形成することを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
１つのシステムとして構成される複数のチップ領域が平面方向に並ぶ基板における前記複数のチップ領域のそれぞれを検査し、検査されたチップ領域を良チップ領域又は不良チップ領域と判定することと、
前記複数のチップ領域のうち良チップ領域の電極に接続され不良チップ領域の電極に接続されない配線を形成すること、
を備えた半導体装置の製造方法。
前記複数のチップ領域のうち良チップ領域の電極に接続され不良チップ領域の電極に接続されない配線を形成すること、
を備えた半導体装置の製造方法。
【請求項2】
前記配線を形成することは、
前記複数のチップ領域の電極の上に複数のビア開口を形成することと、
前記ビア開口の上方であり、良チップ領域のビア開口を介し電極と接続され、不良チップ領域のビア開口を迂回して延びるラインを形成することと、
を含む
請求項１に記載の半導体装置の製造方法。
前記複数のチップ領域の電極の上に複数のビア開口を形成することと、
前記ビア開口の上方であり、良チップ領域のビア開口を介し電極と接続され、不良チップ領域のビア開口を迂回して延びるラインを形成することと、
を含む
請求項１に記載の半導体装置の製造方法。
【請求項3】
前記配線を形成することは、
前記複数のチップ領域のうち、良チップ領域の電極の上にビア導体を形成し、不良チップ領域の電極の上にビア導体を形成しないことと、
前記ビア導体の上端に対応した高さに配され、前記ビア導体を通って延びるラインを形成することと、
を含む
請求項１に記載の半導体装置の製造方法。
前記複数のチップ領域のうち、良チップ領域の電極の上にビア導体を形成し、不良チップ領域の電極の上にビア導体を形成しないことと、
前記ビア導体の上端に対応した高さに配され、前記ビア導体を通って延びるラインを形成することと、
を含む
請求項１に記載の半導体装置の製造方法。
【請求項4】
前記ラインを形成することは、
前記複数のビア開口を覆うレジストを形成することと、
良チップ領域を第１のマスクで露光して前記ビア開口の上方を通る第１の潜像パターンをレジストに形成することと、
不良チップ領域を第２のマスクで露光して前記ビア開口の上方を迂回する第２の潜像パターンを前記レジストに形成することと、
前記第１の潜像パターン及び前記第２の潜像パターンを現像し第１の溝パターン及び第２の溝パターンを前記レジストに形成することと、
前記第１の溝パターン及び前記第２の溝パターンに導電物質を埋め込んで、前記ラインを形成することと、
を含む
請求項２に記載の半導体装置の製造方法。
前記複数のビア開口を覆うレジストを形成することと、
良チップ領域を第１のマスクで露光して前記ビア開口の上方を通る第１の潜像パターンをレジストに形成することと、
不良チップ領域を第２のマスクで露光して前記ビア開口の上方を迂回する第２の潜像パターンを前記レジストに形成することと、
前記第１の潜像パターン及び前記第２の潜像パターンを現像し第１の溝パターン及び第２の溝パターンを前記レジストに形成することと、
前記第１の溝パターン及び前記第２の溝パターンに導電物質を埋め込んで、前記ラインを形成することと、
を含む
請求項２に記載の半導体装置の製造方法。
【請求項5】
良チップ領域の電極の上にビア導体を形成し、不良チップ領域の電極の上にビア導体を形成しないことは、
前記複数のチップ領域の電極を覆う絶縁膜を形成することと、
良チップ領域を第３のマスクで露光して前記電極の表面を選択的に覆う第３の潜像パターンを形成することと、
不良チップ領域を露光しないことと、
良チップ領域の前記第３の潜像パターンを現像しホールパターンを前記絶縁膜に形成することと、
前記ホールパターンに導電物質を埋め込んで、良チップ領域の電極の上にビア導体を形成することと、
を含む
請求項３に記載の半導体装置の製造方法。
前記複数のチップ領域の電極を覆う絶縁膜を形成することと、
良チップ領域を第３のマスクで露光して前記電極の表面を選択的に覆う第３の潜像パターンを形成することと、
不良チップ領域を露光しないことと、
良チップ領域の前記第３の潜像パターンを現像しホールパターンを前記絶縁膜に形成することと、
前記ホールパターンに導電物質を埋め込んで、良チップ領域の電極の上にビア導体を形成することと、
を含む
請求項３に記載の半導体装置の製造方法。
【請求項6】
良チップ領域の電極の上にビア導体を形成し、不良チップ領域の電極の上にビア導体を形成しないことは、
前記複数のチップ領域の電極を覆う絶縁膜を形成することと、
各チップ領域を第３のマスクで露光して前記電極の周囲を選択的に覆う第３の潜像パターンを形成することと、
不良チップ領域を第４のマスクで露光して前記第３の潜像パターンを打ち消すことと、
良チップ領域の前記第３の潜像パターンを現像しビアを前記絶縁膜に形成することと、
前記ビアに導電物質を埋め込んで、良チップ領域の電極の上に選択的にビア導体を形成することと、
を含む
請求項３に記載の半導体装置の製造方法。
前記複数のチップ領域の電極を覆う絶縁膜を形成することと、
各チップ領域を第３のマスクで露光して前記電極の周囲を選択的に覆う第３の潜像パターンを形成することと、
不良チップ領域を第４のマスクで露光して前記第３の潜像パターンを打ち消すことと、
良チップ領域の前記第３の潜像パターンを現像しビアを前記絶縁膜に形成することと、
前記ビアに導電物質を埋め込んで、良チップ領域の電極の上に選択的にビア導体を形成することと、
を含む
請求項３に記載の半導体装置の製造方法。
【請求項7】
１つのシステムとして構成される複数のチップ領域が平面方向に並ぶ基板における前記複数のチップ領域のそれぞれの機能を検査する検査装置と、
前記複数のチップ領域のそれぞれを前記検査装置による検査の結果に応じたマスクで露光する露光装置と、
を備えた半導体製造システム。
前記複数のチップ領域のそれぞれを前記検査装置による検査の結果に応じたマスクで露光する露光装置と、
を備えた半導体製造システム。
【請求項8】
前記検査装置で検査されたチップ領域を良チップ領域又は不良チップ領域と判定するコントローラをさらに備え、
前記露光装置は、前記複数のチップ領域の電極の上に複数のビア導体が形成される場合、前記複数のチップ領域のうち良チップ領域のビア導体を通り不良チップ領域のビア導体を迂回して延びるラインに対応するパターンを含むマスクで露光対象のチップ領域を露光する
請求項７に記載の半導体製造システム。
前記露光装置は、前記複数のチップ領域の電極の上に複数のビア導体が形成される場合、前記複数のチップ領域のうち良チップ領域のビア導体を通り不良チップ領域のビア導体を迂回して延びるラインに対応するパターンを含むマスクで露光対象のチップ領域を露光する
請求項７に記載の半導体製造システム。
【請求項9】
前記検査装置で検査されたチップ領域を良チップ領域又は不良チップ領域と判定するコントローラをさらに備え、
前記露光装置は、前記複数のチップ領域のうち良チップ領域の電極の上にビア導体を形成し不良チップ領域の電極の上にビア導体を形成しないレイアウトに対応するパターンを含むマスクで露光対象のチップ領域を露光し、その後、前記複数のチップ領域のうち良チップ領域のビア導体を通って延びるラインに対応するパターンを含むマスクで露光対象のチップ領域を露光する
請求項７に記載の半導体製造システム。
前記露光装置は、前記複数のチップ領域のうち良チップ領域の電極の上にビア導体を形成し不良チップ領域の電極の上にビア導体を形成しないレイアウトに対応するパターンを含むマスクで露光対象のチップ領域を露光し、その後、前記複数のチップ領域のうち良チップ領域のビア導体を通って延びるラインに対応するパターンを含むマスクで露光対象のチップ領域を露光する
請求項７に記載の半導体製造システム。
【請求項10】
１つのシステムとして構成される複数のチップ領域が平面方向に並ぶ基板と、
前記複数のチップ領域に跨って配される配線と、
を備え、
前記複数のチップ領域は、第１のチップ領域及び第２のチップ領域を含み、
前記配線は、
前記第１のチップ領域の電極の上に配され、前記第１のチップ領域の電極に電気的に接続された第１のビア導体と、
前記第２のチップ領域の電極の上に配され、前記第２のチップ領域の電極に電気的に接続された第２のビア導体と、
前記第１のビア導体及び前記第２のビア導体の上方に配され、前記第１のビア導体を介して前記第１のチップ領域の電極に接続され、前記第２のビア導体を迂回して延び前記第２のチップ領域の電極から絶縁されたラインと、
を含む
半導体装置。
前記複数のチップ領域に跨って配される配線と、
を備え、
前記複数のチップ領域は、第１のチップ領域及び第２のチップ領域を含み、
前記配線は、
前記第１のチップ領域の電極の上に配され、前記第１のチップ領域の電極に電気的に接続された第１のビア導体と、
前記第２のチップ領域の電極の上に配され、前記第２のチップ領域の電極に電気的に接続された第２のビア導体と、
前記第１のビア導体及び前記第２のビア導体の上方に配され、前記第１のビア導体を介して前記第１のチップ領域の電極に接続され、前記第２のビア導体を迂回して延び前記第２のチップ領域の電極から絶縁されたラインと、
を含む
半導体装置。
【請求項11】
１つのシステムとして構成される複数のチップ領域が平面方向に並ぶ基板と、
前記複数のチップ領域に跨って配される配線と、
を備え、
前記複数のチップ領域は、第１のチップ領域及び第２のチップ領域を含み、
前記配線は、
前記第１のチップ領域の電極の上に配され、前記第１のチップ領域の電極に電気的に接続された第１のビア導体と、
前記第２のチップ領域の電極の上に配された絶縁膜と、
前記第１のビア導体及び前記絶縁膜の上方に配され、前記第１のビア導体を介して前記第１のチップ領域の電極に接続され、前記絶縁膜を介して前記第２のチップ領域の電極から絶縁されたラインと、
を含む
半導体装置。
前記複数のチップ領域に跨って配される配線と、
を備え、
前記複数のチップ領域は、第１のチップ領域及び第２のチップ領域を含み、
前記配線は、
前記第１のチップ領域の電極の上に配され、前記第１のチップ領域の電極に電気的に接続された第１のビア導体と、
前記第２のチップ領域の電極の上に配された絶縁膜と、
前記第１のビア導体及び前記絶縁膜の上方に配され、前記第１のビア導体を介して前記第１のチップ領域の電極に接続され、前記絶縁膜を介して前記第２のチップ領域の電極から絶縁されたラインと、
を含む
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置の製造方法、半導体製造システム、及び半導体装置に関する。
【背景技術】
【0002】
半導体装置の製造方法では、複数のチップ領域が基板に形成され、半導体装置が製造される。このとき、半導体装置の製造歩留まりを向上することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－４１８９６号公報
【特許文献2】特開２００８－３０６１０５号公報
【特許文献3】米国特許出願公開第２００８／０３１１６８４号明細書
【特許文献4】特開２０１２－１４２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、半導体装置の製造歩留まりを容易に向上できる半導体装置の製造方法、半導体製造システム、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、基板における複数のチップ領域のそれぞれを検査し、検査されたチップ領域を良チップ領域又は不良チップ領域と判定することを含む。基板は、複数のチップ領域が平面方向に並ぶ。複数のチップ領域は、１つのシステムとして構成される。半導体装置の製造方法は、複数のチップ領域のうち良チップ領域の電極に接続され不良チップ領域の電極に接続されないラインを含む再配線層を形成することを含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る半導体装置の製造方法の概略を示す平面図及び断面図。
【図2】第１の実施形態に係る半導体装置の製造方法が適用される半導体製造システムの構成を示す図。
【図3】第１の実施形態に係る半導体装置の製造方法を示すフローチャート。
【図4】第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図5】第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図6】第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図7】第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図8】第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図9】第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図10】第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図11】第１の実施形態の第１の変形例におけるシステムウェハを示す平面図。
【図12】第１の実施形態の第２の変形例におけるシステムチップを示す平面図。
【図13】第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図14】第２の実施形態に係る半導体装置の製造方法を示すフローチャート。
【図15】第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図16】第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図17】第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図18】第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図19】第３の実施形態に係る半導体装置の製造方法を示すフローチャート。
【図20】第３の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図21】第３の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図22】第３の実施形態の変形例に係る半導体装置の製造方法を示す平面図及び断面図。
【図23】他の実施形態に係る半導体装置の製造方法を示す断面図。
【図24】他の実施形態に係る半導体装置の製造方法を示す平面図。
【図25】他の実施形態に係る半導体装置の製造方法を示す断面図。
【図26】他の実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
第１の実施形態にかかる半導体装置の製造方法では、複数のチップ領域が基板に形成され、半導体装置が製造される。複数のチップ領域を連結する配線を形成し１つの大きなシステムとして機能する半導体装置が製造されることがある。複数のチップ領域が１つのシステムとして連結される半導体装置を製造する際、１つのチップ領域の不良により、システム全体が不良となると、半導体装置の製造歩留まりが低下しやすい。例えば、複数のチップ領域を連結する電源線のリーク及び／又はショートが発生すると、システム全体が不良となることを回避しにくい。
第１の実施形態にかかる半導体装置の製造方法では、複数のチップ領域が基板に形成され、半導体装置が製造される。複数のチップ領域を連結する配線を形成し１つの大きなシステムとして機能する半導体装置が製造されることがある。複数のチップ領域が１つのシステムとして連結される半導体装置を製造する際、１つのチップ領域の不良により、システム全体が不良となると、半導体装置の製造歩留まりが低下しやすい。例えば、複数のチップ領域を連結する電源線のリーク及び／又はショートが発生すると、システム全体が不良となることを回避しにくい。
【0009】
そこで、本実施形態では、複数のチップ領域が平面方向に並ぶ基板をチップ領域ごとに検査して良チップ領域又は不良チップ領域と判定し、良チップ領域の電極に接続され不良チップ領域の電極に接続されない配線を形成することで、半導体装置の製造歩留まりの向上を目指す。
【0010】
具体的には、半導体装置１は、図１に示すように、製造され得る。図１は、半導体装置１の製造方法の概略を示す平面図及び断面図である。以下では、基板２の表面に垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直行する２方向をＸ方向及びＹ方向とする。図１（ａ）、図１（ｃ）は、半導体装置１の製造方法の概略を示すＸＹ平面図である。図１（ｂ）、図１（ｄ）は、半導体装置１の製造方法の概略を示すＹＺ断面図であり、それぞれ、図１（ａ）、図１（ｃ）をＡ－Ａ線、Ｂ－Ｂ線で切った場合の断面を示す。
【0011】
半導体装置１は、図１（ａ）に示すように、複数のチップ領域ＣＲ１～ＣＲ３が連結されて１つのシステムとして機能する。半導体装置１は、例えば、複数のチップ領域が１つのシステムとして搭載されたシステムウェハであってもよいし、複数のチップ領域が１つのシステムとして搭載されたシステムチップであってもよい。各チップ領域ＣＲ１～ＣＲ３は、互いに同様な機能を有し得る。
【0012】
半導体装置１の製造において、基板２にデバイス構造３が形成され、デバイス構造３の上に電極４が形成された後、図１（ａ）、図１（ｂ）に示すように、動作テスト等の検査が行われる。そして、チップ領域ＣＲごとに、良チップ領域又は不良チップ領域と判定され、その判定結果を含む検査結果が生成される。図１（ａ）、図１（ｂ）では、チップ領域ＣＲ２が不良チップ領域と判定され、チップ領域ＣＲ１，ＣＲ３が良チップ領域と判定される場合が例示されている。
【0013】
ビア導体５が形成された後、図１（ｃ）、図１（ｄ）に示すように、検査結果がフィードフォワードされて、その後に形成すべき再配線層ＲＤＬの配線方法が変えられる。例えば、複数のチップ領域のうち良チップ領域の電極に接続され不良チップ領域の電極に接続されないラインを含む再配線層ＲＤＬが形成される。図１（ｃ）、図１（ｄ）では、良チップ領域ＣＲ１，ＣＲ３の電極４に接続され不良チップ領域ＣＲ２の電極４に接続されないライン７，８が例示されている。ライン７，８は、それぞれ、Ｚ方向から透視した場合に、良チップ領域ＣＲ１，ＣＲ３の電極４及びビア導体５を通り不良チップ領域ＣＲ２の電極４及びビア導体５を迂回するパターンで形成される。ライン７は、例えば電源ラインであり、ライン８は、例えばグランドラインである。
【0014】
より具体的には、半導体装置１は、図２に示す半導体製造システム１００を用いて、図３に示すように製造され得る。図２は、半導体製造システム１００の構成を示す図である。図３は、半導体装置１の製造方法を示すフローチャートである。
【0015】
半導体製造システム１００は、搬送系１０１、塗布装置１０２、露光装置１０３、現像装置１０４、露光装置１０５、エッチング装置１０６、成膜装置１０７、検査装置１０８、及びホストコントローラ１０９を有する。搬送系１０１、塗布装置１０２、露光装置１０３、現像装置１０４、露光装置１０５、エッチング装置１０６、成膜装置１０７、検査装置１０８は、搬送系１０１を介して互いに基板を搬送可能に構成されている。
【0016】
ホストコントローラ１０９は、通信線（図示せず）を介して搬送系１０１、搬送系１０１、塗布装置１０２、露光装置１０３、現像装置１０４、露光装置１０５、エッチング装置１０６、成膜装置１０７、検査装置１０８に通信可能に接続されている。ホストコントローラ１０９は、搬送系１０１、搬送系１０１、塗布装置１０２、露光装置１０３、現像装置１０４、露光装置１０５、エッチング装置１０６、成膜装置１０７、検査装置１０８のそれぞれを制御する。
【0017】
なお、露光装置１０３は、マスクを用いた露光装置であり、露光装置１０５は、マスクを用いない直描型の露光装置である。露光装置１０３は、マスクを照明して得られた露光光を基板に照射して原版のパターンを基板に転写する。露光装置１０５は、パターンデータに応じて基板に露光光を照射し感光材にパターンを描画する。
【0018】
半導体装置１の製造方法では、成膜装置１０７による基板２への成膜、塗布装置１０２による感光材の塗布、露光装置１０３、１０５により感光材への潜像パターンの形成、現像装置１０４による潜像パターンの現像、現像された感光材のパターンを介した膜の加工等が繰り返し行われる。
【0019】
これにより、図４（ａ）に示すように、複数のチップ領域ＣＲ１～ＣＲ３にデバイス構造３が形成される。図４は、半導体装置１の製造方法を示す断面図である。各チップ領域ＣＲ１～ＣＲ３のデバイス構造３は、例えばメモリデバイスの構造であり、互いに同様な構造を有し得る。各チップ領域ＣＲ１～ＣＲ３において、デバイス構造３は導電パターンを含み、その＋Ｚ側の面に電極４が形成される。電極４は、デバイス構造３の導電パターンに電気的に接続される。なお、テスト用の電極４’（図示せず）がさらに形成されてもよい。テスト用の電極４’は、デバイス構造３の導電パターンに電気的に接続される。
【0020】
搬送系１０１は、基板２を検査装置１０８へ搬送する。検査装置１０８は、そのステージに基板２が載置され、基板２における各チップ領域ＣＲ１～ＣＲ３を検査する（Ｓ１）。テスト用の電極４’が形成されている場合、検査装置１０８は、各チップ領域ＣＲ１～ＣＲ３の電極４’にプローバを接触させ、テスト信号をプローバ及び電極４’経由でデバイス構造３に供給し、デバイス構造３の動作テスト等を行う。テスト用の電極４’が形成されていない場合、電極４がテスト用の電極として兼用されてもよい。すなわち、検査装置１０８は、各チップ領域ＣＲ１～ＣＲ３の電極４にプローバを接触させ、テスト信号をプローバ及び電極４経由でデバイス構造３に供給し、デバイス構造３の動作テスト等を行う。
【0021】
ホストコントローラ１０９は、検査結果を検査装置１０８から取得する。ホストコントローラ１０９は、検査結果に応じて、図４（ａ）に示すように、チップ領域ＣＲごとに、良チップ領域又は不良チップ領域と判定し、その判定結果を含む検査結果情報を生成し保持する。図４（ａ）では、ホストコントローラ１０９がチップ領域ＣＲ２を不良チップ領域と判定し、チップ領域ＣＲ１，ＣＲ３を良チップ領域と判定する場合が例示されている。ホストコントローラ１０９は、記憶部を有し、検査結果情報を基板２の識別子に関連付けて記憶部に格納する。検査結果情報は、チップ領域ＣＲの識別情報と良チップ領域又は不良チップ領域を示す情報とが対応付けられた情報である。検査結果情報は、テーブル形式の情報であってもよい。検査結果情報は、チップ領域ＣＲのウェハ内の位置の情報と良チップ領域又は不良チップ領域を示す情報とが対応付けられたウェハマップのような２次元的な情報であってもよい。
【0022】
検査（Ｓ１）が完了すると、層間絶縁膜６ｉが形成される（Ｓ２）。搬送系１０１は、基板２を検査装置１０８から塗布装置１０２へ搬送する。塗布装置１０２は、そのステージに基板２が載置されると、絶縁材を基板２に塗布する。絶縁材は、層間絶縁膜６ｉとなるべき溶液であり、ポジ型感光材又はネガ型感光材で形成され得る。ポジ型感光材は、ノボラック系の樹脂、ポリイミド（ＰＩ）樹脂、ゴム系樹脂、アクリル系樹脂等を含む。ネガ型感光材は、ノボラック系の樹脂、ポリイミド（ＰＩ）樹脂、ゴム系樹脂、アクリル系樹脂等を含む。これにより、図４（ｂ）に示すように、各チップ領域ＣＲ１～ＣＲ３のデバイス構造３及び電極４を覆う層間絶縁膜６ｉが形成される。
【0023】
次に、ビア導体５のパターンが形成される（Ｓ３）。搬送系１０１は、基板２を塗布装置１０２から露光装置１０３へ搬送する。
【0024】
露光装置１０３では、搬送された基板２が基板ステージにセットされる。露光装置１０３は、基板２上方の層間絶縁膜６ｉをビア開口パターン用のマスクＭＫ０により露光する。これにより、層間絶縁膜６ｉには、マスクデータに応じた潜像パターンが形成される。搬送系１０１は、露光後の基板２を現像装置１０４へ搬送する。
【0025】
現像装置１０４は、層間絶縁膜６ｉに形成された潜像パターンを現像し、基板２に図４（ｃ）に示すような開口パターン６ｉ１を層間絶縁膜６に形成する。開口パターン６ｉ１は、各チップ領域ＣＲ１～ＣＲ３に形成され、各チップ領域ＣＲ１～ＣＲ３の複数の電極４のうち形成すべきライン７，８に対応する電極４の＋Ｚ側の面を露出する。搬送系１０１は、開口パターン６ｉ１が形成された基板２を現像装置１０４から成膜装置１０７へ搬送する。
【0026】
成膜装置１０７は、ＣＶＤ法又はメッキ法などにより、開口パターン６ｉ１に導電物質を埋め込む。導電物質は、タングステン、銅などの金属を主成分とする材料であってもよい。これにより、図５（ａ）に示すように、各チップ領域ＣＲ１～ＣＲ３において、電極４の＋Ｚ側にビア導体５が形成される。
【0027】
次に、配線パターンが形成される（Ｓ４）。具体的には、Ｓ４１～Ｓ４７の処理が行われる。
【0028】
搬送系１０１は、基板２を成膜装置１０７から塗布装置１０２へ搬送する。塗布装置１０２は、そのステージに基板２が載置されると、レジスト９ｉを基板２に塗布する（Ｓ４１）。レジスト９ｉは、配線を形成しない領域に形成し配線形成後除去する。レジスト９ｉは、ポジ型感光材又はネガ型感光材で形成され得る。ポジ型感光材は、ノボラック系の樹脂、ポリイミド（ＰＩ）樹脂、ゴム系樹脂、アクリル系樹脂等を含む。ネガ型感光材は、ノボラック系の樹脂、ポリイミド（ＰＩ）樹脂、ゴム系樹脂、アクリル系樹脂等を含む。
【0029】
露光装置１０３では、搬送された基板２が基板ステージにセットされる。露光装置１０３は、基板２の検査結果情報を取得する。検査結果情報は、ホストコントローラ１０９から通信回線経由で取得されてもよいし、露光装置１０３に直接的に入力されることで取得されてもよい。露光装置１０３は、基板２における複数のチップ領域のうち露光対象のチップ領域を決定すると、検査結果情報を参照して、露光対象のチップ領域が不良チップ領域であるのか否かを判断する（Ｓ４２）。
【0030】
露光装置１０３は、露光対象のチップ領域が良チップ領域である場合（Ｓ４２でＮｏ）、次の動作を行う。露光装置１０３は、マスクステージにマスクがセットされていない場合、良チップ領域用のマスクＭＫ１をマスクステージにセットする。露光装置１０３は、マスクステージにマスクＭＫ１がセットされている場合、その状態を維持する。露光装置１０３は、マスクステージにマスクＭＫ２がセットされている場合、マスクＭＫ２をマスクステージから退避させて、マスクＭＫ１をマスクステージにセットする。露光装置１０３は、基板２上方のレジスト９ｉをマスクＭＫ１により露光する（Ｓ４３）。露光装置１０３は、マスクステージ上のマスクＭＫ１を照明光学系により照明し、その照明光を投影光学系により基板ステージ上の基板２へ投影し、基板２を露光する。これにより、レジスト９ｉには、良チップ領域用のマスクデータに応じた潜像パターンが形成される。
【0031】
露光装置１０３は、露光対象のチップ領域が不良チップ領域である場合（Ｓ４２でＹｅｓ）、次の動作を行う。露光装置１０３は、マスクステージにマスクがセットされていない場合、不良チップ領域用のマスクＭＫ２をマスクステージにセットする。露光装置１０３は、マスクステージにマスクＭＫ２がセットされている場合、その状態を維持する。露光装置１０３は、マスクステージにマスクＭＫ１がセットされている場合、マスクＭＫ１をマスクステージから退避させて、マスクＭＫ２をマスクステージにセットする。露光装置１０３は、基板２上方のレジスト９ｉをマスクＭＫ２により露光する（Ｓ４４）。露光装置１０３は、マスクステージ上のマスクＭＫ２を照明光学系により照明し、その照明光を投影光学系により基板ステージ上の基板２へ投影し、基板２を露光する。これにより、レジスト９ｉには、不良チップ領域用のマスクデータに応じた潜像パターンが形成される。
【0032】
露光装置１０３は、Ｓ４３又はＳ４４の露光処理が完了すると、他に露光すべきチップ領域が存在するか否かを判断する（Ｓ４５）。露光装置１０３は、他に露光すべきチップ領域が存在する場合（Ｓ４５でＹｅｓ）、処理をＳ４２へ戻す。露光装置１０３は、再び、露光対象のチップ領域が不良チップ領域であるのか否かを判断する（Ｓ４２）。すなわち、露光装置１０３は、チップ領域ごとに、検査結果情報に応じて、良チップ領域用のマスクＭＫ１と不良チップ領域用のマスクＭＫ２とを切り替えながら、露光処理を行う。
【0033】
例えば、露光対象がチップ領域ＣＲ１である場合、良チップ領域用のマスクＭＫ１を用いて、図６（ａ）～図６（ｃ）に示す潜像パターンＬＩ７１，ＬＩ８１がレジスト９ｉに形成される。図６は、半導体装置の製造方法を示す平面図及び断面図であり、露光対象のチップ領域ＣＲ１が良チップ領域である場合を例示している。図６（ａ）は、ＸＹ平面図であり、Ｚ方向から透視した場合に、チップ領域ＣＲ１のビア導体５を通る潜像パターンＬＩ７１，ＬＩ８１が例示される。図６（ｂ）は、図６（ａ）のＸＹ平面図をＣ－Ｃ線で切った場合のＹＺ断面図であり、複数のビア導体５間の領域に潜像パターンが形成されないことを示す。図６（ｃ）は、図６（ａ）のＸＹ平面図をＤ－Ｄ線で切った場合のＹＺ断面図であり、ビア導体５の近傍領域に例えば潜像パターンＬＩ８１が形成されることを示す。
【0034】
露光対象がチップ領域ＣＲ２である場合、不良チップ領域用のマスクＭＫ２を用いて、図７（ａ）～図７（ｃ）に示す潜像パターンＬＩ７２，ＬＩ８２がレジスト９ｉに形成される。図７は、半導体装置の製造方法を示す平面図及び断面図であり、露光対象のチップ領域ＣＲ２が不良チップ領域である場合を例示している。図７（ａ）は、ＸＹ平面図であり、Ｚ方向から透視した場合に、チップ領域ＣＲ２のビア導体５を迂回する潜像パターンＬＩ７２，ＬＩ８２が例示される。図７（ｂ）は、図７（ａ）のＸＹ平面図をＥ－Ｅ線で切った場合のＹＺ断面図であり、複数のビア導体５間の領域に潜像パターンＬＩ８２が形成されることを示す。図７（ｃ）は、図７（ａ）のＸＹ平面図をＦ－Ｆ線で切った場合のＹＺ断面図であり、ビア導体５の近傍領域を避けて潜像パターンＬＩ８２が形成されることを示す。
【0035】
露光対象がチップ領域ＣＲ３である場合、図８（ａ）に示す潜像パターンＬＩ７１，ＬＩ８１が、図８（ｃ）に示すように、レジスト９ｉに形成される。図８は、半導体装置の製造方法を示す平面図及び断面図であり、露光対象のチップ領域ＣＲ３が良チップ領域である場合を例示している。図８（ａ）は、ＸＹ平面図であり、Ｚ方向から透視した場合に、チップ領域ＣＲ３のビア導体５を通る潜像パターンＬＩ７１，ＬＩ８１が例示される。図８（ｂ）は、図８（ａ）のＸＹ平面図をＧ－Ｇ線で切った場合のＹＺ断面図であり、複数のビア導体５間の領域に潜像パターンが形成されないことを示す。図８（ｃ）は、図８（ａ）のＸＹ平面図をＨ－Ｈ線で切った場合のＹＺ断面図であり、ビア導体５の近傍領域に例えば潜像パターンＬＩ８１が形成されることを示す。
【0036】
露光装置１０３が他に露光すべきチップ領域が存在しないと判断すると（Ｓ４５でＮｏ）、搬送系１０１は、露光後の基板２を現像装置１０４へ搬送する。現像装置１０４は、基板２が搬送されると、基板２を現像する（Ｓ４６）。現像装置１０４は、基板２のレジスト９ｉに形成された潜像パターンを現像する。これにより、レジスト９に溝パターンが形成された基板２が得られる。
【0037】
例えば、基板２に図９に示すような溝パターン９ｉ７１，９ｉ７２，９ｉ８１，９ｉ８２をレジスト９に形成する。図９は、半導体装置の製造方法を示す平面図及び断面図であり、チップ領域ＣＲ２が不良チップ領域であり、チップ領域ＣＲ１，ＣＲ２が良チップ領域である場合が例示されている。図９（ａ）は、ＸＹ平面図であり、チップ領域ＣＲ２に溝パターン９ｉ７２，９ｉ８２が形成され、チップ領域ＣＲ１，ＣＲ２に溝パターン９ｉ７１，９ｉ８１が形成されることが示されている。溝パターン９ｉ７２，９ｉ８２は、不良チップ領域用の溝パターンであり、Ｚ方向から透視した場合に、チップ領域ＣＲ２のビア導体５を迂回する。溝パターン９ｉ７２，９ｉ８２は、チップ領域ＣＲ２のビア導体５の＋Ｚ側の面を露出しない。溝パターン９ｉ７１，９ｉ８１は、良チップ領域用の溝パターンであり、Ｚ方向から透視した場合に、チップ領域ＣＲ１，ＣＲ３のビア導体５を通る。溝パターン９ｉ７１，９ｉ８１は、チップ領域ＣＲ１，ＣＲ３のビア導体５の＋Ｚ側の面を露出する。図９（ｂ）は、図９（ａ）のＸＹ平面図をＩ－Ｉ線で切った場合のＹＺ断面図であり、複数のビア導体５間の領域に溝パターンが形成されないことを示す。図９（ｃ）は、図９（ａ）のＸＹ平面図をＪ－Ｊ線で切った場合のＹＺ断面図であり、ビア導体５の近傍領域に例えば溝パターン９ｉ８１が形成されることを示す。
【0038】
現像（Ｓ４６）が完了すると、搬送系１０１は、溝パターンが形成された基板２を現像装置１０４から成膜装置１０７へ搬送する。
【0039】
成膜装置１０７は、ＣＶＤ法又はメッキ法などにより、溝パターンに導電物質を埋め込む成膜処理を行う（Ｓ４７）。導電物質は、タングステン、銅などの金属を主成分とする材料であってもよい。これにより、ビア導体５の上端に対応した高さに配され、複数のチップ領域ＣＲのうち良チップ領域ＣＲのビア導体５を通り不良チップ領域のビア導体５を迂回して延びるラインを形成することができる。すなわち、複数のチップ領域ＣＲのうち良チップ領域ＣＲの電極４に接続され不良チップ領域ＣＲの電極４に接続されない配線を形成することができる。これにより、複数のチップ領域ＣＲを１つのシステムとして含む半導体装置１において、複数のチップ領域ＣＲのうち一部のチップ領域が不良チップ領域である場合に、半導体装置１を良品として救済することができる。
【0040】
例えば、基板２に図１０に示すようなライン７，８を形成する。図１０は、半導体装置の製造方法を示す平面図及び断面図であり、チップ領域ＣＲ２が不良チップ領域でありチップ領域ＣＲ１，ＣＲ２が良チップ領域である場合のライン７，８が例示されている。図１０（ａ）は、ＸＹ平面図であり、Ｚ方向から透視した場合に、チップ領域ＣＲ２のビア導体５を迂回しチップ領域ＣＲ１，ＣＲ３のビア導体５を通るライン７，８が例示される。ライン７，８は、チップ領域ＣＲ２のビア導体５の＋Ｚ側の面に接触せず、チップ領域ＣＲ１，ＣＲ３のビア導体５の＋Ｚ側の面に接触する。図１０（ｂ）は、図１０（ａ）のＸＹ平面図をＫ－Ｋ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ２で複数のビア導体５間の領域にライン８のパターンが形成されることを示す。図１０（ｃ）は、図１０（ａ）のＸＹ平面図をＬ－Ｌ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ１，ＣＲ３でビア導体５の近傍領域にライン８が形成されることを示す。
【0041】
以上のように、第１の実施形態では、複数のチップ領域ＣＲが平面方向に並ぶ基板２をチップ領域ＣＲごとに検査して良チップ領域又は不良チップ領域と判定し、良チップ領域ＣＲの電極４に接続され不良チップ領域ＣＲの電極４に接続されない配線を形成する。例えば、ビア導体５の上端に対応した高さに配され、良チップ領域のビア導体５を通り不良チップ領域のビア導体５を迂回して延びるライン７，８を形成する。これにより、複数のチップ領域ＣＲを１つのシステムとして含む半導体装置１において、複数のチップ領域ＣＲのうち一部のチップ領域が不良チップ領域である場合に、半導体装置１を良品として救済することができる。この結果、半導体装置１の製造歩留まりを向上できる。
【0042】
【0043】
システムウェハＷＦには、複数のチップ領域ＣＲ１～ＣＲｎ（ｎは、任意の５以上の整数）がＸＹ平面方向に並ぶ。図１１では、複数のチップ領域ＣＲ１～ＣＲｎが行列状に２次元的に配列される構成が例示されている。各チップ領域ＣＲは、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのチップ領域であってもよい。この場合、システムウェハＷＦは、ウェハ全体でＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）として又はそのメモリ部分として機能するウェハレベルＳＳＤであってもよい。
【0044】
図１１では、複数のチップ領域ＣＲ１～ＣＲｎのうち、チップ領域ＣＲｋ（ｋはｎより小さい任意の３以上の整数）が不良チップ領域と判定され、チップ領域ＣＲ１～ＣＲ（ｋ－１），ＣＲ（ｋ＋１）～ＣＲｎが良チップ領域と判定された場合が例示されている。複数のチップ領域ＣＲ１～ＣＲｎは、共通のライン７で連結される。ライン７は、電源ラインであり、良チップ領域ＣＲ１～ＣＲ（ｋ－１），ＣＲ（ｋ＋１）～ＣＲｎの電源用の電極４を通り不良チップ領域ＣＲｋの電源用の電極４を迂回するように延びる。また、複数のチップ領域ＣＲ１～ＣＲｎは、共通のライン８で連結される。ライン８は、グランドラインであり、良チップ領域ＣＲ１～ＣＲ（ｋ－１），ＣＲ（ｋ＋１）～ＣＲｎの電源用の電極４を通り不良チップ領域ＣＲｋの電源用の電極４を迂回するように延びる。これにより、複数のチップ領域ＣＲ１～ＣＲｎを１つのシステムとして含む半導体装置１において、複数のチップ領域ＣＲ１～ＣＲｎのうち一部のチップ領域ＣＲｋが不良チップ領域である場合に、半導体装置１を良品として救済することができる。
【0045】
【0046】
システムチップＣＨには、複数のチップ領域ＣＲ１～ＣＲｎ（ｎは、任意の５以上の整数）がＸＹ平面方向に並ぶ。図１２では、複数のチップ領域ＣＲ１～ＣＲｎがＹ方向に配列される構成が例示されている。各チップ領域ＣＲは、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのチップ領域であってもよい。この場合、システムチップＣＨは、チップ全体でＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）として又はそのメモリ部分として機能するＳＳＤオンチップであってもよい。
【0047】
図１２では、複数のチップ領域ＣＲ１～ＣＲｎのうち、チップ領域ＣＲｋ（ｋはｎより小さい任意の３以上の整数）が不良チップ領域と判定され、チップ領域ＣＲ１～ＣＲ（ｋ－１），ＣＲ（ｋ＋１）～ＣＲｎが良チップ領域と判定された場合が例示されている。複数のチップ領域ＣＲ１～ＣＲｎは、共通のライン７で連結される。ライン７は、電源ラインであり、良チップ領域ＣＲ１～ＣＲ（ｋ－１），ＣＲ（ｋ＋１）～ＣＲｎの電源用の電極４を通り不良チップ領域ＣＲｋの電源用の電極４を迂回するように延びる。また、複数のチップ領域ＣＲ１～ＣＲｎは、共通のライン８で連結される。ライン８は、グランドラインであり、良チップ領域ＣＲ１～ＣＲ（ｋ－１），ＣＲ（ｋ＋１）～ＣＲｎの電源用の電極４を通り不良チップ領域ＣＲｋの電源用の電極４を迂回するように延びる。これにより、複数のチップ領域ＣＲ１～ＣＲｎを１つのシステムとして含む半導体装置１において、複数のチップ領域ＣＲ１～ＣＲｎのうち一部のチップ領域ＣＲｋが不良チップ領域である場合に、半導体装置１を良品として救済することができる。
【0048】
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置の製造方法について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体装置の製造方法について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0049】
第１の実施形態では、不良チップの電極を迂回するラインを形成することで不良チップ領域の電極に接続されない配線を形成する方法を例示するが、第２の実施形態では、不良チップの電極の上にビア導体を形成しないことで不良チップ領域の電極に接続されない配線を形成する方法を例示する。
【0050】
具体的には、半導体装置１は、図１３に示すように、製造され得る。図１３は、第２の実施形態にかかる半導体装置１の製造方法の概略を示す平面図及び断面図である。図１３（ａ）、図１３（ｃ）は、半導体装置１の製造方法の概略を示すＸＹ平面図である。図３１（ｂ）、図１３（ｄ）は、半導体装置１の製造方法の概略を示すＹＺ断面図であり、それぞれ、図１（ａ）、図１（ｃ）をＭ－Ｍ線、Ｎ－Ｎ線で切った場合の断面を示す。
【0051】
半導体装置１の製造において、基板２にデバイス構造３が形成され、デバイス構造３の上に電極４が形成された後、図１３（ａ）、図１３（ｂ）に示すように、動作テスト等の検査が行われる点は、第１の実施形態と同様である。図１３（ａ）、図１３（ｂ）では、チップ領域ＣＲ２が不良チップ領域と判定され、チップ領域ＣＲ１，ＣＲ３が良チップ領域と判定される場合が例示されている。
【0052】
図１３（ｃ）、図１３（ｄ）に示すように、検査結果がフィードフォワードされて、その後に形成すべきビア導体５のレイアウトが変えられる。例えば、複数のチップ領域のうち良チップ領域の電極の上にビア導体５を形成し不良チップ領域の電極の上にビア導体５を形成しない。図１３（ｃ）、図１３（ｄ）では、良チップ領域ＣＲ１，ＣＲ３の電極４の上にビア導体５が形成され不良チップ領域ＣＲ２の電極４の上にビア導体５が形成されないレイアウトが例示されている。これにより、その後に、Ｚ方向から透視した場合に各チップ領域ＣＲ１，ＣＲ２，ＣＲ３の電極４を通るライン７，８が形成されることで、良チップ領域ＣＲ１，ＣＲ３の電極４にライン７，８が接続され不良チップ領域ＣＲ２の電極４にライン７，８が接続されない配線が構成される。ライン７は、例えば電源ラインであり、ライン８は、例えばグランドラインである。
【0053】
【0054】
検査（Ｓ１）が第１の実施形態と同様に行われ、完了すると、ポジ型感光材で層間絶縁膜１６ｉが形成される（Ｓ１２）。搬送系１０１は、基板２を検査装置１０８から塗布装置１０２へ搬送する。塗布装置１０２は、そのステージに基板２が載置されると、絶縁材を基板２に塗布する。絶縁材は、層間絶縁膜６ｉとなるべき溶液であり、ポジ型感光材で形成され得る。ポジ型感光材は、ノボラック系の樹脂、ポリイミド（ＰＩ）樹脂等を含む。
【0055】
これにより、図１５（ａ）～図１５（ｂ）に示すように、各チップ領域ＣＲ１～ＣＲ３のデバイス構造３及び電極４を覆う層間絶縁膜１６ｉが形成される。図１５は、半導体装置の製造方法を示す平面図及び断面図である。図１５（ａ）は、ＸＹ平面図であり、各チップ領域ＣＲでデバイス構造３及び電極４を覆う層間絶縁膜１６ｉが形成されることを示す。図１５（ｂ）は、図１５（ａ）のＸＹ平面図をＯ－Ｏ線で切った場合のＹＺ断面図であり、各チップ領域ＣＲでデバイス構造３及び電極４を覆う層間絶縁膜１６ｉが形成されることを示す。
【0056】
層間絶縁膜１６ｉが形成されると、搬送系１０１は、基板２を塗布装置１０２から露光装置１０３へ搬送する。
【0057】
次に、ビア導体５のパターンが形成される（Ｓ１３）。具体的には、Ｓ１３１～Ｓ１３５の処理が行われる。
【0058】
ホストコントローラ１０９は、処理対象のレイヤー（すなわち、層間絶縁膜１６ｉ）に対するレイアウトデータとして良チップ領域用のレイアウトデータを取得する。良チップ領域用のレイアウトデータは、良チップ領域の電極４に対応した位置にビア導体５のパターンを含み、不良チップ領域の電極４に対応した位置にビア導体５のパターンを含まない。
【0059】
露光装置１０３では、搬送された基板２が基板ステージにセットされる。露光装置１０３は、基板２の検査結果情報を取得する。検査結果情報は、ホストコントローラ１０９から通信回線経由で取得されてもよいし、露光装置１０３に直接的に入力されることで取得されてもよい。露光装置１０３は、基板２における複数のチップ領域のうち露光対象のチップ領域を決定すると、検査結果情報を参照して、露光対象のチップ領域が不良チップ領域であるのか否かを判断する（Ｓ１３１）。
【0060】
露光装置１０３は、露光対象のチップ領域が良チップ領域である場合（Ｓ１３１でＮｏ）、次の動作を行う。露光装置１０３は、マスクステージにマスクがセットされていない場合、良チップ領域用のマスクＭＫ３をマスクステージにセットする。露光装置１０３は、マスクステージにマスクＭＫ３がセットされている場合、その状態を維持する。露光装置１０３は、基板２上方の層間絶縁膜１６ｉをマスクＭＫ３により露光する（Ｓ１３２）。露光装置１０３は、マスクステージ上のマスクＭＫ３を照明光学系により照明し、その照明光を投影光学系により基板ステージ上の基板２へ投影し、基板２を露光する。これにより、層間絶縁膜１６ｉには、良チップ領域用のマスクデータに応じた潜像パターンが形成される。
【0061】
露光装置１０３は、露光対象のチップ領域が不良チップ領域である場合（Ｓ１３１でＹｅｓ）、チップ領域の露光を行わない。
【0062】
例えば、露光対象がチップ領域ＣＲ１である場合、良チップ領域用のマスクＭＫ３を用いて、図１６（ａ）、図１６（ｂ）に示す潜像パターンＬＩ１７１，ＬＩ１８１が層間絶縁膜１６ｉにおけるチップ領域ＣＲ１の部分に形成される。図１６は、半導体装置の製造方法を示す平面図及び断面図であり、露光対象のチップ領域ＣＲ１が良チップ領域である場合を例示している。図１６（ａ）は、ＸＹ平面図であり、Ｚ方向から透視した場合に、チップ領域ＣＲ１の電極４に重なる潜像パターンＬＩ１７１，ＬＩ１８１が例示される。図１６（ｂ）は、図１６（ａ）のＸＹ平面図をＰ－Ｐ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ１の電極４の上に潜像パターンＬＩ１８１が形成されることを示す。
【0063】
露光対象がチップ領域ＣＲ２である場合、露光処理がスキップされ、潜像パターンが形成されない。
【0064】
露光対象がチップ領域ＣＲ３である場合、図１６（ａ）に示す潜像パターンＬＩ１７１，ＬＩ１８１が、層間絶縁膜１６ｉに形成される。図１６（ａ）は、Ｚ方向から透視した場合に、チップ領域ＣＲ３の電極４に重なる潜像パターンＬＩ１７１，ＬＩ１８１を例示する。図１６（ｂ）は、チップ領域ＣＲ３の電極４の上に潜像パターンＬＩ１８１が形成されることを示す。
【0065】
露光装置１０３は、他に露光すべきチップ領域が存在すると判断すると（Ｓ１３３でＹｅｓ）、処理をＳ１３１へ戻す。露光装置１０３が他に露光すべきチップ領域が存在しないと判断すると（Ｓ１３３でＮｏ）、搬送系１０１は、露光後の基板２を現像装置１０４へ搬送する。現像装置１０４は、基板２が搬送されると、基板２を現像する（Ｓ１３４）。現像装置１０４は、基板２の層間絶縁膜１６ｉに形成された潜像パターンを現像する。これにより、層間絶縁膜１６における良チップ領域の部分にホールパターン１６１が選択的に形成された基板２が得られる。
【0066】
例えば、図１７に示すようなホールパターン１６１を層間絶縁膜１６に形成する。図１７は、半導体装置の製造方法を示す平面図及び断面図であり、チップ領域ＣＲ２が不良チップ領域であり、チップ領域ＣＲ１，ＣＲ２が良チップ領域である場合が例示されている。図１７（ａ）は、ＸＹ平面図であり、チップ領域ＣＲ２の電極４に重なるホールパターンが形成されず、チップ領域ＣＲ１，ＣＲ２の電極４に重なるホールパターン１６１が形成されることが示されている。図１７（ｂ）は、図１７（ａ）のＸＹ平面図をＱ－Ｑ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ２の電極４の上にホールパターンが形成されず、チップ領域ＣＲ１，ＣＲ３の電極４の上にホールパターン１６１が形成されることを示す。
【0067】
現像（Ｓ１３４）が完了すると、搬送系１０１は、ホールパターンが形成された基板２を現像装置１０４から成膜装置１０７へ搬送する。
【0068】
成膜装置１０７は、ＣＶＤ法又はメッキ法などにより、ホールパターンに導電物質を埋め込む成膜処理を行う（Ｓ１３５）。導電物質は、タングステン、銅などの金属を主成分とする材料であってもよい。これにより、電極４の上端に対応した高さに配され、複数のチップ領域ＣＲのうち良チップ領域ＣＲの電極４に重なるビア導体５を形成し、不良チップ領域の電極４に重なるビア導体５を形成しないようにすることができる。
【0069】
例えば、基板２に図１８に示すようなビア導体５を形成する。図１８は、半導体装置の製造方法を示す平面図及び断面図であり、チップ領域ＣＲ２が不良チップ領域でありチップ領域ＣＲ１，ＣＲ２が良チップ領域である場合のビア導体５が例示されている。図１８（ａ）は、ＸＹ平面図であり、チップ領域ＣＲ２の電極４に重なるビア導体が形成されず、チップ領域ＣＲ１，ＣＲ２の電極４に重なるビア導体５が形成されることが示されている。図１８（ｂ）は、図１８（ａ）のＸＹ平面図をＲ－Ｒ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ２の電極４の上にビア導体が形成されず、チップ領域ＣＲ１，ＣＲ３の電極４の上にビア導体５が形成されることを示す。
【0070】
次に、配線パターンが形成される（Ｓ１４）。搬送系１０１は、基板２を成膜装置１０７から塗布装置１０２へ搬送する。塗布装置１０２は、そのステージに基板２が載置されると、ポジ型感光材又はネガ型感光材等を含む絶縁材を基板２に塗布する。塗布が完了すると、搬送系１０１は、基板２を塗布装置１０２から露光装置１０３へ搬送する。露光装置１０３では、搬送された基板２が基板ステージにセットされ、基板２上方のレジスト９ｉをマスクＭＫ１により露光する。これにより、レジスト９ｉには、マスクデータに応じた潜像パターンが形成される。露光処理が完了すると、搬送系１０１は、露光後の基板２を現像装置１０４へ搬送する。現像装置１０４は、基板２が搬送されると、基板２を現像する。現像装置１０４は、基板２のレジスト９ｉに形成された潜像パターンを現像する。これにより、レジスト９に溝パターンが形成された基板２が得られる。現像が完了すると、搬送系１０１は、溝パターンが形成された基板２を現像装置１０４から成膜装置１０７へ搬送する。成膜装置１０７は、ＣＶＤ法又はメッキ法などにより、溝パターンに導電物質を埋め込む成膜処理を行う。
【0071】
これにより、図１３（ｃ）、図１３（ｄ）に示すように、ビア導体５の上端に対応した高さに配され、各チップ領域ＣＲの電極４の上方を通るライン７，８を形成することができる。このライン７，８は、良チップ領域においてビア導体５経由で電極４に接続され、不良チップ領域において層間絶縁膜６を介して電極４から絶縁される。すなわち、複数のチップ領域ＣＲのうち良チップ領域ＣＲの電極４に接続され不良チップ領域ＣＲの電極４に接続されない配線を形成することができる。これにより、複数のチップ領域ＣＲを１つのシステムとして含む半導体装置１において、複数のチップ領域ＣＲのうち一部のチップ領域ＣＲが不良チップ領域である場合に、半導体装置１を良品として救済することができる。
【0072】
以上のように、第２の実施形態では、良チップ領域の電極４の上にビア導体５を形成し、不良チップ領域の電極４の上にビア導体５を形成しない。そして、ビア導体５の上端に対応した高さに配され、良チップ領域のビア導体５を通って延びるライン７，８を形成する。これによっても、良チップ領域ＣＲの電極４に接続され不良チップ領域ＣＲの電極４に接続されない配線を形成することができる。
【0073】
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置の製造方法について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる半導体装置の製造方法について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0074】
第２の実施形態では、層間絶縁膜がポジ型感光材である場合において不良チップの電極の上にビア導体を形成しない方法を例示するが、第３の実施形態では、層間絶縁膜がネガ型感光材である場合において不良チップの電極の上にビア導体を形成しない方法を例示する。
【0075】
【0076】
検査（Ｓ１）が第１の実施形態と同様に行われ、完了すると、ネガ型感光材で層間絶縁膜１６ｉが形成される（Ｓ２２）。搬送系１０１は、基板２を検査装置１０８から塗布装置１０２へ搬送する。塗布装置１０２は、そのステージに基板２が載置されると、絶縁材を基板２に塗布する。絶縁材は、層間絶縁膜１６ｉとなるべき溶液であり、ネガ型感光材で形成され得る。ネガ型感光材は、ゴム系、アクリル系の樹脂等を含む。これにより、各チップ領域ＣＲ１～ＣＲ３のデバイス構造３及び電極４を覆う層間絶縁膜１６ｉが形成される。
【0077】
層間絶縁膜１６ｉが形成されると、搬送系１０１は、基板２を塗布装置１０２から露光装置１０３へ搬送する。
【0078】
次に、ビア導体５のパターンが形成される（Ｓ２３）。具体的には、Ｓ２３１～Ｓ２３６の処理が行われる。
【0079】
ホストコントローラ１０９は、処理対象のレイヤー（すなわち、層間絶縁膜１６ｉ）に対するレイアウトデータとして良チップ領域用のレイアウトデータを取得する。良チップ領域用のレイアウトデータは、良チップ領域の電極４に対応した位置にビア導体５のパターンを含み、不良チップ領域の電極４に対応した位置にビア導体５のパターンを含まない。
【0080】
露光装置１０３では、搬送された基板２が基板ステージにセットされる。露光装置１０３は、マスクステージにマスクがセットされていない場合、良チップ領域用のマスクＭＫ３をマスクステージにセットする。露光装置１０３は、マスクステージにマスクＭＫ３がセットされている場合、その状態を維持する。露光装置１０３は、基板２上方の層間絶縁膜１６ｉをマスクＭＫ３により露光する（Ｓ２３１）。露光装置１０３は、マスクステージ上のマスクＭＫ３を照明光学系により照明し、その照明光を投影光学系により基板ステージ上の基板２へ投影し、基板２を露光する。これにより、層間絶縁膜１６ｉには、良チップ領域用のマスクデータに応じた潜像パターンが形成される。
【0081】
露光装置１０３は、基板２の検査結果情報を取得する。検査結果情報は、ホストコントローラ１０９から通信回線経由で取得されてもよいし、露光装置１０３に直接的に入力されることで取得されてもよい。露光装置１０３は、基板２における複数のチップ領域のうち露光対象のチップ領域を決定すると、検査結果情報を参照して、露光対象のチップ領域が不良チップ領域であるのか否かを判断する（Ｓ２３２）。
【0082】
露光装置１０３は、露光対象のチップ領域が不良チップ領域である場合（Ｓ２３２でＹｅｓ）、チップ領域の追加露光を行う（Ｓ２３３）。露光装置１０３は、マスクステージにマスクブランクにセットする。露光装置１０３は、基板２上方の層間絶縁膜１６ｉをマスクブランクにより露光する。露光装置１０３は、マスクステージ上のマスクＭＫ３を照明光学系により照明し、その照明光を投影光学系により基板ステージ上の基板２へ投影し、基板２を露光する。これにより、層間絶縁膜１６ｉには、不良チップ領域が全面露光され潜像パターンが打ち消される。
【0083】
露光装置１０３は、露光対象のチップ領域が良チップ領域である場合（Ｓ２３２でＮｏ）、チップ領域の追加露光を行わない。
【0084】
例えば、露光対象がチップ領域ＣＲ１である場合、良チップ領域用のマスクＭＫ３を用いて、図２０（ａ）、図２０（ｂ）に示す潜像パターンＬＩ１７１，ＬＩ１８１が層間絶縁膜１６ｉにおけるチップ領域ＣＲ１の部分に形成される。図２０は、半導体装置の製造方法を示す平面図及び断面図であり、露光対象のチップ領域ＣＲ１が良チップ領域である場合を例示している。図２０（ａ）は、ＸＹ平面図であり、Ｚ方向から透視した場合に、チップ領域ＣＲ１の電極４に重なる潜像パターンＬＩ１７１，ＬＩ１８１が例示される。図２０（ｂ）は、図２０（ａ）のＸＹ平面図をＳ－Ｓ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ１の電極４の上に潜像パターンＬＩ１８１が形成されることを示す。
【0085】
そして、図２１（ａ）、図２１（ｂ）に示すように、追加露光が行われない。図２１（ａ）は、ＸＹ平面図であり、チップ領域ＣＲ１において潜像パターンＬＩ１７１，ＬＩ１８１が維持されることを示す。図２１（ｂ）は、図２１（ａ）のＸＹ平面図をＴ－Ｔ線で切った場合のＹＺ断面図であり、チップ領域ＣＲ１の電極４の上の潜像パターンＬＩ１８１が維持されることを示す。
【0086】
露光対象がチップ領域ＣＲ２である場合、良チップ領域用のマスクＭＫ３を用いて、図２０（ａ）、図２０（ｂ）に示す潜像パターンＬＩ１７１，ＬＩ１８１が層間絶縁膜１６ｉにおけるチップ領域ＣＲ２の部分に形成される。図２０（ａ）は、Ｚ方向から透視した場合に、チップ領域ＣＲ２の電極４に重なる潜像パターンＬＩ１７１，ＬＩ１８１が例示される。図２０（ｂ）は、チップ領域ＣＲ２の電極４の上に潜像パターンＬＩ１８１が形成されることを示す。
【0087】
そして、図２１（ａ）、図２１（ｂ）に示すように、追加露光が行われる。図２１（ａ）は、チップ領域ＣＲ２に追加露光として全面露光が行われ、潜像パターンＬＩ１７１，ＬＩ１８１が消去されることを示す。図２１（ｂ）は、チップ領域ＣＲ２の電極４の上の潜像パターンＬＩ１８１が消去されることを示す。
【0088】
露光対象がチップ領域ＣＲ３である場合、良チップ領域用のマスクＭＫ３を用いて、図２０（ａ）、図２０（ｂ）に示す潜像パターンＬＩ１７１，ＬＩ１８１が層間絶縁膜１６ｉにおけるチップ領域ＣＲ１の部分に形成される。図２０（ａ）は、Ｚ方向から透視した場合に、チップ領域ＣＲ１の電極４に重なる潜像パターンＬＩ１７１，ＬＩ１８１が例示される。図２０（ｂ）は、チップ領域ＣＲ３の電極４の上に潜像パターンＬＩ１８１が形成されることを示す。
【0089】
そして、図２１（ａ）、図２１（ｂ）に示すように、追加露光が行われない。図２１（ａ）は、チップ領域ＣＲ３において潜像パターンＬＩ１７１，ＬＩ１８１が維持されることを示す。図２１（ｂ）は、チップ領域ＣＲ３の電極４の上の潜像パターンＬＩ１８１が維持されることを示す。
【0090】
露光装置１０３は、他に露光すべきチップ領域が存在すると判断すると（Ｓ２３４でＹｅｓ）、処理をＳ２３１へ戻す。露光装置１０３が他に露光すべきチップ領域が存在しないと判断すると（Ｓ２３４でＮｏ）、搬送系１０１は、露光後の基板２を現像装置１０４へ搬送する。現像装置１０４は、基板２が搬送されると、基板２を現像する（Ｓ２３５）。現像装置１０４は、基板２の層間絶縁膜１６ｉに形成された潜像パターンを現像する。これにより、層間絶縁膜１６における良チップ領域の部分にホールパターン１６１が選択的に形成された基板２が得られる。
【0091】
現像（Ｓ２３５）が完了すると、搬送系１０１は、ホールパターンが形成された基板２を現像装置１０４から成膜装置１０７へ搬送する。
【0092】
成膜装置１０７は、ＣＶＤ法又はメッキ法などにより、ホールパターンに導電物質を埋め込む成膜処理を行う（Ｓ２３６）。導電物質は、タングステン、銅などの金属を主成分とする材料であってもよい。これにより、電極４の上端に対応した高さに配され、複数のチップ領域ＣＲのうち良チップ領域ＣＲの電極４に重なるビア導体５を形成し、不良チップ領域の電極４に重なるビア導体５を形成しないようにすることができる。
【0093】
次に、配線パターンが形成される（Ｓ２４）。搬送系１０１は、基板２を成膜装置１０７から塗布装置１０２へ搬送する。塗布装置１０２は、そのステージに基板２が載置されると、ポジ型感光材又はネガ型感光材等を含む絶縁材を基板２に塗布する。塗布が完了すると、搬送系１０１は、基板２を塗布装置１０２から露光装置１０３へ搬送する。露光装置１０３では、搬送された基板２が基板ステージにセットされ、基板２上方のレジスト９ｉをマスクＭＫ１により露光する。これにより、レジスト９ｉには、マスクデータに応じた潜像パターンが形成される。露光処理が完了すると、搬送系１０１は、露光後の基板２を現像装置１０４へ搬送する。現像装置１０４は、基板２が搬送されると、基板２を現像する。現像装置１０４は、基板２のレジスト９ｉに形成された潜像パターンを現像する。これにより、レジスト９に溝パターンが形成された基板２が得られる。現像が完了すると、搬送系１０１は、溝パターンが形成された基板２を現像装置１０４から成膜装置１０７へ搬送する。成膜装置１０７は、ＣＶＤ法又はメッキ法などにより、溝パターンに導電物質を埋め込む成膜処理を行う。
【0094】
これにより、図１３（ｃ）、図１３（ｄ）に示すように、ビア導体５の上端に対応した高さに配され、各チップ領域ＣＲの電極４の上方を通るライン７，８を形成することができる。このライン７，８は、良チップ領域においてビア導体５経由で電極４に接続され、不良チップ領域において層間絶縁膜６を介して電極４から絶縁される。すなわち、複数のチップ領域ＣＲのうち良チップ領域ＣＲの電極４に接続され不良チップ領域ＣＲの電極４に接続されない配線を形成することができる。これにより、複数のチップ領域ＣＲを１つのシステムとして含む半導体装置１において、複数のチップ領域ＣＲのうち一部のチップ領域ＣＲが不良チップ領域である場合に、半導体装置１を良品として救済することができる。
【0095】
以上のように、第３の実施形態では、層間絶縁膜をネガ型感光材で形成し、各チップ領域を良チップ領域のマスクで露光してビアパターンの潜像パターンを形成した後、不良チップ領域を選択的に追加露光して潜像パターンを消去する。これによっても、良チップ領域の電極４の上にビア導体５を形成し、不良チップ領域の電極４の上にビア導体５を形成しないようにすることができる。
【0096】
なお、図１９に示す追加露光（Ｓ２３３）は、局所露光で行われてもよい。局所露光では、消去すべき潜像パターンを局所的に露光する。例えば、露光装置１０３に代えて露光装置（電子線描画装置）１０５を用いることで局所露光を容易に行うことができる。
【0097】
例えば、露光対象がチップ領域ＣＲ２である場合、良チップ領域用のマスクＭＫ３を用いて、図２０（ａ）、図２０（ｂ）に示す潜像パターンＬＩ１７１，ＬＩ１８１が層間絶縁膜１６ｉにおけるチップ領域ＣＲ２の部分に形成される。図２０（ａ）は、Ｚ方向から透視した場合に、チップ領域ＣＲ２の電極４に重なる潜像パターンＬＩ１７１，ＬＩ１８１が例示される。図２０（ｂ）は、チップ領域ＣＲ２の電極４の上に潜像パターンＬＩ１８１が形成されることを示す。
【0098】
そして、図２２（ａ）、図２２（ｂ）に示すように、追加露光が局所露光で行われる。図２２（ａ）は、チップ領域ＣＲ２に追加露光として潜像パターンＬＩ１７１，ＬＩ１８１に対応した領域に対して局所露光が行われ、潜像パターンＬＩ１７１，ＬＩ１８１が消去されることを示す。図２２（ｂ）は、チップ領域ＣＲ２の電極４の上の潜像パターンＬＩ１８１が消去されることを示す。
【0099】
これによっても、良チップ領域の電極４の上にビア導体５を形成し、不良チップ領域の電極４の上にビア導体５を形成しないようにすることができる。
【0100】
（他の実施形態）
（ａ）上記実施形態では層間絶縁膜６ｉ、レジスト９ｉの露光において、あらかじめ形成された良チップ領域用のマスクと、不良チップ領域用に形成されたマスクを用いた。しかし、これらのマスクに変えてマスクなしでも露光可能な露光装置１０５を用いて、層間絶縁膜６ｉ、レジスト９ｉを露光することができる。
（ａ）上記実施形態では層間絶縁膜６ｉ、レジスト９ｉの露光において、あらかじめ形成された良チップ領域用のマスクと、不良チップ領域用に形成されたマスクを用いた。しかし、これらのマスクに変えてマスクなしでも露光可能な露光装置１０５を用いて、層間絶縁膜６ｉ、レジスト９ｉを露光することができる。
【0101】
例えば、第１実施形態のレジスト９ｉを露光する場合について説明する。
【0102】
ホストコントローラ１０９は、検査結果に応じて、チップ領域ＣＲ１～ＣＲ３のうち、不良チップ領域ＣＲ２においては、ビア開口の上方を迂回するようなパターンデータを使用し、良チップ領域ＣＲ１，ＣＲ３においてはビア開口の上方を通過するようなパターンデータを使用するように露光装置１０５を制御する。
【0103】
第２実施形態の層間絶縁膜６ｉを露光する場合は、ホストコントローラ１０９は、検査結果に応じて、チップ領域ＣＲ１～ＣＲ３のうち、不良チップ領域ＣＲ２においては、ビアを開口しないパターンデータを使用し、良チップ領域ＣＲ１，ＣＲ３においてはビアを開口するようなパターンデータを使用するように露光装置１０５を制御する。
このようにしても上記実施形態と同様に、良チップ領域のパッドは通過するが、不良チップ領域のパッドは迂回するライン７とライン８とを形成することができる。
このようにしても上記実施形態と同様に、良チップ領域のパッドは通過するが、不良チップ領域のパッドは迂回するライン７とライン８とを形成することができる。
【0104】
（ｂ）第１の実施形態ではライン７と８との間にレジスト９が残置しているが、これに変えて、図２３に示すように、レジスト９を剥離したあと、層間絶縁膜１０を形成してもよい。このとき図２４に示すように層間絶縁膜１０には適宜開口部１０Ａが設けられ、外部装置と電気的接触が可能なようになっていてもよい。なお、電源ライン７及び接地ライン８以外のラインＡにおいては、不良チップを回避しなくてもよい。ラインＡは信号を送るラインであるとする。このとき電源ライン７と接地ライン８とが不良チップを迂回しているので、不良チップが動作することはない。ゆえに、ラインＡが不良チップのパッドに接触して経由したとしてもラインＡにより伝送される信号が不良チップの影響を受けることは少ないからである。しかし、もちろん、信号用のラインＡも不良チップのパッドを迂回してもよい。
【0105】
（ｃ）上記実施形態における、ほかの電極形成方法について説明する。
【0106】
図２５（ａ）に示すように、例えば第１の実施形態において層間絶縁膜６ｉに開口を形成した後、成膜装置１０７にて層間絶縁膜６ｉと開口とに金属膜５Ａを形成する。金属膜５ＡはたとえばＴｉ/Ｃｕの積層膜である。金属膜５Ａは開口をすべて埋めない程度の厚みである。次に、図２５（ｂ）に示すようにレジスト９ｉを塗布する。次に図２５（ｃ）に示すように、第１の実施形態と同様に良チップ領域、不良チップ領域にわけて露光・現像して溝パターンを形成する。次に図２５（ｄ）に示すように例えばＣｕメッキにより、溝部にメッキ配線を形成する。このとき、開口もメッキで埋まり、ビア導体５が形成される。次に図２５（ｅ）に示すように、レジスト９ｉを剥離したのち、エッチングしてメッキ配線が形成されていない部分の金属膜５Ａを剥離する。エッチングはウェットでもドライでもよい。このようにしても、第１の実施形態と同様に、良チップ領域のパッドは通過するが、不良チップ領域のパッドは迂回するライン７とライン８とを形成することができる。
【0107】
（ｄ）上記実施形態における、ほかの電極形成方法について説明する。
【0108】
上記実施形態において、図２６（ａ）のように、金属膜５Ａを厚膜で形成する。このとき絶縁膜６ｉの開口も金属膜５Ａで全部埋まり、ビア導体５となる。次に、図２６（ｂ）のように第１の実施形態と同様に良チップ領域、不良チップ領域にわけて露光・現像して、良チップ領域のパッドは通過するが、不良チップ領域のパッドは迂回するようなレジストパターン９を形成する。次に図２６（ｃ）のように金属５Ａをエッチングしてレジスト９を剥離する。このようにしても、第１の実施形態と同様に、良チップ領域のパッドは通過するが、不良チップ領域のパッドは迂回するライン７とライン８を形成することができる。
【0109】
（ｅ）上記実施形態では、良チップ領域用のマスクと不良チップ領域用のマスクとはあらかじめシステム１００の外で形成されていた。しかし、良チップ領域用のマスクと不良チップ領域用のマスクとをシステム１００においてインラインで形成し、そのマスクを用いて第１～第３の実施形態の露光を行ってもよい。
【0110】
例えば第１の実施形態の場合を例にとって説明すると以下のようになる。
【0111】
ステップＳ４において、ホストコントローラ１０９は、処理対象のレイヤー（すなわち、レジスト９ｉ）に対するレイアウトデータとして良チップ領域用のレイアウトデータと不良チップ領域用のレイアウトデータとを取得する。良チップ領域用のレイアウトデータは、良チップ領域のビア導体５を通るラインのパターンを含む。不良チップ領域用のレイアウトデータは、不良チップ領域のビア導体５を迂回するラインのパターンを含む。
【0112】
ホストコントローラ１０９は、良チップ領域用のレイアウトデータに応じて第１のマスクデータを生成する。ホストコントローラ１０９は、第１のマスクデータを露光装置１０５へ供給する。
【0113】
露光装置１０５は、第１のマスクデータを受けると、第１のマスクデータに応じてマスクＭＫ１を作成する。露光装置１０５は、マスクブランクに第１のマスクデータに応じたパターンを描画して、マスクＭＫ１を作成する。作成されたマスクＭＫ１は、良チップ領域用のマスクとして、露光装置１０３のマスクステージにセット可能な状態にされ得る。
【0114】
ホストコントローラ１０９は、不良チップ領域用のレイアウトデータに応じて第２のマスクデータを生成する。ホストコントローラ１０９は、第２のマスクデータを露光装置１０５へ供給する。
【0115】
露光装置１０５は、第２のマスクデータを受けると、第２のマスクデータに応じてマスクＭＫ２を作成する。露光装置１０５は、マスクブランクに第２のマスクデータに応じたパターンを描画して、マスクＭＫ２を作成する。作成されたマスクＭＫ２は、不良チップ領域用のマスクとして、露光装置１０３のマスクステージにセット可能な状態にされ得る。
【0116】
このようにして形成されたマスクＭＫ１、ＭＫ２を用いて第１の実施形態の配線パターン加工を行ってもよい。
【0117】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0118】
１ 半導体装置、２ 基板、４ 電極、５ ビア導体、７，８ ライン、１００ 半導体製造システム、１０３，１０５ 露光装置、１０８ 検査装置、１０９ ホストコントローラ、ＣＲ，ＣＲ１～ＣＲｎ チップ領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】