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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022138916
(43)【公開日】2022-09-26
(54)【発明の名称】磁気メモリ
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220915BHJP
H01L 43/02 20060101ALI20220915BHJP
【ＦＩ】
H01L27/105 447
H01L43/02 Z
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021039069
(22)【出願日】2021-03-11
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】上田 善寛
(72)【発明者】
【氏名】下村 尚治
(72)【発明者】
【氏名】近藤 剛
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA11
4M119BB01
4M119CC10
4M119DD05
4M119DD24
4M119DD35
4M119DD45
4M119DD55
4M119EE05
4M119EE14
4M119EE17
4M119EE21
4M119HH01
5F092AC12
5F092AD26
5F092BB21
5F092BB33
5F092BB41
5F092BB57
5F092BC15
(57)【要約】 （修正有）
【課題】高集積化が可能な磁気メモリを提供する。
【解決手段】磁気メモリにおいて、メモリセル１０は、ｘ方向およびｘ方向に交差するｙ方向を含む面に沿って延びたプレート電極ＰＬと、ｘ方向に沿って延びたビット線ＢＬと、ビット線に電気的に接続された第１端部１２ａ及びプレート電極に電気的に接続された第２端部１２ｂを有し、第１端部から第２端部に向かうｚ方向に沿って延びる第１磁性部材１２と、第１磁性部材の第１端部に電気的に接続された非磁性導電層１３並びに非磁性導電層１５と電気的に接続された第１磁気抵抗素子１４と、ｚ方向に延びるチャネル層１８ａ及びチャネル層の少なくとも一部を覆うゲート電極部ＳＧを備えたトランジスタ１８と、制御回路１００と、を備えている。
【選択図】図１
【解決手段】磁気メモリにおいて、メモリセル１０は、ｘ方向およびｘ方向に交差するｙ方向を含む面に沿って延びたプレート電極ＰＬと、ｘ方向に沿って延びたビット線ＢＬと、ビット線に電気的に接続された第１端部１２ａ及びプレート電極に電気的に接続された第２端部１２ｂを有し、第１端部から第２端部に向かうｚ方向に沿って延びる第１磁性部材１２と、第１磁性部材の第１端部に電気的に接続された非磁性導電層１３並びに非磁性導電層１５と電気的に接続された第１磁気抵抗素子１４と、ｚ方向に延びるチャネル層１８ａ及びチャネル層の少なくとも一部を覆うゲート電極部ＳＧを備えたトランジスタ１８と、制御回路１００と、を備えている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１方向および前記第１方向に交差する第２方向を含む面に沿って延びた電極と、
前記第１方向に沿って延びた第１配線と、
前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含む第１磁性部材であって、前記第１部分から前記第２部分に向かう第３方向に沿って延び前記第３方向は前記第１方向および前記第２方向に交差する、前記第１磁性部材と、
前記第１磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第１磁気抵抗素子と、
前記第３方向に延びる第１チャネル層と、前記第１チャネル層の少なくとも一部を覆う第１ゲート電極部と、を備えた第１トランジスタであって、前記第１チャネル層の一端が前記第１磁気抵抗素子の前記第２端子に電気的に接続され、前記第１チャネル層の他端が前記第１配線に電気的に接続された、前記第１トランジスタと、
前記電極と前記第１磁性部材の前記第２部分との間に配置された第２配線と、
前記第１ゲート電極部、前記電極、前記第１配線、および前記第２配線に電気的に接続された制御回路と、
を備えた磁気メモリ。
前記第１方向に沿って延びた第１配線と、
前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含む第１磁性部材であって、前記第１部分から前記第２部分に向かう第３方向に沿って延び前記第３方向は前記第１方向および前記第２方向に交差する、前記第１磁性部材と、
前記第１磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第１磁気抵抗素子と、
前記第３方向に延びる第１チャネル層と、前記第１チャネル層の少なくとも一部を覆う第１ゲート電極部と、を備えた第１トランジスタであって、前記第１チャネル層の一端が前記第１磁気抵抗素子の前記第２端子に電気的に接続され、前記第１チャネル層の他端が前記第１配線に電気的に接続された、前記第１トランジスタと、
前記電極と前記第１磁性部材の前記第２部分との間に配置された第２配線と、
前記第１ゲート電極部、前記電極、前記第１配線、および前記第２配線に電気的に接続された制御回路と、
を備えた磁気メモリ。
【請求項2】
前記第３方向に沿って延び前記電極と前記第１磁性部材の前記第２部分とを接続する第１非磁性体部と、前記第２配線の一部を取り囲む第１磁性体部と、を更に備えた請求項１記載の磁気メモリ。
【請求項3】
前記第１磁性部材は筒状の形状を有し、
前記第１非磁性体部は前記電極に接続する一端と、前記第１磁性部材の前記第２部分に接続する他端とを有し、前記他端は前記第１磁性部材の内側に位置する請求項２記載の磁気メモリ。
前記第１非磁性体部は前記電極に接続する一端と、前記第１磁性部材の前記第２部分に接続する他端とを有し、前記他端は前記第１磁性部材の内側に位置する請求項２記載の磁気メモリ。
【請求項4】
前記第１方向に沿って延び前記制御回路に電気的に接続された第３配線と、
前記第３配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含み前記第３方向に沿って延びた第２磁性部材と、
前記第２磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第２磁気抵抗素子と、
前記第３方向に延びる第２チャネル層と、前記第２チャネル層の少なくとも一部を覆う第２ゲート電極部と、を備えた第２トランジスタであって、前記第２チャネル層の一端が前記第２磁気抵抗素子の前記第２端子に電気的に接続され、前記第２チャネル層の他端が前記第３配線に電気的に接続された、前記第２トランジスタと、
前記第１ゲート電極部および前記第２ゲート電極部を含み、前記制御回路に電気的に接続された第４配線と、
を備え、
前記第２配線は、前記電極と前記第２磁性部材の前記第２部分との間に配置された、請求項１乃至３のいずれかに記載の磁気メモリ。
前記第３配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含み前記第３方向に沿って延びた第２磁性部材と、
前記第２磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第２磁気抵抗素子と、
前記第３方向に延びる第２チャネル層と、前記第２チャネル層の少なくとも一部を覆う第２ゲート電極部と、を備えた第２トランジスタであって、前記第２チャネル層の一端が前記第２磁気抵抗素子の前記第２端子に電気的に接続され、前記第２チャネル層の他端が前記第３配線に電気的に接続された、前記第２トランジスタと、
前記第１ゲート電極部および前記第２ゲート電極部を含み、前記制御回路に電気的に接続された第４配線と、
を備え、
前記第２配線は、前記電極と前記第２磁性部材の前記第２部分との間に配置された、請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項5】
前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含み前記第３方向に沿って延びた第３磁性部材と、
前記第３磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第３磁気抵抗素子と、
前記第３方向に延びる第３チャネル層と、前記第３チャネル層の少なくとも一部を覆う第３ゲート電極部と、を備えた第３トランジスタであって、前記第３チャネル層の一端が前記第３磁気抵抗素子の前記第２端子に電気的に接続され、前記第３チャネル層の他端が前記第１配線に電気的に接続された前記第３トランジスタと、
前記第３ゲート電極部を含み、前記制御回路に電気的に接続された第５配線と、
前記電極と前記第３磁性部材の前記第２部分との間に配置され前記制御回路に電気的に接続された第６配線と、
を備えた請求項１乃至４のいずれかに記載の磁気メモリ。
前記第３磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第３磁気抵抗素子と、
前記第３方向に延びる第３チャネル層と、前記第３チャネル層の少なくとも一部を覆う第３ゲート電極部と、を備えた第３トランジスタであって、前記第３チャネル層の一端が前記第３磁気抵抗素子の前記第２端子に電気的に接続され、前記第３チャネル層の他端が前記第１配線に電気的に接続された前記第３トランジスタと、
前記第３ゲート電極部を含み、前記制御回路に電気的に接続された第５配線と、
前記電極と前記第３磁性部材の前記第２部分との間に配置され前記制御回路に電気的に接続された第６配線と、
を備えた請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項6】
第１方向および前記第１方向に交差する第２方向を含む面に沿って延びた電極と、
前記第１方向に沿って延びた第１配線と、
前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含む第１磁性部材であって、前記第１部分から前記第２部分に向かう第３方向に沿って延び前記第３方向は前記第１方向および前記第２方向に交差する、前記第１磁性部材と、
前記第１磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第１磁気抵抗素子と、
前記第３方向に延びる第１チャネル層と、前記第１チャネル層の少なくとも一部を覆う第１ゲート電極部と、を備えた第１トランジスタであって、前記第１チャネル層の一端が前記第１磁気抵抗素子の前記第２端子に電気的に接続され、前記第１チャネル層の他端が前記第１配線に電気的に接続された第１トランジスタと、
前記電極と前記第１磁性部材の前記第２部分との間に配置された第２配線と、
前記第１方向および前記第２方向を含む前記面に沿って延び前記電極に接続された第１部分と、前記第１部分と前記第１磁性部材の前記第２部分とを接続する第２部分とを含む第２磁性部材と、
前記第１ゲート電極部、前記電極、前記第１配線、および前記第２配線に電気的に接続された制御回路と、
を備えた磁気メモリ。
前記第１方向に沿って延びた第１配線と、
前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含む第１磁性部材であって、前記第１部分から前記第２部分に向かう第３方向に沿って延び前記第３方向は前記第１方向および前記第２方向に交差する、前記第１磁性部材と、
前記第１磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第１磁気抵抗素子と、
前記第３方向に延びる第１チャネル層と、前記第１チャネル層の少なくとも一部を覆う第１ゲート電極部と、を備えた第１トランジスタであって、前記第１チャネル層の一端が前記第１磁気抵抗素子の前記第２端子に電気的に接続され、前記第１チャネル層の他端が前記第１配線に電気的に接続された第１トランジスタと、
前記電極と前記第１磁性部材の前記第２部分との間に配置された第２配線と、
前記第１方向および前記第２方向を含む前記面に沿って延び前記電極に接続された第１部分と、前記第１部分と前記第１磁性部材の前記第２部分とを接続する第２部分とを含む第２磁性部材と、
前記第１ゲート電極部、前記電極、前記第１配線、および前記第２配線に電気的に接続された制御回路と、
を備えた磁気メモリ。
【請求項7】
前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含み前記第３方向に沿って延びた第３磁性部材と、
前記第３磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第２磁気抵抗素子と、
前記第３方向に沿って延びた第２チャネル層と、前記第２チャネル層の少なくとも一部を覆う第２ゲート電極部と、を備えた第２トランジスタであって、前記第２チャネル層の一端が前記第２磁気抵抗素子の前記第２端子に電気的に接続され、前記第２チャネル層の他端が前記第１配線に電気的に接続された前記第２トランジスタと、
前記電極と前記第３磁性部材の前記第２部分との間に配置され前記制御回路に電気的に接続された第３配線と、
を備え、前記第２磁性部材は、前記第２磁性部材の前記第１部分と前記第３磁性部材の前記第２部分とを接続する第３部分を更に備え、前記第２ゲート電極部は前記制御回路に電気的に接続される、請求項６記載の磁気メモリ。
前記第３磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第２磁気抵抗素子と、
前記第３方向に沿って延びた第２チャネル層と、前記第２チャネル層の少なくとも一部を覆う第２ゲート電極部と、を備えた第２トランジスタであって、前記第２チャネル層の一端が前記第２磁気抵抗素子の前記第２端子に電気的に接続され、前記第２チャネル層の他端が前記第１配線に電気的に接続された前記第２トランジスタと、
前記電極と前記第３磁性部材の前記第２部分との間に配置され前記制御回路に電気的に接続された第３配線と、
を備え、前記第２磁性部材は、前記第２磁性部材の前記第１部分と前記第３磁性部材の前記第２部分とを接続する第３部分を更に備え、前記第２ゲート電極部は前記制御回路に電気的に接続される、請求項６記載の磁気メモリ。
【請求項8】
前記第２磁性部材の前記第１部分は、前記第３方向から見たときに前記電極と同じ形状を有する請求項６または７に記載の磁気メモリ。
【請求項9】
前記第３方向に沿って延び前記第１磁性部材によって取り囲まれる非磁性絶縁体部を更に備え、
前記第１磁性部材は、前記第１部分と前記第２部分との間に前記第３方向に沿って配列されかつそれぞれ前記非磁性絶縁体部を取り囲む第３乃至第６部分を備え、前記第４部分は前記第３部分と前記第６部分との間に位置し、前記第５部分は前記第４部分と前記第６部分との間に位置し、前記第３方向に沿いかつ前記第１磁性部材と前記非磁性絶縁体部とを含む断面において、前記第３方向に垂直な方向における前記第３部分の第１端部と第２端部との間の長さを第１距離とし、前記第３方向に垂直な方向における前記第４部分の第３端部と第４端部との間の長さを第２距離とし、前記第３方向に垂直な方向における前記第５部分の第５端部と第６端部との間の長さを第３距離とし、前記第３方向に垂直な方向における前記第６部分の第７端部と第８端部との間の長さを第４距離とした場合に、前記第１距離および前記第３距離は前記第２距離および前記第４距離よりも大きい、請求項１乃至８のいずれかに記載の磁気メモリ。
前記第１磁性部材は、前記第１部分と前記第２部分との間に前記第３方向に沿って配列されかつそれぞれ前記非磁性絶縁体部を取り囲む第３乃至第６部分を備え、前記第４部分は前記第３部分と前記第６部分との間に位置し、前記第５部分は前記第４部分と前記第６部分との間に位置し、前記第３方向に沿いかつ前記第１磁性部材と前記非磁性絶縁体部とを含む断面において、前記第３方向に垂直な方向における前記第３部分の第１端部と第２端部との間の長さを第１距離とし、前記第３方向に垂直な方向における前記第４部分の第３端部と第４端部との間の長さを第２距離とし、前記第３方向に垂直な方向における前記第５部分の第５端部と第６端部との間の長さを第３距離とし、前記第３方向に垂直な方向における前記第６部分の第７端部と第８端部との間の長さを第４距離とした場合に、前記第１距離および前記第３距離は前記第２距離および前記第４距離よりも大きい、請求項１乃至８のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【0002】
磁性部材に電流（シフト電流）を流すことにより磁性部材の磁壁を移動（シフト）させる磁気メモリが知られている。磁性部材が複数個設けられている場合は、各磁性部材の片方の側に書き込み部および読み出し部の両方が設けられており、高集積化することが難しかった。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許明細書第１０４６０７８３号
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、高集積化が可能な磁気メモリを提供する。
【課題を解決するための手段】
【0005】
本実施形態の磁気メモリは、第１方向および前記第１方向に交差する第２方向を含む面に沿って延びた電極と、前記第１方向に沿って延びた第１配線と、前記第１配線に電気的に接続された第１部分および前記電極に電気的に接続された第２部分を含む第１磁性部材であって、前記第１部分から前記第２部分に向かう第３方向に沿って延び前記第３方向は前記第１方向および前記第２方向に交差する、前記第１磁性部材と、前記第１磁性部材の前記第１部分に電気的に接続された第１端子と、第２端子と、を備えた第１磁気抵抗素子と、前記第３方向に延びる第１チャネル層と、前記第１チャネル層の少なくとも一部を覆う第１ゲート電極部と、を備えた第１トランジスタであって、前記第１チャネル層の一端が前記第１磁気抵抗素子の前記第２端子に電気的に接続され、前記第１チャネル層の他端が前記第１配線に電気的に接続された、前記第１トランジスタと、前記電極と前記第１磁性部材の前記第２部分との間に配置された第２配線と、前記第１ゲート電極部、前記電極、前記第１配線、および前記第２配線に電気的に接続された制御回路と、を備えている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態による磁気メモリのメモリセルを示す断面図。
【図2】各実施形態の磁性部材の形状を説明する断面図。
【図3】第２実施形態による磁気メモリを示す斜視図。
【図4】第２実施形態の変形例による磁気メモリの磁性部材の平面配置を示す図。
【図5】第２実施形態の変形例の磁気メモリを示す斜視図。
【図6】第３実施形態による磁気メモリを示す断面図。
【図7】第４実施形態による磁気メモリの示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照して、本発明の実施形態について説明する。図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
第１実施形態による磁気メモリについて図１を参照して説明する。第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの構成を図１に示す。このメモリセル１０は、磁性部材（ＭＭＬ（Magnetic Memory Line））１２と、非磁性導電層１３と、磁気抵抗素子１４と、非磁性導電層１５と、縦型薄膜トランジスタ(VTFT(Vertical Thin Film Transistor))１８と、非磁性導電層１９と、非磁性導電体３０と、ヨーク４０と、ビット線ＢＬと、プレート電極ＰＬと、フィールドラインＦＬと、を備えている。ここで、プレート電極ＰＬは図１でｘ方向およびｙ方向を含む平面に沿って延びており、プレート電極ＰＬのｘ方向の長さはフィールドラインＦＬのｘ方向の長さよりも大きい。
第１実施形態による磁気メモリについて図１を参照して説明する。第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの構成を図１に示す。このメモリセル１０は、磁性部材（ＭＭＬ（Magnetic Memory Line））１２と、非磁性導電層１３と、磁気抵抗素子１４と、非磁性導電層１５と、縦型薄膜トランジスタ(VTFT(Vertical Thin Film Transistor))１８と、非磁性導電層１９と、非磁性導電体３０と、ヨーク４０と、ビット線ＢＬと、プレート電極ＰＬと、フィールドラインＦＬと、を備えている。ここで、プレート電極ＰＬは図１でｘ方向およびｙ方向を含む平面に沿って延びており、プレート電極ＰＬのｘ方向の長さはフィールドラインＦＬのｘ方向の長さよりも大きい。
【0009】
磁性部材１２は、第１端部１２ａおよび第２端部１２ｂを有し、第１端部１２ａから第２端部１２ｂに沿った第１方向（ｚ方向）に沿って延びた垂直磁性材料から構成され、筒状形状を有している。例えば、磁性部材１２は、ｚ方向に垂直な平面で切断した場合の断面における外側の形状が円、楕円、または多角形のいずれかとなるようにすることができる。なお、磁性部材１２は、垂直磁性部材から構成されているので、磁化容易軸はｚ方向に垂直な方向である。したがって、磁性部材１２は磁化方向が径方向になり、外向きの磁化方向または内向きの磁化方向を有する。磁性部材１２の中には絶縁体部３５が配置されている。すなわち、磁性部材１２は絶縁体部３５の外周を取り囲むように設けられている。
【0010】
図１では、磁性部材１２は、第１端部１２ａから第２端部１２ｂに向かって直線状に延びた形状であるように示しているが、実際は、図２に示すように、ｚ方向に沿って配列された複数の領域１２ｃを備え、これらの領域１２ｃの間には、磁性部材１２の外表面に配列された縊れ部１２ｄが位置する。また、これらの領域１２ｃは、少なくとも１つの磁区を有する。磁性部材１２は、第１端部１２ａと第２端部１２ｂとの間に駆動電流（シフト電流）が供給されると、磁性部材１２の磁壁がｚ方向に沿って移動し、駆動電流が供給されない状態では縊れ部１２ｄに磁壁が停止する。磁性部材１２は、第１端部１２ａがビット線ＢＬに電気的に接続され、第２端部１２ｂがプレート電極ＰＬに電気的に接続される。ここで、本明細書では、「ＡがＢに電気的に接続される」とは、ＡとＢが直接に接続されてもよいし、導電体、抵抗変化部（磁気抵抗素子等を含む。）、スイッチング部（例えば、セレクタ、トランジスタ等）等を介して間接的に接続されてもよいことを意味する。
【0011】
また、磁性部材１２においては、図２に示すように、領域１２ｃ１、縊れ部１２ｄ１、領域１２ｃ２、縊れ部１２ｄ２がｚ方向に沿って配置されている。領域１２ｃ１のｚ方向に平行な平面で切断した断面におけるｘ方向における領域１２ｃ１の端部１２ｃ１ａと端部１２ｃ１ｂとの間の長さ（直径）をｄ１とし、縊れ部１２ｄ１のｚ方向に平行な平面で切断した断面におけるｘ方向における縊れ部１２ｄ１の端部１２ｄ１ａと端部１２ｄ１ｂとの間の長さ（直径）をｄ２とし、領域１２ｃ２のｚ方向に平行な平面で切断した断面におけるｘ方向における領域１２ｃ２の端部１２ｃ２ａと端部１２ｃ２ｂとの間の長さ（直径）をｄ３とし、縊れ部１２ｄ２のｚ方向に平行な平面で切断した断面におけるｘ方向における縊れ部１２ｄ２の端部１２ｄ２ａと端部１２ｄ２ｂとの間の長さ（直径）をｄ４とした場合に、以下の条件
ｄ１＞ｄ２，ｄ４、
ｄ３＞ｄ２，ｄ４、
を満たしている。
ｄ１＞ｄ２，ｄ４、
ｄ３＞ｄ２，ｄ４、
を満たしている。
【0012】
また、磁性部材１２は、第１端部１２ａにおいてはｚ方向に交差する面、例えば直交する平面に沿って延びたフランジ部１２ｅが設けられ、第２端部１２ｂにおいてはｚ方向に交差する面、例えば直交する平面に沿って延びたフランジ部１２ｆが設けられている。フランジ部１２ｅ、１２ｆは磁性部材１２と同じ垂直磁性材料から構成される。磁性部材１２の第１端部１２ａはフランジ部１２ｅおよび非磁性導電層１３を介して磁気抵抗素子１４に電気的に接続される。なお、非磁性導電層１３は、削除してもよい。この場合、磁性部材１２の第１端部１２ａはフランジ部１２ｅを介して磁気抵抗素子１４に電気的に接続される。
【0013】
磁気抵抗素子１４は、磁性部材１２に書き込まれた情報を読み出すものであって、例えばＭＴＪ（Magnetic Tunnel Junction）素子が用いられる。以下、磁気抵抗素子１４がＭＴＪ素子であるとして説明する。ＭＴＪ素子１４は、磁化方向が可変のフリー層（磁化自由層）１４ａと、磁化方向が固定された固定層（磁化固定層）１４ｃと、フリー層１４ａと固定層１４ｃとの間に配置された非磁性絶縁層（トンネルバリア層）１４ｂと、を備えている。ＭＴＪ素子１４においては、フリー層１４ａは、非磁性導電層１３を介して磁性部材１２の第１端部１２ａに電気的に接続され、固定層１４ｃはビット線ＢＬに電気的に接続される。ここで、「磁化方向が可変である」とは、後述する読み出し動作において、磁性部材１２からの漏れ磁場によって磁化方向が変化可能であることを意味し、「磁化方向が固定である」とは、磁性部材１２からの漏れ磁場によって磁化方向が変化しないことを意味する。
【0014】
縦型薄膜トランジスタ１８は、一端が非磁性導電層１５を介して磁気抵抗素子１４の固定層１４ｃに電気的に接続され、他端が非磁性導電層１９を介してビット線ＢＬに電気的に接続され、ｚ方向に延びたチャネル層１８ａと、このチャネル層１８ａを囲む、或いは挟むように配置されたゲート電極部ＳＧと、を備えている。すなわち、ゲート電極部はチャネル層の少なくとも一部を覆っている。チャネル層１８ａは例えば結晶シリコンから構成される。ゲート電極部ＳＧは、ｙ方向に沿って延びる。
【0015】
また、磁性部材１２の第２端子１２ｂは、非磁性導電体３０を介してプレート電極ＰＬに電気的に接続される。非磁性導電体３０は一端が磁性部材１２の第２端部１２ｂの内側に位置する。
【0016】
フィールドラインＦＬは、ｙ方向に沿って延び、第２端部１２ｂのフランジ部１２ｆとプレート電極ＰＬとの間に配置される。このフィールドラインＦＬを取り囲むようにヨーク４０が配置される。ヨーク４０は、第１部分４０ａ、第２部分４０ｂ、第３部分４０ｃ、および第４部分４０ｄを備え、フィールドラインＦＬに電流を流した際に生じる磁場を強める磁気回路を形成する。
【0017】
ヨーク４０の第１部分４０ａは、フィールドラインＦＬの上面の一部分と非磁性導電体３０と反対側の側面とを覆うように配置される。第２部分４０ｂは、フィールドラインＦＬおよび磁性部材１２のフランジ部１２ｆの下方に配置されるとともに磁性部材１２の第２端部１２ｂを取り囲むように配置される。第３部分４０ｃは、フランジ部１２ｆの上面でかつ非磁性導電体３０の一端を覆うように配置される。すなわち、磁性部材１２の第２端部１２ｂの内側に位置する非磁性導電体３０の一端を覆っているため、この覆っている部分は第２端部１２ｂの内側に配置される。第４部分４０ｄは第３部分４０ｃに接続し、かつフィールドラインＦＬの非磁性導電体３０側の側面とフィールドラインＦＬの上面の一部分を覆うように配置される。
【0018】
プレート電極ＰＬおよびビット線ＢＬならびにフィールドラインＦＬは制御回路１００に電気的に接続される。
【0019】
次に、第１実施形態の磁気メモリにおけるデータの書き込み動作および読み出し動作について説明する。
【0020】
（書き込み動作）
まず、本実施形態の磁気メモリの書き込み動作について説明する。
まず、本実施形態の磁気メモリの書き込み動作について説明する。
【0021】
メモリセル１０への書き込みは、制御回路１００を用いてフィールドラインＦＬに互いに逆方向の書き込み電流を流す。例えば、メモリセル１０に書き込みを行う場合は、まず、フィールドラインＦＬに書き込み電流を流す。このとき、図１において手前から奥行き方向にフィールドラインＦＬに書き込み電流を流すと、フィールドラインＦＬの周りには時計方向の電流磁場が発生する。この電流磁場により、フィールドラインＦＬを取り囲んでいるヨーク４０にも磁場が誘導される。この書き込み電流により、フィールドラインＦＬの下方に位置する磁性部材１２のフランジ部１２ｆに書き込み電流に対応した情報（磁化方向）が書き込まれる。このときの書き込まれる情報（磁化方向）は、ｘ－ｙ平面に沿った方向でかつ磁性部材１２の外周から内周に向かう方向の磁化方向となる。
【0022】
これに対して、フィールドラインＦＬに流す書き込み電流の向きを上述の説明とは逆方向にすると、メモリセル１０の磁性部材１２に書き込まれる情報（磁化方向）は、ｘ－ｙ平面に沿った方向でかつ磁性部材１２の内周から外周に向かう方向の磁化方向となる。
【0023】
このような書き込み動作を行うことにより、磁性部材１２の上部（第２端部１２ｂ）に情報が書き込まれる。続いて、縦型薄膜トランジスタ１８のゲート電極部ＳＧに制御回路１００によって電圧を印加し、縦型薄膜トランジスタ１８をオン状態にする。この状態において、制御回路１００によってビット線ＢＬとプレート電極ＰＬとの間に、磁性部材１２の磁壁を移動させるシフト電流を流し、書き込まれた情報を下方に移動させて記憶領域に格納する（シフト動作）。なお、シフト電流の方向の極性は、磁性部材１２の材料等に応じて決まる。このようにして、書き込み情報が磁性部材１２の記憶領域に格納される。
【0024】
（読み出し動作）
次に読み出し動作について説明する。メモリセル１０から情報を読み出す場合は、まず、縦型薄膜トランジスタ１８のゲート電極部ＳＧに制御回路１００から電圧を供給し、縦型薄膜トランジスタ１８をオン状態にする。読み出したい情報がメモリセル１０の磁性部材１２の最下部、すなわちＭＴＪ素子１４に最も近い領域に位置しているときは、磁性部材１２の最下部に記憶された情報に対応して、この情報からの漏れ磁場によりＭＴＪ素子１４のフリー層１４ａの磁化方向も変化しているので、ビット線ＢＬと、プレート電極ＰＬとの間に読み出し電流を制御回路１００を用いて供給して、ＭＴＪ素子１４からの情報を読み出す。この読み出し情報は、ＭＴＪ素子１４の抵抗状態に対応する。ＭＴＪ素子１４の抵抗状態が高い場合は、例えば、ＭＴＪ素子１４のフリー層１４ａと固定層１４ｃの磁化方向が互いに異なっている状態（例えば、反平行状態）に対応し、ＭＴＪ素子１４の抵抗状態が低い場合はＭＴＪ素子１４のフリー層１４ａと固定層１４ｃの磁化方向が同じ状態（平行状態）に対応する。
次に読み出し動作について説明する。メモリセル１０から情報を読み出す場合は、まず、縦型薄膜トランジスタ１８のゲート電極部ＳＧに制御回路１００から電圧を供給し、縦型薄膜トランジスタ１８をオン状態にする。読み出したい情報がメモリセル１０の磁性部材１２の最下部、すなわちＭＴＪ素子１４に最も近い領域に位置しているときは、磁性部材１２の最下部に記憶された情報に対応して、この情報からの漏れ磁場によりＭＴＪ素子１４のフリー層１４ａの磁化方向も変化しているので、ビット線ＢＬと、プレート電極ＰＬとの間に読み出し電流を制御回路１００を用いて供給して、ＭＴＪ素子１４からの情報を読み出す。この読み出し情報は、ＭＴＪ素子１４の抵抗状態に対応する。ＭＴＪ素子１４の抵抗状態が高い場合は、例えば、ＭＴＪ素子１４のフリー層１４ａと固定層１４ｃの磁化方向が互いに異なっている状態（例えば、反平行状態）に対応し、ＭＴＪ素子１４の抵抗状態が低い場合はＭＴＪ素子１４のフリー層１４ａと固定層１４ｃの磁化方向が同じ状態（平行状態）に対応する。
【0025】
読み出したい情報がメモリセル１０の磁性部材１２の最下部に存在しない場合は、制御回路１００を用いてビット線ＢＬとプレート電極ＰＬとの間にシフト電流を供給し、読み出したい情報を磁性部材１２の最下部に位置するように移動させる。その後、上述した読み出し動作を行うことにより情報を読み出すことができる。
【0026】
以上説明したように、本実施形態によれば、磁性部材１２は、第１端部１２ａが磁気抵抗素子１４に電気的に接続され第２端部１２ｂがプレート電極ＰＬに電気的に接続されているので、磁性部材１２を高集積化して配列することが可能となる。また、本実施形態においては、メモリセル１０を選択する選択素子として縦型薄膜トランジスタ１８が用いられている。このため、選択素子として二端子スイッチング素子を用いた場合に比べて、スイッチング素子で必要なホールド電流が不要となり、読み出し電流の値とシフト電流の値との間のマージンを拡大することができる。
【0027】
（第２実施形態）
第２実施形態による磁気メモリを図３に示す。この第２実施形態の磁気メモリは、２行２列のマトリクス状に配置されたメモリセル１０１１～１０２２を備えている。各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）は、磁性部材１２ｉｊと、磁気抵抗素子１４ｉｊと、縦型薄膜トランジスタ１８ｉｊと、備えている。各磁性部材１２ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態の磁性部材１２と同じ構成を有し、各磁気抵抗素子１４ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態の磁気抵抗素子１４と同じ構成を有し、各縦型薄膜トランジスタ１８ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態の縦型薄膜トランジスタ１８と同じ構成を有している。すなわち、各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態のメモリセル１０と同じ構成を有している。なお、本実施形態では、メモリセル１０１１～１０２２は、２行２列のアレイ状に配置されたが、ｍ、ｎを自然数とした場合にｍ行ｎ列のアレイ状に配置されてもよい。
第２実施形態による磁気メモリを図３に示す。この第２実施形態の磁気メモリは、２行２列のマトリクス状に配置されたメモリセル１０１１～１０２２を備えている。各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）は、磁性部材１２ｉｊと、磁気抵抗素子１４ｉｊと、縦型薄膜トランジスタ１８ｉｊと、備えている。各磁性部材１２ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態の磁性部材１２と同じ構成を有し、各磁気抵抗素子１４ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態の磁気抵抗素子１４と同じ構成を有し、各縦型薄膜トランジスタ１８ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態の縦型薄膜トランジスタ１８と同じ構成を有している。すなわち、各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）は、第１実施形態のメモリセル１０と同じ構成を有している。なお、本実施形態では、メモリセル１０１１～１０２２は、２行２列のアレイ状に配置されたが、ｍ、ｎを自然数とした場合にｍ行ｎ列のアレイ状に配置されてもよい。
【0028】
各磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、図１に示す場合と同様に、第１端部１２ａが磁気抵抗素子１４ｉｊのフリー層１４ａに電気的に接続され、第２端部１２ｂがプレート電極ＰＬに電気的に接続されている。このプレート電極ＰＬは、各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）に対して共有される。各磁気抵抗素子１４ｉｊ（ｉｊ＝１，２）は固定層１４ｃが縦型薄膜トランジスタ１８ｉｊの一端に電気的に接続される。各縦型薄膜トランジスタ１８ｉｊ（ｉｊ＝１，２）の他端はこれに対応するビット線ＢＬｉに電気的に接続される。ビット線ＢＬ１，ＢＬ２はｘ方向に沿って延びている。また、各縦型薄膜トランジスタ１８ｉｊ（ｉｊ＝１，２）は、図１に示す場合と同様に、ゲート電極部ＳＧｊを有している。これらのゲート電極部ＳＧ１、ＳＧ２は、ｙ方向に沿って延びている。また、メモリセル１０１１、１０２１に対して共通のフィールドラインＦＬ１が設けられ、メモリセル１０１２、１０２２に対して共通のフィールドラインＦＬ２が設けられている。これらのフィールドラインＦＬ１、ＦＬ２は、ｙ方向に沿って延びている。各フィールドラインＦＬｊ（ｊ＝１，２）には図１に示す第１実施形態の場合と同様に、図示しないヨーク４０によって覆われている。プレート電極ＰＬ、ビット線ＢＬ１，ＢＬ２、ゲート電極部ＳＧ１，ＳＧ２、およびフィールドラインＦＬ１，ＦＬ２は制御回路１００に電気的に接続される。
【0029】
このように構成された第２実施形態の磁気メモリにおける書き込み動作は、第１実施形態で説明した書き込み動作と同様に行われる。例えば、メモリセル１０１１に情報の書き込みを行う場合は、対応するフィールドラインＦＬ１に制御回路１００から書き込み電流を供給することにより行われる。読み出し動作は、以下のように行われる。情報を読み出すメモリセルが例えばメモリセル１０１１の場合は、まず、メモリセル１０１１に属する縦型薄膜トランジスタ１８１１のゲート電極部ＳＧ１に制御回路１００から電圧を供給し、縦型薄膜トランジスタ１８１１をオン状態にする。その後は、メモリセル１０１１に対応するビット線ＢＬ１とプレート電極ＰＬとの間に制御回路１００からシフト電流を供給し、情報を磁性部材１２の第１端部１２ａの近傍の領域に移動させる。その後に、メモリセル１０１１に対応するビット線ＢＬ１とプレート電極ＰＬとの間に制御回路１００から読み出し電流を供給し、読み出しを行う。
【0030】
このように構成された第２実施形態の磁気メモリにおいては、第１実施形態と同様に、各磁性部材１２ｉｊ（ｉ，ｊ＝１，２）は、第１端部１２ａが磁気抵抗素子１４ｉに電気的に接続され第２端部１２ｂがプレート電極ＰＬに電気的に接続されているので、磁性部材１２ｉｊ（ｉ，ｊ＝１，２）を高集積化して配列することが可能となる。また、本実施形態においては、メモリセル１０ｉｊ（ｉ，ｊ＝１，２）を選択する選択素子として縦型薄膜トランジスタ１８ｉが用いられている。このため、選択素子として二端子スイッチング素子を用いた場合に比べて、スイッチング素子で必要なホールド電流が不要となり、読み出し電流の値とシフト電流の値との間のマージンを拡大することができる。
【0031】
なお、第２実施形態においては、磁性部材１２１１～１２２２の配置は、図４に示すように、第１行に配列される磁性部材１２１１，１２１２と、第２行に配列される磁性部材１２２１,１２２２とが稠密となるように配置されることが好ましい。すなわち、ｍ、ｎを自然数とした場合、第ｍ＋１行第ｎ列の磁性部材１２ｍ＋１ｎが、第ｍ行第ｎ列の磁性部材１２ｍｎと第ｍ行第ｎ＋１列の磁性部材１２ｍｎ＋１との間に対応する第ｍ＋１行の位置に配置されることが好ましい。このように、複数の磁性部材が稠密に配置されることにより、より高集積化することが可能になる。
【0032】
このように、複数の磁性部材１２を稠密に配列した場合の本実施形態の変形例による磁気メモリの斜視図を図５に示す。この変形例の磁気メモリは、４行４列に配置された磁性部材１２を備えている。この変形例の磁気メモリは第２実施形態の磁気メモリよりも、より高集積化することができる。また、第２実施形態の磁気メモリと同様に、読み出し電流の値とシフト電流の値との間のマージンを拡大することができる。
【0033】
（第３実施形態）
第３実施形態による磁気メモリを図６に示す。この第３実施形態の磁気メモリは少なくとも１つのメモリセル１０Ａを備え、このメモリセル１０Ａは、第１実施形態のメモリセル１０において、フィールドラインＦＬを覆うヨーク４０と、非磁性導電体３０と、非磁性導電層１３と、を削除するとともに、新たにヨーク５０を設けた構成を備えている。
第３実施形態による磁気メモリを図６に示す。この第３実施形態の磁気メモリは少なくとも１つのメモリセル１０Ａを備え、このメモリセル１０Ａは、第１実施形態のメモリセル１０において、フィールドラインＦＬを覆うヨーク４０と、非磁性導電体３０と、非磁性導電層１３と、を削除するとともに、新たにヨーク５０を設けた構成を備えている。
【0034】
メモリセル１０Ａは、磁性部材１２と、磁気抵抗素子１４と、非磁性導電層１５と、縦型薄膜トランジスタ１８と、非磁性導電層１９と、ビット線ＢＬと、ヨーク５０と、プレート電極ＰＬと、フィールドラインＦＬと、を備えている。
【0035】
このヨーク５０は、図１に示すプレート電極ＰＬと同じ形状の第１部分５０ａと、この第１部分５０ａとメモリセル１０Ａの磁性部材１２の第２端部１２ｂおよびフランジ１２ｆとを電気的に接続する第２部分５０ｂと、を備えている。第１部分５０ａは、プレート電極ＰＬの直下でかつ接するように配置される。
【0036】
非磁性部材１２は、第１端部１２ａがフランジ部１２ｅを介して磁気抵抗素子１４のフリー層１４ａに電気的に接続される。磁気抵抗素子１４の固定層１４ｃは非磁性導電層１５を介して縦型薄膜トランジスタ１８の一端に電気的に接続される。縦型薄膜トランジスタ１８は、他端が非磁性導電層１９を介してビット線ＢＬに電気的に接続される。ビット線ＢＬはｘ方向に沿って延び、縦型トランジスタ１８のゲート電極部ＳＧはｙ方向に沿って延び、シールドラインＦＬはｙ方向に沿って延びている。
【0037】
このように構成された磁気メモリにおける書き込み動作は、図１で説明した第１実施形態の磁気メモリの場合と同様にして行う。フィールドラインＦＬに制御回路１００から書き込み電流を供給した場合、フィールドラインＦＬの周囲に電流磁場が発生するとともにこの電流磁場はヨーク５０によって強められ、磁性部材１２の第２端部１２ｂに情報が書き込まれる。読み出し動作は、図１で説明した第１実施形態の磁気メモリの場合と同様にして行う。
【0038】
この第３実施形態の磁気メモリにおいては、第１実施形態と同様に、磁性部材１２は、第１端部１２ａが磁気抵抗素子１４に電気的に接続され第２端部１２ｂはプレート電極ＰＬに電気的に接続されているので、磁性部材１２を高集積化して配列することが可能となる。また、本実施形態においては、メモリセル１０Ａを選択する選択素子として縦型薄膜トランジスタ１８が用いられている。このため、選択素子として二端子スイッチング素子を用いた場合に比べて、スイッチング素子で必要なホールド電流が不要となり、読み出し電流の値とシフト電流の値との間のマージンを拡大することができる。
【0039】
（第４実施形態）
第４実施形態による磁気メモリについて図７を参照して説明する。この第４実施形態の磁気メモリは、ｍ、ｎを自然数としたとき、ｍ行ｎ列に配列されたメモリセルを備えている。これらのメモリセルは図６に示すメモリセル１０Ａと同じ構成を備えている。
第４実施形態による磁気メモリについて図７を参照して説明する。この第４実施形態の磁気メモリは、ｍ、ｎを自然数としたとき、ｍ行ｎ列に配列されたメモリセルを備えている。これらのメモリセルは図６に示すメモリセル１０Ａと同じ構成を備えている。
【0040】
この第４実施形態の磁気メモリをある行、例えば第１行に沿って切断した断面を図７に示す。図７に示すように、第４実施形態の磁気メモリは第１行に４個のメモリセル１０Ａ１～１０Ａ４を備えている。各メモリセル１０Ａｉ（ｉ＝１，・・・，４）は、磁性部材１２ｉと、磁気抵抗素子１４ｉと、縦型薄膜トランジスタ１８ｉと、非磁性導電層１９ｉと、ヨーク５０と、フィールドラインＦＬｉと、プレート電極ＰＬと、を備えている。また、ヨーク５０は、プレート電極ＰＬと同じ形状の例えば軟磁性部材から構成される第１部分５０ａと、例えば軟磁性部材から構成される第２部分５０１～５０４と、を備えている。第２部分５０ｂｉ（ｉ＝１，・・・，４）は、メモリセル１０Ａｉに対応して設けられ、第１部分５０ａと対応するメモリセル１０Ａｉの磁性部材１２ｉとを電気的に接続する。
【0041】
各磁性部材１２ｉ（ｉ＝１，・・・，４）は、図６に示す第３実施形態の場合と同様に、第１端部１２ａｉがフランジ部１２ｅを介して磁気抵抗素子１４ｉの一端（例えば、図６に示すフリー層１４ａ）に電気的に接続され、第２端部１２ｂｉがフランジ部１２ｆを介してヨーク５０の対応する第２部分５０ｂｉに電気的に接続される。磁気抵抗素子１４ｉ（ｉ＝１，・・・，４）は、他端（図６に示す固定層１４ｃ）が非磁性導電層１５ｉを介して縦型薄膜トランジスタ１８ｉの一端に電気的に接続される。各磁性部材１２ｉ（ｉ＝１，・・・，４）は、筒内に絶縁体部３５が配置される。隣り合う磁性部材間には絶縁膜３８が設けられている。
【0042】
縦型薄膜トランジスタ１８ｉ（ｉ＝１，・・・，４）は、他端が非磁性導電層１９ｉを介してビット線ＢＬに電気的に接続される。なお、ビット線ＢＬは、メモリセルの各行に対応して設けられ、各行のメモリセルは、ビット線ＢＬを共有する。また、縦型薄膜トランジスタのゲート電極部ＳＧは、図３に示す第２実施形態の場合と同様に、各列のメモリセルに対して共有される。
【0043】
また、各メモリセル１０Ａｉ（ｉ＝１，・・・，４）に対応してフィールドラインＦＬｉが設けられる。各フィールドラインＦＬｉ（ｉ＝１，・・・，４）は、対応するメモリセル１０Ａｉの磁性部材１２ｉのフランジ部１２ｆと、ヨーク５０ａとの間に配置される。
【0044】
このように構成されたメモリセル１０Ａｉ（ｉ＝１，・・・，４）に情報を書き込む場合は、対応するフィールドラインＦＬｉに書き込み電流を制御回路１００から供給することにより行う。書き込まれた情報をシフトさせるシフト動作および情報の読み出し動作は第３実施形態で説明した方法と同様に行う。
【0045】
このように構成された第４実施形態の磁気メモリにおいては、第３実施形態と同様に、磁性部材１２ｉ（ｉ＝１，・・・，４）は、第１端部１２ａｉが磁気抵抗素子１４ｉに電気的に接続され第２端部１２ｂｉはプレート電極ＰＬに電気的に接続されているので、磁性部材１２ｉを高集積化して配列することが可能となる。また、本実施形態においては、メモリセル１０Ａｉを選択する選択素子として縦型薄膜トランジスタ１８ｉが用いられている。このため、選択素子として二端子スイッチング素子を用いた場合に比べて、スイッチング素子で必要なホールド電流が不要となり、読み出し電流の値とシフト電流の値との間のマージンを拡大することができる。
【0046】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0047】
１０，１０１１～１０２２，１０Ａ・・・メモリセル、１２，１２１～１２４・・・磁性部材（ＭＭＬ）、１２ａ，１２ａ１～１２ａ４・・・第１端部、１２ｂ，１２ｂ１～１２ｂ４・・・第２端部、１２ｃ・・・領域、１２ｄ・・・縊れ部、１３・・・非磁性導電層、１４・・・磁気抵抗素子、１４ａ・・・フリー層（磁化自由層）、１４ｂ・・・非磁性絶縁層（トンネルバリア層）、１４ｃ・・・固定層（磁化固定層）、１５・・・非磁性導電層、１８・・・縦型薄膜トランジスタ、１９・・・非磁性導電層、３０・・・非磁性導電体、３５・・・絶縁体部、３８・・・絶縁膜、４０・・・ヨーク、４０ａ・・・第１部分、４０ｂ・・・第２部分、４０ｃ・・・第３部分、４０ｄ・・・第４部分、ＢＬ・・・ビット線、ＰＬ・・・プレート電極、ＳＧ・・・ゲート電極部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】