特開 2022-139007 半導体装置の製造方法および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022139007

(43)【公開日】2022-09-26

(54)【発明の名称】半導体装置の製造方法および半導体装置

(51)【国際特許分類】

   H01L 23/12 20060101AFI20220915BHJP

   H01L 25/065 20060101ALI20220915BHJP

【ＦＩ】

H01L23/12 501P

H01L25/08 Y

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021039205

(22)【出願日】2021-03-11

(71)【出願人】

【識別番号】390022471

【氏名又は名称】アオイ電子株式会社

(74)【代理人】

【識別番号】100102314

【弁理士】

【氏名又は名称】須藤 阿佐子

(74)【代理人】

【識別番号】100123984

【弁理士】

【氏名又は名称】須藤 晃伸

(72)【発明者】

【氏名】鈴木 敬史

(57)【要約】

【課題】半導体装置の配線で十分な導通が得られない可能性を低減する。
【解決手段】半導体装置の製造方法は、第１面に第１柱状電極が形成された第１半導体素子を、第１面の反対側の面を介して、基板面に配置することと、基板側柱状電極および第１柱状電極を第１封止材により封止することと、第１封止材の一部を除去し、基板側柱状電極の端部および第１柱状電極の端部を露出させることと、第１封止材に、めっきにより、基板側柱状電極および第１柱状電極とを電気的に接続するめっき層を形成することと、めっき層の一部を除去し、残存めっき層を形成することと、残存めっき層または残存めっき層に形成された金属層若しくは配線層に、第２半導体素子を接合することと、第２封止材を用いて、第１封止材と第２封止材が接するように、残存めっき層と第２半導体素子を封止することとを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板の一方の面である基板面に基板側柱状電極を形成することと、
第１面に第１柱状電極が形成された第１半導体素子を、前記第１面の反対側の面を介して、前記基板面の前記基板側柱状電極が形成されていない位置に配置することと、
前記基板側柱状電極および前記第１柱状電極を第１封止材により封止することと、
前記第１封止材の一部を除去し、前記基板側柱状電極の端部および前記第１柱状電極の端部を露出させることと、
前記第１封止材に、めっきにより、前記基板側柱状電極および前記第１柱状電極と電気的に接続されためっき層を形成することと、
前記めっき層の一部を除去し、残存めっき層を形成することと、
前記残存めっき層または前記残存めっき層に形成された金属層若しくは配線層に、第２半導体素子を接合することと、
第２封止材を用いて、前記第１封止材と前記第２封止材とが接するように、前記残存めっき層と前記第２半導体素子とを封止することと
を備える半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法において、
前記第１柱状電極に接する前記残存めっき層の前記第１面に平行な断面の面積は、前記第１柱状電極が前記残存めっき層に接する面の面積よりも大きい、半導体装置の製造方法。

【請求項3】

請求項１または２に記載の半導体装置の製造方法において、
前記第１封止材の一部の除去では、レーザーにより前記第１封止材に開口部が形成され、前記基板側柱状電極の端部が露出する、半導体装置の製造方法。

【請求項4】

請求項１から３までのいずれか一項に記載の半導体装置の製造方法において、
前記基板側柱状電極の端部および前記第１柱状電極の端部を露出させた後、露出された面に絶縁層を形成することなく、前記めっき層の形成が行われる、半導体装置の製造方法。

【請求項5】

請求項１から４までのいずれか一項に記載の半導体装置の製造方法において、
前記第１半導体素子の端子と、前記第２半導体素子の端子とを電気的に接続する導通部分に沿った距離は、１００μｍ以下である、半導体装置の製造方法。

【請求項6】

請求項１から５までのいずれか一項に記載の半導体装置の製造方法において、
前記第２半導体素子の端子と、前記基板側柱状電極の前記基板面に接する面とを電気的に接続する導通部分に沿った距離は、５００μｍ以下である、半導体装置の製造方法。

【請求項7】

第１面に第１柱状電極を備える第１半導体素子、および、第２面に複数の第２柱状電極を備える第２半導体素子を備える半導体装置であって、
前記第２面における前記第１面と向かい合う第１部分に形成された第２柱状電極と前記第１柱状電極とを電気的に接続する接続層と、
前記第２面における前記第１部分とは異なる第２部分に形成された第２柱状電極と前記半導体装置の外部とを電気的に接続する第３柱状電極と、
前記第１柱状電極および前記第３柱状電極を封止する第１封止材と、
前記第１封止材に接し、前記複数の第２柱状電極を封止する第２封止材とを備える半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記第１柱状電極に接する前記接続層の前記第１面に平行な断面の面積は、前記第１柱状電極の前記接続層に接する面の面積よりも大きい、半導体装置。

【請求項9】

請求項７または８に記載の半導体装置において、
前記第３柱状電極は、前記第２面に平行な断面の面積が最も小さい部分が、前記第３柱状電極の両端以外の位置に存在する、半導体装置。

【請求項10】

請求項７から９までのいずれか一項に記載の半導体装置において、
前記第１封止材と前記第２封止材との間に、絶縁層が存在しない、半導体装置。

【請求項11】

請求項７から１０までのいずれか一項に記載の半導体装置において、
前記第１半導体素子の端子と、前記第２半導体素子の端子とを電気的に接続する導通部分に沿った距離は、１００μｍ以下である、半導体装置。

【請求項12】

請求項７から１１までのいずれか一項に記載の半導体装置において、
前記第２半導体素子の端子と、外部接続端子の表面とを電気的に接続する導通部分に沿った距離は、５００μｍ以下である、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法および半導体装置に関する。

【背景技術】

【0002】

半導体装置の製造方法では、半導体素子の端子が配置されている面の反対側の面を介して、半導体素子を基板に配置し、端子に接続された電極に別の半導体素子を接合することが行われている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１９／０００６３１５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体素子を基板に配置する際の位置ずれにより、半導体装置の配線で十分な導通が得られない場合がある。

【課題を解決するための手段】

【0005】

（１）本発明の第１の態様によると、半導体装置の製造方法は、基板の一方の面である基板面に基板側柱状電極を形成することと、第１面に第１柱状電極が形成された第１半導体素子を、前記第１面の反対側の面を介して、前記基板面の前記基板側柱状電極が形成されていない位置に配置することと、前記基板側柱状電極および前記第１柱状電極を第１封止材により封止することと、前記第１封止材の一部を除去し、前記基板側柱状電極の端部および前記第１柱状電極の端部を露出させることと、前記第１封止材に、めっきにより、前記基板側柱状電極および前記第１柱状電極と電気的に接続されためっき層を形成することと、前記めっき層の一部を除去し、残存めっき層を形成することと、前記残存めっき層または前記残存めっき層に形成された金属層若しくは配線層に、第２半導体素子を接合することと、第２封止材を用いて、前記第１封止材と前記第２封止材が接するように、前記残存めっき層と前記第２半導体素子を封止することとを備える。
（２）本発明の第２の態様によると、半導体装置は、第１面に第１柱状電極を備える第１半導体素子、および、第２面に複数の第２柱状電極を備える第２半導体素子を備える半導体装置であって、前記第２面における前記第１面と向かい合う第１部分に形成された第２柱状電極と前記第１柱状電極とを電気的に接続する接続層と、前記第２面における前記第１部分とは異なる第２部分に形成された第２柱状電極と前記半導体装置の外部とを電気的に接続する第３柱状電極と、前記第１柱状電極および前記第３柱状電極を封止する第１封止材と、前記第１封止材に接し、前記複数の第２柱状電極を封止する第２封止材とを備える。

【発明の効果】

【0006】

本発明によれば、半導体素子を基板に配置する際の位置ずれにより半導体装置の配線で十分な導通が得られない可能性を、低減することができる。

【図面の簡単な説明】

【0007】

【図1】図１は、第１実施形態に係る半導体装置を模式的に示す断面図である。

【図2】図２は、図１の第１接続層２１１を模式的に示すＬ－Ｌ断面図である。

【図3】図３（Ａ）～（Ｄ）は、第１実施形態の半導体装置の製造方法を説明するための、各工程を模式的に示す断面図である。

【図4】図４（Ｅ）～（Ｈ）は、図３に続く工程を模式的に示す断面図である。

【図5】図５（Ｉ）～（Ｋ）は、図４に続く工程を模式的に示す断面図である。

【図6】図６は、変形例１における、第１半導体素子と第２半導体素子の配置を模式的に示す半導体装置の上面図である。

【図7】図７（Ａ）は、図６のＡ－Ａ断面図であり、図７（Ｂ）は、図６のＢ－Ｂ断面図である。

【図8】図８（Ａ）は、変形例２の半導体装置における第１半導体素子と第２半導体素子の配置を模式的に示す上面図である。図８（Ｂ）は、変形例３の半導体装置における第１半導体素子と第２半導体素子の配置を模式的に示す上面図である。

【発明を実施するための形態】

【0008】

－第１実施形態－
以下では、適宜図面を参照しながら、第１実施形態の半導体装置の製造方法および半導体装置等について説明する。以下の実施形態において、特に言及がない限り、半導体装置の外部接続端子を備える面を半導体装置の底面とし、上下方向を当該底面に垂直な方向にとり、半導体装置の底面から内側へ向かう向きを上向きとする。また、以下の実施形態において、「接続する」の語は、接続された２つの物が導通可能である意味を含む。

【0009】

図１は、本実施形態の半導体装置の製造方法により製造される半導体装置１を模式的に示す概念図である。図１は、半導体装置１の底面Ｂに垂直な断面を、説明がしやすいような回路構成にして模式的に示す図である。以下では、半導体装置の底面Ｂに平行にＸＹ平面をとり、ＸＹ平面に垂直な方向にＺ軸をとり、図示している断面に平行にＹ軸をとり、Ｙ軸に垂直にＸ軸をとる（座標系８参照）。

【0010】

半導体装置１は、第１層１００と、第２層２００とを備える。第１層１００は、第１半導体素子１０と、第３柱状電極１２と、第１封止材１５とを備える。第１半導体素子１０は、第１柱状電極１１を備える。第３柱状電極１２は、内部接続部１１０と外部接続部１２０とを備える。第２層２００は、第２半導体素子２０と、第２封止材２５と、接続層２１０と、はんだ層２２０とを備える。第２半導体素子２０は、複数の第２柱状電極２１を備える。接続層２１０は、第１接続層２１１と、第２接続層２１２と、第３接続層２１３とを備える。

【0011】

第１層１００は、第１半導体素子１０および第３柱状電極１２が第１封止材１５により封止されて得られた層である。第１封止材１５は、複数の第１柱状電極１１および複数の第３柱状電極１２を含む各電極間を封止する。第１封止材１５は、電極同士を絶縁する絶縁材であればその組成は特に限定されない。第１封止材１５として、味の素ビルドアップフィルム（ＡＢＦ）（登録商標）等の層間絶縁膜または、モールド樹脂等を用いることができる。

【0012】

第１半導体素子１０および第２半導体素子２０の種類は特に限定されない。第１半導体素子１０の少なくとも一部の端子と第２半導体素子２０の一部の端子は互いに接続される。第２半導体素子２０の処理において第１半導体素子１０に蓄えられたデータにアクセスする構成が好ましい。第１半導体素子１０は、データを記憶するためのメモリーチップであり、第２半導体素子２０は、ＣＰＵ等の制御用ＩＣ（Integrated Circuit）であることが好ましい。半導体装置１では、第１半導体素子１０の端子と第２半導体素子２０の端子の間の距離を短くし、データのアクセスを速くすることができるため、上記のような構成にすることにより、半導体装置１による処理を速くすることができる。

【0013】

第１半導体素子１０において、端子（不図示）が形成されている面を第１面Ｓ１とする。図１の例では、第１面Ｓ１に複数の第１柱状電極１１が形成されている。図１の例では、第１面Ｓ１はＸＹ平面に実質的に平行となっている。

【0014】

第１柱状電極１１は、第１面Ｓ１に形成された第１半導体素子１０の端子のそれぞれに接続されている。第１柱状電極１１はその一端が第１半導体素子１０の端子に接し、他端が接続層２１０に接している。第１柱状電極１１は、銅等の金属によるめっき層であることが好ましく、柱状の電極であることがより好ましい。第１柱状電極１１は、第１半導体素子１０の端子と、再配線層を介して接続されてもよいが、第１半導体素子１０と第２半導体素子２０の端子間の距離を短くする観点からは、再配線層はないか、再配線層の配線経路は短いことが好ましい。

【0015】

複数の第１柱状電極１１のうち、第１柱状電極１１Ａは、第２半導体素子２０の端子（不図示）とそれぞれ接続されている。第１柱状電極１１Ａは、第２半導体素子２０において端子（不図示）が形成されている面である第２面Ｓ２における、第１面Ｓ１と向かい合う部分（一点鎖線で囲まれた領域Ｒ１）に形成された第２柱状電極２１Ａと、第１接続層２１１およびはんだ層２２０を介し接続されている。第１柱状電極１１Ａは、その一端が第１半導体素子１０の端子に、他端が第１接続層２１１に接している。図１の例では、第２面Ｓ２はＸＹ平面に実質的に平行となっている。

【0016】

複数の第１柱状電極１１のうち、第１柱状電極１１Ｂは、一端が第１半導体素子１０の端子に、他端が第２接続層２１２と接している。第１柱状電極１１Ｂは、第２接続層２１２によるＸＹ平面でのまたは立体的な配線層を介し、第２柱状電極２１または第３柱状電極１２等と接続されている。第１柱状電極１１Ｂがこの他端を介し接続される端子等については特に限定されない。

【0017】

第３柱状電極１２は、第１半導体素子１０または第２半導体素子２０と、半導体装置１の実装先の電極とを接続する。第３柱状電極１２は、銅を含むことが好ましく、銅めっき層であることがより好ましい。本実施形態では、第３柱状電極１２は、Ｚ軸方向に沿って伸び底面Ｂに向かって径が短くなっていく内部接続部１１０と、略一定の径を有する柱状の外部接続部１２０とからなるが、特にこれに限定されない。本実施形態では、第３柱状電極１２は、第２面Ｓ２に平行な断面の面積が最も小さい部分が、第３柱状電極１２の両端以外の位置に存在する。外部接続部１２０は、外部接続端子として機能し、その下端が半導体装置１の底面Ｂの一部を構成する。外部接続部１２０の底面Ｂに露出している部分には、はんだボール９が形成されている。内部接続部１１０は、外部接続部１２０と接続層２１０とに接している。
なお、外部接続部１２０の底面Ｂから露出する面には、はんだボール９の代わりに、めっき等による酸化防止層が形成されていてもよい。

【0018】

複数の第３柱状電極１２のうち、第３柱状電極１２Ａは、第２半導体素子２０の端子とそれぞれ接続されている。第３柱状電極１２Ａは、第２面Ｓ２において上記領域Ｒ１以外の部分に形成された第２柱状電極２１Ｂと、第３接続層２１３およびはんだ層２２０を介し接続されている。第３柱状電極１２Ａは、その一端がはんだボール９に、他端が第３接続層２１３に接している。

【0019】

複数の第３柱状電極１２のうち、第３柱状電極１２Ｂは、一端がはんだボール９に、他端が第２接続層２１２と接している。第３柱状電極１２Ｂは、第２接続層２１２によるＸＹ平面に沿ったまたは立体的な配線層を介し、第１柱状電極１１Ｂまたは第２柱状電極２１Ｃ等と接続されている。第３柱状電極１２Ｂが第２接続層２１２を介し接続される端子等については特に限定されない。

【0020】

第２層２００は、第２半導体素子２０および接続層２１０が第２封止材２５により封止されて得られた層である。第２封止材２５は、複数の第２柱状電極２１を含む各電極間を封止する。第２封止材２５は、電極同士を絶縁する絶縁材であればその組成は特に限定されない。

【0021】

第２柱状電極２１は、第２面Ｓ２に形成された第２半導体素子２０の端子のそれぞれに接続されている。第２柱状電極２１はその一端が第２半導体素子２０の端子に接し、他端がはんだ層２２０に接している。第２柱状電極２１は、銅等の金属によるめっき層であることが好ましく、柱状の電極であることがより好ましい。第２柱状電極２１は、第２半導体素子２０の端子と、再配線層を介して接続されてもよいが、第１半導体素子１０と第２半導体素子２０の端子間の距離を短くする観点からは、再配線層はないか、再配線層の配線は短いことが好ましい。

【0022】

複数の第２柱状電極２１のうち、第２柱状電極２１Ａは、第１半導体素子１０の端子とそれぞれ接続されている。第２柱状電極２１Ａは、第２面Ｓ２と向かい合う第１柱状電極１１Ａと、第１接続層２１１およびはんだ層２２０を介し接続されている。第２柱状電極２１Ａは、その一端が第２半導体素子２０の端子に、他端が第１接続層２１１に接するはんだ層２２０に接している。

【0023】

複数の第２柱状電極２１のうち、第２柱状電極２１Ｂは、第２柱状電極２１ＢにＺ軸方向に向かい合う第３柱状電極１２Ａと接続されている。第２柱状電極２１Ｂは、一端が第２半導体素子２０の端子に、他端が第３接続層２１３に接するはんだ層２２０と接している。

【0024】

複数の第２柱状電極２１のうち、第２柱状電極２１Ｃは、一端が第２半導体素子２０の端子に、他端が第２接続層２１２と接するはんだ層２２０に接している。第２柱状電極２１Ｃは、第２接続層２１２によるＸＹ平面に沿ったまたは立体的な配線層を介し、第１柱状電極１１Ｂまたは第３柱状電極１２Ｂ等と接続されている。第２柱状電極２１Ｃがこの他端を介し接続される端子等については特に限定されない。

【0025】

接続層２１０は、第１柱状電極１１、第２柱状電極２１および第３柱状電極１２から選択される２つの柱状電極の間を接続する。接続層２１０の組成は特に限定されないが、銅を含むことが好ましい。接続層２１０は、銅めっき層であることがより好ましい。接続層２１０のＺ軸方向の厚さは、１μｍ～数十μｍとすることができ、５μｍ～１５μｍが好ましく、例えば１０μｍ程度とすることができる。

【0026】

第１接続層２１１は、第１柱状電極１１Ａと第２柱状電極２１Ａとを接続する層である。第１接続層２１１は、図中下側（Ｚ軸マイナス側）において第１柱状電極１１Ａと接し、図中上側（Ｚ軸プラス側）において、第２柱状電極２１Ａの端部に形成されたはんだ層２２０と接している。

【0027】

図２は、図１の第１接続層２１１の一例を模式的に示すＬ－Ｌ断面の一部を示す図である。上述の通り第１接続層２１１は第２封止材２５により封止され囲まれている。図２には、第１接続層２１１と接続される第１柱状電極１１Ａの接合面のＸＹ平面への投影を破線Ｌ１１Ａで示し、第１接続層２１１と接続される第２柱状電極２１Ａの接合面のＸＹ平面への投影を一点鎖線Ｌ２１Ａで示した。ここで、接合面とは、第１柱状電極１１Ａまたは第２柱状電極２１Ａが第１接続層２１１に接する面である。

【0028】

図２の例では、破線Ｌ１１Ａと一点鎖線Ｌ２１Ａとは重なっていない。この第２柱状電極２１Ａの位置に対する第１柱状電極１１Ａの位置のずれは、第１半導体素子１０を第１面Ｓ１の反対側の面を介して基板に配置するときの位置ずれに起因する。以下では、第１半導体素子１０の当該面を介した基板への接着を適宜ダイボンディングと呼ぶ。図２における位置ずれは、もし第１接続層２１１がＸＹ平面において第２柱状電極２１Ａと同程度の広がりしかもっていなかったとすれば、第１柱状電極１１Ａと第２柱状電極２１Ａとが第１接続層２１１を介して導通せず、あるいは導通が不十分な不良品が製造されてしまうことを意味する。

【0029】

本実施形態における第１接続層２１１の第１面Ｓ１に平行な断面の面積は、第１柱状電極１１Ａおよび第２柱状電極２１Ａそれぞれの第１面Ｓ１に平行な各断面の面積よりも大きくなるように形成するが、第１柱状電極１１および第２柱状電極２１が細密に形成している場合に隣り合う接続層２１０との干渉を避けるためには、第１接続層２１１の直径は第１柱状電極１１Ａおよび第２柱状電極２１Ａに対して１．２倍から１．５倍程度に収める事が好ましく、面積比では４０％～１３０％大きいことが好ましい。あるいは、第１接続層２１１の第１面Ｓ１に平行な断面の面積は、ダイボンディングにおけるＸＹ平面に平行な方向のばらつきに基づいて、第１柱状電極１１Ａと第２柱状電極２１Ａが導通し所望の製造効率を達成できるように設定され得る。
なお、第２接続層２１２および第３接続層２１３のいずれかまたは両方についても、導通を確保し、隣り合う接続層２１０との干渉を避ける観点から、直径を、接続される第１柱状電極１１および第２柱状電極２１に対して１．２倍から１．５倍程度に収める事が好ましく、面積比では４０％～１３０％大きいことが好ましい。

【0030】

図２の例では、第１接続層２１１による効果を分かりやすく説明するため、第１柱状電極１１Ａと第２柱状電極２１ＡとをＸＹ平面に投影したときに重ならないとした。しかし、これは製造上のばらつきの一例を説明するものであり、第１柱状電極１１Ａと第２柱状電極２１Ａの第１接続層２１１に接する面をＸＹ平面に投影したときに、重なる位置関係を有するものとして設計されることが好ましい。

【0031】

第１接続層２１１を介し接続される、第１半導体素子１０の端子と、第２半導体素子２０の端子とを接続する導通部分に沿った距離は、１００μｍ以下であることが好ましい。当該距離が短い程、半導体装置１はより高速な処理が可能となる。製造における精度等の観点から、当該距離は適宜３０μｍ以上とすることができる。

【0032】

図１に戻って、第３接続層２１３を介し接続される、第１半導体素子１０の端子から外部接続部１２０が底面Ｂから露出する面までの導通部分に沿った距離は、５００μｍ以下であることが好ましい。当該距離が短い程、半導体装置１は外部とのより高速なデータの授受が可能となる。製造における精度等の観点から、当該距離は適宜２００μｍ以上とすることができる。

【0033】

はんだ層２２０は、はんだとして第２半導体素子２０と接続層２１０とを固定可能であれば特に限定されない。はんだ層２２０は、フリップチップボンディング用のはんだであることが好ましい。

【0034】

（半導体装置１の製造方法）
図３から図５は、半導体装置１の製造方法の流れを説明するための、半導体装置１の製造における中間体１０００のＹＺ断面を模式的に示す図である。座標系８は、図３（Ａ）にしか示していないが図３から図５までの各図において同様の位置関係である。図３（Ａ）～（Ｄ）、図４（Ｅ）～（Ｈ）、図５（Ｉ）～（Ｋ）は工程順に示されている。通常、１つの基板ＳＢ上に複数の半導体装置１が同時に形成されるが、図３から図５ではわかりやすくするため１つの半導体装置１についてのみ示す。

【0035】

図３（Ａ）は、半導体装置１の製造における第１工程の説明として、基板ＳＢの基板面Ｓ１０に柱状電極である外部接続部１２０を形成することを模式的に示す図である。図３（Ａ）の例では、基板ＳＢは、支持基板Ｃとシード層ＳＬを含み、支持基板Ｃとシード層ＳＬの間に不図示の剥離層が形成されている。剥離層は、支持基板Ｃを剥離するための層である。支持基板Ｃには銅板を使用するが、基板ＳＢの上方に外部接続部１２０を形成できれば素材は特に限定されず、ガラス基板を用いてもよい。

【0036】

外部接続部１２０を形成する方法は特に限定されない。例えば、シード層ＳＬに外部接続部１２０に対応したパターンのレジストを形成し、銅めっきを行い、レジストを除去することで、外部接続部１２０を形成することができる。

【0037】

図３（Ｂ）は、半導体装置１の製造における第２工程を説明するための、中間体１０００の概念図である。この第２工程では、第１半導体素子１０を基板ＳＢに配置する。第１半導体素子１０は、半導体素子本体の第１面Ｓ１にある各端子に第１柱状電極１１が形成され個片化されたものである。第１半導体素子１０は、ダイボンディング用接着剤等を用い、第１面Ｓ１の反対側の面を介して、基板面Ｓ１０の外部接続部１２０が形成されていない位置に接着される。

【0038】

図３（Ｃ）は、半導体装置１の製造における第３工程を説明するための、中間体１０００の概念図である。この第３工程では、第１半導体素子１０が第１封止材１５により封止される。封止の方法は特に限定されず、例えばコンプレッションモールド等により行うことができる。この封止により、第１柱状電極１１および基板側の柱状電極である外部接続部１２０が第１封止材１５により封止される。

【0039】

図３（Ｄ）は、半導体装置１の製造における第４工程を説明するための、中間体１０００の概念図である。この第４工程では、第１封止材１５を、第１柱状電極１１の上面が第１封止材１５から露出するまで研磨する。
なお、第１封止材１５上にレーザーを照射し、第１柱状電極１１および外部接続部１２０の端部の少なくとも一部を露出する開口部を第１封止材１５に形成してもよい。この方法は、特に第１柱状電極１１のＺ軸方向プラス側先端と、外部接続部１２０のＺ軸方向プラス側の先端が略同じ高さの場合には効率的である。

【0040】

図４（Ｅ）は、半導体装置１の製造における第５工程を説明するための、中間体１０００の概念図である。この第５工程では、第１封止材１５に開口部を形成し、外部接続部１２０を露出させる。第４工程と第５工程により、第１封止材１５の一部が除去され、第１柱状電極１１の端部と外部接続部１２０の端部が露出される。第５工程では、Ｚ軸プラス側からマイナス側へレーザーを照射することにより、第１封止材１５において、各外部接続部１２０の対応するＸＹ平面上の位置に開口部である孔Ｖが形成される。レーザーによる加工特性上、孔Ｖは、Ｚ軸方向に沿ってマイナス側に向かうにつれ径が小さくなり、例えば円錐台状となる。

【0041】

図４（Ｆ）は、半導体装置１の製造における第６工程を説明するための、中間体１０００の概念図である。この第６工程では、第１封止材１５に、銅等のめっきにより、外部接続部１２０および第１柱状電極１１と接続された第１めっき層Ｐ１が形成される。第６工程では、無電解めっきにより第１封止材１５の上面および孔Ｖの側面、第１柱状電極１１の上面ならびに外部接続部１２０の上面を銅めっきすることができる。

【0042】

図４（Ｇ）は、半導体装置１の製造における第７工程を説明するための、中間体１０００の概念図である。この第７工程では、第６工程で形成された第１めっき層Ｐ１の上に、レジスト層ＲＴおよび第２めっき層Ｐ２を形成する。例えば、まず、ドライフィルム状のフォトレジスト材を第１めっき層Ｐ１の上にラミネートし、接続層２１０のパターンに基づくパターンでフォトマスクにより露光し、現像する。第１めっき層Ｐ１をシード層として電解めっきを行いレジスト層ＲＴの開口部を少なくとも一部埋める高さまで第２めっき層Ｐ２が形成される。第１めっき層Ｐ１と第２めっき層Ｐ２を合わせためっき層を、めっき層Ｐと呼ぶ。

【0043】

図４（Ｈ）は、半導体装置１の製造における第８工程を説明するための、中間体１０００の概念図である。第８工程では、残存めっき層Ｒが形成される。第１封止材１５の上方において、めっき層Ｐの一部を除去し、残存めっき層Ｒである接続層２１０を形成する。めっき層Ｐの一部を除去する方法は特に限定されず、エッチングによりめっき層Ｐを除去することができ、接続層２１０のパターンで残存めっき層Ｒが形成される。

【0044】

めっき層Ｐのうち孔Ｖ内部に形成される部分は、Ｚ軸マイナス側へ向かうにつれ径が小さくなり、例えば円錐台状である、内部接続部１１０となる。内部接続部１１０と外部接続部１２０が第３柱状電極１２を構成する。形成される接続層２１０の形状および大きさは、図２について説明したように、第１半導体素子１０のダイボンディングにおいてＸＹ平面に沿った方向の位置ずれが起きていたとしても、第１柱状電極１１Ａと第２柱状電極２１Ａの間が十分導通されるように設定される。
なお、電解めっきにより、任意のパターンの配線層または第２半導体素子２０の接合を容易にするための金属層等を適宜形成することができる。

【0045】

図５（Ｉ）は、半導体装置１の製造における第９工程を説明するための、中間体１０００の概念図である。第９工程では、第２半導体素子２０の接合を行う。第９工程では、フリップチップボンディングにより、接続層２１０に、第２半導体素子２０が接合される。第２半導体素子２０は、例えば、Ｃ４（Controlled Collapse Chip Connection）により接続層２１０に搭載され、窒素雰囲気下でリフローすることにより接続層２１０と接合される。

【0046】

第２半導体素子２０の接合により、第１接続層２１１と接続される第１柱状電極１１が第１柱状電極１１Ａとなり、第１接続層２１１と接続される第２柱状電極２１が第２柱状電極２１Ａとなる。Ｚ軸方向に沿って向かい合う第２柱状電極２１および第３柱状電極１２はそれぞれ第２柱状電極２１Ｂおよび第３柱状電極１２Ａとなり、これらの間を接続する接続層２１０は第３接続層２１３となる。第１接続層２１１および第３接続層２１３以外の接続層２１０は第２接続層２１２となり、第２接続層２１２に接続される第２柱状電極２１および第３柱状電極１２は、それぞれ第２柱状電極２１Ｃおよび第３柱状電極１２Ｂとなる。
なお、第２半導体素子２０は、接続層２１０の他、接続層２１０に形成された金属層又は配線層に接合される構成にしてもよい。また、複数の接続層２１０の間等にチップコンデンサ等を配置してもよい。

【0047】

図５（Ｊ）は、半導体装置１の製造における第１０工程を説明するための図である。第１０工程では、第２封止材２５により第２半導体素子２０が封止される。封止の方法は特に限定されず、例えばコンプレッションモールド等により行うことができる。第９工程では、第１封止材１５と第２封止材２５が接するように、接続層２１０と第２柱状電極２１が封止される。

【0048】

図５（Ｋ）は、半導体装置１の製造における第１１工程を説明するための、中間体１０００の概念図である。第１１工程では、基板ＳＢが除去される。除去の方法は特に限定されず、剥離またはエッチング等により行うことができる。基板ＳＢが支持基板Ｃ、剥離層およびシード層ＳＬを含む場合、剥離層を利用して支持基板Ｃを分離した後、エッチングによりシード層ＳＬを除去することができる。

【0049】

第１１工程の後は、外部接続部１２０が底面Ｂから露出する面にはんだボール９が形成された後、ダイシングブレード等を用いて個片化され、半導体パッケージとして構成された半導体装置１（図１）が完成する。
なお、はんだボール９の代わりに、外部接続部１２０に対し、ニッケル、パラジウム、金を用いためっき等により、単層あるいは複層の酸化防止層を形成してもよい。

【0050】

上述の実施の形態によれば、次の作用効果が得られる。
（１）本実施形態の半導体装置の製造方法は、基板ＳＢの一方の面である基板面Ｓ１０に基板側柱状電極（外部接続部１２０）を形成することと、第１面Ｓ１に第１柱状電極１１が形成された第１半導体素子１０を、第１面Ｓ１の反対側の面を介して、基板面Ｓ１０の外部接続部１２０が形成されていない位置に配置することと、外部接続部１２０および第１柱状電極１１を第１封止材１５により封止することと、第１封止材１５の一部を除去し、外部接続部１２０の端部および第１柱状電極１１の端部を露出させることと、第１封止材１５に、めっきにより、外部接続部１２０および第１柱状電極１１を電気的に接続するめっき層Ｐを形成することと、めっき層Ｐの一部を除去し、残存めっき層Ｒを形成することと、残存めっき層Ｒまたは残存めっき層Ｒに形成された金属層若しくは配線層に、第２半導体素子２０を接合することと、第２封止材２５を用いて、第１封止材１５と第２封止材２５が接するように、残存めっき層Ｒと第２半導体素子２０を封止することとを備える。これにより、第１半導体素子１０を基板ＳＢに配置する際の位置ずれにより半導体装置１の配線で十分な導通が得られない可能性を低減することができる。

【0051】

（２）本実施形態の半導体装置の製造方法において、第１柱状電極１１に接する残存めっき層Ｒの第１面Ｓ１に平行な断面の面積は、第１柱状電極１１が残存めっき層Ｒに接する面の面積よりも大きいとすることができる。これにより、より確実に、半導体装置１の配線で十分な導通が得られない可能性を低減することができる。

【0052】

（３）本実施形態の半導体装置の製造方法において、第１封止材１５の一部の除去では、レーザーにより第１封止材１５に開口部である孔Ｖが形成され、外部接続部１２０の端部が露出するようにできる。これにより、効率的に第３柱状電極１２を形成することができる。

【0053】

（４）本実施形態の半導体装置の製造方法において、外部接続部１２０の端部および第１柱状電極１１の端部を露出させた後、露出された面に絶縁層を形成することなく、めっき層Ｐの形成が行われ得る。これにより、当該絶縁層の形成を省略し、より効率的に半導体装置１を製造することができる。

【0054】

（５）本実施形態の半導体装置の製造方法において、第１半導体素子１０の端子と、第２半導体素子２０の端子とを電気的に接続する導通部分に沿った距離は、１００μｍ以下とすることができる。これにより、半導体装置１は、より高速な処理が可能になる。

【0055】

（６）本実施形態の半導体装置の製造方法において、第２半導体素子２０の端子と、第３柱状電極１２の第１封止材１５から露出する面とを電気的に接続する導通部分に沿った距離は、５００μｍ以下であることができる。これにより、半導体装置１は、外部とのより高速なデータの授受が可能になる。

【0056】

（７）本実施形態に係る半導体装置は、第１面Ｓ１に第１柱状電極１１を備える第１半導体素子１０、および、第２面Ｓ２に複数の第２柱状電極２１を備える第２半導体素子２０を備える半導体装置１であって、第２面Ｓ２における第１面Ｓ１と向かい合う第１部分（領域Ｒ１）に形成された第２柱状電極２１Ａと第１柱状電極１１Ａとを電気的に接続する第１接続層２１１と、第２面Ｓ２における上記第１部分とは異なる第２部分に形成された第２柱状電極２１と半導体装置１の実装先の基板とを電気的に接続する第３柱状電極１２と、第１柱状電極１１および第３柱状電極１２を封止する第１封止材１５と、第１封止材１５に接し、複数の第２柱状電極２１と複数の接続層２１０を封止する第２封止材２５とを備える。これにより、より効率的に生産可能な半導体装置１を実現することができる。

【0057】

（８）本実施形態に係る半導体装置において、内部接続部１１０は、第２面Ｓ２に平行な断面の面積がＺ軸にマイナスな方向に向かって徐々に小さくなる。これにより、内部接続部１１０が外部接続部１２０に接する面積が小さくなるため、第５工程において、第１封止材１５から露出する第１柱状電極１１を基準に第１封止材１５にレーザーにより孔Ｖを形成する際に、多少のずれが生じていても問題なく導通を取ることができる。

【0058】

（９）本実施形態の半導体装置において、第１封止材１５と第２封止材２５との間に、絶縁層が存在しないとすることができる。これにより、当該絶縁層の形成を省略し、より効率的に半導体装置１を生産することができる。

【0059】

次のような変形例も本発明の範囲内であり、上述の実施形態と組み合わせることが可能である。以下の変形例において、上述の実施形態と同様の構造、機能を示す部位等に関しては、同一の符号で参照し、適宜説明を省略する。

【0060】

（変形例１）
上述の実施形態において、第２半導体素子２０に対し、複数の第１半導体素子１０が接続されていてもよい。

【0061】

図６は、本変形例の半導体装置２の構成を模式的に示す上面図である。半導体装置２は、２つの第１半導体素子１０Ａおよび１０Ｂと、第２半導体素子２０とを備える。図６では、半導体装置２の上面にある第２封止材２５が示されている。半導体装置２内部の第１半導体素子１０Ａおよび１０Ｂはそれぞれ一点鎖線で輪郭が示されている。半導体装置２内部の第２半導体素子２０は、破線でその輪郭が示されている。

【0062】

図７（Ａ）および７（Ｂ）は、本変形例の半導体装置２の構成を模式的に示す図６のＡ－Ａ断面図およびＢ－Ｂ断面図である。第１半導体素子として１０Ａおよび１０Ｂの２つがある他、各符号は、上述の実施形態と同様の部位を示すものとする。

【0063】

Ａ－Ａ断面では、第１半導体素子１０Ａまたは１０Ｂと、第２半導体素子２０とが対向して配置されている。Ａ－Ａ断面に示されているように、第１半導体素子１０Ａおよび１０Ｂは、それぞれ第１柱状電極１１Ａを備え、第１柱状電極１１Ａは第１接続層２１１およびはんだ層２２０を介して第２柱状電極２１Ａに接続されている。Ｂ－Ｂ断面は第１半導体素子１０Ａまたは１０Ｂを含まず、第１柱状電極１１Ａおよび第２柱状電極２１Ａは存在しない。図７（Ａ）および７（Ｂ）において、第１半導体素子１０Ａまたは１０Ｂと、第２半導体素子２０とが向かい合っていない部分においては、上述の実施形態と同様、第１柱状電極１１Ｂ、第２柱状電極２１Ｂおよび２１Ｃ、第２接続層２１２、第３接続層２１３、第３柱状電極１２Ａおよび１２Ｂが配置されている。
なお、図６および７（Ａ）（Ｂ）の各部の構成は一例にすぎず、各電極は、接続が可能な限り様々な配置をとることが可能である。

【0064】

（変形例２）
上述の変形例１では、１つの第２半導体素子２０に２つの第１半導体素子１０が接続されていたが、１つの第２半導体素子２０に３以上の第１半導体素子１０が接続されていてもよい。あるいは、１つの第１半導体素子１０に２以上の第２半導体素子２０が接続されていてもよい。

【0065】

図８（Ａ）は、本変形例の半導体装置３の構成を模式的に示す上面図である。半導体装置３は、１つの第２半導体素子２０と、４つの第１半導体素子１０とを備える。図８（Ａ）では、半導体装置３の上面にある第２封止材２５が示されている。半導体装置３内部の４つの第１半導体素子１０はそれぞれ一点鎖線で輪郭が示されている。半導体装置３内部の第２半導体素子２０は、破線でその輪郭が示されている。図８（Ｂ）でも同様である。

【0066】

本変形例の半導体装置３では、上面視で四角形である第２半導体素子２０の各辺に重なるように１つずつ第１半導体素子１０が配置されている。これにより、第２半導体素子２０の端子の位置と接続する第１半導体素子１０との関係を簡明にすることができ、半導体装置３の設計が容易になる。

【0067】

（変形例３）
上述の変形例２では、上面視で四角形である第２半導体素子２０の各辺に対応させて１つずつ第１半導体素子１０を配置した。しかし、上面視で四角形の第２半導体素子２０の当該四角形の各頂点に対応させて、第１半導体素子１０を配置してもよい。

【0068】

図８（Ｂ）は、本変形例の半導体装置４の構成を模式的に示す上面図である。半導体装置４では、上面視で、各第１半導体素子１０が、第２半導体素子２０の各頂点と重なる構成となっている。半導体装置４では、例えば、上面視で四角形である第２半導体素子２０の当該四角形の向かい合う２つの辺のそれぞれに、２つの第１半導体素子１０が配置されている。これにより、半導体装置４をより小型化することができる。

【0069】

本発明は上記実施形態の内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

【符号の説明】

【0070】

１，２，３，４…半導体装置、８…座標系、９…はんだボール、１０，１０Ａ，１０Ｂ…第１半導体素子、１１，１１Ａ，１１Ｂ…第１柱状電極、１２，１２Ａ，１２Ｂ…第３柱状電極、１５…第１封止材、２０…第２半導体素子、２１，２１Ａ，２１Ｂ，２１Ｃ…第２柱状電極、２５…第２封止材、１００…第１層、１１０…内部接続部、１２０…外部接続部、２００…第２層、２１０…接続層、２１１…第１接続層、２１２…第２接続層、２１３…第３接続層、２２０…はんだ層、１０００…中間体、Ｃ…支持基板、Ｐ１…第１めっき層、Ｐ２…第２めっき層、Ｐ…めっき層、Ｒ…残存めっき層、Ｒ１…第２面のうち第１面と向かい合う部分、ＲＴ…レジスト層、Ｓ１…第１面、Ｓ２…第２面、Ｓ１０…基板面、ＳＢ…基板、ＳＬ…シード層、Ｖ…孔。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】