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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022139245
(43)【公開日】2022-09-26
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20220915BHJP
G11C 13/00 20060101ALI20220915BHJP
【ＦＩ】
G11C11/16 240
G11C13/00 270F
G11C13/00 480J
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2021039536
(22)【出願日】2021-03-11
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(72)【発明者】
【氏名】中山 昌彦
(72)【発明者】
【氏名】須之内 一正
(72)【発明者】
【氏名】小瀬木 淳一
(57)【要約】
【課題】 リーク電流を的確に制御することが可能な記憶装置を提供する。
【解決手段】 実施形態に係る記憶装置は、第１の方向に延伸する複数の第１の配線１０と、第２の方向に延伸する複数の第２の配線２０と、第１の配線と第２の配線との間に接続され、抵抗変化記憶素子４０を含む複数のメモリセル３０と、第１の配線に電圧を供給する第１の駆動回路と、第２の配線に電圧を供給する第２の駆動回路とを備え、第１の駆動回路は、選択されたメモリセルに接続された選択された第１の配線に電圧Ｖ１を印加し、第２の駆動回路は、選択されたメモリセルに接続された選択された第２の配線に電圧Ｖ１よりも低い電圧Ｖ２を印加し、第１の駆動回路は、選択された第１の配線以外の非選択の第１の配線に、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、第２の駆動回路は、選択された第２の配線以外の非選択の第２の配線に、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する。
【選択図】図２Ａ
【解決手段】 実施形態に係る記憶装置は、第１の方向に延伸する複数の第１の配線１０と、第２の方向に延伸する複数の第２の配線２０と、第１の配線と第２の配線との間に接続され、抵抗変化記憶素子４０を含む複数のメモリセル３０と、第１の配線に電圧を供給する第１の駆動回路と、第２の配線に電圧を供給する第２の駆動回路とを備え、第１の駆動回路は、選択されたメモリセルに接続された選択された第１の配線に電圧Ｖ１を印加し、第２の駆動回路は、選択されたメモリセルに接続された選択された第２の配線に電圧Ｖ１よりも低い電圧Ｖ２を印加し、第１の駆動回路は、選択された第１の配線以外の非選択の第１の配線に、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、第２の駆動回路は、選択された第２の配線以外の非選択の第２の配線に、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
第１の方向に延伸する複数の第１の配線と、
前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に接続され、それぞれが抵抗変化記憶素子を含む複数のメモリセルと、
前記複数の第１の配線に電圧を供給する第１の駆動回路と、
前記複数の第２の配線に電圧を供給する第２の駆動回路と、
を備える記憶装置であって、
前記第１の駆動回路は、選択されたメモリセルに接続された選択された第１の配線に電圧Ｖ１を印加し、
前記第２の駆動回路は、前記選択されたメモリセルに接続された選択された第２の配線に前記電圧Ｖ１よりも低い電圧Ｖ２を印加し、
前記第１の駆動回路は、前記選択された第１の配線以外の非選択の第１の配線に、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、
前記第２の駆動回路は、前記選択された第２の配線以外の非選択の第２の配線に、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する
ことを特徴とする記憶装置。
前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に接続され、それぞれが抵抗変化記憶素子を含む複数のメモリセルと、
前記複数の第１の配線に電圧を供給する第１の駆動回路と、
前記複数の第２の配線に電圧を供給する第２の駆動回路と、
を備える記憶装置であって、
前記第１の駆動回路は、選択されたメモリセルに接続された選択された第１の配線に電圧Ｖ１を印加し、
前記第２の駆動回路は、前記選択されたメモリセルに接続された選択された第２の配線に前記電圧Ｖ１よりも低い電圧Ｖ２を印加し、
前記第１の駆動回路は、前記選択された第１の配線以外の非選択の第１の配線に、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、
前記第２の駆動回路は、前記選択された第２の配線以外の非選択の第２の配線に、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する
ことを特徴とする記憶装置。
【請求項2】
前記非選択の第１の配線に印加される電圧は、前記非選択の第１の配線の位置に応じて設定され、
前記非選択の第２の配線に印加される電圧は、前記非選択の第２の配線の位置に応じて設定される
ことを特徴とする請求項１に記載の記憶装置。
前記非選択の第２の配線に印加される電圧は、前記非選択の第２の配線の位置に応じて設定される
ことを特徴とする請求項１に記載の記憶装置。
【請求項3】
前記非選択の第１の配線に印加される電圧を（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａとし、前記非選択の第２の配線に印加される電圧を（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂとし（ただし、Ｖｏｆｆｓｅｔａ及びＶｏｆｆｓｅｔｂはいずれも正の値）、
前記第２の駆動回路から遠くに位置する非選択の第１の配線に対するＶｏｆｆｓｅｔａの値の方が、前記第２の駆動回路の近くに位置する非選択の第１の配線に対するＶｏｆｆｓｅｔａの値よりも小さく、
前記第１の駆動回路から遠くに位置する非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値の方が、前記第１の駆動回路の近くに位置する非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値よりも小さい
ことを特徴とする請求項１に記載の記憶装置。
前記第２の駆動回路から遠くに位置する非選択の第１の配線に対するＶｏｆｆｓｅｔａの値の方が、前記第２の駆動回路の近くに位置する非選択の第１の配線に対するＶｏｆｆｓｅｔａの値よりも小さく、
前記第１の駆動回路から遠くに位置する非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値の方が、前記第１の駆動回路の近くに位置する非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値よりも小さい
ことを特徴とする請求項１に記載の記憶装置。
【請求項4】
前記第１の配線は、前記第１の配線が配列された方向で複数のグループにグループ分けされ、前記非選択の第１の配線に印加される電圧は、前記第１の配線のグループ毎に設定され、
前記第２の配線は、前記第２の配線が配列された方向で複数のグループにグループ分けされ、前記非選択の第２の配線に印加される電圧は、前記第２の配線のグループ毎に設定される
ことを特徴とする請求項１に記載の記憶装置。
前記第２の配線は、前記第２の配線が配列された方向で複数のグループにグループ分けされ、前記非選択の第２の配線に印加される電圧は、前記第２の配線のグループ毎に設定される
ことを特徴とする請求項１に記載の記憶装置。
【請求項5】
前記非選択の第１の配線に印加される電圧を（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａとし、前記非選択の第２の配線に印加される電圧を（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂとし（ただし、Ｖｏｆｆｓｅｔａ及びＶｏｆｆｓｅｔｂはいずれも正の値）、
前記第２の駆動回路から遠い第１の配線のグループに含まれる非選択の第１の配線に対するＶｏｆｆｓｅｔａの値の方が、前記第２の駆動回路から近い第１の配線のグループに含まれる非選択の第１の配線に対するＶｏｆｆｓｅｔａの値よりも小さく、
前記第１の駆動回路から遠い第２の配線のグループに含まれる非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値の方が、前記第１の駆動回路から近い第２の配線のグループに含まれる非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値よりも小さい
ことを特徴とする請求項４に記載の記憶装置。
前記第２の駆動回路から遠い第１の配線のグループに含まれる非選択の第１の配線に対するＶｏｆｆｓｅｔａの値の方が、前記第２の駆動回路から近い第１の配線のグループに含まれる非選択の第１の配線に対するＶｏｆｆｓｅｔａの値よりも小さく、
前記第１の駆動回路から遠い第２の配線のグループに含まれる非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値の方が、前記第１の駆動回路から近い第２の配線のグループに含まれる非選択の第２の配線に対するＶｏｆｆｓｅｔｂの値よりも小さい
ことを特徴とする請求項４に記載の記憶装置。
【請求項6】
前記電圧Ｖ１の値及び前記電圧Ｖ２の値は、前記選択されたメモリセルの位置に応じて設定され、
前記非選択の第１の配線に印加される電圧及び前記非選択の第２の配線に印加される電圧は、前記選択されたメモリセルの位置に応じて設定される
ことを特徴とする請求項１に記載の記憶装置。
前記非選択の第１の配線に印加される電圧及び前記非選択の第２の配線に印加される電圧は、前記選択されたメモリセルの位置に応じて設定される
ことを特徴とする請求項１に記載の記憶装置。
【請求項7】
前記電圧Ｖ１の値は、前記選択されたメモリセルの位置が前記第１の駆動回路から遠い場合の方が前記第１の駆動回路から近い場合よりも高く、
前記電圧Ｖ２の値は、前記選択されたメモリセルの位置が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも低い
ことを特徴とする請求項６に記載の記憶装置。
前記電圧Ｖ２の値は、前記選択されたメモリセルの位置が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも低い
ことを特徴とする請求項６に記載の記憶装置。
【請求項8】
前記非選択の第１の配線に印加される電圧を（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａとし、前記非選択の第２の配線に印加される電圧を（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂとし（ただし、Ｖｏｆｆｓｅｔａ及びＶｏｆｆｓｅｔｂはいずれも正の値）、
前記Ｖｏｆｆｓｅｔａの値は、前記選択されたメモリセルの位置が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも大きく、
前記Ｖｏｆｆｓｅｔｂの値は、前記選択されたメモリセルの位置が前記第１の駆動回路から遠い場合の方が前記第１の駆動回路から近い場合よりも大きい
ことを特徴とする請求項７に記載の記憶装置。
前記Ｖｏｆｆｓｅｔａの値は、前記選択されたメモリセルの位置が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも大きく、
前記Ｖｏｆｆｓｅｔｂの値は、前記選択されたメモリセルの位置が前記第１の駆動回路から遠い場合の方が前記第１の駆動回路から近い場合よりも大きい
ことを特徴とする請求項７に記載の記憶装置。
【請求項9】
前記電圧Ｖ１の値及び前記電圧Ｖ２の値は、前記選択されたメモリセルの位置に応じて設定され、
前記メモリセルが配列されたアレイ領域は複数のサブアレイ領域を含み、前記非選択の第１の配線に印加される電圧及び前記非選択の第２の配線に印加される電圧は、前記選択されたメモリセルが位置するサブアレイ領域の位置に応じて設定される
ことを特徴とする請求項１に記載の記憶装置。
前記メモリセルが配列されたアレイ領域は複数のサブアレイ領域を含み、前記非選択の第１の配線に印加される電圧及び前記非選択の第２の配線に印加される電圧は、前記選択されたメモリセルが位置するサブアレイ領域の位置に応じて設定される
ことを特徴とする請求項１に記載の記憶装置。
【請求項10】
前記電圧Ｖ１の値は、前記選択されたメモリセルの位置が前記第１の駆動回路から遠い場合の方が前記第１の駆動回路から近い場合よりも高く、
前記電圧Ｖ２の値は、前記選択されたメモリセルの位置が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも低い
ことを特徴とする請求項９に記載の記憶装置。
前記電圧Ｖ２の値は、前記選択されたメモリセルの位置が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも低い
ことを特徴とする請求項９に記載の記憶装置。
【請求項11】
前記非選択の第１の配線に印加される電圧を（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａとし、前記非選択の第２の配線に印加される電圧を（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂとし（ただし、Ｖｏｆｆｓｅｔａ及びＶｏｆｆｓｅｔｂはいずれも正の値）、
前記Ｖｏｆｆｓｅｔａの値は、前記選択されたメモリセルが位置するサブアレイ領域が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも大きく、
前記Ｖｏｆｆｓｅｔｂの値は、前記選択されたメモリセルが位置するサブアレイ領域が前記第１の駆動回路から遠い場合の方が前記第１の駆動回路から近い場合よりも大きい
ことを特徴とする請求項１０に記載の記憶装置。
前記Ｖｏｆｆｓｅｔａの値は、前記選択されたメモリセルが位置するサブアレイ領域が前記第２の駆動回路から遠い場合の方が前記第２の駆動回路から近い場合よりも大きく、
前記Ｖｏｆｆｓｅｔｂの値は、前記選択されたメモリセルが位置するサブアレイ領域が前記第１の駆動回路から遠い場合の方が前記第１の駆動回路から近い場合よりも大きい
ことを特徴とする請求項１０に記載の記憶装置。
【請求項12】
前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項13】
前記複数のメモリセルのそれぞれは、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子をさらに含む
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項14】
前記スイッチング素子は、非線形な電流－電圧特性を有する２端子型のスイッチング素子である
ことを特徴とする請求項１３に記載の記憶装置。
ことを特徴とする請求項１３に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【0002】
半導体基板上に磁気抵抗効果素子等の抵抗変化記憶素子が集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８７９２２６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
リーク電流の低減化を図ることが可能な記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、第１の方向に延伸する複数の第１の配線と、前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との間に接続され、それぞれが抵抗変化記憶素子を含む複数のメモリセルと、前記複数の第１の配線に電圧を供給する第１の駆動回路と、前記複数の第２の配線に電圧を供給する第２の駆動回路と、を備える記憶装置であって、前記第１の駆動回路は、選択されたメモリセルに接続された選択された第１の配線に電圧Ｖ１を印加し、前記第２の駆動回路は、前記選択されたメモリセルに接続された選択された第２の配線に前記電圧Ｖ１よりも低い電圧Ｖ２を印加し、前記第１の駆動回路は、前記選択された第１の配線以外の非選択の第１の配線に、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、前記第２の駆動回路は、前記選択された第２の配線以外の非選択の第２の配線に、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る記憶装置の全体的な概略構成を示したブロック図である。
【図2A】第１の実施形態に係る記憶装置のメモリセルアレイ部の構成を模式的に示した斜視図である。
【図2B】第１の実施形態に係る記憶装置のメモリセルアレイ部の変形例の構成を模式的に示した斜視図である。
【図3】第１の実施形態に係る記憶装置の磁気抵抗効果素子の構成を模式的に示した断面図である。
【図4】第１の実施形態に係る記憶装置のセレクタの構成を模式的に示した断面図である。
【図5】第１の実施形態に係る記憶装置のセレクタの電流－電圧特性を模式的に示した図である。
【図6】第１の実施形態に係る記憶装置の動作を説明するための図である。
【図7】第２の実施形態及び第３の実施形態に係る記憶装置の動作を説明するための図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態を説明する。
【0008】
（実施形態１）
図１は、第１の実施形態に係る不揮発性の記憶装置の全体的な概略構成を示したブロック図である。なお、以下の説明では、記憶装置として磁気記憶装置を例に説明する。
図１は、第１の実施形態に係る不揮発性の記憶装置の全体的な概略構成を示したブロック図である。なお、以下の説明では、記憶装置として磁気記憶装置を例に説明する。
【0009】
本実施形態の磁気記憶装置は、メモリセルアレイ部１００と、ワード線（ＷＬ）駆動回路（第１の駆動回路）２００と、ビット線（ＢＬ）駆動回路（第２の駆動回路）３００とを備えている。
【0010】
図２Ａは、メモリセルアレイ部１００の構成を模式的に示した斜視図である。
【0011】
メモリセルアレイ部１００は、半導体基板（図示せず）を含む下地領域（図示せず）上に設けられており、複数のワード線（第１の配線）１０と、複数のワード線１０と交差する複数のビット線（第２の配線）２０と、複数のワード線１０と複数のビット線２０との間に接続された複数のメモリセル３０とを備えている。
【0012】
なお、図に示されたＸ方向（第１の方向）、Ｙ方向（第２の方向）及びＺ方向（第３の方向）は、互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。
【0013】
ワード線１０及びビット線２０は、メモリセル３０に対して書き込み或いは読み出しを行う際にメモリセル３０に対して所定の信号を供給するものである。なお、図２Ａでは、ワード線１０が下層側に位置し、ビット線２０が上層側に位置しているが、ワード線１０が上層側に位置し、ビット線２０が下層側に位置していてもよい。
【0014】
メモリセル３０は、不揮発性の抵抗変化記憶素子である磁気抵抗効果素子４０と、磁気抵抗効果素子４０に対して直列に接続されたセレクタ（スイッチング素子）５０とを含んでいる。
【0015】
【0016】
図３は、磁気抵抗効果素子４０の構成を模式的に示した断面図である。
【0017】
本実施形態では、磁気抵抗効果素子４０として、ＭＴＪ（Magnetic Tunnel Junction）素子を用いる。磁気抵抗効果素子４０は、記憶層（第１の磁性層）４１と、参照層（第２の磁性層）４２と、トンネルバリア層（非磁性層）４３とを含んでいる。
【0018】
記憶層４１は、可変の磁化方向を有する強磁性層である。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。記憶層４１は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）を含有するＣｏＦｅＢ層で形成されている。
【0019】
参照層４２は、固定された磁化方向を有する強磁性層である。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。参照層４２は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）を含有するＣｏＦｅＢ層と、コバルト（Ｃｏ）と、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された所定元素との超格子層とで構成されている。
【0020】
トンネルバリア層４３は、記憶層４１と参照層４２との間に設けられた絶縁層であり、例えば、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含有するＭｇＯ層で形成されている。
【0021】
記憶層４１の磁化方向が参照層４２の磁化方向に対して平行である場合には、磁気抵抗効果素子４０は相対的に抵抗が低い低抵抗状態であり、記憶層４１の磁化方向が参照層４２の磁化方向に対して反平行である場合には、磁気抵抗効果素子４０は相対的に抵抗が高い高抵抗状態である。したがって、磁気抵抗効果素子４０は、抵抗状態（低抵抗状態、高抵抗状態）に応じて、２値データを記憶することが可能である。また、磁気抵抗効果素子４０には、書き込み電流の方向に応じて、低抵抗状態又は高抵抗状態を設定することが可能である。
【0022】
本実施形態の磁気抵抗効果素子４０は、ＳＴＴ（Spin Transfer Torque）型の磁気抵抗効果素子であり、垂直磁化を有している。すなわち、記憶層４１の磁化方向は記憶層４１の膜面に対して垂直であり、参照層４２の磁化方向は参照層４２の膜面に対して垂直である。
【0023】
なお、図３に示した磁気抵抗効果素子４０は、記憶層４１が下層側に位置し、参照層４２が上層側に位置するボトムフリー型の構造を有しているが、記憶層４１が上層側に位置し、参照層４２が下層側に位置するトップフリー型の構造を有する磁気抵抗効果素子を用いてもよい。
【0024】
図４は、セレクタ５０の構成を模式的に示した断面図である。
【0025】
セレクタ５０は、下部電極５１と、上部電極５２と、下部電極５１と上部電極５２との間に設けられたセレクタ材料層（スイッチング材料層）５３とを含んでいる。セレクタ５０は、非線形な電流－電圧特性を有する２端子型のスイッチング素子であり、２端子間に印加される電圧が閾値未満の場合には高抵抗状態、例えば電気的に非導通状態であり、２端子間に印加される電圧が閾値以上の場合には低抵抗状態、例えば電気的に導通状態となる。なお、線形な電流－電圧特性を有する２端子型のスイッチング素子を適用しても同様な効果を得ることができる。
【0026】
図５は、セレクタ５０の電流－電圧特性の一例を模式的に示した図である。セレクタ５０は、２端子間の電圧が閾電圧Ｖｔｈに達すると、２端子間の電圧はホールド電圧Ｖｈｏｌｄまで低下し、電流が急激に増加する特性を有している。
【0027】
第１の配線１０と第２の配線２０との間に所定電圧以上の電圧を印加することで、セレクタ５０がオン状態（導通状態）となり、セレクタ５０に直列に接続された磁気抵抗効果素子４０に対して書き込み或いは読み出しを行うことが可能となる。
【0028】
次に、本実施形態に係る記憶装置の動作を主として図６を参照して説明する。なお、ここでは、説明を簡単化するため、書き込み動作を例に説明する。
【0029】
書き込み動作を行うときには、ワード線駆動回路２００からワード線ＷＬ（図２Ａ及び図２Ｂのワード線１０に対応）に所定の電圧を供給し（所定の電圧を出力し）、ビット線駆動回路３００からビット線ＢＬ（図２Ａ及び図２Ｂのビット線２０に対応）に所定の電圧を供給する（所定の電圧を出力する）。
【0030】
具体的には、ワード線駆動回路２００は、選択されたメモリセルＭＣＳに接続された選択されたワード線ＷＬＳに、電圧Ｖ１を印加する。また、ビット線駆動回路３００は、選択されたメモリセルＭＣＳに接続された選択されたビット線ＢＬＳに、電圧Ｖ１よりも低い電圧Ｖ２を印加する。
【0031】
また、ワード線駆動回路２００は、選択されたワード線ＷＬＳ以外の非選択のワード線ＷＬＮに、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加する。また、ビット線駆動回路３００は、選択されたビット線ＢＬＳ以外の非選択のビット線ＢＬＮに、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する。
【0032】
より具体的には、ワード線駆動回路２００は、非選択のワード線ＷＬＮに、電圧（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａを印加し、ビット線駆動回路３００は、非選択のビット線ＢＬＮに、電圧（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂを印加する。ただし、Ｖｏｆｆｓｅｔａ及びＶｏｆｆｓｅｔｂは、いずれも正の値である。
【0033】
このように、ワード線駆動回路２００からワード線ＷＬに印加される電圧を設定し、ビット線駆動回路２００からビット線ＢＬに印加される電圧を設定することにより、書き込み電圧（書き込み電流）が適切に制御された書き込み動作を行うことが可能である。
【0034】
ここでは、説明の簡単化のため、ワード線駆動回路２００から出力された電圧がワード線ＷＬ等で電圧の低下を生じることなくメモリセルに印加され、ビット線駆動回路３００から出力された電圧がビット線ＢＬ等で電圧の低下を生じることなくメモリセルに印加されるものとする。
【0035】
一般的な書き込み動作では、上述した実施形態の場合と同様に、選択されたワード線ＷＬＳに電圧Ｖ１が印加され、選択されたビット線ＢＬＳに電圧Ｖ２が印加される。一方、非選択のワード線ＷＬＮ及び非選択のビット線ＢＬＮにはいずれも、電圧（Ｖ１＋Ｖ２）／２が印加される。
【0036】
したがって、選択されたワード線ＷＬＳと選択されたビット線ＢＬＳとの間に接続された選択されたメモリセルＭＣＳには、Ｖ１－Ｖ２の大きさの電圧が印加される。また、選択されたワード線ＷＬＳと非選択のビット線ＢＬＮとの間に接続されたメモリセル及び非選択のワード線ＷＬＳと選択されたビット線ＢＬＮとの間に接続されたメモリセル（以下の説明では、便宜上、これらのメモリセルを、半選択のメモリセルと言う場合もある）には、いずれも（Ｖ１－Ｖ２）／２の大きさの電圧が印加される。
【0037】
上述したことからわかるように、半選択のメモリセルには、選択されたメモリセルに印加される電圧の１／２の電圧が印加されることになる。そのため、半選択のメモリセルにリーク電流が流れ、適切な書き込み動作が阻害されるおそれがある。
【0038】
これに対して、本実施形態では、選択されたワード線ＷＬＳと非選択のビット線ＢＬＮとの間の半選択のメモリセルには、Ｖ１－｛（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂ｝の電圧、すなわち（Ｖ１－Ｖ２）／２－Ｖｏｆｆｓｅｔｂの電圧が印加される。また、非選択のワード線ＷＬＳと選択されたビット線ＢＬＮとの間の半選択のメモリセルには、｛（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａ｝－Ｖ２の電圧、すなわち（Ｖ１－Ｖ２）／２－Ｖｏｆｆｓｅｔａの電圧が印加される。したがって、いずれの場合にも、半選択のメモリセルには、選択されたメモリセルに印加される電圧（Ｖ１－Ｖ２）の１／２の電圧よりも小さな電圧が印加されることになる。
【0039】
以上のように、本実施形態では、半選択のメモリセルに印加される電圧の大きさを低減することができ、半選択のメモリセルに流れるリーク電流を低減することができる。したがって、本実施形態では、リーク電流を的確に制御することが可能となり、消費電流を低減することが可能となる。
【0040】
なお、非選択のワード線ＷＬＮと非選択のビット線ＢＬＮとの間に接続された非選択のメモリセルにも、選択されたメモリセルに印加される電圧（Ｖ１－Ｖ２）の１／２の電圧よりも小さな電圧が印加されるように、非選択のワード線ＷＬＮに印加される電圧及び非選択のビット線ＢＬＮに印加される電圧を設定することが好ましい。
【0041】
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
【0042】
図７は、本実施形態に係る記憶装置の動作を説明するための図である。なお、本実施形態でも、説明を簡単化するため、書き込み動作を例に説明する。
【0043】
本実施形態でも、第１の実施形態と同様に、ワード線駆動回路２００は選択されたワード線ＷＬＳに電圧Ｖ１を印加し、ビット線駆動回路３００は選択されたビット線ＢＬＳに電圧Ｖ１よりも低い電圧Ｖ２を印加する。
【0044】
また、第１の実施形態と同様に、ワード線駆動回路２００は、非選択のワード線ＷＬＮに、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、ビット線駆動回路３００は、非選択のビット線ＢＬＮに、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する。
【0045】
より具体的には、第１の実施形態と同様に、ワード線駆動回路２００は、非選択のワード線ＷＬＮに、電圧（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａを印加し、ビット線駆動回路３００は、非選択のビット線ＢＬＮに、電圧（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂを印加する。
【0046】
上述した第１の実施形態では、Ｖｏｆｆｓｅｔａの値及びＶｏｆｆｓｅｔｂの値はいずれも固定値であったが、本実施形態では、Ｖｏｆｆｓｅｔａの値は非選択のワード線ＷＬＮの位置（ワード線ＷＬが配列された方向の位置）に応じて変化し、Ｖｏｆｆｓｅｔｂの値は非選択のビット線ＢＬＮの位置（ビット線ＢＬが配列された方向の位置）に応じて変化する。すなわち、本実施形態では、非選択のワード線ＷＬＮに印加される電圧は非選択のワード線ＷＬＮの位置（ワード線ＷＬが配列された方向の位置）に応じて設定され、非選択のビット線ＢＬＮに印加される電圧は非選択のビット線ＢＬＮの位置（ビット線ＢＬが配列された方向の位置）に応じて設定される。
【0047】
具体的には、ビット線駆動回路３００から遠くに位置する非選択のワード線ＷＬＮに対するＶｏｆｆｓｅｔａの値の方が、ビット駆動回路３００の近くに位置する非選択のワード線ＷＬＮに対するＶｏｆｆｓｅｔａの値よりも小さくなるようにする。また、ワード線駆動回路２００から遠くに位置する非選択のビット線ＢＬＮに対するＶｏｆｆｓｅｔｂの値の方が、ワード線駆動回路２００の近くに位置する非選択のビット線ＢＬＮに対するＶｏｆｆｓｅｔｂの値よりも小さくなるようにする。
【0048】
通常、ワード線駆動回路２００から出力された電圧は、ワード線ＷＬの抵抗成分等により、ワード線駆動回路２００から離れるにしたがって低下する。すなわち、ワード線駆動回路２００からの距離が遠いほど、ワード線ＷＬの電圧低下量は増加する。そこで、本実施形態では、ワード線駆動回路２００からの距離が遠いほど、Ｖｏｆｆｓｅｔｂの値を減少させるようにしている。ビット線駆動回路３００についても同様であり、本実施形態では、ビット線駆動回路３００からの距離が遠いほど、Ｖｏｆｆｓｅｔａの値を減少させるようにしている。
【0049】
このような電圧印加動作より、半選択のメモリセルに印加される電圧を低減及び均一化することが可能であり、半選択のメモリセルの位置に依存せずに、半選択のメモリセルのリーク電流の低減及び均一化をはかることが可能である。
【0050】
図７に示した例では、ワード線ＷＬは、ワード線ＷＬが配列された方向で複数のグループにグループ分けされている。具体的には、ワード線ＷＬは、サブアレイ領域Ａ１１～Ａ４１のグループ、サブアレイ領域Ａ１２～Ａ４２のグループ、サブアレイ領域Ａ１３～Ａ４３のグループ、及びサブアレイ領域Ａ１４～Ａ４４のグループにグループ分けされている。そして、非選択のワード線ＷＬＮに印加される電圧は、ワード線ＷＬのグループ毎に異なった値に設定される。
【0051】
同様に、ビット線ＢＬは、ビット線ＢＬが配列された方向で複数のグループにグループ分けされている。具体的には、ビット線ＢＬは、サブアレイ領域Ａ１１～Ａ１４のグループ、サブアレイ領域Ａ２１～Ａ２４のグループ、サブアレイ領域Ａ３１～Ａ３４のグループ、及びサブアレイ領域Ａ４１～Ａ４４のグループにグループ分けされている。そして、非選択のビット線ＢＬＮに印加される電圧は、ビット線ＢＬのグループ毎に異なった値に設定される。
【0052】
より具体的には、ビット線駆動回路３００から遠いワード線ＷＬのグループに含まれる非選択のワード線ＷＬに対するＶｏｆｆｓｅｔａの値の方が、ビット駆動回路３００から近いワード線ＷＬのグループに含まれる非選択のワード線ＷＬに対するＶｏｆｆｓｅｔａの値よりも小さい。また、ワード駆動回路２００から遠いビット線ＢＬのグループに含まれる非選択のビット線ＢＬに対するＶｏｆｆｓｅｔｂの値の方が、ワード線駆動回路２００から近いビット線ＢＬのグループに含まれる非選択のビット線ＢＬに対するＶｏｆｆｓｅｔｂ値よりも小さい。
【0053】
本実施形態でも、第１の実施形態と同様に、半選択のメモリセルには、選択されたメモリセルに印加される電圧（Ｖ１－Ｖ２）の１／２の電圧よりも小さな電圧が印加される。したがって、本実施形態でも、半選択のメモリセルに印加される電圧の大きさを低減させることができ、半選択のメモリセルに流れるリーク電流を低減することができる。その結果、リーク電流を的確に制御することが可能となり、消費電流を低減することが可能となる。
【0054】
また、本実施形態では、非選択のワード線ＷＬＮに印加される電圧は非選択のワード線ＷＬＮの位置に応じて設定され、非選択のビット線ＢＬＮに印加される電圧は非選択のビット線ＢＬＮの位置に応じて設定される。これにより、半選択のメモリセルでのリーク電流の低減及び均一化をはかることが可能となる。
【0055】
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第３の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
【0056】
図７は、本実施形態に係る記憶装置の動作を説明するための図である。なお、本実施形態でも、説明を簡単化するため、書き込み動作を例に説明する。
【0057】
本実施形態でも、第１の実施形態と同様に、ワード線駆動回路２００は選択されたワード線ＷＬＳに電圧Ｖ１を印加し、ビット線駆動回路３００は選択されたビット線ＢＬＳに電圧Ｖ１よりも低い電圧Ｖ２を印加する。
【0058】
また、第１の実施形態と同様に、ワード線駆動回路２００は、非選択のワード線ＷＬＮに、（Ｖ１＋Ｖ２）／２とＶ２との間の電圧を印加し、ビット線駆動回路３００は、非選択のビット線ＢＬＮに、Ｖ１と（Ｖ１＋Ｖ２）／２との間の電圧を印加する。
【0059】
より具体的には、第１の実施形態と同様に、ワード線駆動回路２００は、非選択のワード線ＷＬＮに、電圧（Ｖ１＋Ｖ２）／２－Ｖｏｆｆｓｅｔａを印加し、ビット線駆動回路３００は、非選択のビット線ＢＬＮに、電圧（Ｖ１＋Ｖ２）／２＋Ｖｏｆｆｓｅｔｂを印加する。
【0060】
上述した第１の実施形態では、選択されたワード線ＷＬＳに印加される電圧Ｖ１及び選択されたビット線ＢＬＳに印加される電圧Ｖ２はいずれも固定値であったが、本実施形態では、電圧Ｖ１の値及び電圧Ｖ２の値は、選択されたメモリセルＭＣＳの位置に応じて設定される（変化する）。
【0061】
また、本実施形態では、非選択のワード線ＷＬＮに印加される電圧及び非選択のビット線ＢＬＮに印加される電圧は、選択されたメモリセルＭＣＳの位置に応じて設定される。基本的には、非選択のワード線ＷＬＮに印加される電圧は非選択のワード線ＷＬＮの位置によらず一定であり、非選択のビット線ＢＬＮに印加される電圧は非選択のビット線ＢＬＮの位置によらず一定である。すなわち、非選択のワード線ＷＬＮに印加される電圧及び非選択のビット線ＢＬＮに印加される電圧はそれぞれ選択されたメモリセルＭＣＳの位置に応じて変化するが、アレイ領域全体ではそれぞれ一定である。ただし、第２の実施形態の方法を加味して、非選択のワード線ＷＬＮに印加される電圧及び非選択のビット線ＢＬＮに印加される電圧を、非選択のワード線ＷＬＮの位置及び非選択のビット線ＢＬＮの位置に応じて変化させてもよい。
【0062】
具体的には、電圧Ｖ１の値は、選択されたメモリセルＭＣＳの位置がワード線駆動回路２００から遠い場合の方が、ワード線駆動回路３００から近い場合よりも高い。また、電圧Ｖ２の値は、選択されたメモリセルＭＣＳの位置がビット駆動回路３００から遠い場合の方が、ビット駆動回路３００から近い場合よりも低い。
【0063】
より具体的には、Ｖｏｆｆｓｅｔａの値は、選択されたメモリセルＭＣＳの位置がビット駆動回路３００から遠い場合の方が、ビット線駆動回路３００から近い場合よりも大きい。また、Ｖｏｆｆｓｅｔｂの値は、選択されたメモリセルＭＣＳの位置がワード線駆動回路２００から遠い場合の方が、ワード線駆動回路２００から近い場合よりも大きい。
【0064】
ワード線駆動回路２００から出力された電圧は、ワード線ＷＬの抵抗成分等によってワード線駆動回路２００から離れるにしたがって低下する。ワード線駆動回路２００から選択されたメモリセルＭＣＳまでの距離が遠いほど、電圧低下量は増加する。そのため、本実施形態では、電圧低下量を加味して、選択されたワード線ＷＬから選択されたメモリセルＭＣＳに本来印加すべき電圧よりも高い電圧を、選択されたワード線駆動回路２００から選択されたワード線ＷＬに出力する。すなわち、ワード線駆動回路２００から選択されたメモリセルＭＣＳまでの距離が遠いほど、高い電圧をワード線駆動回路２００から選択されたワード線ＷＬＳに出力する。これにより、選択されたワード線ＷＬＳから選択されたメモリセルＭＣＳに本来印加すべき電圧に対応した電圧を、選択されたワード線ＷＬＳから選択されたメモリセルＭＣＳに印加することができる。
【0065】
同様に、ビット線駆動回路３００から選択されたメモリセルＭＣＳまでの距離が遠いほど、低い電圧をビット線駆動回路３００から選択されたビット線ＢＬＳに出力する。これにより、選択されたビット線ＢＬＳから選択されたメモリセルＭＣＳに本来印加すべき電圧に対応した電圧を、選択されたビット線ＢＬＳから選択されたメモリセルＭＣＳに印加することができる。
【0066】
上述したように、本実施形態では、選択されたワード線ＷＬＳから選択されたメモリセルＭＣＳに本来印加すべき電圧よりも高い電圧が、ワード線駆動回路２００から選択されたワード線ＷＬＳに印加される。そのため、本実施形態では、半選択のメモリセルに印加される電圧の増加を抑制するため、Ｖｏｆｆｓｅｔｂの値を増加させるようにしている。また、ワード線駆動回路２００から選択されたワード線ＷＬＳに印加される電圧は、選択されたメモリセルＭＣＳの位置に応じて変化するため、Ｖｏｆｆｓｅｔｂの値も選択されたメモリセルＭＣＳの位置に応じて変化させている。すなわち、ビット線駆動回路３００から非選択のビット線ＢＳＮに印加する電圧を、選択されたメモリセルＭＣＳの位置に応じて変化させている。ビット線駆動回路３００から選択されたビット線ＢＬＳに印加する電圧及びワード線駆動回路２００から非選択のワード線ＷＬＮに印加する電圧についても同様である。このような電圧印加動作より、半選択のメモリセルでのリーク電流の低減及び均一化をはかることが可能となる。
【0067】
図７に示した例では、メモリセルが配列されたアレイ領域が複数のサブアレイ領域Ａ１１～Ａ４４を含み、非選択のワード線ＷＬＮに印加される電圧及び非選択のビット線ＢＬＮに印加される電圧は、選択されたメモリセルＭＣＳが位置するサブアレイ領域Ａ１１～Ａ４４の位置に応じて設定される。
【0068】
具体的には、Ｖｏｆｆｓｅｔａの値は、選択されたメモリセルＭＣＳが位置するサブアレイ領域Ａ１１～Ａ４４がビット線駆動回路３００から遠い場合の方がビット線駆動回路３００から近い場合よりも大きい。また、Ｖｏｆｆｓｅｔｂの値は、選択されたメモリセルＭＣＳが位置するサブアレイ領域Ａ１１～Ａ４４がワード線駆動回路２００から遠い場合の方がワード線駆動回路２００から近い場合よりも大きい。
【0069】
本実施形態でも、第１の実施形態と同様に、半選択のメモリセルには、選択されたメモリセルに印加される電圧（Ｖ１－Ｖ２）の１／２の電圧よりも小さな電圧が印加される。したがって、本実施形態でも、半選択のメモリセルに印加される電圧の大きさを低減させることができ、半選択のメモリセルに流れるリーク電流を低減することができる。その結果、リーク電流を的確に制御することが可能となり、消費電流を低減することが可能となる。
【0070】
また、本実施形態では、選択されたメモリセルＭＣＳの位置に応じて、非選択のワード線ＷＬＮ及び非選択のビット線ＢＬＮに印加する電圧を設定することにより、半選択のメモリセルでのリーク電流の低減及び均一化をはかることが可能となる。
【0071】
なお、上述した第１～第３の実施形態では、書き込み動作について説明したが、読み出し動作についても同様の動作を適用することが可能であり、同様の効果を奏することが可能である。
【0072】
また、上述した第１～第３の実施形態では、抵抗変化記憶素子として磁気抵抗効果素子を用いて説明したが、ＰＣＭ（Phase Change Memory）素子等の他の抵抗変化記憶素子を用いることも可能である。
【0073】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0074】
１０…ワード線（第１の配線） ２０…ビット線（第２の配線）
３０…メモリセル
４０…磁気抵抗効果素子
４１…記憶層 ４２…参照層 ４３…トンネルバリア層
５０…セレクタ
５１…下部電極 ５２…上部電極 ５３…セレクタ材料層
１００…メモリセルアレイ部
２００…ワード線駆動回路（第１の駆動回路）
３００…ビット線駆動回路（第２の駆動回路）
３０…メモリセル
４０…磁気抵抗効果素子
４１…記憶層 ４２…参照層 ４３…トンネルバリア層
５０…セレクタ
５１…下部電極 ５２…上部電極 ５３…セレクタ材料層
１００…メモリセルアレイ部
２００…ワード線駆動回路（第１の駆動回路）
３００…ビット線駆動回路（第２の駆動回路）
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】