特開 2022-139402 炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022139402

(43)【公開日】2022-09-26

(54)【発明の名称】炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220915BHJP

   H01L 29/12 20060101ALI20220915BHJP

   H01L 29/78 20060101ALI20220915BHJP

   H01L 29/861 20060101ALI20220915BHJP

【ＦＩ】

H01L29/78 658F

H01L29/78 652T

H01L29/78 653C

H01L29/78 652J

H01L29/78 652H

H01L29/78 652B

H01L29/78 657C

H01L29/91 C

H01L29/78 658A

H01L29/78 658E

H01L29/78 658G

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021039771

(22)【出願日】2021-03-12

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】小島 貴仁

(72)【発明者】

【氏名】岩谷 将伸

(72)【発明者】

【氏名】畑 謙佑

(57)【要約】

【課題】裏面の酸化膜およびポリシリコンによるウェハ反りの影響等を緩和して、ＥＳＣ吸着エラーや運送エラー等を抑制でき、半導体装置の電気特性不良や電極形成不良等を抑えることができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置の製造方法は、第１半導体層、第２半導体層、第３半導体層を形成する。次に、炭化珪素半導体基板のおもて面にゲート絶縁膜を介してゲート電極を形成する。次に、ゲート電極の表面に第１絶縁膜を形成する。次に、炭化珪素半導体基板の裏面に形成されたゲート絶縁膜、ゲート電極および第１絶縁膜を同時に除去する。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第３半導体層を形成する第３工程と、
前記炭化珪素半導体基板のおもて面にゲート絶縁膜を介してゲート電極を形成する第４工程と、
前記ゲート電極の表面に第１絶縁膜を形成する第５工程と、
前記炭化珪素半導体基板の裏面に形成された前記ゲート絶縁膜、前記ゲート電極および前記第１絶縁膜を同時に除去する第６工程と、
前記第１半導体領域の表面に第１電極を形成する第７工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【請求項2】

前記第５工程の後であって、前記第６工程の前に、
前記ゲート電極上に層間絶縁膜を形成する第９工程と、
前記層間絶縁膜上に、ポリシリコンを形成する第１０工程と、
前記ポリシリコンの表面に第２絶縁膜を形成する第１１工程と、
をさらに有し、
前記第６工程では、前記炭化珪素半導体基板の裏面に形成された前記ゲート絶縁膜、前記ゲート電極、前記第１絶縁膜、前記層間絶縁膜、前記ポリシリコンおよび前記第２絶縁膜を同時に除去することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法

【請求項3】

前記第６工程の後であって、前記第７工程の前に、前記ポリシリコン表面にセンサ部を形成する第１２工程をさらに含むことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。

【請求項4】

前記第６工程ではドライエッチングを用いることを特徴とする請求項１～３のいずれか１つに記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記ドライエッチングは、同一チャンバー内で連続して実施することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。

【請求項6】

前記ドライエッチングのエッチング条件は、すべて同一の条件で実施することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。

【請求項7】

前記ドライエッチングはケミカルドライエッチングで行い、前記エッチング条件は、前記炭化珪素半導体基板と、前記炭化珪素半導体基板の裏面に形成されたゲート絶縁膜との選択比が１００以上であることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。

【請求項8】

前記第３工程と前記第４工程との間に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第１導電型の第１半導体領域を選択的に形成する第１３工程をさらに含むことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項9】

前記第３工程と前記第４工程との間に、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第１４工程をさらに含み、
前記第６工程では、前記ゲート絶縁膜および前記ゲート電極は前記トレンチの内部に形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項10】

前記第１２工程では、前記ポリシリコンにイオン注入を行い、ダイオードを形成することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。

【0003】

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

【0004】

従来、大電流が流せるようにチャネル密度を高くした構造として、トレンチゲート構造を有する炭化珪素半導体装置がある（例えば、特許文献１参照）。炭化珪素半導体装置の信頼性をさらに向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能領域を配置している半導体装置が提案されている。高機能構造とする場合、高機能領域を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能領域のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

【0005】

図１３は、従来の炭化珪素半導体装置の製造方法のフローチャートである。図１３では、トレンチ形成以降の工程を記載している。まず、トレンチを形成し（ステップＳ３０１）、トレンチのダメージを除去するための等方性エッチングや犠牲酸化等を行った後、半導体層に注入したイオンを活性化させるため活性化処理を行う（ステップＳ３０２）。次に、トレンチ内にゲート絶縁膜を形成し（ステップＳ３０３）、ゲート絶縁膜と炭化珪素基板との間の界面準位を低減するためアニールを行う（ステップＳ３０４）。

【0006】

次に、ゲート絶縁膜内にゲート電極を形成し（ステップＳ３０５）、ゲート電極パターンを形成後（ステップＳ３０６）、ゲート電極表面に絶縁膜を形成する（ステップＳ３０７）。次に、絶縁膜上に、層間絶縁膜を形成する（ステップＳ３０８）。

【0007】

次に、温度センス部を形成するため、センサ用多結晶ポリシリコンを形成し（ステップＳ３０９）、センサ用多結晶ポリシリコンパターンを形成し（ステップＳ３１０）、センサ用多結晶ポリシリコン表面に絶縁膜を形成する（ステップＳ３１１）。次に、表面をレジストで保護した後（ステップＳ３１２）、センサ用多結晶ポリシリコン表面にセンサ部を形成する（ステップＳ３１３）。

【0008】

次に、層間絶縁膜をエッチングして、コンタクトホールおよびコンタクト部を形成し（ステップＳ３１４）、コンタクトホール内に電極を埋め、ソース電極パッドを形成する（ステップＳ３１５）。

【0009】

次に、半導体素子の電極周囲に保護膜として、ポリイミド膜を形成後、表面めっきを形成する（ステップＳ３１６）。次に、低抵抗化のため、裏面から研削する（ステップＳ３１７）。次に、裏面にドレイン電極を形成する（ステップＳ３１８）ことで、炭化珪素半導体装置が完成する。

【0010】

このような炭化珪素半導体装置の製造方法では、トレンチゲート内部にゲート絶縁膜やゲート電極を形成する際、熱酸化や炉型のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相蒸着）装置でゲート絶縁膜やゲート電極を成膜するため、本来成膜したい面の裏面にも膜が成膜される。これらの積層膜は、ステップＳ３１７のウェハの薄化時にまとめて研削される。

【0011】

また、Ｓｉ（シリコン）－ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ：絶縁ゲートバイポーラトランジスタ）等の製造プロセスでも、ＣＶＤによる酸化膜やポリシリコン膜は、熱酸化する際に本来成膜したい面の裏面にも膜が成膜される。これらの積層膜もウェハの薄化時にまとめて研削される。

【0012】

また、ＣＦ₄（四フッ化炭素）とＯ₂（酸素）などをエッチャントとしたドライエッチングあるいは緩衝フッ酸溶液を用いたウェットエッチングとドライエッチングとを順に組み合わせたエッチングを用いて、裏面側に積層した一過性の多結晶シリコン酸化膜と一過性の多結晶シリコン膜を完全に除去する技術が公知である（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】特開２０１９－４６９０９号公報

【特許文献2】特開２００３－２４３６５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0014】

ここで、ＳｉＣ－ＭＯＳＦＥＴ等のＳｉＣ基板を用いたデバイスにＳｉデバイスのプロセスをそのまま適用した場合、裏面に回り込んだ成膜層が残っていると、ＳｉＣウェハ反りの影響でＥＳＣ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｃｈｕｃｋ）吸着や運送等に支障をきたす。特に、温度センスや電流センスを搭載したデバイスの場合、酸化膜やポリシリコン層が複数層に重なるため、より支障が顕著になる。この場合、プロセスが正常に実施されず、半導体装置の電気特性不良が発生する。

【0015】

このため、上述の図１３のフローチャートに示すように、炭化珪素半導体装置の製造方法では、裏面を研削する際に、裏面に回り込んだ成膜層を除去している。しかしながら、裏面を研削する際、硬度の高いＳｉＣ基板と、硬度の低い酸化膜、ポリシリコンを同時に研削するため、削れムラ等が発生する。この場合、電極形成不良等が発生する。

【0016】

この発明は、上述した従来技術による問題点を解消するため、裏面の酸化膜およびポリシリコンによるウェハ反りの影響等を緩和して、ＥＳＣ吸着エラーや運送エラー等を抑制でき、半導体装置の電気特性不良や電極形成不良等を抑えることができる炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0017】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第３半導体層を形成する第３工程を行う。次に、前記炭化珪素半導体基板のおもて面にゲート絶縁膜を介してゲート電極を形成する第４工程を行う。次に、前記ゲート電極の表面に第１絶縁膜を形成する第５工程を行う。次に、前記炭化珪素半導体基板の裏面に形成された前記ゲート絶縁膜、前記ゲート電極および前記第１絶縁膜を同時に除去する第６工程を行う。次に、前記第１半導体領域の表面に第１電極を形成する第７工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程を行う。

【0018】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程の後であって、前記第６工程の前に、前記ゲート電極上に層間絶縁膜を形成する第９工程と、前記層間絶縁膜上に、ポリシリコンを形成する第１０工程と、前記ポリシリコンの表面に第２絶縁膜を形成する第１１工程と、をさらに有し、前記第６工程では、前記炭化珪素半導体基板の裏面に形成された前記ゲート絶縁膜、前記ゲート電極、前記第１絶縁膜、前記層間絶縁膜、前記ポリシリコンおよび前記第２絶縁膜を同時に除去することを特徴とする。

【0019】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程の後であって、前記第７工程の前に、前記ポリシリコン表面にセンサ部を形成する第１２工程をさらに含むことを特徴とする。

【0020】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程ではドライエッチングを用いることを特徴とする。

【0021】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記ドライエッチングは、同一チャンバー内で連続して実施することを特徴とする。

【0022】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記ドライエッチングのエッチング条件は、すべて同一の条件で実施することを特徴とする。

【0023】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記ドライエッチングはケミカルドライエッチングで行い、前記エッチング条件は、前記炭化珪素半導体基板と、前記炭化珪素半導体基板の裏面に形成されたゲート絶縁膜との選択比が１００以上であることを特徴とする。

【0024】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程と前記第４工程との間に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第１導電型の第１半導体領域を選択的に形成する第１３工程をさらに含むことを特徴とする。

【0025】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程と前記第４工程との間に、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第１４工程をさらに含み、前記第６工程では、前記ゲート絶縁膜および前記ゲート電極は前記トレンチの内部に形成することを特徴とする。

【0026】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１２工程では、前記ポリシリコンにイオン注入を行い、ダイオードを形成することを特徴とする。

【0027】

上述した発明によれば、裏面積層膜（裏面のゲート絶縁膜、裏面のゲート電極、裏面の第１絶縁膜、裏面の層間絶縁膜、裏面のセンサ用多結晶ポリシリコンおよび裏面の第２絶縁膜）をドライエッチングにより一括除去している。これにより、裏面の酸化膜およびポリシリコンによるウェハ反りの影響等を緩和して、ＥＳＣ吸着エラーや運送エラー等を抑制できる。また、裏面積層膜を除去するためのウェットエッチング工程を省略できる。これにより、硬度の高いＳｉＣ基板と、硬度の低い酸化膜、ポリシリコンを同時に研削することがないため、削れムラが発生せず、電極形成不良が発生することを抑制できる。

【発明の効果】

【0028】

本発明にかかる炭化珪素半導体装置の製造方法によれば、裏面の酸化膜およびポリシリコンによるウェハ反りの影響等を緩和して、ＥＳＣ吸着エラーや運送エラー等を抑制でき、半導体装置の電気特性不良や電極形成不良等を抑えることができるという効果を奏する。

【図面の簡単な説明】

【0029】

【図1】実施の形態１にかかる炭化珪素半導体装置の活性領域の構造を示す断面図である。

【図2】実施の形態１にかかる炭化珪素半導体装置の温度センス部の構造を示す断面図である。

【図3】実施の形態１にかかる炭化珪素半導体装置の製造方法のフローチャートである。

【図4】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図5】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図6】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図7】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図8】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図9】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。

【図10】実施の形態２にかかる炭化珪素半導体装置の製造方法のフローチャートである。

【図11】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図12】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図13】従来の炭化珪素半導体装置の製造方法のフローチャートである。

【発明を実施するための形態】

【0030】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0031】

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の活性領域の構造を示す断面図である。

【0032】

図１に示すように、トレンチ型ＭＯＳＦＥＴ７０は、半導体基板のおもて面（後述するｐ型ベース層６側の面）側にトレンチゲート構造のＭＯＳゲート構造を備えている。炭化珪素半導体基体は、炭化珪素からなるｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１上に第１ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２とｐ型ベース層（第２導電型の第２半導体層）６とを順にエピタキシャル成長させてなる。また、第２ｎ^-型炭化珪素エピタキシャル層４を第１ｎ^-型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。以下、ｎ⁺型炭化珪素基板１と、ｐ型ベース層６と、第１ｎ^-型炭化珪素エピタキシャル層２と、第２ｎ^-型炭化珪素エピタキシャル層４とを併せて炭化珪素半導体基体（炭化珪素からなる半導体基板）とする。

【0033】

トレンチゲート構造のＭＯＳゲート構造は、ｐ型ベース層６、ｎ型ソース領域（第１導電型の第３半導体層）７、ｎ⁺型ソース領域（第１導電型の第１半導体領域）８、ｐ⁺⁺型コンタクト領域９、トレンチ１０、ゲート絶縁膜１１およびゲート電極１２で構成される。

【0034】

具体的には、トレンチ１０は、炭化珪素半導体基体のおもて面から深さ方向ｙにｐ型ベース層６を貫通して、第２ｎ^-型炭化珪素エピタキシャル層４（第２ｎ^-型炭化珪素エピタキシャル層４が設けられていない場合は、第１ｎ^-型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｙとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１０は、例えば、ストライプ状に配置されている。

【0035】

トレンチ１０の内部には、トレンチ１０の内壁に沿ってゲート絶縁膜１１が設けられ、ゲート絶縁膜１１上にトレンチ１０の内部に埋め込むようにゲート電極１２が設けられている。１つのトレンチ１０内のゲート電極１２と、当該ゲート電極１２を挟んで隣り合うメサ領域（隣り合うトレンチ１０間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0036】

第１ｎ^-型炭化珪素エピタキシャル層２のソース側（後述するソース電極１６側）の表面層に、ｐ型ベース層６に接するようにｎ型領域（以下、第２ｎ^-型炭化珪素エピタキシャル層とする）４が設けられていてもよい。第２ｎ^-型炭化珪素エピタキシャル層４は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。この第２ｎ^-型炭化珪素エピタキシャル層４は、例えば、トレンチ１０の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。第２ｎ^-型炭化珪素エピタキシャル層４は、ｐ型ベース層６との界面から、トレンチ１０の底面よりドレイン側（後述するドレイン電極１５側）の位置まで設けられている。

【0037】

第１ｎ^-型炭化珪素エピタキシャル層２の表面層には、第１ｐ⁺型領域３が選択的に設けられていてもよい。第１ｐ⁺型領域３は、隣り合うトレンチ１０の間に配置されている。第２ｎ^-型炭化珪素エピタキシャル層４の内部には、第２ｐ⁺型領域５が選択的に設けられていてもよい。第２ｐ⁺型領域５は、第１ｐ⁺型領域３と深さ方向に対向する位置に、第２ｎ^-型炭化珪素エピタキシャル層４を貫通し、底面が第１ｐ⁺型領域３と接し、上面はｐ型ベース層６に接している。この第２ｐ⁺型領域５を通じて、ｐ型ベース層６と第１ｐ⁺型領域３とが電気的に接続されている。

【0038】

第２ｎ^-型炭化珪素エピタキシャル層４および第２ｐ⁺型領域５の表面には、ｐ型ベース層６が設けられている。ｐ型ベース層６の表面には、ｎ型ソース領域７が設けられている。ｎ型ソース領域７の内部には、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９が選択的に設けられている。ｎ⁺型ソース領域８は、ｎ型ソース領域７のｎ⁺型炭化珪素基板１と反対側の表面層に設けられている。ｎ型ソース領域７およびｎ⁺型ソース領域８は、トレンチ１０の側壁のゲート絶縁膜１１に接し、トレンチ１０の側壁のゲート絶縁膜１１を介してゲート電極１０に対向する。ｎ型ソース領域７の内部には、ｎ型ソース領域７を貫通してｐ型ベース層６に達するｐ⁺⁺型コンタクト領域９が設けられていてもよい。ｐ⁺⁺型コンタクト領域９は、ｎ型ソース領域７およびｎ⁺型ソース領域８と接する。ｐ⁺⁺型コンタクト領域９の不純物濃度は、ｐ型ベース層６の不純物濃度よりも高い。ｎ型ソース領域７は、ｎ⁺型ソース領域８よりドレイン側に設けられ、ｎ型ソース領域７とｎ⁺型ソース領域８は互いに接する。ｎ型ソース領域７とｎ⁺型ソース領域８の幅は、同程度になっている。なお、ｎ⁺型ソース領域８は必須ではない。

【0039】

層間絶縁膜１３は、ゲート電極１２を覆うように、炭化珪素半導体基体のおもて面全面に設けられている。層間絶縁膜１３には、層間絶縁膜１３を深さ方向ｙに貫通して基板おもて面に達するコンタクトホールが開口されている。層間絶縁膜１３のドレイン側には、ゲート絶縁膜１１、ゲート電極表面の絶縁膜２２が設けられている。

【0040】

ソース電極１６は、層間絶縁膜１３に開口されたコンタクトホール内において炭化珪素半導体基体（ｎ⁺型ソース領域８）にオーミック接触し、かつ層間絶縁膜１３によりゲート電極１２と電気的に絶縁されている。ｐ⁺⁺型コンタクト領域９が設けられている場合、ソース電極１６は、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９とオーミック接触する。また、ソース電極１６と層間絶縁膜１３との間に、例えばソース電極１６からゲート電極１２側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。ソース電極１６上にソース電極パッド１４が設けられている。ｎ⁺型炭化珪素基板１の裏面に、裏面電極となるドレイン電極１５が設けられている。ソース電極１６および層間絶縁膜１３とソース電極パッド１４との間にもバリアメタル（不図示）が設けられてよい。

【0041】

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３は、実施の形態１にかかる炭化珪素半導体装置の製造方法のフローチャートである。図３では、トレンチ形成以降の工程を記載している。図４～図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0042】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面（おもて面）上に、ｎ型の不純物、例えば窒素（Ｎ）原子をドーピングしながら炭化珪素でできた第１ｎ^-型炭化珪素エピタキシャル層２をエピタキシャル成長させる。

【0043】

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所定の開口部を有する図示しないイオン注入用マスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によって、ｐ型の不純物、例えばアルミニウム（Ａｌ）原子を、イオン注入することで、第１ｎ^-型炭化珪素エピタキシャル層２の表面層に深さ０．３μｍ以上１．０μｍ以下の第１ｐ⁺型領域３を例えば２．０×１０¹⁷／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下の不純物濃度で形成する。ここまでの状態が図４に示されている。

【0044】

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、窒素等のｎ型の不純物をドーピングした厚さ０．３μｍ以上１．０μｍ以下の第２ｎ^-型炭化珪素エピタキシャル層４を、例えば１．０×１０¹⁶／ｃｍ³以上５．０×１０¹⁷／ｃｍ³以下の不純物濃度で形成する。

【0045】

次に、第２ｎ^-型炭化珪素エピタキシャル層４の表面上に、フォトリソグラフィ技術によって所定の開口部を有する図示しないイオン注入用マスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によって、ｐ型の不純物、例えばアルミニウム原子を、イオン注入することで、第２ｎ^-型炭化珪素エピタキシャル層４の表面層に第２ｎ^-型炭化珪素エピタキシャル層４を貫通する深さの第２ｐ⁺型領域５を、例えば２．０×１０¹⁷／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下の不純物濃度で形成する。ここまでの状態が図５に示されている。

【0046】

次に、第２ｎ^-型炭化珪素エピタキシャル層４の表面上に、ｐ型ベース層６を、例えば５．０×１０¹⁶／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下の不純物濃度でエピタキシャル成長により形成する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、ｐ型ベース層６のチャネル領域にイオン注入を行ってもよい。また、ｐ型ベース層６は、第２ｎ^-型炭化珪素エピタキシャル層４をエピタキシャル成長させた後、アルミニウム等のｐ型の不純物をイオン注入することで形成してもよい。

【0047】

次に、ｐ型ベース層６の表面上に、厚さ０．５μｍ程度のｎ型ソース領域７を、例えば１．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下の不純物濃度でエピタキシャル成長により形成する。ｎ型ソース領域７をエピタキシャル成長により形成した後、さらにリン（Ｐ）または窒素等のｎ型の不純物をｎ型ソース領域７の表面にイオン注入することで、ｎ型ソース領域７の表面層にｎ⁺型ソース領域８を例えば１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下の不純物濃度で形成する。また、ｎ⁺型ソース領域８は、ｎ型ソース領域７上に所定の開口部を有するイオン注入用マスクを、例えば酸化膜で形成し、この酸化膜をマスクとしてイオン注入法によって、選択的に形成することもできる。

【0048】

次に、所定の開口部を有する図示しないイオン注入用マスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によって、ｐ型の不純物、例えばアルミニウム原子を、イオン注入することで、ｎ型ソース領域７およびｎ⁺型ソース領域８の一部にｐ⁺⁺型コンタクト領域９を例えば１．０×１０²⁰／ｃｍ³の不純物濃度となるように形成してもよい。ｐ⁺⁺型コンタクト領域９の不純物濃度はｐ型ベース層６の不純物濃度よりも高く、１．０×１０¹⁹／ｃｍ³以上５．０×１０²⁰／ｃｍ³以下となるように形成することが好ましい。ｐ⁺⁺型コンタクト領域９は、底面がｐ型ベース層６に到達するように形成する。ここまでの状態が図６に示されている。

【0049】

次に、ｎ⁺型ソース領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｎ⁺型ソース領域８、ｎ型ソース領域７およびｐ型ベース層６を貫通し、第２ｎ^-型炭化珪素エピタキシャル層４に達するトレンチ１０を形成する（ステップＳ１０１）。次に、トレンチ形成用マスクを除去する。

【0050】

次に、等方性エッチングによりトレンチのダメージを除去した後、炭化珪素基板表面をカーボンで保護する。次に、１７５０℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型領域３、第２ｐ⁺型領域５、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９の活性化処理を行う（ステップＳ１０２）。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図７に示されている。

【0051】

次に、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９の表面と、トレンチ１０の底面および側壁と、に沿ってゲート絶縁膜１１を形成する（ステップＳ１０３）。このゲート絶縁膜１１は、酸素雰囲気中において１３００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜１１は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0052】

次に、ｐ型ベース層６や第２ｎ^-型炭化珪素エピタキシャル層４などの炭化珪素基板とゲート絶縁膜１１との間に存在する界面準位を低減するため、窒化酸素を含む雰囲気で熱処理（アニール）を行う（ステップＳ１０４）。

【0053】

次に、ゲート絶縁膜１１上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１０内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１０内部に残すことによって、ゲート電極１２を形成する（ステップＳ１０５）。ゲート電極１２には、ｐ型の多結晶シリコン膜を用いてもよい。次に、ゲート電極１２を、半導体チップの表面に設けられるゲート電極パッド（不図示）と接続するためのゲート電極パターンを形成する（ステップＳ１０６）。

【0054】

次に、ゲート電極１２の表面に絶縁膜２２を形成する（ステップＳ１０７）。この絶縁膜２２は、例えば、１０００℃の酸素雰囲気でアニールして熱酸化膜で形成する。以上のゲート絶縁膜１１、ゲート電極１２および絶縁膜２２の形成により、裏面側に、裏面のゲート絶縁膜２３、裏面のゲート電極２４および裏面の第１絶縁膜２５が形成される。ここまでの状態が図８に示されている。

【0055】

次に、表面を保護膜で保護する（ステップＳ１０８）。例えば、フォトリソグラフィ用のレジストで保護膜を形成する。次に、裏面積層膜をドライエッチングにより一括除去する（ステップＳ１０９）。ここで、裏面積層膜は、裏面のゲート絶縁膜２３、裏面のゲート電極２４および裏面の第１絶縁膜２５である。このドライエッチングは、同一チャンバー内で連続して裏面積層膜を一括除去することが好ましい。また、ドライエッチングのエッチング条件は、裏面のゲート絶縁膜２３、裏面のゲート電極２４および裏面の第１絶縁膜２５の除去をすべて同一の条件で実施することが好ましい。例えば、ケミカルドライエッチングで行い、エッチング条件は、ｎ⁺型炭化珪素基板１と裏面のゲート絶縁膜２３の選択比が１００以上として、裏面のゲート絶縁膜２３をエッチングで除去する際、ｎ⁺型炭化珪素基板１がエッチングで除去されないようにすることが好ましい。具体的には、ＣＦ₄とＯ₂をエッチャントとしたケミカルドライエッチングで行うことが好ましい。

【0056】

次に、表面に形成した保護膜を除去する。例えば、酸素プラズマ中の灰化およびＳＰＭ（硫酸と過酸化水素水の混合溶液：Ｓｕｌｆｕｒｉｃ ａｃｉｄ－Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）での剥離で保護膜を除去する。

【0057】

次に、ゲート絶縁膜１１およびゲート電極１２を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１３を形成する（ステップＳ１１０）。層間絶縁膜１３およびゲート絶縁膜１１をフォトリソグラフィによりパターニングしｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９を露出させたコンタクトホールおよびコンタクト部を形成する（ステップＳ１１１）。ここまでの状態が図９に示されている。

【0058】

次に、層間絶縁膜１３に設けられたコンタクトホール内および層間絶縁膜１３上にソース電極１６となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。その後、例えば７００℃程度の温度で熱処理を行って導電性の膜と炭化珪素を選択的に反応させた後、未反応部分の導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１６を残し、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９とソース電極１６とを接触させる。

【0059】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１６上および層間絶縁膜１３上に、ソース電極パッド１４となる金属層を成膜する。このとき、チタンまたは窒化チタンからなるバリアメタル（不図示）を先に形成してもよい。金属層の層間絶縁膜１３上の厚さは、例えば、５．５μｍであってもよい。金属層は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、金属膜を選択的に除去して、ソース電極パッド１４を形成する（ステップＳ１１２）。

【0060】

次に、ソース電極パッド１４上に選択的にポリイミド膜（不図示）を形成し、ポリイミド膜をマスクとして用いて、ソース電極パッド１４上の、ポリイミド膜が設けられていない部分に、ＮｉＰ（ニッケルリン）無電解めっきで選択的に表面電極膜を形成する（ステップＳ１１３）。

【0061】

次に、ｎ⁺型炭化珪素基板１のおもて面を保護膜（不図示）で覆って保護した後、低抵抗化のため、ｎ⁺型炭化珪素基板１の第２主面（裏面）側からグラインダ等で機械的に研削して（ステップＳ１１４）、ｎ⁺型炭化珪素基板１を薄化する。

【0062】

次に、ｎ⁺型炭化珪素基板１の第２主面（裏面）上に、ドレイン電極１５となる導電性の膜、例えばモリブデン膜とニッケル膜を、例えばスパッタ法により続けて成膜する。その後、レーザーアニールなどの熱処理を行って、ｎ⁺型炭化珪素基板１と導電性の膜を反応させてオーミック接合することでドレイン電極を形成する（ステップＳ１１５）。

【0063】

次に、ドレイン電極１５の表面に、ドレイン電極パッド（不図示）として、チタン、ニッケルおよび金をこの順で成膜する。このようにして、図１に示すトレンチ型ＭＯＳＦＥＴ７０が完成する。

【0064】

以上、説明したように、実施の形態１によれば、裏面積層膜（裏面のゲート絶縁膜、裏面のゲート電極および裏面の第１絶縁膜）をドライエッチングにより一括除去している。これにより、裏面の酸化膜およびポリシリコンによるウェハ反りの影響等を緩和して、ＥＳＣ吸着エラーや運送エラー等を抑制できる。また、裏面積層膜を除去するためのウェットエッチング工程を省略できる。これにより、硬度の高いＳｉＣ基板と、硬度の低い酸化膜、ポリシリコンを同時に研削することがないため、削れムラが発生せず、電極形成不良が発生することを抑制できる。

【0065】

（実施の形態２）
次に、実施の形態２について説明する。実施の形態２にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の構造は、温度センス部を有する点で実施の形態１にかかる炭化珪素半導体装置と異なる。なおトレンチ型ＭＯＳＦＥＴ７０の構造は実施の形態１と同じであるため、記載を省略する。

【0066】

図２は、実施の形態１にかかる炭化珪素半導体装置の温度センス部の構造を示す断面図である。温度センス部は、ダイオードの温度特性を利用してメイン半導体素子の温度を検出する機能を有する。このため、温度センス部は、メイン半導体素子のオン時に主電流が流れる活性領域に設けられている。ここでは、センサ部の例として、温度センサ部を示すが、ポリシリコンから構成されるセンサ部であれば温度センサ部以外のセンサ部であってもよい。

【0067】

例えば、温度センス部には、後述するｐ型ポリシリコン層２０とｎ型ポリシリコン層２１とからなるダイオードが設けられている。このダイオードの順方向電圧Ｖｆは、温度により変化して、温度が高いほど順方向電圧Ｖｆは低くなる。このため、事前に温度と順方向電圧Ｖｆとの関係を取得しておき、トレンチ型ＭＯＳＦＥＴ７０が動作中にダイオードの順方向電圧Ｖｆを測定することにより、トレンチ型ＭＯＳＦＥＴ７０の温度を測定することができる。

【0068】

図２に示すように、温度センス部は、ｎ⁺型炭化珪素基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、に第１ｎ^-型炭化珪素エピタキシャル層２が堆積され第１ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側にｐ型ベース層６が設けられている。ｐ型ベース層６と第１ｎ^-型炭化珪素エピタキシャル層２の間に、第２ｎ^-型炭化珪素エピタキシャル層４が設けられていてもよい。また、第１ｎ^-型炭化珪素エピタキシャル層２内に第１ｐ⁺型領域３が、第１ｎ^-型炭化珪素エピタキシャル層４内に第２ｐ⁺型領域５が設けられていてもよい。

【0069】

また、ｐ型ベース層６上にはｐ⁺⁺型コンタクト領域９が全面に設けられており、その上に層間絶縁膜１３が設けられている。ｐ型ポリシリコン層２０およびｎ型ポリシリコン層２１が、層間絶縁膜１３上に設けられている。ｐ型ポリシリコン層２０とｎ型ポリシリコン層２１は、ｐｎ接合で形成されたポリシリコンダイオードである。

【0070】

ｐ型ポリシリコン層２０上にアノード電極３０が設けられ、アノード電極パッド（不図示）が、アノード電極３０を介してｐ型ポリシリコン層２０に電気的に接続されている。ｎ型ポリシリコン層２１上にカソード電極３１が設けられ、カソード電極パッド（不図示）は、カソード電極３１を介してｎ型ポリシリコン層２１に電気的に接続されている。また、ｐ型ポリシリコン層２０とｎ型ポリシリコン層２１を覆う絶縁膜２９が設けられている。

【0071】

（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１０は、実施の形態２にかかる炭化珪素半導体装置の製造方法のフローチャートである。図１１および図１２は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。製造途中の状態を示す断面図において、実施の形態１と同じである図は、記載を省略している。

【0072】

まず、実施の形態１と同様に、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する工程から、ｎ⁺型ソース領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する工程を行う。このとき、温度センス部となる部分には、第１ｐ⁺型領域３と第２ｐ⁺型領域５とｐ⁺⁺型コンタクト領域９とを形成しておく。

【0073】

次に、ドライエッチングによってｎ⁺型ソース領域８、ｎ型ソース領域７およびｐ型ベース層６を貫通し、第２ｎ^-型炭化珪素エピタキシャル層４に達するトレンチ１０を形成する（ステップＳ２０１）。次に、トレンチ形成用マスクを除去する。

【0074】

次に、トレンチのダメージを除去するための等方性エッチングを行った後、表面をカーボンで保護した状態で活性化処理を行う（ステップＳ２０２）。これにより、第１ｐ⁺型領域３、第２ｐ⁺型領域５、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９が活性化される。ここまでの状態が図７に示されている。

【0075】

次に、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９の表面と、トレンチ１０の底面および側壁と、に沿ってゲート絶縁膜１１を形成する（ステップＳ２０３）。このゲート絶縁膜１１は、酸素雰囲気中において１３００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜１１は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0076】

次に、窒化酸素を含む雰囲気で熱処理（アニール）を行い。ｐ型ベース層６や第２ｎ^-型炭化珪素エピタキシャル層４などの炭化珪素基板とゲート絶縁膜１１との間に存在する界面準位を低減する（ステップＳ２０４）。

【0077】

次に、ゲート絶縁膜１１上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１０内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１０内部に残すことによって、ゲート電極１２を形成する（ステップＳ２０５）。ゲート電極１２には、ｐ型の多結晶シリコン膜を用いてもよい。次に、ゲート電極１２を、半導体チップの表面に設けられるゲート電極パッド（不図示）と接続するためのゲート電極パターンを形成する（ステップＳ２０６）。

【0078】

次に、ゲート電極１２の表面に絶縁膜２２を形成する（ステップＳ２０７）。この絶縁膜２２は、例えば、１０００℃の酸素雰囲気でアニールして熱酸化膜で形成する。以上のゲート絶縁膜１１、ゲート電極１２および絶縁膜２２の形成により、裏面側に裏面のゲート絶縁膜２３、裏面のゲート電極２４および裏面の第１絶縁膜２５が形成される。ここまでの状態が図８に示されている。

【0079】

次に、ゲート絶縁膜１１およびゲート電極１２を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１３を形成する（ステップＳ２０８）。層間絶縁膜１３の形成により、裏面側に、裏面の層間絶縁膜２６が形成される。次に、層間絶縁膜１３の表面にセンサ部を形成する。例えば、ドーピングされていない多結晶ポリシリコン３２を層間絶縁膜１３の表面に形成し（ステップＳ２０９）、この多結晶ポリシリコン３２をフォトリソグラフィによりパターニングし、センサ用多結晶ポリシリコンパターンを形成する（ステップＳ２１０）。

【0080】

次に、センサ用の多結晶ポリシリコン表面に絶縁膜２９を形成する（ステップＳ２１１）。この絶縁膜２９は、例えば、１０００℃の酸素雰囲気でアニールして熱酸化膜で形成する。以上のセンサ用多結晶ポリシリコン３２の形成、センサ用多結晶ポリシリコンの絶縁膜２９の形成により、裏面側に、裏面のセンサ用多結晶ポリシリコン２７および裏面のセンサ用多結晶ポリシリコンの絶縁膜２８（以下、第２絶縁膜と称する）が形成される。ここまでの状態が図１１および図１２に示されている。

【0081】

次に、表面を保護膜で保護する（ステップＳ２１２）。例えば、フォトリソグラフィ用のレジストで保護膜を形成する。次に、裏面積層膜をドライエッチングにより一括除去する（ステップＳ２１３）。ここで、裏面積層膜は、裏面のゲート絶縁膜２３、裏面のゲート電極２４、裏面の第１絶縁膜２５、裏面の層間絶縁膜２６、裏面のセンサ用多結晶ポリシリコン２７および裏面の第２絶縁膜２８である。

【0082】

このドライエッチングは、同一チャンバー内で連続して裏面積層膜を一括除去することが好ましい。例えば、チャンバーに半導体基板を入れ、裏面の第２絶縁膜２８、裏面のセンサ用多結晶ポリシリコン２７、裏面の層間絶縁膜２６、裏面の第１絶縁膜２５、裏面のゲート電極２４、裏面のゲート絶縁膜２３の順で連続して除去する。また、ドライエッチングのエッチング条件は、裏面のゲート絶縁膜２３、裏面のゲート電極２４、裏面の第１絶縁膜２５、裏面のセンサ用多結晶ポリシリコン２７および裏面の第２絶縁膜２８の除去をすべて同一の条件で実施することが好ましい。例えば、ケミカルドライエッチングで行い、エッチング条件は、ｎ⁺型炭化珪素基板１と裏面のゲート絶縁膜２３との選択比が１００以上であり、裏面のゲート絶縁膜２３をエッチングで除去する際、ｎ⁺型炭化珪素基板１がエッチングで除去されないようにする。具体的には、ＣＦ₄とＯ₂を混合したケミカルドライエッチングで行うことが好ましい。

【0083】

次に、表面に形成した保護膜を除去する。例えば、酸素プラズマ中の灰化およびＳＰＭでの剥離で保護膜を除去する。次に、センサ用多結晶ポリシリコン表面にセンサ部を形成する（ステップＳ２１４）。例えば、センサ用多結晶ポリシリコン３２の一部にアノード部分、カソード部分となるｐ型不純物、ｎ型不純物をイオン注入することで、ｐ型ポリシリコン層２０およびｎ型ポリシリコン層２１を形成する。

【0084】

次に、層間絶縁膜１３およびゲート絶縁膜１１をフォトリソグラフィによりパターニングしｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９を露出させたコンタクトホールおよびコンタクト部を形成する（ステップＳ２１５）。ここまでの状態が図９に示されている。

【0085】

次に、層間絶縁膜１３に設けられたコンタクトホール内および層間絶縁膜１３上にソース電極１６となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。その後、例えば７００℃程度の温度で熱処理を行って導電性の膜と炭化珪素を選択的に反応させた後、未反応部分の導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１６を残し、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９とソース電極１６とを接触させる。

【0086】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１６上および層間絶縁膜１３上に、ソース電極パッド１４となる金属層を成膜する。このとき、チタンまたは窒化チタンからなるバリアメタル（不図示）を先に形成してもよい。金属層の層間絶縁膜１３上の厚さは、例えば、５．５μｍであってもよい。金属層は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、金属膜を選択的に除去して、ソース電極パッド１４を形成する（ステップＳ２１６）。

【0087】

次に、ソース電極パッド１４上に選択的にポリイミド膜（不図示）を形成し、ポリイミド膜をマスクとして用いて、ソース電極パッド１４上の、ポリイミド膜が設けられていない部分に、ＮｉＰ（ニッケルリン）無電解めっきで選択的に表面電極膜を形成する（ステップＳ２１７）。

【0088】

次に、ｎ⁺型炭化珪素基板１のおもて面を保護膜（不図示）で覆って保護した後、低抵抗化のため、ｎ⁺型炭化珪素基板１の第２主面（裏面）側からグラインダ等で機械的に研削して（ステップＳ２１８）、ｎ⁺型炭化珪素基板１を薄化する。

【0089】

次に、ｎ⁺型炭化珪素基板１の第２主面（裏面）上に、ドレイン電極１５となる導電性の膜、例えばモリブデン膜とニッケル膜を、例えばスパッタ法により続けて成膜する。その後、レーザーアニールなどの熱処理を行って、ｎ⁺型炭化珪素基板１と導電性の膜を反応させてオーミック接合することでドレイン電極を形成する（ステップＳ２１９）。

【0090】

次に、ドレイン電極１５の表面に、ドレイン電極パッド（不図示）として、チタン、ニッケルおよび金をこの順で成膜する。このようにして、図１に示すトレンチ型ＭＯＳＦＥＴ７０が完成する。

【0091】

以上、説明したように、実施の形態２によれば、裏面積層膜（裏面のゲート絶縁膜、裏面のゲート電極、裏面の第１絶縁膜、裏面の層間絶縁膜、裏面のセンサ用多結晶ポリシリコンおよび裏面の第２絶縁膜）をドライエッチングにより一括除去している。これにより、裏面の酸化膜およびポリシリコンによるウェハ反りの影響等を緩和して、ＥＳＣ吸着エラーや運送エラー等を抑制できる。また、裏面積層膜を除去するためのウェットエッチング工程を省略できる。これにより、硬度の高いＳｉＣ基板と、硬度の低い酸化膜、ポリシリコンを同時に研削することがないため、削れムラが発生せず、電極形成不良が発生することを抑制できる。

【0092】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、トレンチ型ＭＯＳＦＥＴで説明したが、プレーナ型ＭＯＳＦＥＴでも同様に成り立つ。

【産業上の利用可能性】

【0093】

以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0094】

１ ｎ⁺型炭化珪素基板
２ 第１ｎ^-型炭化珪素エピタキシャル層
３ 第１ｐ⁺型領域
４ 第２ｎ^-型炭化珪素エピタキシャル層
５ 第２ｐ⁺型領域
６ ｐ型ベース層
７ ｎ型ソース領域
８ ｎ⁺型ソース領域
９ ｐ⁺⁺型コンタクト領域
１０ トレンチ
１１ ゲート絶縁膜
１２ ゲート電極
１３ 層間絶縁膜
１４ ソース電極パッド
１５ ドレイン電極
１６ ソース電極
２０ ｐ型ポリシリコン層
２１ ｎ型ポリシリコン層
２２ ゲート電極表面の絶縁膜
２３ 裏面のゲート絶縁膜
２４ 裏面のゲート電極
２５ 裏面の第１絶縁膜
２６ 裏面の層間絶縁膜
２７ 裏面のセンサ用多結晶ポリシリコン
２８ 裏面の第２絶縁膜
２９ 絶縁膜
３０ アノード電極
３１ カソード電極
３２ センサ用多結晶ポリシリコン
７０ トレンチ型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】