特開 2022-139644 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022139644

(43)【公開日】2022-09-26

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220915BHJP

   H01L 27/11556 20170101ALI20220915BHJP

   H01L 21/336 20060101ALI20220915BHJP

【ＦＩ】

H01L27/11582

H01L27/11556

H01L29/78 371

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021040124

(22)【出願日】2021-03-12

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100170058

【弁理士】

【氏名又は名称】津田 拓真

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】越智 悠介

(72)【発明者】

【氏名】勝又 竜太

(72)【発明者】

【氏名】福田 真大

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083JA02

5F083JA04

5F083JA19

5F083JA39

5F083MA06

5F083MA19

5F083PR21

5F083ZA01

5F083ZA12

5F101BA02

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】従来よりも小型化することのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１０は、ｚ方向に積層された複数の導電体層４０と、ｙ方向に複数並ぶように形成されたビット線ＢＬと、ビット線ＢＬに接続されているピラー５０と、複数のピラー５０が配置された領域を、複数のセル領域ＣＡＲに区分するように設けられた絶縁体９１、９２と、を備える。末端列ＬＮｅに含まれており互いに隣接するピラー５０同士の間隔が、少なくとも一部において、内部列ＬＮｉに含まれており互いに隣接するピラー５０同士の間隔よりも拡大されている。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１方向に積層された複数の導電体層と、
前記第１方向に対し交差する第２方向に伸びており、前記第１方向及び前記第２方向の両方に対し交差する第３方向に並ぶ複数のビット線と、
前記第１方向に前記複数の導電体層を貫通し、前記複数のビット線と電気的に接続された半導体層を含み、前記第３方向に並ぶことで第１列を構成する複数の第１ピラーと、
前記複数の第１ピラーの前記第２方向に隣接し、前記第１方向に前記複数の導電体層を貫通し、前記複数のビット線と電気的に接続された半導体層を含み、前記第３方向に並ぶことで第２列を構成する複数の第２ピラーと、
前記複数の第２ピラーの前記第２方向に設けられ、前記複数の導電体層内を前記第１方向および前記第３方向に伸び、前記複数の導電体層を前記第２方向に分割する絶縁体と、を備え、
前記第２列に含まれる前記複数の第２ピラーのうちの少なくとも一部の隣接する前記第２ピラー同士の間隔が、前記第１列に含まれる前記複数の第１ピラーのうちの隣接する前記第１ピラー同士の間隔よりも拡大された、半導体記憶装置。

【請求項2】

前記第１方向に前記導電体層を貫通しており、前記ビット線には接続されていないダミーピラーを更に備え、
第１方向に沿って見た場合において、前記絶縁体が前記ダミーピラーと重なっている、請求項１に記載の半導体記憶装置。

【請求項3】

前記絶縁体には、
前記第２列に含まれる前記複数の第２ピラーのうちの隣接する前記第２ピラー同士の間隔が拡大された部分、に向けて突出する凸部が形成されている、請求項１又は２に記載の半導体記憶装置。

【請求項4】

前記絶縁体を挟んで互いに隣り合う一対の領域のうち、一方を第１セル領域とし、他方を第２セル領域としたときに、
前記絶縁体には、
前記第１セル領域の前記第２列に含まれる前記複数の第２ピラーうちの少なくとも一部の隣接する前記第２ピラー同士の間隔が拡大されている部分、に向けて突出する第１凸部と、
前記第２セル領域の前記第２列に含まれる前記複数の第２ピラーうちの少なくとも一部の隣接する前記第２ピラー同士の間隔が拡大されている部分、に向けて突出する第２凸部と、が形成されており、
前記第１凸部と前記第２凸部とが、前記第３方向で互いに異なる位置に配置されている、請求項３に記載の半導体記憶装置。

【請求項5】

前記第１列は前記第２方向に複数並んでおり、
互いに隣り合う一対の前記第１列のうち、一方の前記第１列に含まれる前記第１ピラーは、他方の前記第１列に含まれる前記第１ピラーに対し、前記第３方向にずれた位置に配置されている、請求項１乃至４のいずれか１項に記載の半導体記憶装置。

【請求項6】

前記第２列に含まれる前記第２ピラーは、当該第２列と隣接する前記第１列に含まれる前記第１ピラーに対し、前記第３方向にずれた位置に配置されている、請求項５に記載の半導体記憶装置。

【請求項7】

前記絶縁体によって分割された領域内における前記第１列及び前記第２列の合計数が、４列よりも多く且つ６列以下であり、
前記複数の第１ピラー及び前記複数の第２ピラーには、その直上を３本の前記ビット線が通っているものが含まれる、請求項１乃至６のいずれか１項に記載の半導体記憶装置。

【請求項8】

第１方向に積層された複数の導電体層と、
前記第１方向に対し交差する第２方向に伸びており、前記第１方向及び前記第２方向の両方に対し交差する第３方向に並ぶ複数のビット線と、
前記第１方向に前記複数の導電体層を貫通し、前記複数のビット線と電気的に接続された半導体層を含み、前記第３方向に並ぶことで列を構成する複数のピラーと、
前記複数の導電体層内を前記第１方向および前記第３方向に延び、前記複数の導電体層を前記第２方向に分割する絶縁体と、を備え、
前記絶縁体によって分割された領域のそれぞれは、
第１領域と、前記第２方向に前記第１領域と並ぶ第２領域と、を有し、
前記第１領域における前記列の数は、前記第２領域における前記列の数よりも１つ少ない、半導体記憶装置。

【請求項9】

第１方向に積層された複数の導電体層と、
前記第１方向に対し交差する第２方向に伸びており、前記第１方向及び前記第２方向の両方に対し交差する第３方向に並ぶ複数のビット線と、
前記第１方向に前記複数の導電体層を貫通し、前記複数のビット線と電気的に接続された半導体層を含み、前記第３方向に並ぶことで第１列を構成する複数の第１ピラーと、
前記複数の第１ピラーの前記第２方向に隣接し、前記第１方向に前記複数の導電体層を貫通し、前記複数のビット線と電気的に接続された半導体層を含み、前記第３方向に並ぶことで第２列を構成する複数の第２ピラーと、
前記複数の第２ピラーの前記第２方向に設けられ、前記複数の導電体層内を前記第１方向および前記第３方向に延び、前記複数の導電体層を前記第２方向に分割する絶縁体と、を備え、
前記絶縁体によって分割された領域の数をｎとしたときに、
前記第２列に含まれる前記第２ピラーの数の合計値は、前記第１列に含まれる前記第１ピラーの数に、（ｎ－１）／ｎを乗じて得られる値に等しい、半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は半導体記憶装置に関する。

【背景技術】

【0002】

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、複数のピラーと、複数のビット線とが設けられる。ビット線は、ピラーの上方側において、所定のピッチで並ぶように配置される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－２０５３０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

複数のピラーのそれぞれには、いずれか１つのビット線が接続される。従って、ビット線の配置ピッチは、小型化等の目的で任意の大きさに設定することはできず、ピラーの配置によって制約を受ける。

【0005】

開示された実施形態によれば、従来よりも小型化することのできる半導体記憶装置が提供される。

【課題を解決するための手段】

【0006】

実施形態に係る半導体記憶装置は、第１方向に積層された複数の導電体層と、第１方向に対し交差する第２方向に伸びており、第１方向及び第２方向の両方に対し交差する第３方向に並ぶ複数のビット線と、第１方向に複数の導電体層を貫通し、複数のビット線と電気的に接続された半導体層を含み、第３方向に並ぶことで第１列を構成する複数の第１ピラーと、複数の第１ピラーの第２方向に隣接し、第１方向に複数の導電体層を貫通し、複数のビット線と電気的に接続された半導体層を含み、第３方向に並ぶことで第２列を構成する複数の第２ピラーと、複数の第２ピラーの第２方向に設けられ、複数の導電体層内を第１方向および第３方向に伸び、複数の導電体層を第２方向に分割する絶縁体と、を備える。この半導体記憶装置では、第２列に含まれる複数の第２ピラーのうちの少なくとも一部の隣接する第２ピラー同士の間隔が、第１列に含まれる複数の第１ピラーのうちの隣接する第１ピラー同士の間隔よりも拡大されている。

【図面の簡単な説明】

【0007】

【図1】図１は、第１実施形態に係るメモリシステムの構成例を示すブロック図である。

【図2】図２は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。

【図3】図３は、第１実施形態に係る半導体記憶装置の等価回路を示す図である。

【図4】図４は、第１実施形態に係る半導体記憶装置の構成を示す図である。

【図5】図５は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。

【図6】図６は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。

【図7】図７は、第１実施形態におけるピラー等の配置を示す図である。

【図8】図８は、比較例におけるピラー等の配置を示す図である。

【図9】図９は、比較例におけるピラー等の配置を示す図である。

【図10】図１０は、第２実施形態におけるピラー等の配置を示す図である。

【図11】図１１は、第３実施形態におけるピラー等の配置を示す図である。

【図12】図１２は、第４実施形態におけるピラー等の配置を示す図である。

【図13】図１３は、第４実施形態におけるピラーの配置を模式的に示す図である。

【図14】図１４は、第５実施形態におけるピラー等の配置を示す図である。

【図15】図１５は、第５実施形態におけるピラーの配置を模式的に示す図である。

【図16】図１６は、第６実施形態におけるピラー等の配置を示す図である。

【図17】図１７は、変形例におけるピラー等の配置を示す図である。

【発明を実施するための形態】

【0008】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0009】

第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置１０を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置１０とを備える。尚、半導体記憶装置１０は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置１０の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

【0010】

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置１０からのデータの読み出しを制御する。

【0011】

メモリコントローラ１と半導体記憶装置１０との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

【0012】

チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置１０に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置１０に指示する。

【0013】

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置１０からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置１０の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置１０に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置１０とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

【0014】

メモリコントローラ１は、ＲＡＭ３０１と、プロセッサ３０２と、ホストインターフェイス３０３と、ＥＣＣ回路３０４と、メモリインターフェイス３０５と、を備える。ＲＡＭ３０１、プロセッサ３０２、ホストインターフェイス３０３、ＥＣＣ回路３０４、及びメモリインターフェイス３０５は、互いに内部バス３０６で接続されている。

【0015】

ホストインターフェイス３０３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス３０６に出力する。また、ホストインターフェイス３０３は、半導体記憶装置１０から読み出されたユーザデータ、プロセッサ３０２からの応答等をホストへ送信する。

【0016】

メモリインターフェイス３０５は、プロセッサ３０２の指示に基づいて、ユーザデータ等を半導体記憶装置１０へ書き込む処理、及び、半導体記憶装置１０から読み出す処理を制御する。

【0017】

プロセッサ３０２は、メモリコントローラ１を統括的に制御する。プロセッサ３０２は、例えばＣＰＵやＭＰＵ等である。プロセッサ３０２は、ホストからホストインターフェイス３０３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０へのユーザデータ及びパリティの書き込みをメモリインターフェイス３０５へ指示する。また、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０からのユーザデータ及びパリティの読み出しをメモリインターフェイス３０５へ指示する。

【0018】

プロセッサ３０２は、ＲＡＭ３０１に蓄積されるユーザデータに対して、半導体記憶装置１０上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス３０６経由でＲＡＭ３０１に格納される。プロセッサ３０２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置１０の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置１０に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置１０に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

【0019】

プロセッサ３０２は、ユニットデータごとに書き込み先の半導体記憶装置１０のメモリ領域を決定する。半導体記憶装置１０のメモリ領域には物理アドレスが割当てられている。プロセッサ３０２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ３０２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置１０へ書き込むようメモリインターフェイス３０５へ指示する。プロセッサ３０２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ３０２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス３０５へ指示する。

【0020】

ＥＣＣ回路３０４は、ＲＡＭ３０１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路３０４は、半導体記憶装置１０から読み出された符号語を復号する。

【0021】

ＲＡＭ３０１は、ホストから受信したユーザデータを半導体記憶装置１０へ記憶するまでに一時格納したり、半導体記憶装置１０から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ３０１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

【0022】

図１では、メモリコントローラ１が、ＥＣＣ回路３０４とメモリインターフェイス３０５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路３０４がメモリインターフェイス３０５に内蔵されていてもよい。また、ＥＣＣ回路３０４が、半導体記憶装置１０に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

【0023】

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ３０２は、書き込み対象となるデータをＲＡＭ３０１に一時記憶させる。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを読み出し、ＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力されたデータを符号化し、符号語をメモリインターフェイス３０５に入力する。メモリインターフェイス３０５は、入力された符号語を半導体記憶装置１０に書き込む。

【0024】

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス３０５は、半導体記憶装置１０から読み出した符号語をＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力された符号語を復号し、復号されたデータをＲＡＭ３０１にストアする。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを、ホストインターフェイス３０３を介してホストに送信する。

【0025】

半導体記憶装置１０の構成について説明する。図２に示されるように、半導体記憶装置１０は、メモリセルアレイ４３０と、センスアンプ４４０と、ロウデコーダ４５０と、入出力回路４０１と、ロジック制御回路４０２と、シーケンサ４２１と、レジスタ４２２と、電圧生成回路４２３と、入出力用パッド群４１１と、ロジック制御用パッド群４１２と、電源入力用端子群４１３と、を備えている。

【0026】

メモリセルアレイ４３０は、データを記憶する部分である。メモリセルアレイ４３０は、複数のビット線ＢＬ及び複数のワード線ＷＬに関連付けられた複数のメモリセルトランジスタＭＴを有している。メモリセルアレイ４３０の具体的な構成については、図３～図６を参照しながら後に説明する。

【0027】

センスアンプ４４０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ４４０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路４０１に転送する。センスアンプ４４０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ４４０の動作は、シーケンサ４２１により制御される。

【0028】

ロウデコーダ４５０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ４５０は、レジスタ４２２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ４５０は、選択されたワード線ＷＬに対して電圧生成回路４２３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ４５０の動作はシーケンサ４２１により制御される。

【0029】

入出力回路４０１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路４０１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２２に転送する。また、入出力回路４０１は、書き込みデータ及び読み出しデータを、センスアンプ４４０との間で送受信する。

【0030】

ロジック制御回路４０２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路４０２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置１０の状態を外部に通知する。

【0031】

シーケンサ４２１は、メモリコントローラ１から入出力回路４０１及びロジック制御回路４０２へと入力された制御信号に基づいて、メモリセルアレイ４３０を含む各部の動作を制御する。

【0032】

レジスタ４２２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。

【0033】

また、レジスタ４２２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。

【0034】

更に、レジスタ４２２は、半導体記憶装置１０の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ４３０等の動作状態に応じて、シーケンサ４２１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路４０１からメモリコントローラ１へと出力される。

【0035】

電圧生成回路４２３は、メモリセルアレイ４３０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４２３の動作はシーケンサ４２１によって制御される。

【0036】

入出力用パッド群４１１は、メモリコントローラ１と入出力回路４０１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

【0037】

ロジック制御用パッド群４１２は、メモリコントローラ１とロジック制御回路４０２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

【0038】

電源入力用端子群４１３は、半導体記憶装置１０の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

【0039】

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置１０との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

【0040】

メモリセルアレイ４３０の具体的な構成について説明する。図３には、メモリセルアレイ４３０の構成が等価回路図として示されている。同図に示されるように、メモリセルアレイ４３０は、複数のストリングユニットＳＵ０～ＳＵ３を含む。それぞれのストリングユニットＳＵ０～ＳＵ３は、複数のセルストリングＳＲを含む。更に、それぞれのセルストリングＳＲは、例えば、８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び、２つのセレクトトランジスタＳＴＤ、ＳＴＳを含む。セルストリングＳＲに含まれるメモリセルトランジスタやセレクトトランジスタの数は、図１の例とは異なっていてもよい。

【0041】

複数のストリングユニットＳＵ０～ＳＵ３は、全体で１つのブロックを構成しており、このようなブロックがメモリセルアレイ４３０には複数設けられている。図３においては単一のブロックのみが図示されており、その他のブロックについては図示が省略されている。

【0042】

以下の説明においては、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せず「ストリングユニットＳＵ」とも表記することがある。同様に、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも表記することがある。

【0043】

それぞれのストリングユニットＳＵには、Ｎ本設けられたビット線ＢＬ０～ＢＬ（Ｎ－１）と同じ数のセルストリングＳＲが含まれる。Ｎは正の整数である。セルストリングＳＲは、メモリセルトランジスタＭＴ０～ＭＴ７、及びセレクトトランジスタＳＴＤ、ＳＴＳが、直列に並ぶように形成されている。後に説明するように、セルストリングＳＲは、図４のメモリホールＭＨの内側にあるピラー５０に沿って形成されるものである。ピラー５０は略円柱形状の柱状体であり、「メモリピラー」とも称されるものである。

【0044】

セルストリングＳＲに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースと、セレクトトランジスタＳＴＳのドレインと、の間において直列に配置されている。セレクトトランジスタＳＴＤのドレインはいずれかのビット線ＢＬ０等に接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ１～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。

【0045】

後に説明するように、それぞれのメモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。当該電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに対応したものとなる。メモリセルトランジスタＭＴは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。

【0046】

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０は、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＤに電圧を印加するためのセレクトゲート線ＳＧＤ１～ＳＧＤ３が設けられている。

【0047】

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０は、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＳに電圧を印加するためのセレクトゲート線ＳＧＳ１～ＳＧＳ３が設けられている。尚、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間においてセレクトゲート線ＳＧＳが共有され、ストリングユニットＳＵ０～ＳＵ３に含まれる全てのセレクトトランジスタＳＴ２のゲートが共通のセレクトゲート線ＳＧＳに接続されていてもよい。

【0048】

メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートは、ワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で、電圧が印加される線である。

【0049】

半導体記憶装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体記憶装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるので、その詳細な説明については省略する。

【0050】

図４には、半導体記憶装置１０のうち、メモリセルアレイ４３０及びその近傍の部分の構成が模式的な斜視図として示されている。同図に示されるように、半導体記憶装置１０は、基板２０と、絶縁体層２１と、半導体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。

【0051】

基板２０は、図４のｚ方向側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁体層２１、半導体層２２、絶縁体層３０、及び導電体層４０等は、基板２０の上面側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。基板２０の表面には、例えば、素子分離領域２０ｉが設けられている。素子分離領域２０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、その一部において、トランジスタＴｒのソース及びドレイン領域を区画する部分である。

【0052】

絶縁体層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層である。基板２０の表面側には、例えば上記のトランジスタＴｒや、配線ＬＩＮ等を含む周辺回路が形成されている。この周辺回路は、図２に示されるセンスアンプ４４０やロウデコーダ４５０等を構成するものである。絶縁体層２１は、これら周辺回路の全体を覆っている。

【0053】

半導体層２２は、図３のソース線ＳＬとして機能する層である。半導体層２２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層２２は、メモリセルアレイ４３０の下方側となる部分において、上記の絶縁体層２１に埋め込まれている。

【0054】

尚、半導体層２２は、その全体がシリコンのような半導体材料により形成されていてもよいのであるが、図４の例のように、半導体層２２ａと導電層２２ｂからなる２層構造になっていてもよい。半導体層２２ａは例えばシリコンのような半導体材料により形成された層であり、導電層２２ｂは例えばタングステンのような金属材料により形成された層である。

【0055】

絶縁体層３０及び導電体層４０は、半導体層２２の上方側においてそれぞれ複数形成されており、図４のｚ方向に交互に並ぶように配置されている。

【0056】

導電体層４０は、例えばタングステンを含む材料により形成された、導電性を有する層である。それぞれの導電体層４０は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１、ＳＧＤ１等として用いられるものである。絶縁体層３０は、互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。

【0057】

複数の絶縁体層３０及び導電体層４０がｚ方向に積層されている領域には、これらをｚ方向に貫くように複数のメモリホールＭＨが形成されており、メモリホールＭＨの内側に、略円柱形状のピラー５０が形成されている。それぞれのピラー５０は、最もｚ方向側にある絶縁体層３０から、半導体層２２に至るまでの範囲において形成されている。

【0058】

図５には、ピラー５０を、その長手方向に沿った中心軸を通る面（ｙ－ｚ平面）で切断した場合の断面が示されている。また、図６には、ピラー５０を、その中心軸に対し垂直な面（ｘ－ｙ平面）であり、且つ導電体層４０を通る面で切断した場合の断面が示されている。

【0059】

図６に示されるように、ピラー５０は、円形若しくは楕円形の断面形状を有している。ピラー５０は、ボディ５１と、積層膜５２と、を有している。

【0060】

ボディ５１は、コア部５１ａと半導体層５１ｂとを有している。半導体層５１ｂは、例えばアモルファスシリコンからなる材料によって形成されており、メモリセルトランジスタＭＴ等のチャンネルが形成される部分である。コア部５１ａは、例えば酸化シリコンのような絶縁性の材料により形成されており、半導体層５１ｂの内側に設けられている。尚、ボディ５１の全体が半導体層５１ｂとなっており、内側のコア部５１ａが設けられていない構成としてもよい。

【0061】

積層膜５２は、ボディ５１の外周を覆うように形成された複数層の膜である。積層膜５２は、例えば、トンネル絶縁膜５２ａと、電荷捕獲膜５２ｂと、を有している。トンネル絶縁膜５２ａは最も内側に形成された膜である。トンネル絶縁膜５２ａは、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５２ａは、ボディ５１と電荷捕獲膜５２ｂとの間の電位障壁である。例えば、ボディ５１から電荷捕獲膜５２ｂへ電子を注入するとき（書き込み動作）、及び、ボディ５１から電荷捕獲膜５２ｂへ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜５２ａの電位障壁を通過（トンネリング）する。

【0062】

電荷捕獲膜５２ｂは、トンネル絶縁膜５２ａの外側を覆うように形成された膜である。電荷捕獲膜５２ｂは、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜５２ｂのうち、ワード線ＷＬである導電体層４０とボディ５１との間に挟まれた部分は、先に述べた電荷蓄積層として、メモリセルトランジスタＭＴの記憶領域を構成する。メモリセルトランジスタＭＴの閾値電圧は、電荷捕獲膜５２ｂにおける電荷の有無、又は、当該電荷の量によって変化する。これにより、メモリセルトランジスタＭＴは、情報を保持する。

【0063】

図５に示されるように、ワード線ＷＬである導電体層４０は、その外周面をバリア膜４５及びブロック絶縁膜４６で覆われている。バリア膜４５は、導電体層４０とブロック絶縁膜４６との密着性を向上させるための膜である。バリア膜４５は、例えば、導電体層４０がタングステンである場合、窒化チタンとチタンとの積層構造膜が選ばれる。

【0064】

ブロック絶縁膜４６は、導電体層４０から積層膜５２側への電荷のバックトンネリング
を抑制するための膜である。ブロック絶縁膜４６は、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。

【0065】

絶縁体層３０と電荷捕獲膜５２ｂとの間には、カバー絶縁膜３１が設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物を含む。カバー絶縁膜３１は、犠牲層を導電体層４０に置き換えるリプレイス工程において、電荷捕獲膜５２ｂがエッチングされないように保護するための膜である。導電体層４０の形成にリプレイス工程が利用されない場合には、カバー絶縁膜３１はなくてもよい。

【0066】

以上のように、ピラー５０のうち、それぞれの導電体層４０が接続されている部分の内側は、トランジスタとして機能する。つまり、それぞれのピラー５０は、図３に示されるセルストリングＳＲの一部となっており、その長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、積層膜５２を介して、各トランジスタのゲートに接続されている。トランジスタの内側にある半導体層５１ｂは、当該トランジスタのチャネルとして機能する。

【0067】

ピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図３における複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両側に形成されたトランジスタは、図３におけるセレクトトランジスタＳＴＤ、ＳＴＳとして機能する。

【0068】

図４に戻って説明を続ける。同図に示されるように、それぞれのピラー５０の上方側には、複数のビット線ＢＬが設けられている。それぞれのビット線ＢＬは、図４のｘ方向に伸びる直線状の配線として形成されており、同図のｙ方向に沿って並ぶように配置されている。ピラー５０の上端は、コンタクトＣｂを介して、いずれかのビット線ＢＬに接続されている。これにより、各ピラー５０の半導体層５１ｂが、ビット線ＢＬに対し電気的に接続されている。

【0069】

ピラー５０のうち下方側の端部においては、積層膜５２が除去されており、半導体層５１ｂが半導体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する半導体層２２と、各トランジスタのチャネルとが電気的に接続されている。

【0070】

積層された導電体層４０及び絶縁体層３０は、スリットＳＴによって複数に分断されている。スリットＳＴは、図４のｙ方向に伸びるように形成された直線状の溝であり、例えば、半導体層２２まで達する深さまで形成されている。スリットＳＴの内面には不図示の絶縁スペーサが形成されており、当該絶縁スペーサを介して不図示の導電性材料が充填されている。絶縁スペーサは例えば酸化シリコンであり、導電性材料は例えばタングステンやポリシリコンである。このような構成により、スリットＳＴを、例えば、半導体層２２の電位を調整するための配線として用いることができる。スリットＳＴの内面に形成された上記絶縁スペーサのことを、以下では「絶縁体９１」とも称する。

【0071】

また、積層された導電体層４０及び絶縁体層３０の上方側部分は、スリットＳＨＥによって分断されている。スリットＳＨＥは、図４のｙ方向に伸びるように形成された浅い溝である。スリットＳＨＥは、複数の導電体層４０のうち、セレクトゲート線ＳＧＤとして設けられたもののみを分断する深さまで形成されている。スリットＳＨＥの内側には、例えば絶縁性材料が充填されている。スリットＳＨＥの内側に充填された絶縁スペーサのことを、以下では「絶縁体９２」とも称する。

【0072】

以降においては、図４に示されるｘ方向、ｙ方向、ｚ方向を用いて、各部の構成について説明する。ｚ方向は、下方から上方に向かう方向であり、複数の導電体層４０が積層されている方向である。ｘ方向は、ｚ方向に対し交差する方向であって、それぞれのビット線ＢＬが伸びている方向である。ｙ方向は、ｚ方向及びｘ方向の両方に対し交差する方向であって、複数のビット線ＢＬが並んでいる方向である。ｚ方向、ｘ方向、及びｙ方向は、それぞれ、本実施形態における「第１方向」、「第２方向」、「第３方向」に該当する。

【0073】

図７を参照しながら、本実施形態におけるピラー５０等の具体的な配置について説明する。図７では、メモリセルアレイ４３０のうち一対のスリットＳＴの間の部分の構成、すなわち、一対の絶縁体９１の間の部分の構成が、上面視で模式的に示されている。

【0074】

図７に示されるように、上面視において複数のピラー５０が配置されている領域は、スリットＳＴの絶縁体９１や、スリットＳＨＥの絶縁体９２によって複数の領域に区分されている。このように区分されたそれぞれの領域のことを、以下では「セル領域ＣＡＲ」とも称する。また、それぞれのセル領域ＣＡＲを互いに区別して、「セル領域ＣＡＲ１」、「セル領域ＣＡＲ２」のように称することもある。図７の例では、ｘ方向側のスリットＳＴと、その－ｘ方向側にあるスリットＳＨＥとの間の部分がセル領域ＣＡＲ１となっている。また、－ｘ方向側のスリットＳＴと、そのｘ方向側にあるスリットＳＨＥとの間の部分がセル領域ＣＡＲ２となっている。

【0075】

スリットＳＴ及びスリットＳＨＥは、それぞれの内側に設けられた絶縁体９１、９２によって、複数のピラー５０が配置されている領域を、ｘ方向に並ぶ複数のセル領域ＣＡＲに区分するように設けられている。絶縁体９１、９２は、いずれも、複数の導電体層４０内をｚ方向およびｙ方向に伸びており、複数の導電体層４０をｙ方向に分割している。

【0076】

それぞれのピラー５０は、先に述べたように、複数の導電体層４０をｚ方向に貫通している。１つのセル領域ＣＡＲに含まれる一群のピラー５０は、共通のストリングユニットＳＵに属している。

【0077】

各セル領域ＣＡＲにおいて、それぞれのピラー５０は、コンタクトＣｂを介して、複数のビット線ＢＬのうちいずれか１つに接続されている。換言すれば、それぞれのビット線ＢＬは、図７のように上面視で２次元的に配置された複数のピラー５０のそれぞれに対し、１本ずつ接続されている。

【0078】

本実施形態では、一対のスリットＳＴの間にある領域の一部に、ダミーピラー５０Ｄが形成されている。ダミーピラー５０Ｄは、ピラー５０と同様の構成を有しており、ピラー５０と同様に、ｚ方向に導電体層４０を貫通している。ただし、ダミーピラー５０Ｄは、コンタクトＣｂを介してビット線ＢＬに接続されていないので、データの記憶には用いられない。図７に示されるように、ｚ方向に沿って見た場合においては、スリットＳＨＴ及びその内側の絶縁体９２は各ダミーピラー５０Ｄと重なる位置を通るように形成されている。図７では、ダミーピラー５０Ｄをピラー５０から区別し得るよう、ダミーピラー５０Ｄにハッチングが付してある。

【0079】

説明の便宜上、ピラー５０がｘ方向に直線状に並ぶことにより形成された列のことを、以下では「列ＬＮ」とも称する。各セル領域ＣＡＲでは、列ＬＮが、ｘ方向に複数並んでいる。

【0080】

複数の列ＬＮのうち、ｘ方向において絶縁体９１、９２（スリットＳＴやスリットＳＨＥ）に最も近い位置にあるもののことを、以下では特に「末端列ＬＮｅ」とも称する。また、複数の列ＬＮのうち、ｘ方向において末端列ＬＮｅとは異なる位置にあるもののことを、以下では特に「内部列ＬＮｉ」とも称する。内部列ＬＮｉは、本実施形態における「第１列」に該当する。内部列ＬＮｉを構成する複数のピラー５０は、本実施形態における「第１ピラー」に該当する。末端列ＬＮｅは、本実施形態における「第２列」に該当する。末端列ＬＮｅを構成する複数のピラー５０は、本実施形態における「第２ピラー」に該当する。１つのセル領域ＣＡＲにおいて、内部列ＬＮｉは複数設けられており、複数の内部列ＬＮｉの一部が末端列ＬＮｅに隣接している。

【0081】

図７に示されるように、本実施形態では、第１列である内部列ＬＮｉはｘ方向に複数並んでいる。ｘ方向に互いに隣り合う一対の内部列ＬＮｉのうち、一方の内部列ＬＮｉに含まれるピラー５０は、他方の内部列ＬＮｉに含まれるピラー５０に対し、ｙ方向にずれた位置に配置されている。また、第２列である末端列ＬＮｅに含まれるピラー５０は、当該末端列ＬＮｅと隣接する内部列ＬＮｉに含まれるピラー５０に対し、ｙ方向にずれた位置に配置されている。

【0082】

図７に示されるように、内部列ＬＮｉに含まれる各ピラー５０は、ｙ方向に沿って概ね等間隔の配置ピッチで並んでいる。一方、絶縁体９２（スリットＳＨＥ）側にある末端列ＬＮｅに含まれる各ピラー５０の配置ピッチは、一部（具体的には、ダミーピラー５０Ｄが配置されている部分）において、内部列ＬＮｉに含まれる各ピラー５０の配置ピッチよりも拡大されている。ここでいう「配置ピッチ」とは、ｙ方向に隣接するピラー５０同士の間隔のことである。

【0083】

このような構成となっている理由について説明するために、図８及び図９を参照しながら、比較例に係る構成について説明する。

【0084】

図８の比較例では、ダミーピラー５０Ｄがｙ方向に直線状に並ぶように配置されている。また、その直上においては、スリットＳＨＥ及び絶縁体９２もｙ方向に直線状に伸びるように形成されている。この比較例においては、末端列ＬＮｅを含む全ての列ＬＮにおいて、ピラー５０が概ね等間隔の配置ピッチで並んでいる。

【0085】

図８の例では、一つのセル領域ＣＡＲにおいて、列ＬＮがｘ方向に沿って４つ設けられている。つまり、セル領域ＣＡＲにおける列ＬＮの数を「連数」と定義すれば、図８の例における連数は４となっている。

【0086】

先に述べたように、それぞれのビット線ＢＬは、セル領域ＣＡＲに配置された複数のピラー５０のそれぞれに対し、１本ずつ接続される必要がある。ここで、ビット線ＢＬの配置ピッチの１／２のことを「ＢＬＨＰ」（Bit Line Half Pitch）と定義すると、ＢＬＨＰは以下の式（１）で算出される。
ＢＬＨＰ＝（ｙ方向におけるピラー５０の配置ピッチ）／連数／２・・（１）

【0087】

例えば、ｙ方向におけるピラー５０の配置ピッチが１５２ｎｍであり、図８のように連数が４の場合には、ＢＬＨＰの値は、１５２／４／２＝１９ｎｍとなる。

【0088】

図８に示される範囲ＡＲ１１は、ｙ方向におけるピラー５０の配置ピッチの１つ分と同じ幅を持つ範囲である。セル領域ＣＡＲのうち、この範囲ＡＲ１１の内側においては、ｘ方向に４つ（つまり連数）のピラー５０が並んでいるので、ビット線ＢＬも、これと同じ数だけ範囲ＡＲ１１に配置する必要がある。式（１）において、ＢＬＨＰが連数の関数となっているのはこのような理由による。

【0089】

半導体記憶装置１０を小型化するためには、ピラー５０の配置ピッチか、ＢＬＨＰのうち少なくとも一方を小さくする必要がある。仮に、ピラー５０の配置ピッチが限界まで小さくされており、これ以上小さくすることが難しい場合には、連数を増加させてＢＬＨＰの方を小さくすることが考えられる。

【0090】

図９には、図８の構成から、連数を５に増加させた場合の例が示されている。図９に示される範囲ＡＲ１２は、上記のＡＲ１１と同様に、ｙ方向におけるピラー５０の配置ピッチの１つ分と同じ幅を持つ範囲である。図９の例では、この範囲に５本のビット線ＢＬが配置されており、その結果としてＢＬＨＰが小さくなっている。図８の例におけるＢＬＨＰの値が、１５２／４／２＝１９ｎｍであったのに対し、図９の例におけるＢＬＨＰの値は、１５２／５／２＝１５．２ｎｍとなる。

【0091】

このように、ＢＬＨＰの縮小を目的として連数を１だけ増加させると、ＢＬＨＰの値は、１９ｎｍから１５．２ｎｍへと大きく低下してしまう。その結果、ビット線ＢＬの加工の難易度が急激に上がってしまい、現実には連数を増加させることが難しい場合があった。このように、従来の構成においては、連数を１つずつ変化させる必要があったので、ＢＬＨＰを小さくして半導体記憶装置１０を小型化することが難しい場合があった。

【0092】

図７を参照しながら説明したように、本実施形態では、絶縁体９２（スリットＳＨＥ）側にある末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが、一部において拡大されている。図７に示される範囲ＡＲ１、ＡＲ２は、いずれも、ｙ方向におけるピラー５０の配置ピッチの１つ分と同じ幅を持つ範囲である。このうち、範囲ＡＲ１は、末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが拡大されている部分、に対応する範囲となっている。また、範囲ＡＲ２は、末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが拡大されていない部分、に対応する範囲となっている。

【0093】

このため、セル領域ＣＡＲ１のうち、範囲ＡＲ１の内側においては連数が４となっており、範囲ＡＲ２の内側においては連数が５となっている。このように、本実施形態では、末端列ＬＮｅに含まれる各ピラー５０の配置ピッチを拡大することで、全体における連数を４と５の中間にしたような構成となっている。セル領域ＣＡＲ１のうち範囲ＡＲ１にある領域は、本実施形態における「第１領域」に該当し、範囲ＡＲ２にある領域は、本実施形態における「第２領域」に該当する。第１領域における列ＬＮの数（本実施形態では４）は、第２領域における列ＬＮの数（本実施形態では５）よりも１つ少なくなっている。このような第１領域及び第２領域は、セル領域ＣＡＲ１以外のセル領域ＣＡＲでも同様に定義することができる。

【0094】

本実施形態では、末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが拡大されている部分と、拡大されていない部分とが、ｙ方向に沿った寸法において互いに概ね同一となっている。このため、全体の連数は４．５と見なすことができるので、式（１）により算出されるＢＬＨＰの値は、１５２／４．５／２＝１６．８８ｎｍとなる。

【0095】

このように、本実施形態の構成によれば、ＢＬＨＰの値を、連数が４の場合における１９ｎｍよりも小さく、且つ、連数が５の場合における１５．２ｎｍよりも大きな値（１６．８８ｎｍ）とすることができる。つまり、ビット線ＢＬの加工の難易度が急激には上がらない範囲で、ＢＬＨＰを小さくし、半導体記憶装置１０を小型化することが可能となっている。

【0096】

本実施形態では、スリットＳＨＴの内側にある絶縁体９２がｙ方向に沿った直線状とはなっておらず、ｘ方向に向けて突出する凸部９２１と、－ｘ方向に向けて突出する凸部９２２と、を有する形状となっている。

【0097】

凸部９２１は、ｘ方向側にあるセル領域ＣＡＲ１の、末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが拡大されている部分に向けて、当該部分に入り込むように突出している。また、凸部９２２は、－ｘ方向側にあるセル領域ＣＡＲ２の、末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが拡大されている部分に向けて、当該部分に入り込むように突出している。

【0098】

本実施形態においては、スリットＳＨＥの絶縁体９２を挟んで互いに隣り合うように、一対のセル領域ＣＡＲ１、セル領域ＣＡＲ２が設けられている。一方のセル領域ＣＡＲ１は、本実施形態における「第１セル領域」に該当する。他方のセル領域ＣＡＲ２は、本実施形態における「第２セル領域」に該当する。

【0099】

両者の間にある絶縁体９２（スリットＳＨＥ）には、上記のように凸部９２１、９２２が形成されている。凸部９２１は、セル領域ＣＡＲ１の末端列ＬＮｅに含まれるピラー５０の配置ピッチが拡大されている部分、に向けて突出する部分であって、本実施形態における「第１凸部」に該当する。また、凸部９２２は、セル領域ＣＡＲ２の末端列ＬＮｅに含まれるピラー５０の配置ピッチが拡大されている部分、に向けて突出する部分であって、本実施形態における「第２凸部」に該当する。

【0100】

これら第１凸部及び第２凸部は、ｙ方向において互いに異なる位置に配置されている。このような構成とすることで、セル領域ＣＡＲ１、ＣＡＲ２のｘ方向に沿った寸法が小さくなるので、半導体記憶装置１０をさらに小型化することが可能となる。

【0101】

ピラー５０の直上を通るビット線ＢＬの本数は、セル領域ＣＡＲ内における内部列ＬＮｉ及び末端列ＬＮｅの合計数、すなわち、連数に応じて変化する。本実施形態では、絶縁体９１、９２によって分割されたセル領域ＣＡＲのそれぞれにおける内部列ＬＮｉ及び末端列ＬＮｅの合計数が５となっている。このような構成においては、ピラー５０の直上を通るビット線ＢＬの本数が概ね３となる。ピラー５０の直上を通るビット線ＢＬの本数が概ね３となるのは、連数が４を超えており且つ６以下の場合である。このため、本実施形態においては、複数のピラー５０には、その直上を３本のビット線ＢＬが通っているものが含まれることとなる。

【0102】

第２実施形態について説明する。以下では、上記の第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0103】

図１０には、本実施形態におけるピラー５０等の配置が、図７と同様の方法で模式的に示されている。図１０に示されるように、本実施形態の絶縁体９２（スリットＳＨＥ）も、第１実施形態と同様に、凸部９２１と凸部９２２とを有している。ただし、本実施形態では、メモリセルアレイ４３０においてダミーピラー５０Ｄが設けられていない。本実施形態の絶縁体９２は、セル領域ＣＡＲ１の末端列ＬＮｅに含まれるピラー５０と、セル領域ＣＡＲ２の末端列ＬＮｅに含まれるピラー５０と、の間を通るように配置されている。

【0104】

本実施形態でも、セル領域ＣＡＲ１の末端列ＬＮｅでは、一部においてピラー５０の配置ピッチが拡大されており、この拡大された部分に向けて入り込むように第１凸部（凸部９２１）が形成されている。また、セル領域ＣＡＲ２の末端列ＬＮｅでは、一部においてピラー５０の配置ピッチが拡大されており、この拡大された部分に向けて入り込むように第２凸部（凸部９２２）が形成されている。本実施形態では、ダミーピラー５０Ｄが設けられていないことにより、セル領域ＣＡＲ１の末端列ＬＮｅと、セル領域ＣＡＲ２の末端列ＬＮｅと、の間におけるｘ方向に沿った距離が、第１実施形態に比べて短くなっている。このような構成でも、第１実施形態で説明したものと同様の効果を奏する。

【0105】

第３実施形態について説明する。以下では、上記の第２実施形態と異なる点について主に説明し、第２実施形態と共通する点については適宜説明を省略する。

【0106】

図１１には、本実施形態におけるピラー５０等の配置が、図１０と同様の方法で模式的に示されている。図１１に示されるように、本実施形態では、それぞれの絶縁体９２（スリットＳＨＥ）が、ｙ方向に沿った直線状となるように形成されている。一方、絶縁体９１（スリットＳＴ）は、第２実施形態（図１０）における絶縁体９２と同様に第１凸部（凸部９１１）と第２凸部（凸部９１２）とを有している。

【0107】

本実施形態では、絶縁体９１を挟んで隣り合う一対のセル領域ＣＡＲのそれぞれが、セル領域ＣＡＲ１（第１セル領域）、及びセル領域ＣＡＲ２（第２セル領域）となっている。また、各セル領域ＣＡＲにおいては、絶縁体９１側にある末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが、一部において、内部列ＬＮｉに含まれる各ピラー５０の配置ピッチよりも拡大されている。このような構成でも、第１実施形態で説明したものと同様の効果を奏する。

【0108】

第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0109】

図１２には、本実施形態におけるピラー５０等の配置が、図７と同様の方法で模式的に示されている。図１２に示されるように、本実施形態では、一対の絶縁体９１（スリットＳＴ）の間の領域が、２つの絶縁体９２（スリットＳＨＥ）によって３つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３に区分されている。各セル領域ＣＡＲにおいては、絶縁体９２側にある末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが、一部において、内部列ＬＮｉに含まれる各ピラー５０の配置ピッチよりも拡大されている。

【0110】

セル領域ＣＡＲ１のうち、スリットＳＨＥ側にある末端列ＬＮｅでは、２つのピラー５０と、１つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の２／３となっている。

【0111】

セル領域ＣＡＲ２のうち、ｘ方向側にある末端列ＬＮｅでは、１つのピラー５０と、２つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の１／３となっている。

【0112】

セル領域ＣＡＲ２のうち、－ｘ方向側にある末端列ＬＮｅでも、１つのピラー５０と、２つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数も、内部列ＬＮｉに含まれるピラー５０の数の１／３となっている。

【0113】

従って、セル領域ＣＡＲ２において、末端列ＬＮｅに含まれるピラー５０の数の合計値は、内部列ＬＮｉに含まれるピラー５０の数の２／３となっている。

【0114】

セル領域ＣＡＲ３のうち、スリットＳＨＥ側にある末端列ＬＮｅでは、２つのピラー５０と、１つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の２／３となっている。

【0115】

以上のように、本実施形態において設けられた３つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３のいずれにおいても、末端列ＬＮｅに含まれるピラー５０の数の合計値が、１つの内部列ＬＮｉに含まれるピラー５０の数の２／３となっている。本実施形態における各セル領域ＣＡＲの連数は、４＋２／３、すなわち４．６６と見なすことができるので、式（１）により算出されるＢＬＨＰの値は、１５２／４．６６／２＝１６．２８ｎｍとなる。

【0116】

図１３では、３つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３において複数のピラー５０がどのように分配されるのかが、模式的に図示されている。同図において符号１１０が付されているのは、セル領域ＣＡＲ１のうち、スリットＳＨＥ側にある末端列ＬＮｅを除く部分に配置されたピラー５０を表している。また、符号１１１が付されているのは、セル領域ＣＡＲ１のうち、スリットＳＨＥ側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0117】

符号１２０が付されているのは、セル領域ＣＡＲ２のうち、２つの末端列ＬＮｅを除く部分（つまり、それぞれの内部列ＬＮｉ）に配置されたピラー５０を表している。また、符号１２１が付されているのは、セル領域ＣＡＲ２のうち、－ｘ方向側にある末端列ＬＮｅに配置されたピラー５０を表している。更に、符号１２２が付されているのは、セル領域ＣＡＲ２のうち、ｘ方向側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0118】

符号１３０が付されているのは、セル領域ＣＡＲ３のうち、スリットＳＨＥ側にある末端列ＬＮｅを除く部分に配置されたピラー５０を表している。また、符号１３２が付されているのは、セル領域ＣＡＲ３のうち、スリットＳＨＥ側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0119】

先に述べたように、符号１１１が付されている部分に含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の２／３である。また、符号１２２が付されている部分に含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の１／３である。符号１１１が付されている部分と、符号１２２が付されている部分は、内部列ＬＮｉの１列分のピラー５０を、セル領域ＣＡＲ１とセル領域ＣＡＲ２とで分け合っている部分、ということができる。同様に、符号１２１が付されている部分と、符号１３２が付されている部分は、内部列ＬＮｉの１列分のピラー５０を、セル領域ＣＡＲ２とセル領域ＣＡＲ３とで分け合っている部分、ということができる。

【0120】

ｘ方向に並ぶセル領域ＣＡＲの数、すなわち、絶縁体９１、９２によって分割されたセル領域ＣＡＲの数を「ｎ」（本実施形態ではｎ＝３）とすれば、各セル領域ＣＡＲの末端列ＬＮｅに含まれるピラー５０の数の合計値が、１つの内部列ＬＮｉに含まれるピラー５０の数×（ｎ－１）／ｎとなるように、末端列ＬＮｅにおけるピラー５０の配置ピッチ等を調整すればよい。尚、図７の第１実施形態は、上記においてｎ＝２とした場合に該当する。以上のような構成でも、第１実施形態で説明したものと同様の効果を奏する。

【0121】

第５実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0122】

図１４には、本実施形態におけるピラー５０等の配置が、図７と同様の方法で模式的に示されている。図１４に示されるように、本実施形態では、一対の絶縁体９１（スリットＳＴ）の間の領域が、３つの絶縁体９２（スリットＳＨＥ）によって４つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４に区分されている。各セル領域ＣＡＲにおいては、スリットＳＨＥ側にある末端列ＬＮｅに含まれる各ピラー５０の配置ピッチが、一部において、内部列ＬＮｉに含まれる各ピラー５０の配置ピッチよりも拡大されている。

【0123】

セル領域ＣＡＲ１のうち、スリットＳＨＥ側にある末端列ＬＮｅでは、３つのピラー５０と、１つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の３／４となっている。

【0124】

セル領域ＣＡＲ２のうち、ｘ方向側にある末端列ＬＮｅでは、１つのピラー５０と、３つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の１／４となっている。

【0125】

セル領域ＣＡＲ２のうち、－ｘ方向側にある末端列ＬＮｅでは、２つのピラー５０と、２つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の２／４となっている。

【0126】

従って、セル領域ＣＡＲ２において、末端列ＬＮｅに含まれるピラー５０の数の合計値は、１つの内部列ＬＮｉに含まれるピラー５０の数の３／４となっている。

【0127】

セル領域ＣＡＲ３のうち、ｘ方向側にある末端列ＬＮｅでは、２つのピラー５０と、２つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の２／４となっている。

【0128】

セル領域ＣＡＲ３のうち、－ｘ方向側にある末端列ＬＮｅでは、１つのピラー５０と、３つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の１／４となっている。

【0129】

従って、セル領域ＣＡＲ３において、末端列ＬＮｅに含まれるピラー５０の数の合計値は、１つの内部列ＬＮｉに含まれるピラー５０の数の３／４となっている。

【0130】

セル領域ＣＡＲ４のうち、スリットＳＨＥ側にある末端列ＬＮｅでは、３つのピラー５０と、１つのダミーピラー５０Ｄとが、ｙ方向に交互に並んでいる。このため、この末端列ＬＮｅに含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の３／４となっている。

【0131】

以上のように、本実施形態において設けられた４つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４のいずれにおいても、末端列ＬＮｅに含まれるピラー５０の数の合計値が、１つの内部列ＬＮｉに含まれるピラー５０の数の３／４となっている。本実施形態における各セル領域ＣＡＲの連数は、４＋３／４、すなわち４．７５と見なすことができるので、式（１）により算出されるＢＬＨＰの値は、１５２／４．７５／２＝１６ｎｍとなる。

【0132】

図１５では、４つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４において複数のピラー５０がどのように分配されるのかが、図１３と同様の方法で模式的に図示されている。同図において符号１１０が付されているのは、セル領域ＣＡＲ１のうち、スリットＳＨＥ側にある末端列ＬＮｅを除く部分に配置されたピラー５０を表している。また、符号１１１が付されているのは、セル領域ＣＡＲ１のうち、スリットＳＨＥ側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0133】

符号１２０が付されているのは、セル領域ＣＡＲ２のうち、２つの末端列ＬＮｅを除く部分（つまり、それぞれの内部列ＬＮｉ）に配置されたピラー５０を表している。また、符号１２１が付されているのは、セル領域ＣＡＲ２のうち、－ｘ方向側にある末端列ＬＮｅに配置されたピラー５０を表している。更に、符号１２２が付されているのは、セル領域ＣＡＲ２のうち、ｘ方向側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0134】

符号１３０が付されているのは、セル領域ＣＡＲ３のうち、２つの末端列ＬＮｅを除く部分（つまり、それぞれの内部列ＬＮｉ）に配置されたピラー５０を表している。また、符号１３１が付されているのは、セル領域ＣＡＲ３のうち、－ｘ方向側にある末端列ＬＮｅに配置されたピラー５０を表している。更に、符号１３２が付されているのは、セル領域ＣＡＲ３のうち、ｘ方向側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0135】

符号１４０が付されているのは、セル領域ＣＡＲ４のうち、スリットＳＨＥ側にある末端列ＬＮｅを除く部分に配置されたピラー５０を表している。また、符号１４２が付されているのは、セル領域ＣＡＲ４のうち、スリットＳＨＥ側にある末端列ＬＮｅに配置されたピラー５０を表している。

【0136】

先に述べたように、符号１１１が付されている部分に含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の３／４である。また、符号１２２が付されている部分に含まれるピラー５０の数は、内部列ＬＮｉに含まれるピラー５０の数の１／４である。符号１１１が付されている部分と、符号１２２が付されている部分は、内部列ＬＮｉの１列分のピラー５０を、セル領域ＣＡＲ１とセル領域ＣＡＲ２とで分け合っている部分、ということができる。同様に、符号１２１が付されている部分と、符号１３２が付されている部分は、内部列ＬＮｉの１列分のピラー５０を、セル領域ＣＡＲ２とセル領域ＣＡＲ３とで分け合っている部分、ということができる。更に、符号１３１が付されている部分と、符号１４２が付されている部分は、内部列ＬＮｉの１列分のピラー５０を、セル領域ＣＡＲ３とセル領域ＣＡＲ４とで分け合っている部分、ということができる。

【0137】

第４実施形態でも述べたように、ｘ方向に並ぶセル領域ＣＡＲの数、すなわち、絶縁体９１、９２によって分割されたセル領域ＣＡＲの数を「ｎ」とすれば、各セル領域ＣＡＲの末端列ＬＮｅに含まれるピラー５０の数の合計値が、１つの内部列ＬＮｉに含まれるピラー５０の数×（ｎ－１）／ｎとなるように、末端列ＬＮｅにおけるピラー５０の配置ピッチ等を調整すればよい。本実施形態は、上記においてｎ＝４とした場合に該当する。以上のような構成でも、第１実施形態で説明したものと同様の効果を奏する。

【0138】

第６実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0139】

図１６には、本実施形態におけるピラー５０等の配置が、図７と同様の方法で模式的に示されている。図１６に示されるように、本実施形態では、一対の絶縁体９１（スリットＳＴ）の間の領域が、３つの絶縁体９２（スリットＳＨＥ）によって４つのセル領域ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４に区分されている。

【0140】

本実施形態では、ｘ方向における中央のスリットＳＨＥが、ｙ方向に沿った直線状となるように形成されている。また、その直下では、ダミーピラー５０Ｄがｙ方向に直線状に並ぶように配置されている。

【0141】

上記以外の２つのスリットＳＨＥの形状は、第１実施形態（図７）におけるスリットＳＨＥの形状と同じである。また、当該スリットＳＨＥの直下におけるダミーピラー５０Ｄの配置も、第１実施形態と同じである。

【0142】

本実施形態のうちセル領域ＣＡＲ１、ＣＡＲ２の部分の構成は、第１実施形態の構成と同様であるから、連数を４．５と見なすことのできる構成となっている。本実施形態のうちセル領域ＣＡＲ３、ＣＡＲ４の部分の構成は、第１実施形態の構成をｙ－ｚ平面について反転させたものと同様であるから、やはり連数を４．５と見なすことのできる構成となっている。このような構成でも、第１実施形態で説明したものと同様の効果を奏する。

【0143】

尚、スリットＳＴやスリットＳＨＥの形状（つまり、絶縁体９１、９２の形状）としては、以上の各実施形態で説明した例に限られず、種々の形状を採用することができる。図１７には、スリットＳＨＥの形状を変更した変形例が示されている。例えば図１７（Ａ）に示されるように、末端列ＬＮｅにおいて、１つのピラー５０と、１つのダミーピラー５０Ｄとが、ｙ方向に交互に並ぶ構成とした上で、それぞれのダミーピラー５０Ｄの直上を通るようにスリットＳＨＥを形成してもよい。この例のように、末端列ＬＮｅに含まれるピラー５０の配置ピッチが、一部のみではなく全ての間隔において、内部列ＬＮｉに含まれるピラー５０の配置ピッチよりも拡大されている構成としてもよい。

【0144】

また、図１７（Ｂ）に示されるように、末端列ＬＮｅにおいて、３つのピラー５０と、３つのダミーピラー５０Ｄとが、ｙ方向に交互に並ぶ構成とした上で、それぞれのダミーピラー５０Ｄの直上を通るようにスリットＳＨＥを形成してもよい。

【0145】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0146】

１０：半導体記憶装置、４０：導電体層、ＢＬ：ビット線、５０：ピラー、５０Ｄ：ダミーピラー、９１，９２：絶縁体、９１１，９１２，０２１，９２２：凸部、ＣＡＲ，ＣＡＲ１，ＣＡＲ２，ＣＡＲ３，ＣＡＲ４：セル領域、ＬＮｅ：末端列、ＬＮｉ：内部列。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】