特開 2022-139777 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022139777

(43)【公開日】2022-09-26

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20220915BHJP

   H01L 29/47 20060101ALI20220915BHJP

   H01L 21/28 20060101ALI20220915BHJP

   H01L 21/768 20060101ALI20220915BHJP

【ＦＩ】

H01L29/80 F

H01L29/48 M

H01L29/48 D

H01L29/80 H

H01L21/28 B

H01L21/90 N

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021040305

(22)【出願日】2021-03-12

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】吉田 智洋

【テーマコード（参考）】

4M104

5F033

5F102

【Ｆターム（参考）】

4M104AA04

4M104BB05

4M104BB09

4M104BB16

4M104BB17

4M104BB36

4M104CC01

4M104CC03

4M104DD08

4M104DD34

4M104DD68

4M104DD78

4M104DD89

4M104EE06

4M104EE12

4M104EE14

4M104EE16

4M104EE17

4M104FF06

4M104FF07

4M104GG12

4M104HH20

5F033HH07

5F033HH13

5F033HH20

5F033HH21

5F033MM08

5F033MM13

5F033MM18

5F033PP19

5F033QQ41

5F033QQ73

5F033QQ76

5F033RR03

5F033RR06

5F033SS13

5F033SS15

5F033SS27

5F033TT02

5F033VV06

5F033XX28

5F102GJ02

5F102GK04

5F102GL04

5F102GM04

5F102GM08

5F102GR01

5F102GR04

5F102GS01

5F102GS04

5F102GT01

5F102GV05

5F102GV06

5F102GV08

5F102HC01

5F102HC11

5F102HC16

5F102HC19

5F102HC21

(57)【要約】

【課題】ゲート電極の特性の変化を抑制できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体層と、前記半導体層の上に設けられ、開口が形成された絶縁膜と、前記開口を通じて前記半導体層に接続されたゲート電極と、前記ゲート電極を覆う保護膜と、を有し、前記絶縁膜は、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有し、前記ゲート電極は、前記第２面から離れて前記第２面に対向する第３面と、前記第２面と第３面とを繋ぐ第４面と、を有し、前記ゲート電極は、前記第３面及び前記第４面を構成するＮｉ膜を含み、前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を有し、前記保護膜は、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆う。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体層と、
前記半導体層の上に設けられ、開口が形成された絶縁膜と、
前記開口を通じて前記半導体層に接続されたゲート電極と、
前記ゲート電極を覆う保護膜と、
を有し、
前記絶縁膜は、
前記半導体層側の第１面と、
前記第１面とは反対側の第２面と、
を有し、
前記ゲート電極は、
前記第２面から離れて前記第２面に対向する第３面と、
前記第２面と第３面とを繋ぐ第４面と、
を有し、
前記ゲート電極は、前記第３面及び前記第４面を構成するＮｉ膜を含み、
前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を有し、
前記保護膜は、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆う半導体装置。

【請求項2】

前記保護膜の前記第３面を覆う部分と前記第２面との間に空隙が存在する請求項１に記載の半導体装置。

【請求項3】

前記保護膜は、Ａｌ酸化膜又はＳｉ窒化膜を含む請求項１または請求項２に記載の半導体装置。

【請求項4】

前記Ｎｉ酸化膜の厚さは、３ｎｍ以上である請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記保護膜は、更に前記絶縁膜を覆う請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

前記Ｎｉ膜の前記絶縁膜に接触する部分の面積は、前記Ｎｉ膜の前記Ｎｉ酸化膜に接触する部分の面積の０．１０倍以下である請求項１から請求項５のいずれか１項に記載の半導体装置。

【請求項7】

半導体層と、
前記半導体層の上に設けられ、開口が形成された絶縁膜と、
前記開口を通じて前記半導体層に接続されたゲート電極と、
前記ゲート電極及び前記絶縁膜を覆うＡｌ酸化膜又はＳｉ窒化膜を含む保護膜と、
を有し、
前記絶縁膜は、
前記半導体層側の第１面と、
前記第１面とは反対側の第２面と、
を有し、
前記ゲート電極は、
前記第２面から離れて前記第２面に対向する第３面と、
前記第２面と第３面とを繋ぐ第４面と、
を有し、
前記ゲート電極は、
前記第３面及び前記第４面を構成するＮｉ膜と、
前記Ｎｉ膜の上に形成されたＡｕ膜と、
を含み、
前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を有し、
前記保護膜は、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆い、
前記保護膜の前記第３面を覆う部分と前記第２面との間に空隙が存在する半導体装置。

【請求項8】

半導体層の上に、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有する絶縁膜を形成する工程と、
前記絶縁膜に開口を形成する工程と、
前記開口を通じて前記半導体層に接続され、前記第２面から離れて前記第２面に対向する第３面と、前記第２面と第３面とを繋ぐ第４面と、を有し、前記第３面及び前記第４面を構成するＮｉ膜を含む金属層を形成する工程と、
前記Ｎｉ膜を酸化させることで前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を形成し、前記金属層の残部からゲート電極を形成する工程と、
前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆いながら、前記ゲート電極を覆う保護膜を形成する工程と、
を有する半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を備えた半導体装置として、基部と、基部から側方に張り出した庇部とを備えたゲート電極を有する半導体装置が提案されている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第８７４１７１５号明細書

【特許文献2】特開２０１３－２０７０８６号公報

【特許文献3】特開２０１９－２１６１８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来の半導体装置では、ゲート電極の特性が変化することがある。

【0005】

本開示は、ゲート電極の特性の変化を抑制できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、半導体層と、前記半導体層の上に設けられ、開口が形成された絶縁膜と、前記開口を通じて前記半導体層に接続されたゲート電極と、前記ゲート電極を覆う保護膜と、を有し、前記絶縁膜は、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有し、前記ゲート電極は、前記第２面から離れて前記第２面に対向する第３面と、前記第２面と第３面とを繋ぐ第４面と、を有し、前記ゲート電極は、前記第３面及び前記第４面を構成するＮｉ膜を含み、前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を有し、前記保護膜は、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆う。

【発明の効果】

【0007】

本開示によれば、ゲート電極の特性の変化を抑制できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体装置の概要を示す断面図である。

【図2】図２は、実施形態に係る半導体装置におけるゲート電極及びその周辺の詳細を示す断面図である。

【図3】図３は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図4】図４は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図5】図５は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図6】図６は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図7】図７は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図8】図８は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図9】図９は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図10】図１０は、実施形態に係る半導体装置の製造方法を示す断面図（その８）である。

【図11】図１１は、実施形態に係る半導体装置の製造方法を示す断面図（その９）である。

【図12】図１２は、実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。

【図13】図１３は、実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。

【図14】図１４は、実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。

【図15】図１５は、実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。

【図16】図１６は、実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。

【発明を実施するための形態】

【0009】

実施するための形態について、以下に説明する。

【0010】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。

【0011】

〔１〕 本開示の一態様に係る半導体装置は、半導体層と、前記半導体層の上に設けられ、開口が形成された絶縁膜と、前記開口を通じて前記半導体層に接続されたゲート電極と、前記ゲート電極を覆う保護膜と、を有し、前記絶縁膜は、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有し、前記ゲート電極は、前記第２面から離れて前記第２面に対向する第３面と、前記第２面と第３面とを繋ぐ第４面と、を有し、前記ゲート電極は、前記第３面及び前記第４面を構成するＮｉ膜を含み、前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を有し、前記保護膜は、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆う。

【0012】

ゲート電極の表面にＮｉ膜が露出し、保護膜として化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成されたＳｉ窒化膜によりＮｉ膜が覆われている場合、保護膜中にＮｉが拡散し、ゲート電極の特性が変化することがある。また、保護膜として原子層堆積（atomic layer deposition：ＡＬＤ）法により形成されたＡｌ酸化膜によりＮｉ膜が覆われている場合、保護膜とＮｉ膜との界面をＮｉが拡散し、ゲート電極の特性が変化することがある。これに対し、本開示の一態様に係る半導体装置では、第３面及び第４面においてＮｉ膜がＮｉ酸化膜により覆われ、保護膜はＮｉ酸化膜の上から第３面及び第４面を覆う。このため、Ｎｉ膜中のＮｉの拡散を抑制し、ゲート電極の特性の変化を抑制できる。

【0013】

〔２〕 〔１〕において、前記保護膜の前記第３面を覆う部分と前記第２面との間に空隙が存在してもよい。この場合、ゲート電極と積層構造との間の寄生容量を低減しやすい。

【0014】

〔３〕 〔１〕又は〔２〕において、前記保護膜は、Ａｌ酸化膜又はＳｉ窒化膜を含んでもよい。この場合、ゲート電極を外部からの水分の侵入等から保護しやすい。

【0015】

〔４〕 〔１〕～〔３〕において、前記Ｎｉ酸化膜の厚さは、３ｎｍ以上であってもよい。この場合、Ｎｉ膜中のＮｉの拡散をより抑制しやすい。

【0016】

〔５〕 〔１〕～〔４〕において、前記保護膜は、更に前記絶縁膜を覆ってもよい。この場合、積層構造をより強固に保護できる。

【0017】

〔６〕 〔１〕～〔５〕において、前記Ｎｉ膜の前記絶縁膜に接触する部分の面積は、前記Ｎｉ膜の前記Ｎｉ酸化膜に接触する部分の面積の０．１０倍以下であってもよい。この場合、Ｎｉ膜の絶縁膜に接触する部分におけるＮｉの拡散をより抑制しやすい。

【0018】

〔７〕 本開示の他の一態様に係る半導体装置は、半導体層と、前記半導体層の上に設けられ、開口が形成された絶縁膜と、前記開口を通じて前記半導体層に接続されたゲート電極と、前記ゲート電極及び前記絶縁膜を覆うＡｌ酸化膜又はＳｉ窒化膜を含む保護膜と、を有し、前記絶縁膜は、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有し、前記ゲート電極は、前記第２面から離れて前記第２面に対向する第３面と、前記第２面と第３面とを繋ぐ第４面と、を有し、前記ゲート電極は、前記第３面及び前記第４面を構成するＮｉ膜と、前記Ｎｉ膜の上に形成されたＡｕ膜と、を含み、前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を有し、前記保護膜は、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆い、前記保護膜の前記第３面を覆う部分と前記第２面との間に空隙が存在する。

【0019】

〔８〕 本開示の他の一態様に係る半導体装置の製造方法は、半導体層の上に、前記半導体層側の第１面と、前記第１面とは反対側の第２面と、を有する絶縁膜を形成する工程と、前記絶縁膜に開口を形成する工程と、前記開口を通じて前記半導体層に接続され、前記第２面から離れて前記第２面に対向する第３面と、前記第２面と第３面とを繋ぐ第４面と、を有し、前記第３面及び前記第４面を構成するＮｉ膜を含む金属層を形成する工程と、前記Ｎｉ膜を酸化させることで前記第３面及び前記第４面において前記Ｎｉ膜を覆うＮｉ酸化膜を形成し、前記金属層の残部からゲート電極を形成する工程と、前記Ｎｉ酸化膜の上から前記第３面及び前記第４面を覆いながら、前記ゲート電極を覆う保護膜を形成する工程と、を有する。

【0020】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0021】

本実施形態は、窒化物半導体を主構成材料とするＧａＮ－ＨＥＭＴを含む半導体装置に関する。図１は、実施形態に係る半導体装置の概要を示す断面図である。図２は、実施形態に係る半導体装置におけるゲート電極及びその周辺の詳細を示す断面図である。図１及び図２は、ゲート幅方向に垂直な断面を示す。

【0022】

本実施形態に係る半導体装置１００は、図１に示すように、基板１０と、基板１０の上に形成された複数の半導体層の積層構造２０とを有する。基板１０は、例えば（０００１）主面を有するＳｉＣ基板であり、積層構造２０の積層方向は例えば［０００１］方向である。積層構造２０は、基板１０側から順に形成される電子走行層１２と、電子供給層１４と、キャップ層１６とを含む。電子走行層１２は、例えば厚さが１０００ｎｍ程度のアンドープＧａＮ層である。電子供給層１４は、例えば厚さ２０ｎｍ程度のｎ型ＡｌＧａＮ層である。キャップ層１６は、例えば厚さ５ｎｍ程度のｎ型ＧａＮ層である。積層構造２０は半導体層の一例である。

【0023】

積層構造２０の上に第１絶縁膜２２が形成されている。第１絶縁膜２２は、例えばＳｉ窒化膜である。第１絶縁膜２２及び積層構造２０に、ソース用の開口３１と、ドレイン用の開口３２とが形成されている。積層構造２０にオーミックコンタクトするソース電極４１が開口３１内に形成され、積層構造２０にオーミックコンタクトするドレイン電極４２が開口３２内に形成されている。第１絶縁膜２２、ソース電極４１及びドレイン電極４２の上に第２絶縁膜２４が形成されている。第２絶縁膜２４は、例えばＳｉ窒化膜である。第１絶縁膜２２及び第２絶縁膜２４が絶縁膜２６に含まれる。絶縁膜２６は、積層構造２０側の第１面２６Ａと、第１面２６Ａとは反対側の第２面２６Ｂとを有する。第１面２６Ａは絶縁膜２６の下面でもあり、第２面２６Ｂは絶縁膜２６の上面でもある。第１面２６Ａは積層構造２０に接してもよい。

【0024】

図２に示すように、ソース電極４１とドレイン電極４２との間において、第１絶縁膜２２に開口２２Ｘが形成され、第２絶縁膜２４に開口２４Ｘが形成されている。開口２４Ｘの開口幅、すなわちゲート長方向の寸法は、開口２２Ｘの開口幅よりも大きい。例えば、開口２４Ｘの開口幅は１４０ｎｍ程度であり、開口２２Ｘの開口幅は９０ｎｍ程度である。開口２４Ｘは第２絶縁膜２４を貫通し、開口２２Ｘは第１絶縁膜２２を貫通する。開口２４Ｘを通じて開口２２Ｘが露出し、開口２４Ｘ及び２２Ｘを通じて積層構造２０が露出する。

【0025】

半導体装置１００は、開口２２Ｘ及び２４Ｘを通じて積層構造２０に接するゲート電極４３を有する。ゲート電極４３は、Ｎｉ膜６４と、Ｎｉ膜６４の上に形成されたＡｕ膜６６とを有する。例えば、Ｎｉ膜６４の厚さは５０ｎｍ～１００ｎｍ程度であり、Ａｕ膜６６の厚さは３００ｎｍ～６００ｎｍ程度である。ゲート電極４３は、例えば断面視でＴの字型の形状を備える。つまり、ゲート電極４３は、基部４３Ｓと、基部４３Ｓから両側方に張り出した庇部４３Ｔとを備える。そして、ゲート電極４３は、絶縁膜２６の第２面２６Ｂから離れて第２面２６Ｂに対向する第３面４３Ａを有する。第３面４３Ａは庇部４３Ｔの下面でもある。ゲート電極４３は、更に、第２面２６Ｂと第３面４３Ａとを繋ぐ第４面４３Ｂを有する。第４面４３Ｂは、基部４３Ｓの第２面２６Ｂよりも上方で、第３面４３Ａよりも下方の部分の側面でもある。Ｎｉ膜６４は第３面４３Ａ及び第４面４３Ｂを構成する。ゲート電極４３は、Ｎｉ膜６４とＡｕ膜６６との間にＰｄ膜を有してもよく、Ａｕ膜６６の上にＴａ膜を有してもよい。

【0026】

半導体装置１００は、第３面４３Ａ及び第４面４３ＢにおいてＮｉ膜６４を覆うＮｉ酸化膜６８を有する。半導体装置１００は、更に、ゲート電極４３を覆う保護膜７０を有する。保護膜７０は、Ｎｉ酸化膜６８の上から第３面４３Ａ及び第４面４３Ｂを覆う。保護膜７０は、ゲート電極４３だけでなく、絶縁膜２６を覆ってもよい。保護膜７０は、例えばＡｌ酸化膜又はＳｉ窒化膜である。保護膜７０の厚さは特に限定されないが、第３面４３Ａを覆う部分の厚さは、好ましくは２０ｎｍ以上であり、より好ましくは２５ｎｍ以上である。

【0027】

本実施形態では、第３面４３Ａ及び第４面４３ＢにおいてＮｉ膜６４がＮｉ酸化膜６８により覆われている。このため、Ｎｉ膜６４中のＮｉの拡散を抑制し、ゲート電極４３の特性の変化を抑制できる。

【0028】

保護膜７０の第３面４３Ａを覆う部分と第２面２６Ｂとの間に空隙４６が存在してもよい。空隙４６が存在することで、ゲート電極４３の庇部４３Ｔと積層構造２０との間の寄生容量を低減しやすい。なお、空隙４６に代えて、いわゆる低誘電率（ｌｏｗ－ｋ）材が配置されていてもよい。空隙４６が存在する場合よりも、機械的強度を向上できる。低誘電率材の比誘電率は、好ましくは７．０以下であり、より好ましくは４．０以下である。

【0029】

保護膜７０がＡｌ酸化膜又はＳｉ窒化膜を含むことで、ゲート電極４３を外部からの水分の侵入等から保護しやすい。保護膜７０が絶縁膜２６を覆う場合、積層構造２０をより強固に保護できる。

【0030】

Ｎｉ酸化膜６８はＮｉの自然酸化膜よりも厚く、Ｎｉ酸化膜６８の厚さは、例えば好ましくは３ｎｍ以上であり、より好ましくは５ｎｍ以上である。Ｎｉ膜６４中のＮｉの拡散をより抑制しやすくするためである。

【0031】

Ｎｉ膜６４の絶縁膜２６に接触する部分の面積は、Ｎｉ膜６４のＮｉ酸化膜６８に接触する部分の面積の０．１０倍以下であることが好ましく、０．０７倍以下であることがより好ましく、０．０５倍以下であることがより好ましい。Ｎｉ膜６４の絶縁膜２６に接触する部分におけるＮｉの拡散をより抑制しやすくなるためである。

【0032】

絶縁膜２６は、Ｎｉ膜６４に接触するＳｉ酸窒化膜を含んでもよい。例えば、第１絶縁膜２２及び第２絶縁膜２４が、主体としてのＳｉ窒化膜と、このＳｉ窒化膜の表面を覆うＳｉ酸窒化膜とを含んでもよい。絶縁膜２６がＮｉ膜６４に接触するＳｉ酸窒化膜を含むことで、Ｎｉ膜６４と絶縁膜２６との界面におけるＮｉの拡散を抑制しやすい。

【0033】

次に、実施形態に係る半導体装置１００の製造方法について説明する。図３～図１６は、実施形態に係る半導体装置の製造方法を示す断面図である。図３～図８は、図１に示す断面の変化を示し、図９～図１６は、図２に示す断面の変化を示す。

【0034】

まず、図３に示すように、基板１０上に、有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法を用いて、複数の窒化物半導体層を含む積層構造２０を成長する。次に、積層構造２０の上面に接する第１絶縁膜２２を、減圧（low pressure：ＬＰ）ＣＶＤ法を用いて成膜する。第１絶縁膜２２は、例えば厚さが４０ｎｍのＳｉ窒化膜である。電子走行層１２を形成する前に基板１０の上に核形成層を形成し、核形成層の上に電子走行層１２を形成してもよい。核形成層は、例えば厚さ数十ｎｍのＡｌＮ層である。

【0035】

次に、図４に示すように、第１絶縁膜２２の上に電子線レジスト５１を塗布し、電子線リソグラフィにより、電子線レジスト５１に開口５１Ｘを形成する。開口５１Ｘを通じて第１絶縁膜２２が露出する。

【0036】

次に、図５に示すように、電子線レジスト５１をマスクとして、反応性イオンエッチング（reactive ion etching：ＲＩＥ）により第１絶縁膜２２及び積層構造２０にソース用の開口３１と、ドレイン用の開口３２とを形成する。例えば、第１絶縁膜２２のエッチングにはフッ素（Ｆ）を含む反応性ガスが用いられ、積層構造２０のエッチングには塩素（Ｃｌ）を含む反応性ガスが用いられる。

【0037】

次に、図６に示すように、蒸着法により、開口３１の内側及び開口３２の内側に金属層６１を形成する。金属層６１は、電子線レジスト５１の上面及び開口５１Ｘの側壁面にも付着する。金属層６１は、例えば、基板１０側から順に形成されるＴａ膜と、Ａｌ膜と、Ｍｏ膜とを含む。

【0038】

次に、図７に示すように、電子線レジスト５１を除去する。電子線レジスト５１の除去に伴って、金属層６１の電子線レジスト５１に付着した部分も除去される。その一方で、開口３１及び３２の内側には、金属層６１が残存する。つまり、リフトオフが行われる。次いで、熱処理によって金属層６１を合金化（アロイ）する。これにより、積層構造２０にオーミックコンタクトするソース電極４１が開口３１内に形成され、積層構造２０にオーミックコンタクトするドレイン電極４２が開口３２内に形成される。

【0039】

次に、図８に示すように、第１絶縁膜２２、ソース電極４１及びドレイン電極４２の上に、第２絶縁膜２４を、プラズマ（plasma enhanced：ＰＥ）ＣＶＤ法を用いて成膜する。第２絶縁膜２４は、例えば厚さが２０ｎｍのＳｉ窒化膜である。第１絶縁膜２２及び第２絶縁膜２４が絶縁膜２６に含まれる。

【0040】

次に、図９に示すように、第２絶縁膜２４、ソース電極４１及びドレイン電極４２の上に、電子線レジスト５２を塗布する。電子線レジスト５２として、例えばポリメチルメタクリレート（ＰＭＭＡ）が用いられる。電子線レジスト５２として、日本ゼオン株式会社製のＺＥＰ５２０Ａ－７が用いられてもよい。次に、電子線リソグラフィにより、電子線レジスト５２に開口５２Ｘを形成する。開口５２Ｘの開口幅、すなわちゲート長方向の寸法は、例えば７０ｎｍ程度である。開口５２Ｘを通じて第２絶縁膜２４が露出する。

【0041】

次に、図１０に示すように、電子線レジスト５２をマスクとして、フッ素を含む反応性ガスを用いたＲＩＥにより第２絶縁膜２４にゲート用の開口２４Ｘを形成し、第１絶縁膜２２にゲート用の開口２２Ｘを形成する。開口２４Ｘ及び２２Ｘの形成では、一定の条件で第２絶縁膜２４及び第１絶縁膜２２をエッチングする。第２絶縁膜２４に有意なサイドエッチが生じ、開口２４Ｘの開口幅は、開口２２Ｘの開口幅よりも大きくなる。例えば、開口２４Ｘの開口幅は１４０ｎｍ程度であり、開口２２Ｘの開口幅は９０ｎｍ程度である。開口２４Ｘ及び２２Ｘを通じて積層構造２０が露出する。

【0042】

次に、図１１に示すように、電子線レジスト５２を除去する。次に、キャップ層１６、第１絶縁膜２２、第２絶縁膜２４、ソース電極４１及びドレイン電極４２の上に、電子線レジスト５３と、電子線レジスト５４と、電子線レジスト５５とをこの順で塗布する。電子線レジスト５３及び５５としてＰＭＭＡが用いられ、電子線レジスト５４としてポリメチルグルタルイミド（ＰＭＧＩ）が用いられる。電子線レジスト５３及び５５は電子線レジスト５４よりも微細な加工が可能である。次に、電子線リソグラフィにより、電子線レジスト５５に開口５５Ｘを形成し、電子線レジスト５４に開口５４Ｘを形成し、電子線レジスト５３に開口５３Ｘを形成する。例えば、開口５５Ｘの開口幅は５００ｎｍ程度であり、開口５４Ｘの開口幅は５８０ｎｍ程度であり、開口５３Ｘの開口幅は２９０ｎｍ程度である。開口５５Ｘ、５４Ｘ及び５３Ｘを通じて第２絶縁膜２４、第１絶縁膜２２及びキャップ層１６が露出する。

【0043】

次に、図１２に示すように、ベークを行い、開口５３Ｘの下端における開口幅が上端における開口幅よりも小さくなるように電子線レジスト５３を変形させる。つまり、開口５３Ｘの側壁面をテーパ状に変形させる。自己整合的に開口５３Ｘの下端が開口２４Ｘの上端に一致するように電子線レジスト５３を変形させてもよい。

【0044】

次に、図１３に示すように、蒸着法により、開口５５Ｘ、５４Ｘ、５３Ｘ、２４Ｘ及び２２Ｘの内側に金属層６２を形成する。金属層６２の形成では、Ｎｉ膜６４を形成し、Ｎｉ膜６４の上にＡｕ膜６６を形成する。例えば、Ｎｉ膜６４の厚さは５０ｎｍ～１００ｎｍ程度であり、Ａｕ膜６６の厚さは３００ｎｍ～６００ｎｍ程度である。Ｎｉ膜６４とＡｕ膜６６との間にＰｄ膜を形成してもよく、Ａｕ膜６６の上にＴａ膜を形成してもよい。金属層６２は、電子線レジスト５５の上面及び開口５５Ｘの側壁面にも付着する。

【0045】

次に、図１４に示すように、電子線レジスト５５、５４及び５３を除去する。電子線レジスト５５、５４及び５３の除去に伴って、金属層６２の電子線レジスト５５に付着した部分も除去される。その一方で、開口２４Ｘ及び２２Ｘの内側と、第１絶縁膜２２及び第２絶縁膜２４の上には、金属層６２が残存する。つまり、リフトオフが行われる。残存する金属層６２は、例えば断面視でＴの字型の形状を備える。

【0046】

次に、図１５に示すように、金属層６２に含まれるＮｉ膜６４の表面を酸化させることで、Ｎｉ酸化膜６８を形成する。これにより、Ｎｉ膜６４及びＡｕ膜６６を有し、開口２２Ｘを通じて積層構造２０にショットキーコンタクトするゲート電極４３が形成される。つまり、金属層６２のうちＮｉ酸化膜６８となった部分の残部からゲート電極４３が形成される。ゲート電極４３は、例えば断面視でＴの字型の形状を備える。Ｎｉ膜６４は、例えばオゾンを用いて酸化させることができる。

【0047】

次に、図１６に示すように、ゲート電極４３を覆う保護膜７０を形成する。保護膜７０は、Ｎｉ酸化膜６８及びＡｕ膜６６に接触するが、Ｎｉ膜６４に接触しない。保護膜７０は、Ｎｉ酸化膜６８の上からＮｉ膜６４を覆う。保護膜７０は、例えばＡｌ酸化膜又はＳｉ窒化膜である。Ａｌ酸化膜は、例えばＡＬＤ法により形成できる。Ｓｉ窒化膜は、例えばプラズマＣＶＤ法により形成できる。Ｓｉ窒化膜をプラズマＣＶＤ法により形成した場合、装置の特性上、Ｓｉ窒化膜がフッ素（Ｆ）を含有していてもよい。

【0048】

その後、必要に応じて配線等を形成する。このようにして、ＧａＮ－ＨＥＭＴを含む半導体装置１００を製造することができる。

【0049】

このような製造方法によれば、Ｎｉ膜６４中のＮｉの拡散を抑制するＮｉ酸化膜６８を形成しやすい。

【0050】

また、保護膜７０としてＡｌ酸化膜をＡＬＤ法により形成する場合には、Ｎｉ膜６４の表面の酸化と同一の装置を用いて成膜できる。一方、保護膜７０としてＳｉ窒化膜をＣＶＤ法により形成する場合には、保護膜７０を高い成膜レートで形成できる。

【0051】

なお、絶縁膜２６がＳｉ窒化膜を含む場合、Ｓｉ窒化膜の表面が酸化されていてもよい。つまり、絶縁膜２６の表面がＳｉ酸窒化膜になっていてもよい。例えば、第２絶縁膜２４が形成された後でＮｉ膜６４が形成される前までの間の種々の熱処理等においてＳｉ窒化膜の表面が酸化されてもよい。

【0052】

また、Ｎｉ膜６４は積層構造２０とショットキーコンタクトできていれば、積層構造２０と接触する部分から第３面４３Ａまで連続している必要はなく、一部で分断されていてもよい。例えば、蒸着時のカバレッジ等の影響により、第１絶縁膜２２の角部、第２絶縁膜２４の角部等において、Ｎｉ膜６４が不連続となっていてもよい。

【0053】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【符号の説明】

【0054】

１０：基板
１２：電子走行層
１４：電子供給層
１６：キャップ層
２０：積層構造
２２：第１絶縁膜
２２Ｘ：開口
２４：第２絶縁膜
２４Ｘ：開口
２６：絶縁膜
２６Ａ：第１面
２６Ｂ：第２面
３１、３２：開口
４１：ソース電極
４２：ドレイン電極
４３：ゲート電極
４３Ａ：第３面
４３Ｂ：第４面
４３Ｓ：基部
４３Ｔ：庇部
４６：空隙
５１、５２、５３、５４、５５：電子線レジスト
５１Ｘ、５２Ｘ、５３Ｘ、５４Ｘ、５５Ｘ：開口
６１、６２：金属層
６４：Ｎｉ膜
６６：Ａｕ膜
６８：Ｎｉ酸化膜
７０：保護膜
１００：半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】