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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022139919
(43)【公開日】2022-09-26
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
G11C 11/16 20060101AFI20220915BHJP
H01L 29/82 20060101ALI20220915BHJP
H01L 43/08 20060101ALI20220915BHJP
H01L 21/8239 20060101ALI20220915BHJP
【ＦＩ】
G11C11/16 240
H01L29/82 Z
H01L43/08 Z
H01L27/105 447
G11C11/16 100A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021040502
(22)【出願日】2021-03-12
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】松下 直輝
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119BB01
4M119CC05
4M119DD09
4M119DD17
4M119DD44
4M119EE22
4M119EE27
5F092AB07
5F092AC12
5F092AD23
5F092AD25
5F092BB53
5F092BC04
5F092BC07
(57)【要約】
【課題】メモリデバイスの特性を向上する。
【解決手段】実施形態のメモリデバイスは、メモリ素子２１とスイッチング素子２０とを含むメモリセルＭＣと、メモリセルＭＣに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスをメモリセルＭＣに印加し、メモリセルＭＣに対する第２のデータの書き込み時において第１の極性と異なる第２の極性を有する第２の書き込みパルスをメモリセルＭＣに印加する回路と、を含み、スイッチング素子２０は、第１の極性及び第２の極性に応じた極性依存性を有する。
【選択図】 図５
【解決手段】実施形態のメモリデバイスは、メモリ素子２１とスイッチング素子２０とを含むメモリセルＭＣと、メモリセルＭＣに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスをメモリセルＭＣに印加し、メモリセルＭＣに対する第２のデータの書き込み時において第１の極性と異なる第２の極性を有する第２の書き込みパルスをメモリセルＭＣに印加する回路と、を含み、スイッチング素子２０は、第１の極性及び第２の極性に応じた極性依存性を有する。
【選択図】 図５
【特許請求の範囲】
【請求項1】
メモリ素子とスイッチング素子とを含むメモリセルと、
前記メモリセルに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスを前記メモリセルに印加し、前記メモリセルに対する第２のデータの書き込み時において前記第１の極性と異なる第２の極性を有する第２の書き込みパルスを前記メモリセルに印加する回路と、
を具備し、
前記スイッチング素子は、前記第１及び第２の極性に応じた極性依存性を有する、
メモリデバイス。
前記メモリセルに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスを前記メモリセルに印加し、前記メモリセルに対する第２のデータの書き込み時において前記第１の極性と異なる第２の極性を有する第２の書き込みパルスを前記メモリセルに印加する回路と、
を具備し、
前記スイッチング素子は、前記第１及び第２の極性に応じた極性依存性を有する、
メモリデバイス。
【請求項2】
前記第１の書き込みパルスの印加時における前記スイッチング素子の第１の閾値電圧は、前記第２の書き込みパルスの印加時における前記スイッチング素子の第２の閾値電圧と異なる、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項3】
前記第１の書き込みパルスが“ＶｗＡＰＰ”で示され、前記第２の書き込みパルスが“ＶｗＰＡＰ”で示され、前記第１及び第２の書き込みパルスの比が“ａ”で示され、前記スイッチング素子の極性依存性が“ｂ”で示される場合、“ａ”は、以下の式（１）の関係を有し、“ｂ”は、以下の式（２）の関係を有する
ａ＝ＶｗＰＡＰ／ＶｗＡＰＰ ・・・（１）
１＜ｂ＜ａ２ ・・・（２）
請求項１又は２に記載のメモリデバイス。
ａ＝ＶｗＰＡＰ／ＶｗＡＰＰ ・・・（１）
１＜ｂ＜ａ２ ・・・（２）
請求項１又は２に記載のメモリデバイス。
【請求項4】
前記ｂは、前記ａに等しい
請求項３に記載のメモリデバイス。
請求項３に記載のメモリデバイス。
【請求項5】
前記第１の書き込みパルスの印加時における前記スイッチング素子の第１の抵抗値は、前記第２の書き込みパルスの印加時における前記スイッチング素子の第２の抵抗値と異なる、
請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
【請求項6】
前記スイッチング素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の第１の層とを含み、
前記第１の電極の材料は、前記第２の電極の材料と異なる、
請求項１乃至５のうちいずれか１項に記載のメモリデバイス。
前記第１の電極の材料は、前記第２の電極の材料と異なる、
請求項１乃至５のうちいずれか１項に記載のメモリデバイス。
【請求項7】
前記スイッチング素子の前記極性依存性は、前記スイッチング素子の形成条件に基づいて、設定される、
請求項１乃至６のうちいずれか１項に記載のメモリデバイス。
請求項１乃至６のうちいずれか１項に記載のメモリデバイス。
【請求項8】
前記メモリ素子は、前記第１及び第２の極性に応じた極性依存性を有する、
請求項１乃至７のうちいずれか１項に記載のメモリデバイス。
請求項１乃至７のうちいずれか１項に記載のメモリデバイス。
【請求項9】
前記メモリ素子は、磁気抵抗効果素子であり、
前記磁気抵抗効果素子は、
可変な磁化方向を有する第１の磁性層と、
不変な磁化方向を有する第２の磁性層と、
前記第１の磁性層と前記第２の磁性層との間の絶縁層と、
を含み、
前記第１及び第２の書き込みパルスに対する前記磁気抵抗効果素子の極性依存性は、前記第１の磁性層の寸法及び前記第１の磁性層の構成元素の組成のうち少なくとも一つの制御によって、設定される、
請求項８に記載のメモリデバイス。
前記磁気抵抗効果素子は、
可変な磁化方向を有する第１の磁性層と、
不変な磁化方向を有する第２の磁性層と、
前記第１の磁性層と前記第２の磁性層との間の絶縁層と、
を含み、
前記第１及び第２の書き込みパルスに対する前記磁気抵抗効果素子の極性依存性は、前記第１の磁性層の寸法及び前記第１の磁性層の構成元素の組成のうち少なくとも一つの制御によって、設定される、
請求項８に記載のメモリデバイス。
【請求項10】
メモリ素子とスイッチング素子とを含むメモリセルと、
前記メモリセルに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスを前記メモリセルに印加し、前記メモリセルに対する第２のデータの書き込み時において前記第１の極性と異なる第２の極性を有する第２の書き込みパルスを前記メモリセルに印加する回路と、
を具備し、
前記第１の書き込みパルスの印加時における前記スイッチング素子の第１の抵抗値は、前記第２の書き込みパルスの印加時における前記スイッチング素子の第２の抵抗値と異なる、
メモリデバイス。
前記メモリセルに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスを前記メモリセルに印加し、前記メモリセルに対する第２のデータの書き込み時において前記第１の極性と異なる第２の極性を有する第２の書き込みパルスを前記メモリセルに印加する回路と、
を具備し、
前記第１の書き込みパルスの印加時における前記スイッチング素子の第１の抵抗値は、前記第２の書き込みパルスの印加時における前記スイッチング素子の第２の抵抗値と異なる、
メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
可変抵抗素子（例えば、磁気抵抗効果素子）をメモリ素子として用いたメモリデバイスが、知られている。メモリデバイスの特性を向上するために、様々な技術の研究及び開発が、推進されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－３５９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの特性の向上を図る。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、メモリ素子とスイッチング素子とを含むメモリセルと、前記メモリセルに対する第１のデータの書き込み時において第１の極性を有する第１の書き込みパルスを前記メモリセルに印加し、前記メモリセルに対する第２のデータの書き込み時において前記第１の極性と異なる第２の極性を有する第２の書き込みパルスを前記メモリセルに印加する回路と、を含み、前記スイッチング素子は、前記第１及び第２の極性に応じた極性依存性を有する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリデバイスの構成例を示す図。
【図2】第１の実施形態のメモリデバイスのメモリセルアレイの回路図。
【図3】第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
【図4】第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
【図5】第１の実施形態のメモリデバイスのメモリセルの構造例を示す断面図
【図6】第１の実施形態のメモリデバイスの動作例を説明するための図。
【図7】第１の実施形態のメモリデバイスを説明するための図。
【図8】第１の実施形態のメモリデバイスを説明するための図。
【図9】第２の実施形態のメモリデバイスを説明するための図。
【図10】第２の実施形態のメモリデバイスを説明するための図。
【図11】第３の実施形態のメモリデバイスを説明するための図。
【発明を実施するための形態】
【0007】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
以下の各実施形態において、同一の複数の構成要素（例えば、回路、配線、各種の電圧及び信号など）に関して、参照符号の末尾に、区別化のための数字／英字を付す場合がある。
以下の各実施形態において、同一の複数の構成要素（例えば、回路、配線、各種の電圧及び信号など）に関して、参照符号の末尾に、区別化のための数字／英字を付す場合がある。
【0008】
末尾に区別化のための数字／英字を伴った参照符号を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0009】
【0010】
【0011】
【0012】
図１は、本実施形態のメモリデバイスの構成例を示す図である、
図１に示されるように、本実施形態のメモリデバイス１は、メモリデバイス１の外部のデバイス（以下では、外部デバイスとよばれる）９に接続されている。外部デバイス９は、メモリデバイス１に、コマンドＣＭＤ、アドレスＡＤＲ、制御信号ＣＮＴを、送る。データＤＴが、メモリデバイス１と外部デバイス９との間で転送される。外部デバイス９は、書き込み動作時に、メモリデバイス１内に書き込まれるデータ（以下では、書き込みデータとよばれる）を、メモリデバイス１に送る。外部デバイス９は、読み出し動作時に、メモリデバイス１から読み出されたデータ（以下では、読み出しデータとよばれる）をメモリデバイス１から受ける。
図１に示されるように、本実施形態のメモリデバイス１は、メモリデバイス１の外部のデバイス（以下では、外部デバイスとよばれる）９に接続されている。外部デバイス９は、メモリデバイス１に、コマンドＣＭＤ、アドレスＡＤＲ、制御信号ＣＮＴを、送る。データＤＴが、メモリデバイス１と外部デバイス９との間で転送される。外部デバイス９は、書き込み動作時に、メモリデバイス１内に書き込まれるデータ（以下では、書き込みデータとよばれる）を、メモリデバイス１に送る。外部デバイス９は、読み出し動作時に、メモリデバイス１から読み出されたデータ（以下では、読み出しデータとよばれる）をメモリデバイス１から受ける。
【0013】
本実施形態のメモリデバイス１は、メモリセルアレイ１０、ロウ制御回路１１、カラム制御回路１２、書き込み回路１３、読み出し回路１４、電圧生成回路１５、入出力回路１６、及び制御回路１７を含む。
【0014】
メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬを含む。
【0015】
複数のメモリセルＭＣは、メモリセルアレイ１０内の複数のロウ及び複数のカラムに対応付けられている。各メモリセルＭＣは、複数のワード線ＷＬのうち対応する１つに接続される。各メモリセルＭＣは、複数のビット線ＢＬのうち対応する１つに接続される。
【0016】
ロウ制御回路１１は、ワード線ＷＬを介してメモリセルアレイ１０に接続される。ロウ制御回路１１に、アドレスＡＤＲにおけるメモリセルアレイ１０のロウアドレス（又はロウアドレスのデコード結果）が、供給される。ロウ制御回路１１は、ロウアドレスのデコード結果に基づいて、複数のワード線ＷＬを制御する。これによって、ロウ制御回路１１は、複数のワード線ＷＬ（複数のロウ）のそれぞれを、選択状態又は非選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬとよばれ、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬとよばれる。
【0017】
カラム制御回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム制御回路１２に、アドレスＡＤＲにおけるメモリセルアレイ１０のカラムアドレス（又はカラムアドレスのデコード結果）が、供給される。カラム制御回路１２は、カラムアドレスＡＤＲのデコード結果に基づいて、複数のビット線ＢＬを制御する。これによって、カラム制御回路１２は、複数のビット線ＢＬ（複数のカラム）のそれぞれを選択状態又は非選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬとよばれ、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬとよばれる。
【0018】
書き込み回路１３は、メモリセルＭＣへのデータの書き込みを行う。書き込み回路１３は、選択ワード線ＷＬ及び選択ビット線ＢＬのそれぞれに、データの書き込みのための電圧を供給する。これによって、書き込み電圧（又は、書き込み電流）が、選択されたメモリセルＭＣに供給される。書き込み回路１３は、複数の書き込み電圧のうち書き込みデータに応じたいずれか１つを、選択されたメモリセルＭＣに供給できる。例えば、複数の書き込み電圧のそれぞれは、書き込みデータに応じた極性（バイアス方向）を有する。例えば、書き込み回路１３は、書き込みドライバ（図示せず）を含む。
【0019】
読み出し回路１４は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１４は、選択されたメモリセルＭＣから選択ビット線ＢＬに出力された信号を増幅する。読み出し回路１４は、増幅された信号に基づいて、メモリセルＭＣ内のデータを判別する。例えば、読み出し回路１４は、プリアンプ（図示せず）及びセンスアンプ（図示せず）を含む。
【0020】
電圧生成回路１５は、外部デバイス９から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１５は、書き込み動作に用いられる種々の電圧を生成する。電圧生成回路１５は、生成した電圧を、書き込み回路１３に出力する。例えば、電圧生成回路１５は、読み出し動作に用いられる種々の電圧を生成する。電圧生成回路１５は、生成した電圧を、読み出し回路１４に出力する。
【0021】
入出力回路１６は、メモリデバイス１と外部デバイス９と間の各種の信号ＡＤＲ，ＣＭＤ，ＣＮＴ，ＤＴのインターフェイス回路として機能する。入出力回路１６は、外部デバイス９からのアドレスＡＤＲを、制御回路１７に転送する。入出力回路１６は、外部デバイス９からのコマンドＣＭＤを、制御回路１７に転送する。入出力回路１６は、種々の制御信号ＣＮＴを、外部デバイス９と制御回路１７との間で転送する。入出力回路１６は、外部デバイス９からの書き込みデータＤＴを書き込み回路１３に転送する。入出力回路１６は、読み出し回路１４からのデータＤＴを、読み出しデータとして外部デバイス９に転送する。
【0022】
制御回路（シーケンサ、ステートマシン、内部コントローラともよばれる）１７は、コマンドＣＭＤをデコードする。制御回路１７は、コマンドＣＭＤのデコード結果及び制御信号ＣＮＴに基づいて、メモリデバイス１内のロウ制御回路１１、カラム制御回路１２、書き込み回路１３、読み出し回路１４、電圧生成回路１５、及び入出力回路１６の動作を制御する。制御回路１７は、アドレスＡＤＲをデコードする。制御回路１７は、アドレスのデコード結果を、ロウ制御回路１１及びカラム制御回路１２などに送る。尚、コマンドのデコードのための回路（コマンドデコーダ）及びアドレスのデコードのための回路（アドレスデコーダ）が、制御回路１７の外部において、メモリデバイス１内に設けられてもよい。
【0023】
【0024】
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す等価回路図である。
【0025】
図２に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置されている。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｉ－１＞）のうち対応する１つ、及び、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞，・・・，ＷＬ＜ｊ－１＞）のうち対応する１つ、に接続されている。ｉ及びｊは、２以上の整数である。
【0026】
各メモリセルＭＣは、スイッチング素子２０及びメモリ素子（可変抵抗素子）２１を含む。
【0027】
スイッチング素子２０は、メモリセルＭＣの選択素子として機能する。スイッチング素子２０は、対応するメモリ素子２１に対するデータの書き込み及び読み出し時において、メモリ素子２１に対する電圧（又は電流）の供給を制御する機能を有する。
【0028】
例えば、或るメモリセルＭＣに印加される或る極性の電圧が、そのメモリセルＭＣ内のスイッチング素子２０のその極性における閾値電圧より低い場合、スイッチング素子２０は、オフ状態（高抵抗状態、非導通状態）に設定される。この場合において、スイッチング素子２０は、メモリ素子２１に対する電圧（又は電流）を、遮断する。或るメモリセルＭＣに印加される或る極性の電圧が、そのメモリセルＭＣ内のスイッチング素子２０のその極性における閾値電圧以上である場合、スイッチング素子２０は、オン状態（低抵抗状態、導通状態）に設定される。この場合において、スイッチング素子２０は、電圧（又は電流）を、メモリ素子２１に供給する。
【0029】
スイッチング素子２０は、メモリセル内における電流の流れる方向に依らずに、メモリセルＭＣに印加される電圧の大きさに応じて、メモリセルＭＣに電流を流すか流さないかを切り替えることが可能である。
例えば、スイッチング素子２０は、２端子型の素子である。
例えば、スイッチング素子２０は、２端子型の素子である。
【0030】
メモリ素子２１は、可変抵抗素子である。メモリ素子２１の抵抗状態は、供給された電圧（又は電流）によって、複数の抵抗状態（例えば、低抵抗状態及び高抵抗状態）に変わる。メモリ素子２１は、その素子２１の抵抗状態とデータ（例えば、“０”データ及び“１”データ）との関連付けによって、データを記憶できる。
【0031】
図３及び図４は、本実施形態のメモリデバイスのメモリセルアレイの構造例を説明するための図である。図３は、メモリセルアレイのＸ方向（軸）に沿う断面構造を示す模式的断面図である。図４は、メモリセルアレイのＹ方向（軸）に沿う断面構造を示す模式的断面図である。
【0032】
図３及び図４に示されるように、メモリセルアレイ１０は、基板１００の上面の上方に設けられている。
以下において、基板１００の上面に対して平行な面は、Ｘ－Ｙ平面とよぶ。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。
以下において、基板１００の上面に対して平行な面は、Ｘ－Ｙ平面とよぶ。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。
【0033】
複数の導電層５０は、Ｚ方向において、絶縁層９０を介して、基板１００の上面の上方に設けられる。複数の導電層５０は、Ｙ方向に沿って並ぶ。各導電層５０は、Ｘ方向に沿って延びる。複数の導電層５０は、例えば、ワード線ＷＬとして機能する。
【0034】
複数の導電層５１は、Ｚ方向において、複数の導電層５０の上方に設けられている。複数の導電層５１は、Ｘ方向に沿って並ぶ。各導電層５１は、Ｙ方向に沿って延びる。複数の導電層５１は、例えば、ビット線ＢＬとして機能する。
【0035】
複数のメモリセルＭＣが、複数の導電層５０と複数の導電層５１との間に、設けられている。複数のメモリセルＭＣは、Ｘ－Ｙ平面内において、マトリクス状に配列されている。
【0036】
Ｘ方向に並ぶ複数のメモリセルＭＣは、１つの導電層５０上に設けられている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｙ方向に並ぶ複数のメモリセルＭＣは、１つの導電層５１下に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。
Ｙ方向に並ぶ複数のメモリセルＭＣは、１つの導電層５１下に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。
【0037】
例えば、図２の回路構成のメモリセルアレイ１０において、スイッチング素子２０は、Ｚ方向においてメモリ素子２１の下方に設けられている。スイッチング素子２０が、メモリ素子２１と導電層（ワード線）５０との間に設けられている。メモリ素子２１が、導電層５１とスイッチング素子２０との間に設けられている。
【0038】
尚、図２の回路構成を有するメモリセルアレイ１０の構造は、図３及び図４の例に限定されない。例えば、スイッチング素子２０が、Ｚ方向においてメモリ素子２１の上方に設けられてもよい。この場合において、導電層５０がビット線ＢＬとして用いられ、導電層５１がワード線ＷＬとして用いられる。
【0039】
メモリセルＭＣは、図３及び図４の破線ＴＰで示された形状のように、メモリセルアレイ１０の形成に用いられるプロセスに応じて、テーパー状の断面形状を有する場合がある。例えば、テーパー状のメモリセルＭＣにおいて、基板１００の表面に対して平行な方向におけるメモリセルＭＣの底部（本実施形態において、メモリセルＭＣの導電層５０側の部分）の寸法が、基板１００の表面に対して平行な方向におけるメモリセルＭＣの上部（本実施形態において、メモリセルＭＣの導電層５１側の部分）の寸法より大きい。
【0040】
図３及び図４において、絶縁層９０が、複数の導電層５０と基板１００との間に設けられた例が示されている。基板１００が半導体基板である場合、電界効果トランジスタ（図示せず）が、基板１００の上面上に設けられてもよい。電界効果トランジスタは、絶縁層９０に覆われる。基板１００上の電界効果トランジスタは、ロウ制御回路１１などの回路の構成素子である。電界効果トランジスタは、絶縁層９０内のコンタクトプラグ（図示せず）及び配線（図示せず）を介して、メモリセルアレイ１０に接続される。このように、Ｚ方向におけるメモリセルアレイ１０の下方に、メモリセルアレイ１０の動作の制御のための回路が設けられてもよい。尚、基板１００が絶縁性基板であれば、複数の導電層５０は、絶縁層９０無しに、基板１００の上面上に直接設けられてもよい。
【0041】
積層型のメモリセルアレイ１０の回路構成及び構造は、図２乃至図４に示された例に限定されない。ビット線ＢＬ及びワード線ＷＬに対するスイッチング素子２０及びメモリ素子２１の接続関係に応じて、メモリセルアレイの回路構成及び構造は、適宜変形され得る。
【0042】
（ａ－３）メモリセル
図５は、本実施形態のメモリデバイスにおける、メモリセルの構造例を示す断面図である。
図５は、本実施形態のメモリデバイスにおける、メモリセルの構造例を示す断面図である。
【0043】
図５に示されるように、メモリセルＭＣは、スイッチング素子２０とメモリ素子２１とを含む積層体である。各メモリセルＭＣ内において、スイッチング素子２０及びメモリ素子２１は、Ｚ方向に並んでいる。
【0044】
【0045】
例えば、メモリ素子２１としての可変抵抗素子は、磁気抵抗効果素子である。この場合において、本実施形態のメモリデバイスは、ＭＲＡＭ（Magnetoresistive Random Access memory）のような磁気メモリである。
【0046】
例えば、磁気抵抗効果素子２１は、少なくとも、２つの磁性層２１１，２１３と非磁性層２１２とを含む。非磁性層２１２は、Ｚ方向において２つの磁性層２１１，２１３の間に設けられている。図２乃至図４の例において、ワード線ＷＬ側からビット線ＢＬ側に向かって、磁性層２１１、非磁性層２１２、及び磁性層２１３の順に、複数の層２１１，２１２，２１３がＺ方向に並んでいる。
【0047】
２つの磁性層２１１，２１３及び非磁性層２１２は、磁気トンネル接合（ＭＴＪ）を成す。以下において、磁気トンネル接合を含む磁気抵抗効果素子２１は、ＭＴＪ素子２１とよばれる。ＭＴＪ素子２１における非磁性層２１２は、トンネルバリア層とよばれる。
【0048】
磁性層２１１，２１３は、例えば、コバルト、鉄及び／又はボロンなどを含む強磁性層である。磁性層２１１，２１３は、単層膜でもよいし、多層膜（例えば、人工格子膜）でもよい。トンネルバリア層２１２は、例えば、酸化マグネシウムを含む絶縁層である。トンネルバリア層は、単層膜でもよいし、多層膜でもよい。
【0049】
本実施形態において、ＭＴＪ素子２１は、垂直磁化型の磁気抵抗効果素子である。
例えば、各磁性層２１１，２１３は、垂直磁気異方性を有する。各磁性層２１１，２１３の磁化容易軸方向は、磁性層２１１，２１３の層面（膜面）に対して垂直である。各磁性層２１１，２１３の磁化の方向は、磁性層２１１，２１３の配列方向（Ｚ方向）に対して平行である。各磁性層２１１，２１３は、磁性層２１１，２１３の層面に対して垂直な磁化を有する。
例えば、各磁性層２１１，２１３は、垂直磁気異方性を有する。各磁性層２１１，２１３の磁化容易軸方向は、磁性層２１１，２１３の層面（膜面）に対して垂直である。各磁性層２１１，２１３の磁化の方向は、磁性層２１１，２１３の配列方向（Ｚ方向）に対して平行である。各磁性層２１１，２１３は、磁性層２１１，２１３の層面に対して垂直な磁化を有する。
【0050】
２つの磁性層２１１，２１３のうち、一方の磁性層は、磁化の向きが可変であり、他方の磁性層は、磁化の向きが不変である。ＭＴＪ素子２１は、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、複数の抵抗状態（抵抗値）を有し得る。
図５の例において、磁性層２１３の磁化の向きは、可変である。磁性層２１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層２１３は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層２１１は、参照層とよばれる。尚、記憶層２１３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層２１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。
図５の例において、磁性層２１３の磁化の向きは、可変である。磁性層２１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層２１３は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層２１１は、参照層とよばれる。尚、記憶層２１３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層２１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。
【0051】
本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層の磁化の向きを変えるための電流又は電圧が磁気抵抗効果素子に供給された場合において、参照層の磁化の向きが、電流／電圧の供給の前後で供給された電流又は電圧によって変化しないことを、意味する。
【0052】
記憶層２１３の磁化の向きが、参照層２１１の磁化の向きと同じである場合（ＭＴＪ素子２１の磁化配列状態が平行配列状態である場合）、ＭＴＪ素子２１の抵抗状態は、第１の抵抗状態である。
【0053】
記憶層２１３の磁化の向きが、参照層２１１の磁化の向きと異なる場合（ＭＴＪ素子２１の磁化配列状態が反平行配列状態である場合）、ＭＴＪ素子２１の抵抗状態は、第１の抵抗状態と異なる第２の抵抗状態である。第２の抵抗状態（反平行配列状態）のＭＴＪ素子２１の抵抗値は、第１の抵抗状態（平行配列状態）のＭＴＪ素子２１の抵抗値より高い。
【0054】
以下において、ＭＴＪ素子の磁化配列状態に関して、平行配列状態はＰ状態とも表記され、反平行配列状態はＡＰ状態とも表記される。
【0055】
例えば、ＭＴＪ素子２１は、２つの電極２１９Ａ，２１９Ｂを含む。磁性層２１１，２１３及びトンネルバリア層２１２は、Ｚ方向において、２つの電極２１９Ａ，２１９Ｂ間に設けられている。参照層２１１は、電極２１９Ａとトンネルバリア層２１２との間に設けられている。記憶層２１３は、電極２１９Ｂとトンネルバリア層２１２との間に設けられている。
【0056】
例えば、シフトキャンセル層（図示せず）が、ＭＴＪ素子２１内に設けられてもよい。シフトキャンセル層は、参照層２１１と電極２１９Ａとの間に設けられている。シフトキャンセル層は、参照層２１１の漏れ磁場の影響を緩和するための磁性層である。
【0057】
ＭＴＪ素子２１がシフトキャンセル層を含む場合、非磁性層（図示せず）が、シフトキャンセル層と参照層２１１との間に設けられる。非磁性層は、例えば、Ｒｕ層などの金属層である。
【0058】
シフトキャンセル層は、非磁性層を介して参照層２１１と反強磁性的に結合する。これによって、参照層２１１及びシフトキャンセル層を含む積層体は、ＳＡＦ（Synthetic Antiferromagnetic）構造を形成する。ＳＡＦ構造において、シフトキャンセル層の磁化の向きは、参照層２１１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層２１１の磁化の向きは、固定状態に設定される。
【0059】
例えば、ＭＴＪ素子２１は、下地層（図示せず）及びキャップ層（図示せず）の少なくとも一方を含んでもよい。下地層は、磁性層（ここでは、参照層）２１１と電極２１９Ａとの間に設けられている。下地層は、非磁性層（例えば、導電性化合物層）である。下地層は、下地層に接する磁性層２１１の特性（例えば、結晶性及び／又は磁気特性）を改善するための層である。キャップ層は、磁性層（ここでは、記憶層）２１３と電極２１９Ｂとの間に設けられている。キャップ層は、非磁性層（例えば、導電性化合物層）である。キャップ層は、キャップ層に接する磁性層２１３の特性（例えば、結晶性及び磁気特性）を改善するための層である。尚、下地層及びキャップ層は、電極２１９（２１９Ａ，２１９Ｂ）の構成要素としてみなされてもよい。
【0060】
スイッチング素子２０が２端子型の素子である場合、スイッチング素子２０は、少なくとも、２つの電極（導電層）２０１，２０３とスイッチング層２０２とを含む。スイッチング層２０２は、Ｚ方向において２つの電極２０１，２０３の間に設けられている。スイッチング層２０２は、可変抵抗層である。
【0061】
スイッチング素子２０（メモリセルＭＣ）に印加される電圧に応じて、スイッチング層２０２の抵抗状態は、高抵抗状態（非導通状態）又は低抵抗状態（導通状態）になる。
【0062】
スイッチング層２０２の抵抗状態が高抵抗状態である場合、スイッチング素子２０は、オフしている。スイッチング層２０２の抵抗状態が低抵抗状態である場合、スイッチング素子２０は、オンしている。
【0063】
メモリセルＭＣが選択状態に設定される場合、スイッチング素子２０をオンするために、スイッチング層２０２の抵抗状態は、低抵抗状態である。メモリセルＭＣが非選択状態に設定される場合、スイッチング素子２０をオフするために、スイッチング層２０２の抵抗状態は、高抵抗状態である。
【0064】
尚、スイッチング層２０２の材料に応じて、スイッチング層２０２の抵抗状態の変化は、スイッチング素子２０（メモリセル）内を流れる電流（例えば、電流の大きさ）に依存する場合もある。
【0065】
スイッチング層２０２の材料は、例えば、ドーパントを含む絶縁体である。スイッチング層２０２に用いられる絶縁体の一例は、酸化シリコンである。スイッチング層２０２の材料が酸化シリコンである場合、酸化シリコンに添加されるドーパントは、ヒ素（Ａｓ）又はゲルマニウム（Ｇｅ）である。例えば、ドーパントは、イオン注入によって、スイッチング層２０２内に添加される。
【0066】
スイッチング層２０２の材料は、例えば、他の材料（導電性又は絶縁性の酸化物、導電性又は絶縁性の窒化物、又は半導体）でもよい。スイッチング層２０２に用いられる材料に応じて、スイッチング層２０２に添加されるドーパントの種類は、変更され得る。スイッチング層２０２としての酸化シリコンに添加されるドーパントの種類は、上述の例に限定されない。
【0067】
電極２０１，２０３の材料は、金属、導電性化合物、及び半導体の中から選択される。スイッチング層２０２の材料に応じて、電極２０１，２０３の材料が選択されてもよい。
【0068】
以下において、スイッチング素子２０の２つの電極２０１，２０３において、基板側の電極２０１は、下部電極とよばれる。２つの電極２０３のうち、Ｚ方向において下部電極２０１の上方に配置された電極（基板側に対して反対側の電極）２０３は、上部電極とよばれる。図５の例において、スイッチング素子２０は、上部電極２０３を介して、ＭＴＪ素子２１に接続されている。
【0069】
積層型メモリセルアレイ１０を含むＭＲＡＭ１において、動作の対象のメモリセル（以下では、選択セルともよばれる）に実行される動作に応じて、第１の極性の電圧又は第２の極性の電圧が、選択セルに印加される。第２の極性は、第１の極性と異なる。選択セル内を流れる電流も、印加された電圧の極性に応じた極性を有する。
【0070】
本実施形態のＭＲＡＭ１において、スイッチング素子２０は、メモリセルＭＣに対する印加電圧（例えば、書き込み電圧）の極性及び（又は）供給電流（例えば、書き込み電流）の極性に応じた極性依存性を有する。
【0071】
例えば、第１の極性の印加電圧に対するスイッチング素子２０の閾値電圧（絶対値）Ｖｔｈ１は、第２の極性の印加電圧に対するスイッチング素子２０の閾値電圧（絶対値）Ｖｔｈ２と異なる。
【0072】
例えば、本実施形態において、第１の極性の印加電圧がメモリセルＭＣに印加されている時のスイッチング素子２０の抵抗値Ｒｐ１は、第２の極性の印加電圧がメモリセルＭＣに印加されている時のスイッチング素子２０の抵抗値Ｒｐ２と異なる。
【0073】
（ｂ）動作例
図６を参照して、本実施形態のＭＲＡＭの動作例について、説明する。
図６を参照して、本実施形態のＭＲＡＭの動作例について、説明する。
【0074】
外部デバイス９は、ユーザからの要求に応じたコマンドＣＭＤ、動作対象のアドレス（以下では、選択アドレスともよばれる）ＡＤＲ及び制御信号ＣＮＴを、本実施形態のＭＲＡＭ１に送る。データの書き込みが要求された場合、外部デバイス９は、コマンド及びアドレスと共に、書き込みデータＤＴを、本実施形態のＭＲＡＭ１に送る。
【0075】
本実施形態のＭＲＡＭ１は、コマンドＣＭＤ、選択アドレスＡＤＲ及び制御信号ＣＮＴを受ける。書き込みデータが送られている場合、ＭＲＡＭ１は、書き込みデータを受ける。
【0076】
ＭＲＡＭ１において、制御回路１７は、コマンドＣＭＤのデコード結果及び選択アドレスＡＤＲのデコード結果に基づいて、ＭＲＡＭ１内の各回路１１～１６の動作を制御する。
【0077】
ロウ制御回路１１は、選択アドレスＡＤＲのデコード結果に基づいて、複数のワード線ＷＬのうち１つのワード線を選択する。カラム制御回路１２は、選択アドレスＡＤＲのデコード結果に基づいて、複数のビット線ＢＬのうち１つのビット線を選択する。選択ワード線と選択ビット線との間のメモリセルが、動作対象のメモリセル（選択セル）として選択される。
以下において、複数のメモリセルＭＣのうち、選択セル以外のメモリセルは、非選択セルとよばれる。
以下において、複数のメモリセルＭＣのうち、選択セル以外のメモリセルは、非選択セルとよばれる。
【0078】
ロウ制御回路１１は、或る電圧値を有する電圧を選択ワード線に印加する。カラム制御回路１２は、或る電圧値を有する電圧を選択ビット線に印加する。
選択ワード線と選択ビット線との間の電位差が、選択セルの動作のための印加電圧（動作電圧）として、選択セルに供給される。選択ワード線に印加される電圧の電圧値及び選択ビット線に印加される電圧の電圧値は、実行される動作に応じた大きさを有する。
選択ワード線と選択ビット線との間の電位差が、選択セルの動作のための印加電圧（動作電圧）として、選択セルに供給される。選択ワード線に印加される電圧の電圧値及び選択ビット線に印加される電圧の電圧値は、実行される動作に応じた大きさを有する。
【0079】
メモリセルアレイ１０内に、選択セル以外の複数のメモリセル（以下では、非選択セル）が存在する。非選択セルは、非選択ワード線及び非選択ビット線のうち少なくとも一方に接続されている。積層型のメモリセルアレイ１０において、選択セルに対する動作時において、選択ワード線と非選択ビット線とに接続された非選択セル、及び、非選択ワード線と選択ビット線とに接続された非選択セルが、メモリセルアレイ１０内に存在する。以下において、選択ワード線と非選択ビット線とに接続された非選択セル、及び、非選択ワード線と選択ビット線とに接続された非選択セルは、半選択セルともよばれる。
【0080】
選択セルに対する動作時において、非選択セル及び半選択セルの誤動作を抑制するために、或る大きさの電圧（以下において、非選択電圧とよばれる）が、非選択ワード線及び非選択ビット線に印加される。
【0081】
コマンドが書き込みコマンドである場合、書き込みデータが、選択セルに書き込まれる。例えば、メモリセルＭＣが１ビットのデータを記憶する場合、第１のデータ（例えば、“０”データ）又は第２のデータ（例えば、“１”データ）が、メモリセル（選択セル）ＭＣに書き込まれる。
【0082】
ＭＲＡＭ１において、選択セルに書き込まれるデータに応じて、ＭＴＪ素子２１の磁化配列状態が、制御される。
例えば、ＭＲＡＭ１が、ＳＴＴ（Spin Transfer Torque）方式のデータの書き込み（書き込み動作）を実行する場合、選択セルに書き込まれるデータに応じて、参照層２１１側から記憶層２１３側へ流れる書き込み電流、又は、記憶層２１３側から参照層２１１側へ流れる書き込み電流が、ＭＴＪ素子２１に供給される。
例えば、ＭＲＡＭ１が、ＳＴＴ（Spin Transfer Torque）方式のデータの書き込み（書き込み動作）を実行する場合、選択セルに書き込まれるデータに応じて、参照層２１１側から記憶層２１３側へ流れる書き込み電流、又は、記憶層２１３側から参照層２１１側へ流れる書き込み電流が、ＭＴＪ素子２１に供給される。
【0083】
ＭＲＡＭ１において、選択セルに書き込まれるデータに応じて、選択ワード線の電位及び選択ビット線の電位の大小関係（印加電圧の極性）が、制御される。
【0084】
図６は、本実施形態のＭＲＡＭにおける、書き込み動作を説明するための模式図である。
【0085】
図６の（ａ）は、メモリセルに対する第１のデータの書き込み動作を示している。
例えば、第１のデータ（“０”データ）は、ＭＴＪ素子２１の磁化配列状態における平行配列状態に関連付けられている。
例えば、第１のデータ（“０”データ）は、ＭＴＪ素子２１の磁化配列状態における平行配列状態に関連付けられている。
【0086】
図６の（ａ）に示されるように、“０”データの書き込み時において、ＭＴＪ素子２１の磁化配列状態が平行配列状態（Ｐ状態）に設定される場合、書き込み電流ＩｗＡＰＰは、記憶層２１３から参照層２１１に向かう方向へ流れるように、選択セルＭＣ－ｓに供給される。書き込み電流ＩｗＡＰＰは、ＭＴＪ素子２１の磁化反転閾値以上の電流値を有する。より具体的には、書き込み電流ＩｗＡＰＰの電流値は、記憶層２１３の磁化反転閾値以上であり、参照層２１１の磁化反転閾値より低い。
【0087】
書き込み電流ＩｗＡＰＰの生成のために、ＭＴＪ素子２１において、記憶層２１３側の電位が参照層２１１側の電位より高くされる。
【0088】
この場合において、第１の選択電圧Ｖｓｅｌ１が、記憶層２１３側の配線５１（本実施形態において、選択ビット線ＢＬ－ｓ）に印加され、第２の選択電圧Ｖｓｅｌ２が参照層２１１側の配線５０（本実施形態において、選択ワード線ＷＬ－ｓ）に印加されている。第１の選択電圧Ｖｓｅｌ１の電圧値は、第２の選択電圧Ｖｓｅｌ２の電圧値より高い。選択電圧Ｖｓｅｌ１は、例えば、正の電圧値を有する。選択電圧Ｖｓｅｌ２は、例えば、０Ｖである。
【0089】
選択ビット線ＢＬ－ｓと選択ワード線ＷＬ－ｓとの間の電位差（Ｖｓｅｌ１－Ｖｓｅｌ２）が、書き込み動作のための印加電圧ＶｗＡＰＰとして、選択セルＭＣ－ｓに印加される。以下において、書き込み動作のために選択セルに印加される動作電圧は、書き込み電圧とよばれる。
【0090】
本実施形態において、ＭＴＪ素子２１の記憶層２１３側の電位が、ＭＴＪ素子２１の参照層２１１側の電位より高くなるようにメモリセルＭＣに印加された書き込み電圧ＶｗＡＰＰの極性は、第１の極性とよばれる。メモリセルアレイ１０が図２乃至図５の構成を有する場合、第１の極性の書き込み電圧ＶｗＡＰＰの印加時、ＭＴＪ素子２１の上方の配線５１の電位が、ＭＴＪ素子２１の下方の配線５０の電位より高い。
【0091】
選択ビット線ＢＬ－ｓと選択ワード線ＷＬ－ｓとの間の電位差（書き込み電圧）ＶｗＡＰＰによって、選択セルＭＣ－ｓ内のスイッチング素子２０は、オンする。第１の極性の書き込み電圧ＶｗＡＰＰが印加された選択セルに関して、スイッチング素子２０の閾値電圧（絶対値）は、書き込み電圧（絶対値）ＶｗＡＰＰ以下である。
例えば、“０”データの書き込み時において、オン状態のスイッチング素子２０は、抵抗値Ｒｐ１を有する。
例えば、“０”データの書き込み時において、オン状態のスイッチング素子２０は、抵抗値Ｒｐ１を有する。
【0092】
“０”データの書き込みのための第１の極性を有する書き込み電圧ＶｗＡＰＰによって、書き込み電圧ＶｗＡＰＰの極性に応じた極性を有する書き込み電流ＩｗＡＰＰが、生じる。第１の極性の書き込み電圧ＶｗＡＰＰによって生じる書き込み電流ＩｗＡＰＰは、第１の極性の書き込み電流ＩｗＡＰＰとよばれる。
第１の極性を有する書き込み電流ＩｗＡＰＰは、記憶層２１３から参照層２１１に向かって、ＭＴＪ素子２１内を流れる。
第１の極性を有する書き込み電流ＩｗＡＰＰは、記憶層２１３から参照層２１１に向かって、ＭＴＪ素子２１内を流れる。
【0093】
書き込み電流ＩｗＡＰＰに起因して、スピントルクが、ＭＴＪ素子２１内に生じる。スピントルクによって、記憶層２１３の磁化の向きは、参照層２１１の磁化の向きに対して反対の向きから、参照層２１１の磁化の向きと同じ向きに反転する。
これによって、ＭＴＪ素子２１の磁化配列状態は、ＡＰ状態からＰ状態に変わる。
これによって、ＭＴＪ素子２１の磁化配列状態は、ＡＰ状態からＰ状態に変わる。
【0094】
この結果として、“０”データが、選択セルＭＣ－ｓ内に書き込まれる。選択セルＭＣ－ｓに対する“１”データの書き込みが行われるまで、選択セルＭＣ－ｓは、書き込まれた“０”データを、実質的に不揮発に記憶できる。
【0095】
尚、書き込み電流ＩｗＡＰＰの供給時にＭＴＪ素子２１の磁化配列状態がＰ状態（“０”データ保持状態）である場合、“０”データの書き込みのための書き込み電流ＩｗＡＰＰがＭＴＪ素子２１内に流れたとしても、記憶層２１３の磁化の反転は、生じない。それゆえ、“０”データの書き込み時、“０”データを記憶しているメモリセルにおいて、データの書き換えは、生じない。
【0096】
図６の（ｂ）は、メモリセルに対する第２のデータの書き込み動作を説明するための模式図である。
【0097】
例えば、第２のデータ（“１”データ）は、ＭＴＪ素子２１の磁化配列状態における反平行配列状態に関連付けられている。
【0098】
図６の（ｂ）に示されるように、“１”データの書き込み時において、ＭＴＪ素子２１の磁化配列状態が、反平行配列状態（ＡＰ状態）に設定される場合、書き込み電流ＩｗＰＡＰは、参照層２１１から記憶層２１３に向かう方向へ流れるように、選択セルＭＣ－ｓに供給される。書き込み電流ＩｗＰＡＰの生成のために、ＭＴＪ素子２１において、参照層２１１側の電位が、記憶層２１３側の電位より高くされる。
【0099】
この場合において、第３の選択電圧Ｖｓｅｌ３が、参照層２１１側の配線５０（本実施形態において、選択ワード線ＷＬ－ｓ）に印加され、第４の選択電圧Ｖｓｅｌ４が記憶層２１３側の配線５１（本実施形態において、選択ビット線ＢＬ－ｓ）に印加されている。第３の選択電圧Ｖｓｅｌ３の電圧値は、第４の選択電圧Ｖｓｅｌ４の電圧値より高い。選択電圧Ｖｓｅｌ３は、正の電圧値を有する。選択電圧Ｖｓｅｌ４は、例えば、０Ｖである。
【0100】
選択ワード線ＷＬ－ｓと選択ビット線ＢＬ－ｓとの間の電位差（｜Ｖｓｅｌ３－Ｖｓｅｌ４｜）が、書き込み電圧ＶｗＰＡＰとして、選択セルＭＣ－ｓに印加される。
【0101】
本実施形態において、ＭＴＪ素子２１の参照層２１１側の電位が、ＭＴＪ素子２１の記憶層２１３側の電位より高くなるようにメモリセルＭＣに印加された書き込み電圧ＶｗＰＡＰの極性は、第２の極性とよばれる。メモリセルアレイ１０が図２乃至図５の構成を有する場合、第２の極性の書き込み電圧ＶｗＰＡＰの印加時、ＭＴＪ素子２１の下方の配線５０の電位が、ＭＴＪ素子２１の上方の配線５１の電位より高い。
【0102】
書き込み電圧ＶｗＰＡＰ，ＶｗＡＰＰの極性が互いに異なっていれば、書き込み電圧ＶｗＰＡＰの電圧値の絶対値は、書き込み電圧ＶｗＰＰＡの電圧値の絶対値と同じでもよいし、異なってもよい。電圧Ｖｓｅｌ３の電圧値は、電圧Ｖｓｅｌ１の電圧値と同じでもよいし、異なってもよい。電圧Ｖｓｅｌ４の電圧値は、電圧Ｖｓｅｌ２の電圧値と同じでもよいし、異なってもよい。
【0103】
書き込み電圧ＶｗＰＡＰによって、選択セルＭＣ－ｓ内のスイッチング素子２０は、オンする。第２の極性の書き込み電圧ＶｗＰＡＰが印加された選択セルに関して、スイッチング素子２０の閾値電圧（絶対値）は、書き込み電圧（絶対値）ＶｗＰＡＰ以下である。
例えば、“１”データの書き込み時において、オン状態のスイッチング素子２０は、抵抗値Ｒｐ２を有する。抵抗値Ｒｐ２の大きさは、抵抗値Ｒｐ１の大きさと異なる。
例えば、“１”データの書き込み時において、オン状態のスイッチング素子２０は、抵抗値Ｒｐ２を有する。抵抗値Ｒｐ２の大きさは、抵抗値Ｒｐ１の大きさと異なる。
【0104】
“１”データの書き込みのための第２の極性を有する書き込み電圧ＶｗＰＡＰによって、書き込み電圧ＶｗＰＡＰの極性に応じた極性を有する書き込み電流ＩｗＰＡＰが、生じる。第２の極性の書き込み電圧ＶｗＰＡＰによって生じる書き込み電流ＩｗＰＡＰは、第２の極性の書き込み電流ＩｗＰＡＰとよばれる。
第２の極性を有する書き込み電流ＩｗＰＡＰは、参照層２１１から記憶層２１３に向かって、ＭＴＪ素子２１内を流れる。書き込み電流ＩｗＰＡＰは、ＭＴＪ素子２１の磁化反転閾値以上の電流値を有する。
第２の極性を有する書き込み電流ＩｗＰＡＰは、参照層２１１から記憶層２１３に向かって、ＭＴＪ素子２１内を流れる。書き込み電流ＩｗＰＡＰは、ＭＴＪ素子２１の磁化反転閾値以上の電流値を有する。
【0105】
書き込み電流ＩｗＰＡＰに起因して、スピントルクが、ＭＴＪ素子２１内に生じる。スピントルクによって、記憶層２１３の磁化の向きは、参照層２１１の磁化の向きと同じ向きから、参照層２１１の磁化の向きに対して反対の向きに反転する。
これによって、ＭＴＪ素子２１の磁化配列は、Ｐ状態からＡＰ状態に変わる。
これによって、ＭＴＪ素子２１の磁化配列は、Ｐ状態からＡＰ状態に変わる。
【0106】
この結果として、“１”データが、選択セルＭＣ－ｓ内に書き込まれる。選択セルＭＣ－ｓに対する“０”データの書き込みが行われるまで、選択セルＭＣ－ｓは、書き込まれた“１”データを、実質的に不揮発に記憶できる。
【0107】
尚、書き込み電流ＩｗＰＡＰの供給時にＭＴＪ素子２１の磁化配列がＡＰ状態（“１”データ保持状態）である場合、“１”データの書き込みのための書き込み電流ＩｗＰＡＰがＭＴＪ素子２１内に流れたとして、記憶層２１３の磁化の反転は、生じない。それゆえ、第２のデータの書き込み時、第２のデータを記憶しているメモリセルにおいて、データの書き換えは、生じない。
【0108】
選択セルＭＣ－ｓの印加電圧のバイアス状態において、第２の極性は、第１の極性と異なる。以下において、第１の極性は、負の極性とよばれ、第２の極性は、正の極性とよばれる。負の極性の書き込み電圧ＶｗＡＰＰに起因する書き込み電流ＩｗＡＰＰは、負の極性の書き込み電流とよばれる。正の極性の書き込み電圧ＶｗＰＡＰに起因する書き込み電流ＩｗＰＡＰは、正の極性の書き込み電流とよばれる。
負の極性の書き込み電圧ＶｗＡＰＰの印加時における選択セルＭＣ－ｓの電圧のバイアス状態は、負バイアス状態とよばれる。正の極性の書き込み電圧ＶｗＰＡＰの印加時における選択セルＭＣ－ｓの電圧のバイアス状態は、正バイアス状態とよばれる。
負の極性の書き込み電圧ＶｗＡＰＰの印加時における選択セルＭＣ－ｓの電圧のバイアス状態は、負バイアス状態とよばれる。正の極性の書き込み電圧ＶｗＰＡＰの印加時における選択セルＭＣ－ｓの電圧のバイアス状態は、正バイアス状態とよばれる。
【0109】
以下において、書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰの極性の違いを示すために、書き込み電圧ＶｗＡＰＰは“－ＶｗＡＰＰ（又はＶｗＡＰＰ（－））”表記され、書き込み電圧ＶｗＰＡＰは“＋ＶｗＰＡＰ（又はＶｗＰＡＰ（＋））”と表記される場合もある。
尚、所定の書き込みデータが選択セルに書き込まれるように、選択ワード線と選択ビット線との間の電位差及び書き込み電圧（書き込み電流）の極性が設定されていれば、負の電圧値を有する選択電圧が、選択ワード線又は選択ビット線に印加されてもよい。
尚、所定の書き込みデータが選択セルに書き込まれるように、選択ワード線と選択ビット線との間の電位差及び書き込み電圧（書き込み電流）の極性が設定されていれば、負の電圧値を有する選択電圧が、選択ワード線又は選択ビット線に印加されてもよい。
【0110】
例えば、ＭＴＪ素子２１の極性依存性に応じて、書き込み電圧ＶｗＰＡＰの絶対値（｜＋ＶｗＰＡＰ｜）が、書き込み電圧ＶｗＡＰＰの絶対値（｜－ＶｗＡＰＰ｜）より大きくてもよい。これによって、ＭＴＪ素子（メモリセル）における書き込みエラー率（ＷＥＲ）が、低減される。また、ＭＴＪ素子における経時的絶縁破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）に関する特性のような、ＭＴＪ素子２１の特性が、改善される。
【0111】
以下において、メモリセルに対するデータの書き込みのための書き込み電圧及び書き込み電流は、総称して、書き込みパルスともよばれる。
【0112】
図６の（ｃ）は、書き込み動作時における非選択セルの電気的な状態を説明するための模式図である。
【0113】
図６の（ｃ）に示されるように、書き込み動作時において、非選択電圧Ｖｕｓｅｌ１が、非選択ワード線ＷＬ－ｚに印加され、非選択電圧Ｖｕｓｅｌ２が、非選択ビット線ＢＬ－ｚに印加される。
非選択電圧Ｖｕｓｅｌ１，Ｖｕｓｅｌ２のそれぞれは、例えば、０Ｖ以上の電圧値である。
非選択電圧Ｖｕｓｅｌ１，Ｖｕｓｅｌ２のそれぞれは、例えば、０Ｖ以上の電圧値である。
【0114】
非選択ワード線ＷＬ－ｚと非選択ビット線ＢＬ－ｚとの電位差（以下では、オフ電圧とよばれる）Ｖｏｆｆは、書き込み電圧（絶対値）より小さい。ＭＴＪ素子２１の磁化反転閾値電流以上の電流は、電圧Ｖｏｆｆが印加された非選択セルＭＣ－ｚ内を流れない。
オフ電圧Ｖｏｆｆが非選択セルＭＣ－ｚに印加されている場合、スイッチング素子２０は、オフしている。
オフ電圧Ｖｏｆｆが非選択セルＭＣ－ｚに印加されている場合、スイッチング素子２０は、オフしている。
【0115】
上述のように、選択セルに対する動作時、半選択セルが、メモリセルアレイ１０内に存在する。
【0116】
半選択セルの誤動作が生じないように、非選択電圧Ｖｕｓｅｌ１，Ｖｕｓｅｌ２の電圧値が、設定される。
【0117】
第１のデータ（“０”）の書き込みにおいて、非選択電圧Ｖｕｓｅｌ１，Ｖｕｓｅｌ２の電圧値は、以下のように、設定される。
【0118】
非選択電圧Ｖｕｓｅｌ１と選択電圧Ｖｓｅｌ２との間の電位差が、書き込み電圧ＶｗＡＰＰより小さくなるように、非選択電圧Ｖｕｓｅｌ１の電圧値が、設定される。例えば、非選択電圧Ｖｕｓｅｌ１の電圧値は、選択電圧Ｖｓｅｌ１の電圧値と選択電圧Ｖｓｅｌ２の電圧値との間の電圧値を有する。
【0119】
例えば、非選択電圧Ｖｕｓｅｌ１の電圧値が、選択電圧Ｖｓｅｌ１の電圧値と選択電圧Ｖｓｅｌ２の電圧値との間の電位差の半分の値と同じである場合、書き込み電圧ＶｗＡＰＰの電圧値の半分程度の電圧値を有する電圧ＶｗＡＰＰ／２が、選択ビット線ＢＬ－ｓに接続された半選択セルに対して、印加される。
【0120】
この場合において、選択ビット線ＢＬ－ｓに接続された半選択セル内のＭＴＪ素子２１において、記憶層２１３側の電位が、参照層２１１側の電位より高い。
【0121】
非選択電圧Ｖｕｓｅｌ２と選択電圧Ｖｓｅｌ１との間の電位差が、書き込み電圧ＶｗＡＰＰより小さくなるように、非選択電圧Ｖｕｓｅｌ２の電圧値が、設定される。例えば、非選択電圧Ｖｕｓｅｌ２の電圧値は、選択電圧Ｖｓｅｌ１の電圧値と選択電圧Ｖｓｅｌ２との間の電圧値を有する。
【0122】
例えば、非選択電圧Ｖｕｓｅｌ２の電圧値が、選択電圧Ｖｓｅｌ１の電圧値と選択電圧Ｖｓｅｌ２の電圧値との間の電位差の半分の値と同じある場合、電圧ＶｗＡＰＰ／２が、選択ワード線ＷＬ－ｓに接続された半選択セルに対して、印加される。
【0123】
この場合において、選択ワード線ＷＬ－ｓに接続された半選択セル内のＭＴＪ素子２１において、記憶層２１３側の電位が、参照層２１１側の電位より高い。
【0124】
“０”データ書き込み時において、上述のように非選択電圧Ｖｕｎｓｅｌ１，Ｖｕｎｓｅｌ２の電圧値が設定された場合、半選択セルに印加された電圧の極性の向きは、書き込み電圧ＶｗＡＰＰの極性（負の極性）の向きと同じである。
【0125】
“０”データの書き込み動作時、非選択セル及び半選択セル内のスイッチング素子はオフしていることが、非選択セル及び非選択セルの誤動作及び（又は）選択セルに対するノイズを抑制するために、望ましい。
“０”データの書き込み時におけるスイッチング素子の閾値電圧（絶対値）Ｖｔｈ１は、その閾値電圧Ｖｔｈ１が電圧（絶対値）ＶｗＡＰＰ／２より高く、書き込み電圧ＶｗＡＰＰ以下となるように、設定される。
“０”データの書き込み時におけるスイッチング素子の閾値電圧（絶対値）Ｖｔｈ１は、その閾値電圧Ｖｔｈ１が電圧（絶対値）ＶｗＡＰＰ／２より高く、書き込み電圧ＶｗＡＰＰ以下となるように、設定される。
【0126】
第２のデータ（“１”）の書き込みにおいて、非選択電圧Ｖｕｓｅｌ１，Ｖｕｓｅｌ２の電圧値は、以下のように、設定される。
【0127】
非選択電圧Ｖｕｓｅｌ１と選択電圧Ｖｓｅｌ４との間の電位差（絶対値）が、書き込み電圧ＶｗＰＡＰの電圧値（絶対値）より小さくなるように、非選択電圧Ｖｕｓｅｌ１の電圧値が、設定される。例えば、非選択電圧Ｖｕｓｅｌ１の電圧値は、選択電圧Ｖｓｅｌ３の電圧値と選択電圧Ｖｓｅｌ４の電圧値との間の電圧値を有する。
【0128】
例えば、非選択電圧Ｖｕｓｅｌ１の電圧値が、選択電圧Ｖｓｅｌ３の電圧値と選択電圧Ｖｓｅｌ４の電圧値との間の電位差の半分の値と同じである場合、書き込み電圧ＶｗＡＰＰの電圧値の半分程度の電圧値を有する電圧ＶｗＰＡＰ／２が、選択ビット線ＢＬ－ｓに接続された半選択セルに対して、印加される。
【0129】
この場合において、選択ビット線ＢＬ－ｓに接続された半選択セル内のＭＴＪ素子２１において、記憶層２１３側の電位が、参照層２１１側の電位より低い。
【0130】
非選択電圧Ｖｕｓｅｌ２と選択電圧Ｖｓｅｌ３との間の電位差が、書き込み電圧ＶｗＰＡＰより小さくなるように、非選択電圧Ｖｕｓｅｌ２の電圧値が、設定される。例えば、非選択電圧Ｖｕｓｅｌ２の電圧値は、選択電圧Ｖｓｅｌ３の電圧値と選択電圧Ｖｓｅｌ４との間の電圧値を有する。
【0131】
例えば、非選択電圧Ｖｕｓｅｌ２の電圧値が、選択電圧Ｖｓｅｌ３の電圧値と選択電圧Ｖｓｅｌ４の電圧値との間の電位差の半分の値と同じである場合、電圧ＶｗＰＡＰ／２が、選択ワード線ＷＬ－ｓに接続された半選択セルに対して、印加される。
【0132】
この場合において、選択ワード線ＷＬ－ｓに接続された半選択セル内のＭＴＪ素子２１において、記憶層２１３側の電位が、参照層２１１側の電位より低い。
【0133】
“１”データ書き込み時において、上述のように非選択電圧Ｖｕｎｓｅｌ１，Ｖｕｎｓｅｌ２の電圧値が設定された場合、半選択セルに印加された電圧の極性の向きは、書き込み電圧ＶｗＰＡＰの極性（正の極性）の向きと同じである。
【0134】
“１”データの書き込み動作時、非選択セル及び半選択セル内のスイッチング素子はオフしていることが、非選択セル及び非選択セルの誤動作及び（又は）選択セルに対するノイズを抑制するために、望ましい。
“１”データの書き込み時におけるスイッチング素子の閾値電圧（絶対値）Ｖｔｈ２は、その閾値電圧Ｖｔｈ２が電圧（絶対値）ＶｗＡＰＰ／２より高く、書き込み電圧ＶｗＡＰＰ以下となるように、設定される。
“１”データの書き込み時におけるスイッチング素子の閾値電圧（絶対値）Ｖｔｈ２は、その閾値電圧Ｖｔｈ２が電圧（絶対値）ＶｗＡＰＰ／２より高く、書き込み電圧ＶｗＡＰＰ以下となるように、設定される。
【0135】
以上のように、選択セルに対する書き込み動作時において、ある電圧値を有する非選択電圧Ｖｕｓｅｌ１，Ｖｕｓｅｌ２が、非選択ワード線ＷＬ－ｚ及び非選択ビット線ＢＬ－ｚに印加される。
これによって、選択セルに対する書き込み動作時において、非選択セルの誤動作を抑制できる。
これによって、選択セルに対する書き込み動作時において、非選択セルの誤動作を抑制できる。
【0136】
尚、本実施形態のＭＲＡＭ１の読み出し動作は、周知の技術を用いて、実行される。それゆえ、本実施形態において、ＭＲＡＭ１の読み出し動作の説明は、省略する。
【0137】
本実施形態のＭＲＡＭ１において、スイッチング素子２０は、印加電圧（例えば、書き込み電圧）の極性に応じた依存性を有する。これによって、本実施形態のＭＲＡＭ１において、電圧が印加されているスイッチング素子２０は、印加されている電圧の極性に応じて異なる特性を示す。
【0138】
この結果として、本実施形態のＭＲＡＭ１は、ＭＲＡＭ１（メモリセルＭＣ）の動作マージンが小さくなるのを抑制できる。
【0139】
【0140】
図７は、本実施形態のＭＲＡＭ１における、メモリセルのスイッチング素子の閾値電圧と書き込み電圧との関係を説明するための図である。
【0141】
図７の横軸は電圧（電圧値）に対応し、図７の縦軸は素子数に対応する。
図７において、“０”データの書き込み時の電圧（電圧値）は、負の極性（負の値）で示され、“１”データの書き込み時の電圧（電圧値）は、正の極性（正の値）で示されている。
図７において、“０”データの書き込み時の電圧（電圧値）は、負の極性（負の値）で示され、“１”データの書き込み時の電圧（電圧値）は、正の極性（正の値）で示されている。
【0142】
以下において、“０”データ書き込みに時におけるスイッチング素子２０の閾値電圧は、“－Ｖｔｈ１”と表記される。“１”データ書き込みに時におけるスイッチング素子２０の閾値電圧は、“＋Ｖｔｈ２”と表記される。以下において、“－Ｖｔｈ１”及び“＋Ｖｔｈ２”の閾値電圧が区別されない場合において、閾値電圧は、“Ｖｔｈ”と表記される。
【0143】
図７において、“ＶｗＡＰＰ”及び“ＶｗＰＡＰ”は、上述の互いに異なる極性の書き込み電圧を示すとともに、その電圧の電圧値を示す。
以下において、書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰが区別されない場合、書き込み電圧は、“Ｖｗ”と表記される。
以下において、書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰが区別されない場合、書き込み電圧は、“Ｖｗ”と表記される。
【0144】
図７に示されるように、“０”データの書き込みにおけるスイッチング素子２０の閾値電圧“－Ｖｔｈ１”の分布Ｄａは、電圧値“－ＶｗＡＰＰ”と電圧値“－ＶｗＡＰＰ／２”との間の電圧範囲内に設けられている。
“１”データの書き込みにおけるスイッチング素子２０の閾値電圧“＋Ｖｔｈ２”の分布Ｄｂは、電圧値“＋ＶｗＰＡＰ／２”と電圧値“＋ＶｗＰＡＰ”との間の電圧範囲内に設けられている。
“１”データの書き込みにおけるスイッチング素子２０の閾値電圧“＋Ｖｔｈ２”の分布Ｄｂは、電圧値“＋ＶｗＰＡＰ／２”と電圧値“＋ＶｗＰＡＰ”との間の電圧範囲内に設けられている。
【0145】
上述のように、ＭＴＪ素子の極性依存性に応じて書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰの大きさが設定されている場合、書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰの絶対値は、“｜－ＶｗＡＰＰ｜＜｜＋ＶｗＰＡＰ｜”の関係を有する。但し、｜－ＶｗＡＰＰ｜は、｜＋ＶｗＰＡＰ｜と同じでもよい。
【0146】
閾値電圧分布Ｄａにおけるスイッチング素子２０の閾値電圧の中央値は、“－ｍｅｄＶｔｈ１”と表記される。閾値電圧分布Ｄｂにおけるスイッチング素子２０の閾値電圧の中央値は、“＋ｍｅｄＶｔｈ２”と表記される。
以下において、“＋ｍｅｄＶｔｈ１”及び“－ｍｅｄＶｔｈ２”が区別されない場合、閾値電圧の中央値は、“ｍｅｄＶｔｈ”と表記される。
以下において、“＋ｍｅｄＶｔｈ１”及び“－ｍｅｄＶｔｈ２”が区別されない場合、閾値電圧の中央値は、“ｍｅｄＶｔｈ”と表記される。
【0147】
例えば、閾値電圧分布Ｄａ，Ｄｂは、正規分布を有している。
【0148】
“Ｖｔｈ”の標準偏差（σＶｔｈ）は、“ｍｅｄＶｔｈ”の百分率（ｓ％）を用いて示すことができる。σＶｔｈ及びｍｅｄＶｔｈは、“σＶｔｈ＝ｍｅｄＶｔｈ×ｓ／１００”の関係を有する。“ｓ”は、０以上、１００以下の値を有する。
【0149】
例えば、閾値電圧分布Ｄａ，Ｄｂの正規分布は、“Ｖｔｈ～Ｎ（ｍｅｄＶｔｈ，（ｍｅｄＶｔｈ×（ｓ／１００）２））”と示される。
【0150】
ＭＲＡＭ１における動作マージンが“ｎ×σＶｔｈ”で示される場合、“ｎ×σＶｔｈ”は、“ｍｅｄＶｔｈ×ｎ×ｓ／１００”と示すことができる。ここで、“ｎ”は、サンプル数（正の整数）である。尚、“ｎ×σＶｔｈ”は、ＭＲＡＭ１の書き込みエラー率に関連する値とみなすこともできる。
【0151】
書き込み動作における動作マージン（ｎ×σＶｔｈ）に基づいて、書き込み電圧“Ｖｗ”と正規分布を有するスイッチング素子の閾値電圧との関係は、以下の式（Ａ）及び式（Ｂ）に示される。
Vw/2 < medVth-n×σVth = medVth×(1-n×s/100) ・・・（Ａ）
medVth×(1+n×s/100) < Vw ・・・（Ｂ）
Vw/2 < medVth-n×σVth = medVth×(1-n×s/100) ・・・（Ａ）
medVth×(1+n×s/100) < Vw ・・・（Ｂ）
【0152】
式（Ａ）は、閾値電圧分布Ｄａの上限（分布の上裾）の電圧値“－Ｖｔｈ１ａ”（絶対値）と電圧値“－Ｖｗ／２（＝－ＶｗＡＰＰ／２）”（絶対値）との関係、及び、閾値電圧分布Ｄｂの下限（分布の下裾）の電圧値“＋Ｖｔｈ２ａ”（絶対値）と電圧値“Ｖｗ／２（＝＋ＶｗＰＡＰ／２）”（絶対値）との関係、に相当する。
【0153】
尚、上述のように、非選択のワード線及びビット線に印加される非選択電圧の取り得る値であって、電圧値“Ｖｗ／２”は、書き込み動作時において半選択セルに印加される電圧の電圧値に相当する。
【0154】
式（Ｂ）は、閾値電圧分布Ｄａの下限（分布の下裾）の電圧値“－Ｖｔｈ１ｂ”（絶対値）と書き込み電圧“Ｖｗ（＝－ＶｗＡＰＰ）”（絶対値）との関係、及び、閾値電圧分布Ｄｂの上限（分布の上裾）の電圧値“＋Ｖｔｈ２ｂ”（絶対値）と書き込み電圧“Ｖｗ（＝＋ＶｗＰＡＰ）”（絶対値）との関係に相当する。
【0155】
式（Ａ）及び式（Ｂ）に基づいて、式（Ｃ）が得られる。
medVth×(1+n×s/100) < Vw < medVth×2×(1-n×s/100) ・・・（Ｃ）
medVth×(1+n×s/100) < Vw < medVth×2×(1-n×s/100) ・・・（Ｃ）
【0156】
負の極性の書き込み電圧ＶｗＡＰＰの絶対値及び正の極性の書き込み電圧ＶｗＰＡＰの絶対値が、“ＶｗＡＰＰ＜ＶｗＰＡＰ”の関係を有する場合、式（Ｃ）は、次の式（Ｄ）のように示すことができる。
medVth×(1+n×s/100) < VwAPP < VwPAP < medVth×2×(1-n×s/100) ・・・（Ｄ）
medVth×(1+n×s/100) < VwAPP < VwPAP < medVth×2×(1-n×s/100) ・・・（Ｄ）
【0157】
ここで、ＭＴＪ素子の極性依存性に応じて設定された書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰの大きさ（書き込み電圧の極性依存性）が、以下の式（Ｅ）のように、係数“ａ”を用いて仮定される。
VwPAP = a×VwAPP ・・・（Ｅ）
VwPAP = a×VwAPP ・・・（Ｅ）
【0158】
式（Ｅ）において、“ａ”は１より大きい値を有する。
尚、係数“ａ”は、異なる極性を有する書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰ（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰ）に対するＭＴＪ素子２１の極性依存性を示す係数（以下では、ＭＴＪ素子の極性依存性係数ともよばれる）である。“ａ”は、書き込み電圧ＶｗＡＰＰ，ＶｗＰＰの電圧比（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰの電流比）で示すことができる。
尚、係数“ａ”は、異なる極性を有する書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰ（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰ）に対するＭＴＪ素子２１の極性依存性を示す係数（以下では、ＭＴＪ素子の極性依存性係数ともよばれる）である。“ａ”は、書き込み電圧ＶｗＡＰＰ，ＶｗＰＰの電圧比（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰの電流比）で示すことができる。
【0159】
書き込み動作時におけるスイッチング素子２０の閾値電圧の極性依存性が、閾値電圧の中央値を用いて、以下の式（Ｆ）のように、仮定される。
medVth1 ＝ b×medVth2 ・・・（Ｆ）
medVth1 ＝ b×medVth2 ・・・（Ｆ）
【0160】
“ｍｅｄＶｔｈ１”は、負の極性の書き込み電圧ＶｗＡＰＰ（－）が選択セルに印加された場合（“０”データの書き込み時）におけるスイッチング素子２０の閾値電圧Ｖｔｈ１の中央値を示している。
“ｍｅｄＶｔｈ２”は、正の極性の書き込み電圧ＶｗＰＡＰ（＋）が選択セルに印加された場合（“１”データの書き込み時）におけるスイッチング素子２０の閾値電圧Ｖｔｈ２の中央値を示している。“ｍｅｄＶｔｈ１”及び“ｍｅｄＶｔｈ２”は、絶対値で示している。
“ｍｅｄＶｔｈ２”は、正の極性の書き込み電圧ＶｗＰＡＰ（＋）が選択セルに印加された場合（“１”データの書き込み時）におけるスイッチング素子２０の閾値電圧Ｖｔｈ２の中央値を示している。“ｍｅｄＶｔｈ１”及び“ｍｅｄＶｔｈ２”は、絶対値で示している。
【0161】
式（Ｆ）において、“ｂ”は、１以上の値（ｂ≧１）である。
尚、係数“ｂ”は、異なる極性を有する書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰ（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰ）に対するスイッチング素子２０の極性依存性を示す係数である。“ｂ”は、書き込み電圧ＶｗＡＰＰ，ＶｗＰＰに対するスイッチング素子２０の閾値電圧の電圧比（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰに対するスイッチング素子２０の閾値電圧の比）で示すことができる。
尚、係数“ｂ”は、異なる極性を有する書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰ（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰ）に対するスイッチング素子２０の極性依存性を示す係数である。“ｂ”は、書き込み電圧ＶｗＡＰＰ，ＶｗＰＰに対するスイッチング素子２０の閾値電圧の電圧比（又は書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰに対するスイッチング素子２０の閾値電圧の比）で示すことができる。
【0162】
以下において、スイッチング素子２０の閾値電圧分布における中央値ｍｅｄＶｔｈ１，ｍｅｄＶｔｈ２が、各書き込み電圧にＶｗＡＰＰ，ＶｗＰＡＰに対するスイッチング素子２０の閾値電圧の代表的な値（基準値）として、スイッチング素子２０の閾値電圧とみなす場合もある。
【0163】
本実施形態において、式（Ｅ）における係数“ａ”及び式（Ｆ）における係数“ｂ”に基づいて、スイッチング素子２０の極性依存性について、検証する。
【0164】
＜＜スイッチング素子が印加電圧に関する極性依存性を有さない場合＞＞
スイッチング素子が印加電圧に関する極性依存性を有さない場合、式（Ｆ）の“ｂ”は、１である。この場合において、書き込み電圧ＶｗＰＡＰに関するスイッチング素子２０の閾値電圧の中央値ｍｅｄＶｔｈ２は、書き込み電圧ＶｗＡＰＰに関するスイッチング素子２０の閾値電圧の中央値ｍｅｄＶｔｈ１に等しい。ここでは、“ｍｅｄＶｔｈ１”及び“ｍｅｄＶｔｈ２”は、“ｍｅｄＶｔｈ”と表記する。
スイッチング素子が印加電圧に関する極性依存性を有さない場合、式（Ｆ）の“ｂ”は、１である。この場合において、書き込み電圧ＶｗＰＡＰに関するスイッチング素子２０の閾値電圧の中央値ｍｅｄＶｔｈ２は、書き込み電圧ＶｗＡＰＰに関するスイッチング素子２０の閾値電圧の中央値ｍｅｄＶｔｈ１に等しい。ここでは、“ｍｅｄＶｔｈ１”及び“ｍｅｄＶｔｈ２”は、“ｍｅｄＶｔｈ”と表記する。
【0165】
式（Ｅ）に基づいて、式（Ｄ）は、以下の式（Ｇ０）のように示すことができる。
medVth×(1 + n×s/100) < VwAPP < medVth×2×(1-n×s/100)/a ・・・（Ｇ０）
medVth×(1 + n×s/100) < VwAPP < medVth×2×(1-n×s/100)/a ・・・（Ｇ０）
【0166】
この場合において、式（Ｇ０）に基づいて、以下の式（Ｇ１）が得られる。
(1 + n×s/100) < 2×(1-n×s/100)/a ・・・（Ｇ１）
(1 + n×s/100) < 2×(1-n×s/100)/a ・・・（Ｇ１）
【0167】
式（Ｇ１）は、以下の式（Ｇ２）のように示される。
0 < 2×(1-n×s/100)/a-(1+n×s/100) ・・・（Ｇ２）
0 < 2×(1-n×s/100)/a-(1+n×s/100) ・・・（Ｇ２）
【0168】
式（Ｇ２）は、以下の式（Ｇ３）のように示される。
0 < 2×(1-n×s/100)-a×(1+n×s/100) ・・・（Ｇ３）
0 < 2×(1-n×s/100)-a×(1+n×s/100) ・・・（Ｇ３）
【0169】
さらに、式（Ｇ３）は、以下の式（Ｇ４）のように示される。
0 < (2-a)-(2+a)×n×s/100 ・・・（Ｇ４）
0 < (2-a)-(2+a)×n×s/100 ・・・（Ｇ４）
【0170】
式（Ｇ４）に基づいて、以下の式（Ｈ）が得られる。
n×s/100 < (2-a)/(2+a) ・・・（Ｈ）
n×s/100 < (2-a)/(2+a) ・・・（Ｈ）
【0171】
式（Ｈ）に基づいて、スイッチング素子２０の閾値電圧のばらつき“ｎ×ｓ／１００”は、“（２－ａ）／（２＋ａ）”より小さいことが、示される。
【0172】
式（Ｈ）を満たす値“ａ”の範囲は、“１＜ａ＜２”である。
【0173】
図８は、本実施形態のＭＲＡＭにおける、ＭＲＡＭの動作マージンと値“ａ”との関係を示すグラフである。
【0174】
線Ｐ１は、スイッチング素子２０の閾値電圧が書き込み電圧の極性に対する依存性を有さない場合における、極性の異なる２つの書き込み電圧ＶｗＡＰＰ，ＰＡＰの電圧比を示す係数“ａ”とＭＲＡＭの動作マージンとの関係を示している。
線Ｐ１（四角のプロットを含む線）は、式（Ｈ）に基づく、係数“ａ”と動作マージン“ｎ×ｓ／１００”との関係を示している。
線Ｐ１（四角のプロットを含む線）は、式（Ｈ）に基づく、係数“ａ”と動作マージン“ｎ×ｓ／１００”との関係を示している。
【0175】
例えば、ＭＴＪ素子の極性依存性係数（書き込み電圧｜ＶｗＰＡＰ／ＶｗＡＰＰ｜の電圧比）“ａ”が１．２である場合における動作マージンＤ１は、０．２の基準値としての動作マージンに対して、スイッチング素子の閾値電圧に関して５％程度高い値となる。
【0176】
＜＜スイッチング素子が印加電圧に関する極性依存性を有する場合＞＞
スイッチング素子が印加電圧に関する極性依存性を有する場合（式（Ｆ）においてｂ≠１である場合）、“ａ”及び“ｂ”は、以下の関係式によって、示される。
スイッチング素子が印加電圧に関する極性依存性を有する場合（式（Ｆ）においてｂ≠１である場合）、“ａ”及び“ｂ”は、以下の関係式によって、示される。
【0177】
書き込み電圧ＶｗＡＰＰに関して、上述の式（Ｃ）は、以下の式（Ｉ１）のように、示される。
medVth1×(1+n×s/100) < VwAPP < medVth1×2×(1-n×s/100) ・・・（Ｉ１）
medVth1×(1+n×s/100) < VwAPP < medVth1×2×(1-n×s/100) ・・・（Ｉ１）
【0178】
書き込み電圧ＶｗＡＰＰに関して、上述の式（Ｃ）は、以下の式（Ｉ２）のように、示される。
medVth2×(1+n×s/100) < VwPAP < medVth2×2×(1-n×s/100) ・・・（Ｉ２）
medVth2×(1+n×s/100) < VwPAP < medVth2×2×(1-n×s/100) ・・・（Ｉ２）
【0179】
上述の式（Ｅ）及び式（Ｆ）に示される関係に基づいて、以下の式（Ｊ）が、式（Ｉ２）から得られる。
medVth1×(1+n×s/100)×b/a < VwAPP < medVth1×2×(1-n×s/100)×b/a ・・・（Ｊ）
medVth1×(1+n×s/100)×b/a < VwAPP < medVth1×2×(1-n×s/100)×b/a ・・・（Ｊ）
【0180】
式（Ｊ）のように、負極性の書き込み電圧ＶｗＡＰＰ（絶対値）は、“ａ”及び“ｂ”を用いた関係式で示すことができる。
【0181】
ｂ／ａ＞１の場合（ｂ＞ａの場合）、以下の式（Ｋ１）が、式（Ｉ１）及び式（Ｊ）から得られる。
【0182】
medVth1×(1+n×s/100)×b/a < medVth1×2×(1-n×s/100) ・・・（Ｋ１）
式（Ｋ１）の左辺は、式（Ｊ）の左辺であり、式（Ｋ１）の右辺は、式（Ｉ１）の右辺である。
式（Ｋ１）の左辺は、式（Ｊ）の左辺であり、式（Ｋ１）の右辺は、式（Ｉ１）の右辺である。
【0183】
式（Ｋ１）は、以下の式（Ｋ２）のように、示される。
(1+n×s/100)×b/a < 2×(1-n×s/100) ・・・（Ｋ２）
(1+n×s/100)×b/a < 2×(1-n×s/100) ・・・（Ｋ２）
【0184】
式（Ｋ２）は、以下の式（Ｋ３）のように、示される。
0 < (2-2×n×s/100)-(1+n×s/100)×b/a ・・・（Ｋ３）
0 < (2-2×n×s/100)-(1+n×s/100)×b/a ・・・（Ｋ３）
【0185】
式（Ｋ３）は、以下の式（Ｋ４）のように、示される。
0 < (2a-b)-(2a+b)×n×s/100 ・・・（Ｋ４）
0 < (2a-b)-(2a+b)×n×s/100 ・・・（Ｋ４）
【0186】
式（Ｋ４）に基づいて、スイッチング素子の閾値電圧のばらつきは、以下の式（Ｌ）のように、示される。
n×s/100 < (2a-b)/(2a+b) ・・・（Ｋ５）
n×s/100 < (2a-b)/(2a+b) ・・・（Ｋ５）
【0187】
尚、上述の式（Ｈ）と式（Ｋ５）は、以下の式（Ｌ）の関係を有する。
(2-a)/(2+a) < (2a-b)/(2a+b) ・・・（Ｌ）
(2-a)/(2+a) < (2a-b)/(2a+b) ・・・（Ｌ）
【0188】
式（Ｌ）に基づいて、“ｂ＜ａ２”の関係が、得られる。
【0189】
したがって、ｂ＞ａである場合において、“ｂ”及び“ａ”が“ｂ＜ａ２”の関係を有することによって、本実施形態のＭＲＡＭ１の動作マージンは、大きくなる。
【0190】
“ｂ／ａ＜１”の場合（ｂ＜ａの場合）において、本実施形態のＭＲＡＭの動作マージンは、式（Ｉ１）及び式（Ｊ）を用いて、は、以下の式（Ｍ１）のように示される。
medVth1 × (1+n×s/100) < medVth1×2×(1-n×s/100) × b/a ・・・（Ｍ１）
式（Ｍ１）の左辺は、式（Ｉ１）の左辺であり、式（Ｍ）の右辺は、式（Ｊ）の右辺である。
medVth1 × (1+n×s/100) < medVth1×2×(1-n×s/100) × b/a ・・・（Ｍ１）
式（Ｍ１）の左辺は、式（Ｉ１）の左辺であり、式（Ｍ）の右辺は、式（Ｊ）の右辺である。
【0191】
式（Ｍ１）は、以下の式（Ｍ２）のように、示される。
1+n×s/100 < 2×(1-n×s/100)×b/a ・・・（Ｍ２）
1+n×s/100 < 2×(1-n×s/100)×b/a ・・・（Ｍ２）
【0192】
式（Ｍ２）は、以下の式（Ｍ３）のように、示される。
0 < 2b-2b×n×s/100-a-a×n×s/100 ・・・（Ｍ３）
0 < 2b-2b×n×s/100-a-a×n×s/100 ・・・（Ｍ３）
【0193】
式（Ｍ２）は、以下の式（Ｍ３）のように、示される。
0 < (2b-a)-(2b+a)×n×s/100 ・・・（Ｍ４）
0 < (2b-a)-(2b+a)×n×s/100 ・・・（Ｍ４）
【0194】
式（Ｍ４）に基づいて、スイッチング素子の閾値電圧のばらつきは、以下の式（Ｌ）のように、示される。
n×s/100 < (2b-a)/(2b+a) ・・・（Ｍ５）
n×s/100 < (2b-a)/(2b+a) ・・・（Ｍ５）
【0195】
上述の式（Ｈ）と式（Ｍ５）は、以下の式（Ｎ）の関係を有する。
(2-a)/(2+a) < (2b-a)/(2b+a) ・・・（Ｎ）
(2-a)/(2+a) < (2b-a)/(2b+a) ・・・（Ｎ）
【0196】
式（Ｎ）に基づいて、“ｂ＞ａ”の関係が、得られる。
【0197】
上述に基づいて、ｂ＞ａである場合において、“ｂ”が“１＜ｂ”の関係を有する場合、本実施形態のＭＲＡＭ１の動作マージンは、大きくなる。
【0198】
図８において、線Ｐ２及び線Ｐ３は、スイッチング素子２０の閾値電圧が書き込み電圧の極性に対する依存性を有する場合における、極性の異なる２つの書き込み電圧ＶｗＡＰＰ，ＰＡＰの電圧比を示す係数“ａ”とＭＲＡＭの動作マージンとの関係を示している。
【0199】
線Ｐ２（三角のプロットを含む線）は、式（Ｌ）に基づく、係数“ａ”と動作マージン“ｎ×ｓ／１００”との関係を示している。線Ｐ２は、“ｂ”及び“ａ”が、“ｂ＝ａ０．５”である場合における動作マージンの推移を示している。
【0200】
線Ｐ３（丸のプロットを含む線）は、式（Ｎ）に基づく、係数“ａ”と動作マージンとの関係を示している。線Ｐ３は、“ｂ”及び“ａ”が、“ｂ＝ａ”である場合における動作マージンの推移を示している。
【0201】
図８に示されるように、線Ｐ２に関する動作マージンの値及び線Ｐ３に関する動作マージンの値は、線Ｐ１に関する動作マージンの値より高い。
【0202】
このように、スイッチング素子の閾値電圧が、書き込み電圧に関して極性依存性を有することによって、ＭＲＡＭの動作マージンは、向上され得る。
【0203】
例えば、ＭＴＪ素子の極性依存性係数（書き込み電圧の電圧比）“ａ”の値が“１．２”である場合の動作マージンの値を比較した場合、０．２の基準値に対して、式（Ｌ）に基づく動作マージンＤ２は、式（Ｈ）に基づく動作マージン（スイッチング素子が極性依存性を有さない場合における動作マージン）Ｄ１に比較して、１３％程度改善される。
【0204】
線Ｐ３に示されるように、“ｂ”の値が“ａ”の値に等しい場合、式（Ｎ）に基づく動作マージンは、“ａ”の値に実質的に依存せずに、０．３以上の値を維持できる。
この場合において、式（Ｎ）に基づく動作マージンは、最も高い値を得ることができる。
この場合において、式（Ｎ）に基づく動作マージンは、最も高い値を得ることができる。
【0205】
尚、ここでは、異なる極性の書き込み電圧ＶｗＰＡＰ，ＶｗＡＰＰを用いて、ＭＲＡＭの動作マージンとスイッチング素子の極性依存性との関係について、説明した。
但し、ＭＲＡＭの動作マージンとスイッチング素子の極性依存性との関係は、異なる極性の書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰについても、上述と同様の関係を有する。
但し、ＭＲＡＭの動作マージンとスイッチング素子の極性依存性との関係は、異なる極性の書き込み電流ＩｗＡＰＰ，ＩｗＰＡＰについても、上述と同様の関係を有する。
【0206】
（ｄ）まとめ
本実施形態のＭＲＡＭは、メモリセルＭＣ内に、メモリ素子（例えば、ＭＴＪ素子）２１及びスイッチング素子２０を含む。
本実施形態のＭＲＡＭにおいて、メモリセルに対する書き込みデータに応じて、第１の極性を有する書き込みパルス（書き込み電圧及び（又は）書き込み電流）又は第２の極性を有する書き込みパルスが、メモリセルに供給される。
本実施形態のＭＲＡＭは、メモリセルＭＣ内に、メモリ素子（例えば、ＭＴＪ素子）２１及びスイッチング素子２０を含む。
本実施形態のＭＲＡＭにおいて、メモリセルに対する書き込みデータに応じて、第１の極性を有する書き込みパルス（書き込み電圧及び（又は）書き込み電流）又は第２の極性を有する書き込みパルスが、メモリセルに供給される。
【0207】
本実施形態のＭＲＡＭにおいて、スイッチング素子は、異なる極性を有する書き込みパルスに応じた極性依存性を有する。書き込みパルスに対する極性依存性によって、第１の極性の書き込みパルスの供給時におけるスイッチング素子の特性（例えば、閾値電圧及び抵抗値のうち少なくとも一方）は、第２の極性の書き込みパルスの供給時におけるスイッチング素子の特性と異なる。
これによって、本実施形態のＭＲＡＭは、メモリセルの動作マージンを改善できる。
これによって、本実施形態のＭＲＡＭは、メモリセルの動作マージンを改善できる。
【0208】
本実施形態において、スイッチング素子は、以下のような極性依存性の大きさを有する。
【0209】
ＭＴＪ素子２１は、極性の異なる２つの書き込み電圧に関して、“ａ”の係数で示される極性依存性を有する。“ａ”は、正の極性の書き込み電圧ＶｗＰＡＰの絶対値と負の極性の書き込み電圧ＶｗＡＰＰの絶対値との比に基づく値（ＭＴＪ素子の極性依存性係数）である。
スイッチング素子２０は、極性の異なる２つの書き込み電圧に関して、“ｂ”の係数で示される極性依存性を有する。“ｂ”は、正の極性の書き込み電圧ＶｗＰＡＰの印加時におけるスイッチング素子の閾値電圧（閾値電圧分布の中央値）と負の極性の書き込み電圧ＶｗＡＰＰの印加時におけるスイッチング素子の閾値電圧（閾値電圧分布の中央値）との比に基づく値（スイッチング素子の極性依存性係数）である。
スイッチング素子２０は、極性の異なる２つの書き込み電圧に関して、“ｂ”の係数で示される極性依存性を有する。“ｂ”は、正の極性の書き込み電圧ＶｗＰＡＰの印加時におけるスイッチング素子の閾値電圧（閾値電圧分布の中央値）と負の極性の書き込み電圧ＶｗＡＰＰの印加時におけるスイッチング素子の閾値電圧（閾値電圧分布の中央値）との比に基づく値（スイッチング素子の極性依存性係数）である。
【0210】
本実施形態のＭＲＡＭにおいて、“ａ”及び“ｂ”は、“１＜ｂ＜ａ２”の関係を有する。これによって、本実施形態のＭＲＡＭは、動作マージンを向上できる。
【0211】
例えば、“ｂ”の値が“ａ”の値と同じである場合に、動作マージンの大きさは、最大値になり得る。
【0212】
このように、本実施形態のＭＲＡＭのように、メモリセル内のスイッチング素子が、書き込み電圧の極性に対して極性依存性を有する場合、動作マージンを改善できる。
【0213】
したがって、本実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。
【0214】
【0215】
以下のように、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）において、異なる極性の書き込み電圧に対するスイッチング素子の極性依存性は、制御され得る。
【0216】
＜＜スイッチング素子の材料＞＞
本実施形態のＭＲＡＭ１において、メモリセルＭＣのスイッチング素子２０の極性依存性は、スイッチング素子２０に用いられる複数の層の材料の選択に基づいて、制御され得る。
本実施形態のＭＲＡＭ１において、メモリセルＭＣのスイッチング素子２０の極性依存性は、スイッチング素子２０に用いられる複数の層の材料の選択に基づいて、制御され得る。
【0217】
例えば、印加された書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰの極性に対するスイッチング素子２０の極性依存性は、スイッチング層２０２の材料及び電極２０１，２０３の材料の組合せに基づいて、制御することができる。
【0218】
電極２０１，２０３の材料の仕事関数とスイッチング層２０２の材料の仕事関数との間の違いにより、電位障壁が、電極２０１，２０３とスイッチング層２０２との間に生じる。
【0219】
２端子型のスイッチング素子２０において、一方の電極（例えば、下部電極２０１）の材料の仕事関数が、他方の電極（例えば、上部電極２０３）の材料の仕事関数と異なる場合、下部電極２０１とスイッチング層２０２との間の電位障壁の大きさは、上部電極２０３とスイッチング層２０２との間の電位障壁の大きさと異なる。
スイッチング素子２０に印加された電圧の極性に応じて、上部電極２０３側の電位障壁及び下部電極２０１側の電位障壁は、変調する。
スイッチング素子２０に印加された電圧の極性に応じて、上部電極２０３側の電位障壁及び下部電極２０１側の電位障壁は、変調する。
【0220】
この結果として、スイッチング素子２０の閾値電圧は、書き込み電圧ＶｗＡＰＰ，ＶｗＰＡＰの極性に応じて、変わる。
【0221】
このように、上部電極２０３及び下部電極２０１に互いに異なる材料が用いられた場合、スイッチング素子２０の特性は、書き込み電圧の極性に応じた極性依存性を有する。
電極２０１，２０３に用いられる材料に応じて、スイッチング素子２０の極性依存性の大きさ（例えば、上述の式（Ｆ）の“ｂ”の値）は、制御され得る。
電極２０１，２０３に用いられる材料に応じて、スイッチング素子２０の極性依存性の大きさ（例えば、上述の式（Ｆ）の“ｂ”の値）は、制御され得る。
【0222】
例えば、例えば、スイッチング層２０２の材料が酸化シリコンである場合、電極２０１，２０３の材料は、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）、ハフニウム（Ｈｆ）及び窒化チタン（ＴｉＮ）などが用いられる。これらの材料のうち選択された１つが一方の電極の材料に用いられ、これらの材料のうち一方の電極に選択された材料と異なる材料が、他方の電極の材料に用いられる。
【0223】
電極に用いられる材料の仕事関数は、その材料からなる層の結晶構造及び結晶面に応じた値を有する。
タンタルの仕事関数は、４．０ｅＶから４．８ｅＶまでの範囲内の値を有する。タングステンの仕事関数は、４．３２ｅＶから５．２２ｅＶまでの範囲内の値を有する。銅の仕事関数は、４．５３ｅＶから５．１０ｅＶまでの範囲内の値を有する。ハフニウムの仕事関数は、３．５ｅＶから３．９ｅＶまでの範囲内の値を有する。窒化チタンの仕事関数は、例えば、４．７ｅＶである。
タンタルの仕事関数は、４．０ｅＶから４．８ｅＶまでの範囲内の値を有する。タングステンの仕事関数は、４．３２ｅＶから５．２２ｅＶまでの範囲内の値を有する。銅の仕事関数は、４．５３ｅＶから５．１０ｅＶまでの範囲内の値を有する。ハフニウムの仕事関数は、３．５ｅＶから３．９ｅＶまでの範囲内の値を有する。窒化チタンの仕事関数は、例えば、４．７ｅＶである。
【0224】
電極２０１，２０３の材料は、上記の材料に限定されず、スイッチング層２０２の材料に応じて、適宜変更され得る。
【0225】
尚、スイッチング素子２０の極性依存性の大きさは、スイッチング層２０２及び電極２０１，２０３の材料に加えて、スイッチング層２０２と電極２０１，２０３との間の境界（界面）における各層の表面ラフネス、スイッチング層２０２及び電極２０１，２０３の膜厚、スイッチング層２０２及び電極２０１，２０３の結晶性（結晶構造）などに応じて、制御できる。
【0226】
図９は、本実施形態のＭＲＡＭにおける、スイッチング素子の極性依存性の制御の一例を説明するためのグラフである。
【0227】
図９において、下部電極ＢＥ及び上部電極ＴＥの材料に関するスイッチング素子の抵抗値ＲＴＥ及び抵抗値ＲＢＥの関係が、示されている。
【0228】
抵抗値ＲＴＥは、上部電極の電位が下部電極の電位より高いバイアス状態（例えば、図６の（ｂ）に示される正の極性の書き込み電圧による書き込み動作時）におけるスイッチング素子の抵抗値を示している。
抵抗値ＲＢＥは、下部電極の電位が上部電極の電位より高いバイアス状態（例えば、図６の（ａ）に示される負の極性の書き込み電圧による書き込み動作時）におけるスイッチング素子の抵抗値を示している。
抵抗値ＲＢＥは、下部電極の電位が上部電極の電位より高いバイアス状態（例えば、図６の（ａ）に示される負の極性の書き込み電圧による書き込み動作時）におけるスイッチング素子の抵抗値を示している。
【0229】
図９のグラフの縦軸は、抵抗値ＲＴＥに対するスイッチング素子の抵抗値Ｒの比率（Ｒ／ＲＴＥ）に対応する。図９のグラフの縦軸は、ｌｏｇスケールで示されている。
図９のグラフの横軸において、サンプルとしての抵抗値ＲＢＥ，ＲＴＥが示されている。但し、図９のグラフの横軸は、抵抗値ＲＢＥ，ＲＴＥの大小関係を示すものではない。
図９のグラフの横軸において、サンプルとしての抵抗値ＲＢＥ，ＲＴＥが示されている。但し、図９のグラフの横軸は、抵抗値ＲＢＥ，ＲＴＥの大小関係を示すものではない。
【0230】
図９によれば、スイッチング素子の極性依存性が、抵抗値ＲＴＥを基準とした規格化によって示されている。それゆえ、図９の点Ｑ０に示されるように、“Ｒ”が“ＲＴＥ”である場合、“Ｒ／ＲＴＥ”の値は、“１”である。
【0231】
上部電極及び下部電極の材料に応じて、スイッチング素子の極性依存性が制御される場合、電極に用いられる材料の組合せに応じて、“Ｒ／ＲＴＥ＝ＲＢＥ／ＲＴＥ”の値は、変わる。
【0232】
図９の点Ｑ１は、下部電極の材料及び上部電極の材料が、窒化シリコン（ＳｉＮ）である場合における、“ＲＢＥ／ＲＴＥ”の値を示している。
【0233】
点Ｑ１のように、窒化シリコンが下部電極及び上部電極の材料に用いられた場合、“ＲＢＥ／ＲＴＥ”の値は、“１”である。
これは、窒化シリコンが下部電極及び上部電極の両方に用いられたスイッチング素子は、印加電圧（又は、供給電流）に関して実質的に極性依存性を有していないことを、示している。
これは、窒化シリコンが下部電極及び上部電極の両方に用いられたスイッチング素子は、印加電圧（又は、供給電流）に関して実質的に極性依存性を有していないことを、示している。
【0234】
図９の点Ｑ２は、下部電極の材料が窒化チタン（ＴｉＮ）であり、上部電極の材料がＳｉＮである場合における、“ＲＢＥ／ＲＴＥ”の値を示している。
【0235】
点Ｑ２のように、窒化チタンが下部電極に用いられ、窒化シリコンが上部電極に用いられた場合、“ＲＢＥ／ＲＴＥ”の値は、１より小さくなる。
これは、窒化チタンが下部電極に用いられ、窒化シリコンが上部電極に用いられたスイッチング素子は、印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。
これは、窒化チタンが下部電極に用いられ、窒化シリコンが上部電極に用いられたスイッチング素子は、印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。
【0236】
点Ｑ２のように“ＲＢＥ／ＲＴＥ”が１より小さい場合、スイッチング素子の抵抗値ＲＢＥは、スイッチング素子の抵抗値ＲＴＥより低い。
【0237】
尚、窒化シリコンが下部電極に用いられ、窒化チタンが上部電極に用いられた場合、“ＲＢＥ／ＲＴＥ”の値は、１より大きくなる。
【0238】
図９の点Ｑ３は、下部電極の材料及び上部電極の材料の両方が窒化チタンである場合における、“ＲＢＥ／ＲＴＥ”の値を示している。
【0239】
点Ｑ３のように、窒化チタンが下部電極及び上部電極に用いられた場合、“ＲＢＥ／ＲＴＥ”の値は、１より大きくなる。
これは、窒化チタンが下部電極及び上部電極に用いられたスイッチング素子は印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。このように、下部電極の材料が上部電極の材料と同じ場合であっても、電極に用いられる材料に応じて、スイッチング素子が、印加電圧（供給電流）に関する極性依存性を有する場合もある。
これは、窒化チタンが下部電極及び上部電極に用いられたスイッチング素子は印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。このように、下部電極の材料が上部電極の材料と同じ場合であっても、電極に用いられる材料に応じて、スイッチング素子が、印加電圧（供給電流）に関する極性依存性を有する場合もある。
【0240】
点Ｑ３のように“ＲＢＥ／ＲＴＥ”が１より大きい場合、スイッチング素子の抵抗値ＲＢＥは、スイッチング素子の抵抗値ＲＴＥより高い。
【0241】
点Ｑ２及び点Ｑ３のように、スイッチング素子の上部電極及び下部電極の材料に応じて、印加電圧（又は供給電流）に対するスイッチング素子の抵抗値ＲＢＥ，ＲＴＥは、変わる。
また、点Ｑ２及び点Ｑ３のように、スイッチング素子の上部電極及び下部電極の材料に応じて、印加電圧（又は供給電流）に対するスイッチング素子の極性依存性の向き（抵抗値ＲＢＥ，ＲＴＥの大小関係）は、変わる。
また、点Ｑ２及び点Ｑ３のように、スイッチング素子の上部電極及び下部電極の材料に応じて、印加電圧（又は供給電流）に対するスイッチング素子の極性依存性の向き（抵抗値ＲＢＥ，ＲＴＥの大小関係）は、変わる。
【0242】
尚、図９の例において、電極に用いられるＳｉＮ層又はＴｉＮ層は、スイッチング層と金属層との間に設けられてもよい。
【0243】
図９を用いて説明したように、印加電圧に対するスイッチング素子の極性依存性の大きさは、スイッチング素子に用いられる材料に応じて、制御できる。
【0244】
＜＜スイッチング素子の形成条件＞＞
本実施形態のＭＲＡＭにおいて、印加電圧（又は供給電流）に対するスイッチング素子の極性依存性は、スイッチング層の形成条件を制御することによって、制御され得る。スイッチング素子の極性依存性の制御のために、例えば、スイッチング層の組成（添加元素の組成比）、スイッチング層の添加元素の種類、及び（又は）添加元素のインプラント条件などが、制御される。
本実施形態のＭＲＡＭにおいて、印加電圧（又は供給電流）に対するスイッチング素子の極性依存性は、スイッチング層の形成条件を制御することによって、制御され得る。スイッチング素子の極性依存性の制御のために、例えば、スイッチング層の組成（添加元素の組成比）、スイッチング層の添加元素の種類、及び（又は）添加元素のインプラント条件などが、制御される。
【0245】
図１０は、本実施形態のＭＲＡＭにおける、スイッチング素子の極性依存性の制御の一例を説明するためのグラフである。
【0246】
図１０において、スイッチング素子の形成条件に関するスイッチング素子の抵抗値ＲＴＥ及び抵抗値ＲＢＥの関係が示されている。
【0247】
図１０グラフの縦軸は、抵抗値ＲＴＥに対するスイッチング素子の抵抗値Ｒの比率（Ｒ／ＲＴＥ）に対応する。図１０のグラフの縦軸は、ｌｏｇスケールで示されている。
図１０のグラフの横軸において、サンプルとしての抵抗値ＲＢＥ，ＲＴＥが、示されている。但し、図１０のグラフの横軸は、抵抗値ＲＢＥ，ＲＴＥの大小関係を示すものではない。
図１０のグラフの横軸において、サンプルとしての抵抗値ＲＢＥ，ＲＴＥが、示されている。但し、図１０のグラフの横軸は、抵抗値ＲＢＥ，ＲＴＥの大小関係を示すものではない。
【0248】
図１０において、スイッチング層（例えば、酸化シリコン層）に対するイオンインプランテーションの条件とスイッチング素子の極性依存性との関係が示されている。
【0249】
【0250】
図１０の点Ｑ１１は、イオンインプランテーションによって、ヒ素（Ａｓ）がスイッチング素子のスイッチング層に注入された場合における、“ＲＢＥ／ＲＴＥ”の値を示している。
【0251】
点Ｑ１１のように、ヒ素がスイッチング層に注入された場合、“ＲＢＥ／ＲＴＥ”の値は、１より大きくなる。
これは、ヒ素が注入されたスイッチング層を有するスイッチング素子は、印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。
これは、ヒ素が注入されたスイッチング層を有するスイッチング素子は、印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。
【0252】
点Ｑ１１のように“ＲＢＥ／ＲＴＥ”が１より大きい場合、スイッチング素子の抵抗値ＲＢＥは、スイッチング素子の抵抗値ＲＴＥより高い。
【0253】
図１０の点Ｑ１２は、イオンインプランテーションによって、ゲルマニウム（Ｇｅ）がスイッチング層に注入された場合における、“ＲＢＥ／ＲＴＥ”の値を示している。
【0254】
点Ｑ１２のように、ゲルマニウムがスイッチング層に注入された場合、“ＲＢＥ／ＲＴＥ”の値は、１より小さくなる。
これは、ゲルマニウムが注入されたスイッチング層を有するスイッチング素子は、印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。
これは、ゲルマニウムが注入されたスイッチング層を有するスイッチング素子は、印加電圧（又は、供給電流）に関して極性依存性を有していることを示している。
【0255】
点Ｑ１２のように“ＲＢＥ／ＲＴＥ”が１より小さい場合、スイッチング素子の抵抗値ＲＢＥは、スイッチング素子の抵抗値ＲＴＥより低い。
【0256】
点Ｑ１１，Ｑ１２の例に示されるように、スイッチング層に注入されるイオン種に応じて、スイッチング素子の極性依存性の向き（抵抗値ＲＢＥ，ＲＴＥの大小関係）は、変えることができる。
【0257】
図１０の点Ｑ１３は、イオンインプランテーションによって、比較的高いドーズ量によってゲルマニウム（Ｇｅ）がスイッチング層に注入された場合における、“ＲＢＥ／ＲＴＥ”の値を示している。例えば、点Ｑ１３におけるゲルマニウムのドーズ量は、点Ｑ１２におけるゲルマニウムのドーズ量より高い。
【0258】
点Ｑ１３のように、点Ｑ１２の場合と同様に、ゲルマニウムがスイッチング層に注入された場合、“ＲＢＥ／ＲＴＥ”の値は、１より小さくなる。
【0259】
点Ｑ１３のように、比較的高いドーズ量のイオンインプランテーション条件でゲルマニウムがスイッチング層に注入された場合における“ＲＢＥ／ＲＴＥ”の値は、点Ｑ１２の場合に比較して、大きくなる。
【0260】
点Ｑ１２，Ｑ１３の関係は、ゲルマニウムのドーズ量に関して、ドーズ量の変化に応じて、“ＲＢＥ／ＲＴＥ”の大きさが変わることを示している。
例えば、ゲルマニウムのドーズ量が高くなるにしたがって、抵抗値ＲＢＥが、抵抗値ＲＴＥの変化に比較して、増加する。
例えば、ゲルマニウムのドーズ量が高くなるにしたがって、抵抗値ＲＢＥが、抵抗値ＲＴＥの変化に比較して、増加する。
【0261】
それゆえ、イオンインプランテーションの条件に関して、スイッチング層に対するイオンのドーズ量の制御によって、印加電圧（又は供給電流）に対するスイッチング素子の極性依存性の大きさが、制御され得る。
【0262】
図１０の点Ｑ１４は、イオンインプランテーションによって、比較的高い加速エネルギーによってゲルマニウム（Ｇｅ）がスイッチング層に注入された場合における、“ＲＢＥ／ＲＴＥ”の値を示している。例えば、点Ｑ１４におけるイオンインプランテーションの加速エネルギーは、点Ｑ１２におけるイオンインプランテーションの加速エネルギーより高い。
【0263】
点Ｑ１４のように、点Ｑ１２の場合と同様に、ゲルマニウムがスイッチング層に注入された場合、“ＲＢＥ／ＲＴＥ”の値は、１より小さくなる。
【0264】
点Ｑ１４のように、比較的高い加速エネルギーのイオンインプランテーション条件でゲルマニウムがスイッチング層に注入された場合における“ＲＢＥ／ＲＴＥ”の値は、点Ｑ１２の場合に比較して、小さくなる。
【0265】
点Ｑ１２，Ｑ１４の関係は、イオンインプランテーションの加速度エネルギーに関して、加速度エネルギーの変化に応じて、抵抗値ＲＴＥに対する抵抗値ＲＢＥの大きさが変わることを示している。
例えば、イオンの加速度エネルギーが高くなるにしたがって、抵抗値ＲＢＥが、抵抗値ＲＴＥの変化に比較して、低下する。
例えば、イオンの加速度エネルギーが高くなるにしたがって、抵抗値ＲＢＥが、抵抗値ＲＴＥの変化に比較して、低下する。
【0266】
それゆえ、イオンインプランテーションの条件に関して、スイッチング層に対するイオンの加速エネルギーの制御によって、印加電圧（又は供給電流）に対するスイッチング素子の極性依存性の大きさが、制御され得る。
【0267】
このように、スイッチング層に対するイオンプランテーションに関して、注入されるイオン種、ドーズ量、及び加速エネルギーに応じて、印加電圧（又は供給電流）に対するスイッチン素子の極性依存性が、制御され得る。
【0268】
図１０を用いて説明したように、印加電圧に対するスイッチング素子の極性依存性の大きさは、スイッチング素子の形成条件（例えば、スイッチング層に対する不純物のインプランテーションの条件）の制御に応じて、制御できる。
【0269】
尚、図９及び図１０を用いて説明されたスイッチング素子の極性の制御に関して、書き込み電圧に応じた極性を有する書き込み電流が、スイッチング素子に供給された場合においても、スイッチング素子の極性依存性の制御は、供給された書き込み電流の極性に応じた傾向を示す。
【0270】
以上のように、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）は、複数の極性の印加電圧に対するスイッチング素子の極性依存性を、制御できる。この結果として、本実施形態のメモリデバイスは、メモリデバイスの動作マージンを改善できる。
【0271】
したがって、第２の実施形態のメモリデバイスは、メモリデバイスの動作特性を向上できる。
【0272】
（３） 第３の実施形態
図１１を参照して、第３の実施形態のメモリデバイス及びその設計方法について、説明する。
図１１を参照して、第３の実施形態のメモリデバイス及びその設計方法について、説明する。
【0273】
第１及び第２の実施形態のメモリデバイス（例えば、ＭＲＡＭ）において、スイッチング素子は、複数の極性を有する書き込み電圧に関して極性依存性を有する。
【0274】
本実施形態のＭＲＡＭにおいて、メモリ素子（ここでは、ＭＴＪ素子）は、複数の極性を有する書き込み電圧（又は、書き込み電流）に関して極性依存性を有する。上述のように、ＭＲＡＭの動作マージンに関して、書き込み電圧に対するスイッチング素子の極性依存性は、書き込み電圧に対するＭＴＪ素子の極性依存性と相関関係を有する。それゆえ、ＭＴＪ素子の極性依存性（極性依存性係数）の制御に応じて、スイッチング素子の極性依存性が取り得る範囲も変化する。
【0275】
以下のように、複数の極性を有する書き込み電圧に対するＭＴＪ素子の極性依存性は、制御される。尚、本実施形態のＭＲＡＭにおいて、ＭＴＪ素子及びスイッチング素子の両方の極性依存性が制御されてもよいし、ＭＴＪ素子の極性依存性のみが、制御されてもよい。
【0276】
図１１は、本実施形態のＭＲＡＭにおける、ＭＴＪ素子の極性依存性の制御のための複数の例を説明するためのグラフである。
【0277】
図１１の（ａ）は、ＭＴＪ素子の記憶層の組成とＭＴＪ素子の磁化反転閾値の極性依存性との関係を示すグラフである。
【0278】
図１１の（ａ）において、グラフの横軸は、記憶層内の鉄（Ｆｅ）の組成比（％）に対応する。図１１の（ａ）において、グラフの縦軸は、ＭＴＪ素子の極性依存性を示す値に対応する。極性依存性を示す値は、書き込み電圧ＶｗＡＰＰの印加時のＭＴＪ素子の磁化反転閾値（ＩｃＡＰＰ）と書き込み電圧ＶｗＰＡＰの印加時のＭＴＪ素子の磁化反転閾値（ＩｃＰＡＰ）との比率（Ｉｃ比＝ＩｃＡＰＰ／ＩｃＰＡＰ）である。大きなＩｃ比は、書き込み電圧（書き込み電流）に対するＭＴＪ素子の極性依存性が大きいことを意味する。小さなＩｃ比は、書き込み電圧に対するＭＴＪ素子の極性依存性が小さいことを意味する。
【0279】
図１１の（ａ）に示されるように、記憶層内の鉄の組成比が増加するにしたがって、Ｉｃ比が大きくなる傾向が、示される。
【0280】
図１１の（ｂ）は、ＭＴＪ素子の記憶層の組成とＭＴＪ素子の磁化反転閾値の極性依存性との関係を示すグラフである。
【0281】
【0282】
図１１の（ｂ）に示されるように、記憶層内のホウ素の組成比が増加するにしたがって、Ｉｃ比が、大きくなる傾向が、示される。
但し、ホウ素の組成比の制御によるＩｃ比の変化の傾向は、鉄の組成比の制御によるＩｃ比の変化の傾向と異なる。
記憶層内の鉄の組成比が制御される場合、記憶層内における鉄の組成の増加に伴って、Ｉｃ比は、比較的なだらかに増加する。これに対して、記憶層内のホウ素の組成比が制御される場合、Ｉｃ比は、記憶層内におけるホウ素の組成が或る値を超えると、比較的急峻に増加する。
但し、ホウ素の組成比の制御によるＩｃ比の変化の傾向は、鉄の組成比の制御によるＩｃ比の変化の傾向と異なる。
記憶層内の鉄の組成比が制御される場合、記憶層内における鉄の組成の増加に伴って、Ｉｃ比は、比較的なだらかに増加する。これに対して、記憶層内のホウ素の組成比が制御される場合、Ｉｃ比は、記憶層内におけるホウ素の組成が或る値を超えると、比較的急峻に増加する。
【0283】
図１１の（ａ）及び（ｂ）のように、記憶層を構成する部材（例えば、元素の組成）の制御によって、書き込み電圧（又は書き込み電流）に対するＭＴＪ素子の極性依存性は、制御され得る。さらに、記憶層を構成する複数の元素のうち組成を制御する元素に応じて、極性依存性の変化の傾向は、制御され得る。
【0284】
図１１の（ｃ）は、ＭＴＪ素子の記憶層の厚さ（膜厚）とＭＴＪ素子の磁化反転閾値の極性依存性との関係を示すグラフである。
【0285】
【0286】
図１１（ｃ）に示されるように、記憶層の膜厚が増加するにしたがって、Ｉｃ比が小さくなる傾向を示す。
このように、記憶層の厚さの制御によって、書き込み電圧に対するＭＴＪ素子の極性依存性は、制御され得る。
このように、記憶層の厚さの制御によって、書き込み電圧に対するＭＴＪ素子の極性依存性は、制御され得る。
【0287】
本実施形態のように、書き込み電圧（書き込み電流）に対するＭＴＪ素子の極性依存性の制御の結果として、書き込み電圧（書き込み電流）に対するメモリセルの極性依存性が、制御され得る。
【0288】
これによって、本実施形態のＭＲＡＭは、メモリデバイスの動作マージンを改善できる。
【0289】
したがって、第２の実施形態のメモリデバイスは、メモリデバイスの動作特性を向上できる。
【0290】
（４） その他
上述の実施形態において、ＭＲＡＭが、本実施形態のメモリデバイスとして例示されている。但し、本実施形態のメモリデバイスは、磁気抵抗効果素子（例えば、ＭＴＪ素子）がメモリ素子に用いられていれば、ＭＲＡＭ以外の磁気メモリでもよい。
上述の実施形態において、ＭＲＡＭが、本実施形態のメモリデバイスとして例示されている。但し、本実施形態のメモリデバイスは、磁気抵抗効果素子（例えば、ＭＴＪ素子）がメモリ素子に用いられていれば、ＭＲＡＭ以外の磁気メモリでもよい。
【0291】
本実施形態のメモリデバイスは、複数の極性を有する書き込み電圧に対して、極性依存性を有するスイッチング素子を含んでいれば、磁気メモリ以外のメモリデバイスでもよい。例えば、本実施形態のメモリデバイスは、可変抵抗素子（例えば、遷移金属酸化物素子）をメモリ素子に用いたメモリデバイス（例えば、ＲｅＲＡＭのような抵抗変化メモリ）、相変化素子を用いたメモリ素子に用いたメモリデバイス（例えば、ＰＣＲＡＭのような相変化メモリ）、又は強誘電体素子をメモリ素子に用いたメモリデバイス（例えば、ＦｅＲＡＭのような強誘電体メモリ）でもよい。
【0292】
本実施形態のメモリデバイスは、ＭＲＡＭ以外のメモリデバイスであっても、上述の実施形態で説明された効果を得ることができる。
【0293】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0294】
１：メモリデバイス、２０：スイッチング素子、２０１，２０３：電極、２０２：スイッチング層、２１：メモリ素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
