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特開2022-140399配線構造およびその製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022140399

(43)【公開日】2022-09-26

(54)【発明の名称】配線構造およびその製造方法

(51)【国際特許分類】

H01L 21/768 20060101AFI20220915BHJP

H01L 21/3205 20060101ALI20220915BHJP

【ＦＩ】

H01L21/90 B

H01L21/90 D

H01L21/88 B

H01L21/90 C

H01L21/90 A

H01L21/88 P

H01L21/88 R

【審査請求】有

【請求項の数】72

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022037100

(22)【出願日】2022-03-10

(31)【優先権主張番号】63/158,896

(32)【優先日】2021-03-10

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/528,481

(32)【優先日】2021-11-17

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/528,957

(32)【優先日】2021-11-17

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】522085806

【氏名又は名称】インベンションアンドコラボレーションラボラトリープライベートリミテッド

(74)【代理人】

【識別番号】110000154

【氏名又は名称】弁理士法人はるか国際特許事務所

(72)【発明者】

【氏名】チャオチュンル

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033HH04

5F033HH05

5F033HH08

5F033HH11

5F033HH19

5F033JJ04

5F033JJ05

5F033JJ06

5F033JJ19

5F033JJ33

5F033KK01

5F033KK04

5F033KK05

5F033LL04

5F033MM01

5F033MM10

5F033NN03

5F033NN06

5F033NN07

5F033NN08

5F033NN15

5F033NN19

5F033PP06

5F033PP07

5F033QQ08

5F033QQ09

5F033QQ28

5F033QQ31

5F033QQ37

5F033QQ38

5F033QQ48

5F033RR02

5F033RR04

5F033RR06

5F033XX03

(57)【要約】

【課題】従来技術の欠点を克服し、効率的な接続を可能とするための先進的な配線構造およびその製造方法を提供する。
【解決手段】配線構造は、第１の誘電体層、第１の導電層、導体ピラー、上側誘電体層、および上側導電層を含む。第１の誘電体層は、デバイスの第１の端子の上に配置される。第１の導電層は、第１の誘電体層上に配置される。導体ピラーは、第１の端子に接続されている。上側誘電体層は、第１の導電層の上に配置される。上側導電層は、上側誘電体層の上に配置されている。導体ピラーは上側導電層と接続するが、第１の導電層から切断する。
【選択図】図１Ｈ（２）

【特許請求の範囲】

【請求項1】

配線構造であって、
第１の導電端子上の第１の誘電体層と、
前記第１の誘電体層上の第１の導電層と、
前記第１の誘電体層を貫通し、前記第１の導電端子に接続される導体ピラーと、
前記第１の導電層の上の上側誘電体層と、
前記上側誘電体層上の上側導電層と、を含み、
前記導体ピラーは前記上側誘電体層を貫通して前記上側導電層に接続するが、前記導体ピラーは第１の導電層と電気的に接続しない、配線構造。

【請求項2】

前記第１の導電層と前記上側導電層との間に複数の中間導電層をさらに備え、各中間導電層が、互いに垂直方向にシフトし、前記導体ピラーが、前記複数の中間導電層を電気的に接続しない、請求項１に記載の配線構造。

【請求項3】

前記導体ピラーが、第１の導体ピラー部分と第２の導体ピラー部分とを備え、前記第１の導体ピラー部分が、前記第１の誘電体層によって囲まれ、前記第２の導体ピラー部分が、前記上側誘電体層によって囲まれる、請求項１に記載の配線構造。

【請求項4】

前記第１の導体ピラー部分が、前記第１の導電端子のシード領域をベースとして形成されている請求項３に記載の配線構造。

【請求項5】

前記第２の導体ピラー部分が、前記第１の導体ピラー部分のシード領域をベースとして形成されている請求項３に記載の配線構造。

【請求項6】

前記第１の導電端子の前記シード領域が、多結晶シリコンまたは非晶質シリコンで構成されている請求項４に記載の配線構造。

【請求項7】

前記第１の導電端子が、半導体基板の半導体トランジスタのゲート端子であり、前記ゲート端子が、ゲート誘電体層と、前記ゲート誘電体層上のゲート金属層と、前記ゲート金属層上のシリコン領域とを備える、請求項１に記載の配線構造。

【請求項8】

前記第１の導電端子が、半導体基板の半導体トランジスタのゲート端子であり、前記ゲート端子が、ゲート誘電体層と、前記ゲート誘電体層上のゲート多結晶シリコン層とを備える、請求項１に記載の配線構造。

【請求項9】

前記第１の導電端子が、半導体トランジスタのドレイン端子またはソース端子である、請求項１に記載の配線構造。

【請求項10】

前記第１の導電端子が、半導体基板の半導体トランジスタ上の下側導電層であり、前記下側導電層が、金属領域と、前記金属領域に電気的に結合されたシード領域と、を備える、請求項１に記載の配線構造。

【請求項11】

前記下側導電層の前記シード領域が、高濃度ドープシリコンで構成されている、請求項１０に記載の配線構造。

【請求項12】

配線構造であって、
半導体基板に基づいて形成された半導体トランジスタであって、ゲート端子およびドレイン端子を有する半導体トランジスタと、
前記半導体トランジスタの上に設けられ上方に延びる第１の導体ピラーと、
前記第１の導体ピラーの上に設けられ前記第１の導体ピラーに電気的に導通されたシードピラーと、
シードピラーの上に設けられ上方に延びる第２の導体ピラーと、
前記第２の導体ピラーの上に設けられ前記第２の導体ピラーに電気的に接続された上側導電層と、を含み、
前記シードピラーが、前記第１の導体ピラーと前記第２の導体ピラーとで挟持されている、配線構造。

【請求項13】

前記シードピラーが、高濃度ドープシリコンで構成されている、請求項１２に記載の配線構造。

【請求項14】

前記第１の導体ピラーが、前記トランジスタの前記ゲート端子または前記ドレイン端子に電気的に接続されている、請求項１２に記載の配線構造。

【請求項15】

前記半導体トランジスタの上、且つ、前記上側導電層の下にある下側導電層をさらに備え、前記下側導電層が、前記第１の導体ピラーおよび前記第２の導体ピラーから電気的に絶縁されている、請求項１４に記載の配線構造。

【請求項16】

前記半導体トランジスタの上、且つ、前記上側導電層の下にある下側導電層をさらに備え、前記下側導電層が、前記第１の導体ピラーに電気的に接続されている、請求項１２に記載の配線構造。

【請求項17】

前記下側導電層と前記上側導電層の間にある中間導電層をさらに備え、前記中間導電層が、前記第１の導体ピラーおよび前記第２の導体ピラーから電気的に絶縁されている、請求項１６に記載の配線構造。

【請求項18】

第１の導電端子上の第１の誘電体層と、
前記第１の誘電体層を貫通し、前記第１の導電端子に接続される導体ピラーと、
前記導体ピラー上に設けられ、前記導体ピラーと電気的に接続されるシードピラーと、
前記第１の誘電体層の上に設けられ、前記シードピラーに電気的に接続された第１の導電層を備える、配線構造。

【請求項19】

前記シードピラー上に設けられ、前記第１の導電層に電気的に接続されるサイドピラーをさらに備える、請求項１８に記載の配線構造。

【請求項20】

前記シードピラーまたは前記サイドピラーが、高濃度ドープシリコンで構成され、前記サイドピラーが、前記シードピラーをベースとして選択的に成長させ、前記第１の導電層が、金属で構成されている、請求項１９に記載の配線構造。

【請求項21】

前記第１の誘電体層が、誘電体下地層を含み、前記シードピラーが、前記誘電体下地層によって囲まれ、前記シードピラーの上面が、前記誘電体下地層の上面と整合し、前記サイドピラーの上面が、前記誘電体下地層の上面より高い、請求項１９に記載の配線構造。

【請求項22】

前記第１の導電端子が、半導体基板の半導体トランジスタ上の下側導電層であり、前記下側導電層が、金属領域と、前記金属領域に電気的に結合されたシード領域と、を備える、請求項１９に記載の配線構造。

【請求項23】

前記下側導電層の前記シード領域が、高濃度ドープシリコンで構成されている、請求項２２に記載の配線構造。

【請求項24】

前記第１の導電端子が、半導体基板の半導体トランジスタのゲート端子であり、前記ゲート端子が、ゲート誘電体層と、前記ゲート誘電体層上のゲート金属層と、前記ゲート金属層上のシード領域とを備える、請求項１９に記載の配線構造。

【請求項25】

前記ゲート端子の前記シード領域が、高濃度ドープシリコンで構成されている、請求項２４に記載の配線構造。

【請求項26】

半導体基板上に形成された半導体トランジスタのゲート端子を覆う第１の誘電体層と、
前記第１の誘電体層を貫通し、前記ゲート端子に接続される導体ピラーと、
前記第１の誘電体層の上に設けられ、前記導体ピラーに電気的に接続された第１の導電層と、を備え、
前記ゲート端子が、ゲート誘電体層と、前記ゲート誘電体層上のシード領域とを備える、配線構造。

【請求項27】

前記導体ピラーが、前記ゲート端子のシード領域をベースとして選択的に成長する請求項２６に記載の配線構造。

【請求項28】

前記導体ピラーが、高濃度ドープシリコンで構成されている、請求項２７に記載の配線構造。

【請求項29】

前記ゲート端子が、前記ゲート誘電体層と前記シード領域との間にゲート金属層をさらに備える、請求項２８に記載の配線構造。

【請求項30】

前記導体ピラー上にシードピラーをさらに備え、前記シードピラーが、前記導体ピラーと前記第１の導電層に電気的に接続される、請求項２７に記載の配線構造。

【請求項31】

前記導体ピラーが、タングステンピラーと、前記タングステンピラーを囲むＴｉＮ層を備える、請求項３０に記載の配線構造。

【請求項32】

半導体基板に基づいて形成された半導体トランジスタであって、ゲート端子およびドレイン端子を有する半導体トランジスタと、
前記半導体トランジスタの上に設けられ、上方向に延びる第１の導体ピラーであって、第１のシード領域を備える第１の導体ピラーと、
前記第１の導体ピラー上に設けられ、上方向に延びる第２の導体ピラーであって、第２のシード領域を備える第２の導体ピラーと、を備え
前記第２の導体ピラーの底面と前記第１の導体ピラーの上面が自己整合している、配線構造。

【請求項33】

前記第１の導体ピラーが、高濃度ドープシリコンで構成され、前記第１のシード領域が、高濃度ドープシリコンの最上位領域である、請求項３２に記載の配線構造。

【請求項34】

前記第１の導体ピラーが、第１のタングステンピラーと、前記第１のタングステンピラーを囲む第１のＴｉＮ層とをさらに備え、前記第１のシード領域が、高濃度ドープシリコンで構成され、前記第１のタングステンピラー上に設置されている請求項３２に記載の配線構造。

【請求項35】

前記第２の導体ピラーの底面が、前記第１のシード領域の上面と自己整合している、請求項３４に記載の配線構造。

【請求項36】

第２の導体ピラー上に設置され、上方向に延びる第３の導体ピラーであって、第３のシード領域を含む、第３の導体ピラーをさらに備え、
前記第２の導体ピラーが、第２のタングステンピラーと、前記第２のタングステンピラーを囲む第２のＴｉＮ層とをさらに備え、前記第２のシード領域は、高濃度ドープシリコンで構成され、前記第２のタングステンピラー上に設置されており、
前記第３の導体ピラーの底面は、前記第２のシード領域の上面と自己整合している、請求項３５に記載の配置構造。

【請求項37】

前記半導体トランジスタの上の下側導電層と、前記下側導電層の上の上側導電層とをさらに含み、
前記第１の導体ピラーが前記半導体トランジスタの前記ゲート端子または前記ドレイン端子に電気的に接続され、前記第３の導体ピラーが前記上側導電層に電気的に接続され、前記下側導電層は前記第１の導体ピラー、前記第２の導体ピラー、および前記第３の導体ピラーから電気的に絶縁されている請求項３６に記載の配線構造。

【請求項38】

前記半導体トランジスタの上の下側導電層と、前記下側導電層の上の上側導電層と、前記下側導電層と前記上側導電層との間の中間導電層と、をさらに含み、
前記第１の導体ピラーが下側導電層に電気的に接続され、前記第３の導体ピラーが前記上側導電層に電気的に接続され、前記中間導電層は前記第１の導体ピラー、前記第２の導体ピラー、および前記第３の導体ピラーから電気的に絶縁されている請求項３６に記載の配線構造。

【請求項39】

前記第２の導体ピラーの底面の面積は、前記第１の導体ピラーの上面の面積と同じまたは実質的に同じである請求項３２に記載の配線構造。

【請求項40】

配線構造の製造方法であって、
第１の導電端子上に第１の誘電体層を形成する工程と、
前記第１の誘電体層を貫通する導体ピラーを形成する工程であって、前記導体ピラーが、前記第１の導電端子に電気的に接続されるが、前記第１の誘電体層上の第１の導電層には電気的に接続されない、形成する工程と、
前記第１の導電層の上に上側誘電体層を形成する工程と、
前記上側誘電体層の上に、上側導電層を形成する工程であって、前記導体ピラーが前記上側導電層に接続される、形成する工程と、を含む、製造方法。

【請求項41】

前記上側誘電体層を形成する工程の前に、
第１の導電層と前記上側導電層との間に複数の中間導電層を形成する工程をさらに含み、各中間導電層は互いに垂直方向にシフトし、前記導体ピラーは前記複数の中間導電層を電気的に接続しない、請求項４０に記載の製造方法。

【請求項42】

前記導体ピラーが、第１の導体ピラー部分と第２の導体ピラー部分とを備え、前記導体ピラーを形成する工程は、
前記第１の導電端子を露呈させるために、前記第１の誘電体層に開口穴を形成する工程と、
前記露呈した第１の導電端子上に前記第１の導体ピラー部分を形成する工程と、
前記第１の誘電体層の上に前記第１の導電層を形成する工程と、
前記第１の導体ピラーに第２の導体ピラー部分を形成する工程と、を含む、請求項４０に記載の製造方法。

【請求項43】

前記第１の導体ピラー部分を形成する工程が、
前記第１の導電端子のシード部分に基づき、第１の選択エピタキシャル成長法により前記第１の導体ピラー部分を形成する工程を含む、請求項４２に記載の製造方法。

【請求項44】

前記第１の導電層を形成する工程の前に、
前記第１の誘電体層の上に第１の誘電体下地層を形成する工程と、
前記第１の誘電体下地層と前記第１の導体ピラー部分を平坦化する工程と、をさらに含み、前記第１の誘電体下地層の上面が、前記第１の導体ピラー部分の上面と実質的に同じレベルを有する、請求項４２に記載の製造方法。

【請求項45】

前記第１の導電層を形成する工程が、
前記第１の誘電体層上に前記第１の導電層を堆積させる工程と、
前記第１の導電材料の上に第２の誘電体下地層を堆積させる工程と、
前記第１の導電層および前記第２の誘電体下地層をパターニングして開口中空を画定する工程と、を含む、請求項４２に記載の製造方法。

【請求項46】

前記第２の導体ピラー部分を形成する工程が、
前記第１の導体ピラー部分のシード部分をベースとして、第２の選択エピタキシャル成長法により前記第２の導体ピラー部分を形成し、前記第２の導体ピラー部分が、前記開口中空部を貫通する、請求項４５に記載の製造方法。

【請求項47】

前記上側誘電体層を形成する工程が、
前記第２の導体ピラー部分を囲む前記上側誘電体層を堆積させる工程と、
前記上側誘電体層をエッチングバックして、前記第２の導体ピラー部分の前記上側領域を露呈させる工程と、を含み、前記上側誘電体層の上面が、前記第２の導体ピラー部分の前記上側領域の表面よりも低い、請求項４６に記載の製造方法。

【請求項48】

上側導電層を形成する工程が、
前記上側導電層を前記上側誘電体層上に堆積させて、前記第２の導体ピラー部分の前記上側領域を覆う工程を含む、請求項４７に記載の製造方法。

【請求項49】

配線構造の製造方法であって、
第１の導電端子上に第１の誘電体層を形成する工程と、
選択エピタキシャル成長により、前記第１の誘電体層を通過し、前記第１の導電端子に接続された第１の成長ピラーを形成する工程と、を含む、製造方法。

【請求項50】

前記第１の成長ピラーは、高濃度ドープシリコンで構成され、前記方法は、
前記第１の成長ピラーに接続された第１の接続層を形成する工程をさらに含む、請求項４９に記載の製造方法。

【請求項51】

前記第１の成長ピラーを第１の導体ピラーに置き換える工程と、
前記第１の導体ピラーに電気的に接続された第１の接続層を形成する工程と、をさらに含む、請求項４９に記載の製造方法。

【請求項52】

前記第１の導体ピラーは、タングステンピラーと、前記タングステンピラーを囲むＴｉＮ層と、前記タングステンピラー上のシード部分とを備え、
前記シード部分は高濃度ドープシリコンで構成され、前記第１の接続層は前記シード部を通って前記タングステンピラーに電気的に接続されている、請求項５１に記載の製造方法。

【請求項53】

前記第１の誘電体層上に第１の誘電体下地層を形成する工程と、
前記第１の誘電体下地層の上面が前記第１の成長ピラーの上面と実質的に同じレベルになるように、前記第１の誘電体下地層と前記第１の成長ピラーを平坦化する工程と、さらに含む、請求項４９に記載の製造方法。

【請求項54】

前記第１の成長ピラーを形成する工程が、
前記第１の端子の第１のシード領域を露呈させるために、前記第１の誘電体層に開口穴を形成する工程と、
選択エピタキシャル成長により、前記第１の端子の前記露呈した第１のシード領域をベースとして、前記第１の成長ピラーを形成する工程を含む、請求項４９に記載の製造方法。

【請求項55】

配線構造の製造方法であって、
第１の導電端子上に第１の誘電体層を形成する工程と、
前記第１の導電端子に電気的に接続された導体ピラーを形成し、前記導体ピラー上に前記導体ピラーに電気的に接続されたシードピラーを形成する工程と、
前記シードピラーに接続された第１の導電層を形成する工程と、
選択エピタキシャル成長により、前記シードピラーをベースとして、前記第１の導電層に電気的に接続されたサイドピラーを形成する工程と、を含む、製造方法。

【請求項56】

前記導体ピラーおよび前記シードピラーを形成する工程は、
前記第１の誘電体層を貫通し、前記第１の導電端子に接続された成長ピラーを形成する工程と、
前記成長ピラーを導体ピラーと置き換える工程と、
前記導体ピラーの上側部分を前記シードピラーに置き換える工程と、を含む、請求項５５に記載の製造方法。

【請求項57】

前記成長ピラーを置き換える工程の前に、
前記第１の誘電体層上に第１の誘電体下地層を形成する工程と、
前記第１の誘電体下地層と前記成長ピラーを平坦化する工程と、をさらに含む、請求項５６に記載の製造方法。

【請求項58】

前記成長ピラーを形成する工程が、
前記第１の導電端子のシード領域を露呈させるために、前記第１の誘電体層に開口穴を形成する工程と、
前記第１の導電端子の前記露呈したシード領域をベースとして、選択エピタキシャル成長により前記成長ピラーを形成する工程と、を含む、請求項５６に記載の製造方法。

【請求項59】

前記導体ピラーが、タングステンピラーとＴｉＮ層を備え、前記成長ピラーを前記導体ピラーで置き換える工程は、
前記成長ピラーを取り除いて、前記開口穴を露呈させる工程と、
前記開口穴に前記ＴｉＮ層を形成する工程と、
前記ＴｉＮ層によって囲まれた前記タングステンピラーを形成する工程と、を含む請求項５８に記載の製造方法。

【請求項60】

前記シードピラーおよび前記サイドピラーは、高濃度ドープシリコンで構成されている、請求項５５に記載の製造方法。

【請求項61】

配線構造の製造方法であって、
半導体トランジスタを備えた半導体基板を用意する工程であって、前記半導体トランジスタは、ゲート端子とドレイン端子とを有する、用意する工程と、
前記半導体トランジスタ上に第１の導体ピラーを形成する工程であって、前記第１の導体ピラーが上方向に延び、第１のシード領域を備える、第１の導体ピラーを形成する工程と、
前記第１の導体ピラー上に第２の導体ピラーを形成する工程であって、前記第２の導体ピラーが上方向に延び、第２のシード領域を備える、第２の導体ピラーを形成する工程と、を含み、
前記第２の導体ピラーの底面と前記第１の導体ピラーの上面が自己整合している、配線構造の製造方法。

【請求項62】

前記第１の導体ピラーを形成する工程が、
前記半導体トランジスタの上に第１の中間層を形成する工程と、
前記ゲート端子または前記ドレイン端子の最上位シード領域を露呈させるために、前記第１の中間層に第１の開口穴を形成する工程と、
前記ゲート端子または前記ドレイン端子の露呈した最上位シード領域を接続するために、前記開口穴内に前記第１の導体ピラーを形成する工程と、を含む、請求項６１に記載の製造方法。

【請求項63】

前記第１の中間層は低誘電率誘電性材料で構成され、前記第１の導体ピラーは、第１のタングステンピラーと、前記第１のタングステンピラーを囲む第１のＴｉＮ層とをさらに備え、前記第１のシード領域は高濃度ドープシリコンで構成され、第１のタングステンピラー上に設置されている、請求項６２に記載の製造方法。

【請求項64】

前記第２の導体ピラーを形成する工程が、
選択エピタキシャル成長により、前記第１の導体ピラーの前記第１のシード領域をベースとして、仮成長ピラーを形成する工程と、
前記仮成長ピラーを囲むように第２の中間層を形成する工程と、
第２の中間層に第２の開口穴を形成し、第１の導体ピラーを露呈させるために、少なくとも前記仮成長ピラーを除去する工程と、
前記第１の導体ピラーと電気的に接続するために、前記第２の開口穴に前記第２の導体ピラーを形成する工程と、を含む、請求項６１に記載の製造方法。

【請求項65】

前記第２の中間層が、金属層と、前記金属層上の低誘電率誘電体層とを含み、前記低誘電体層が、前記第２の導体ピラーの前記第２のシード領域を取り囲む、請求項６４に記載の製造方法。

【請求項66】

前記第２の中間層は、低誘電率誘電性材料で構成されている、請求項６４に記載の製造方法。

【請求項67】

前記第２の開口穴に前記第２の導体ピラーを形成する工程が、
第２のＴｉＮ層を前記第２の開口穴内に形成する工程と、
前記第２の開口穴に第２のタングステンピラーを形成する工程と、
前記第２のタングステンピラー上に前記第２の導体ピラーの前記第２のシード領域を形成する工程と、を含み、前記第２のシード領域は高濃度ドープシリコンで構成されている、請求項６４に記載の製造方法。

【請求項68】

前記第２の導体ピラー上に第３の導体ピラーを形成することであって、前記第３の導体ピラーが、上方向に延び、第３のシード領域を備える、第３の導体ピラーを形成することをさらに含み、
前記第３の導体ピラーの底面と前記第２の導体ピラーの上面が自己整合している、請求項６４に記載の製造方法。

【請求項69】

前記第３の導体ピラーを形成する工程が、
選択エピタキシャル成長により、前記第２の導体ピラーの前記第２のシード領域をベースとして、別の仮成長ピラーを形成する工程と、
前記別の仮成長ピラーを囲む第３の中間層を形成する工程と、
前記第３の中間層に第３の開口穴を形成し、前記第２の導体ピラーを露呈させるために、少なくとも前記別の仮成長ピラーを除去する工程と、
前記第２の導体ピラーを電気的に接続するために、前記第３の開口穴に前記第３の導体ピラーを形成する工程と、を含む、請求項６８に記載の製造方法。

【請求項70】

前記第３の中間層が、別の金属層と、前記別の金属層上の別の低誘電率誘電体層とを含み、前記別の低誘電体層が、前記第３の導体ピラーの前記第３のシード領域を取り囲む、請求項６９に記載の製造方法。

【請求項71】

第３の中間層が、低誘電率誘電性材料で構成されている、請求項６９に記載の製造方法。

【請求項72】

前記第３の開口穴に前記第３の導体ピラーを形成する工程が、
第３のＴｉＮ層を前記第３の開口穴内に形成する工程と、
前記第３の開口穴に第３のタングステンピラーを形成する工程と、
前記第３のタングステンピラー上に前記第３の導体ピラーの前記第３のシード領域を形成する工程であって、前記第３のシード領域が高濃度ドープシリコンで構成されている、第３のシード領域を形成する工程と、を含む、請求項６９に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、半導体構造体およびその製造方法に関し、より詳細には、配線構造およびその製造方法に関するものである。

【背景技術】

【0002】

現在の集積回路チップは、多数のトランジスタを、複数の配線を使用する１つのダイの配線システムで接続しており、その第１の配線層Ｍ１は、ＭＯＳＦＥＴデバイスのゲートレベル（ゲート）とソース領域およびドレイン領域の拡散レベル（一般に拡散と呼ぶ）を接続している。Ｍ１のみではダイサイズを大きくすることなく、信号伝送を促進するための第２の配線層Ｍ２を増やす必要があり、Ｍ２をＭ１に接続するための、あるシードの導電材料を用いて構成された構造ビア１を形成している。よって、拡散からＭ１へのコンタクト（Ｃｏｎ）接続、すなわち「拡散－コンタクト－Ｍ１」を通って形成される垂直構造と、同様に、コンタクト構造でゲートをＭ１に接続する別の構造を「ゲート－コンタクト－Ｍ１」として形成することができる。また、Ｍ１配線からビア１を通ってＭ２配線に接続するような接続構造を形成する必要がある場合、それを「Ｍ１－ビア１－Ｍ２」と呼ぶことにする。ゲートレベルからＭ２配線までの、より複雑な配線構造は、「ゲート－コンタクト－Ｍ１－ビア１－Ｍ２」と記述することができる。さらに、積層配線システムは、「Ｍ１－ビア１－Ｍ２－ビア２－Ｍ３－ビア４－Ｍ４．．．」構造を有し得る。

【0003】

これまで、最先端の配線システムでは、例えば、ゲートが、Ｍ１構造を迂回せずに直接Ｍ２に接続できない場合がある。その結果、１つのＭ１配線と他のＭ１配線の間の必要なスペースが、ダイサイズを増加させる可能性があり、場合によっては、この配線接続が、Ｍ２を直接使用してＭ１領域を超えようとする効率的な接続の意図を妨げ得る。さらに、ビア１とコンタクトの間には自己整合構造を形成する方法がなく、同時にビア１とコンタクトは共に、それぞれ独自の配線システムに接続されている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

したがって、従来技術の欠点を克服するための先進的な配線構造およびその製造方法を提供する必要がある。

【課題を解決するための手段】

【0005】

本開示の一実施形態は、配線構造を提供することであり、配線構造は、第１の誘電体層、第１の導電層、導体ピラー、上側誘電体層、および上側導電層を含む。第１の誘電体層は、デバイスの第１の端子の上に配置される。第１の導電層は、第１の誘電体層上に配置される。導体ピラーは、第１の端子に接続されている。上側誘電体層は、第１の導電層の上に配置される。上側導電層は、上側誘電体層の上に配置されている。導体ピラーは上側導電層と接続するが、第１の導電層から切断する。

【0006】

本開示の一態様では、導体ピラーは、第１の導体ピラー部分と第２の導体ピラー部分とを含み、第１の導体ピラー部分は第１の誘電体層によって囲まれ、第２の導体ピラー部分は上側誘電体層によって囲まれている。

【0007】

本開示の別の態様では、第１の導体ピラー部分は、第１の端子のシリコン領域をベースとして形成されており、第２の導体ピラー部分は、第１の導体ピラー部分をベースとして形成されている。

【0008】

本開示の別の態様では、デバイスはトランジスタであり、デバイスの第１の端子はゲート端子である。ゲート端子は、ゲート誘電体層と、ゲート誘電体層上のゲート導電層と、ゲート導電層上のシリコン領域とを含む。

【0009】

本開示の別の態様では、シリコン領域は、多結晶シリコン領域または非晶質シリコン領域である。

【0010】

本開示の別の態様では、第１の導体ピラー部分は、選択エピタキシャル成長によって多結晶シリコン領域または非晶質シリコン領域をベースとして形成されており、第２の導体ピラー部分は、選択エピタキシャル成長によって、第１の導体ピラー部分をベースとして形成されている。

【0011】

本開示の別の態様では、デバイスはトランジスタであり、デバイスの第１の端子はドレイン端子である。

【0012】

本開示の別の態様では、導体ピラーの上面は、上側誘電体層の上面より高い。

【0013】

本開示の別の実施形態は、配線構造の製造方法を提供することであり、製造方法は、以下のような工程を含む。第１の誘電体層を、デバイスの第１の端子の上に形成する。第１の端子に接続する導体ピラーを形成する。第１の導電層を、第１の誘電体層上に形成する。上側誘電体層を、第１の導電層の上に形成する。上側導電層を、上側誘電体層上に形成する。導体ピラーは上側導電層と接続するが、第１の導電層から切断する。

【0014】

本開示の一態様では、導体ピラーは、第１の導体ピラー部分と第２の導体ピラー部分とを備え、導体ピラーを形成する工程は、以下のような工程を含む。まず、第１の誘電体層に開口穴を形成し、第１の端子のシリコン領域を露呈させる。次に、第１の導体ピラー部分を、第１の選択エピタキシャル成長により第１の端子のシリコン領域上に形成する。その後、第２の選択エピタキシャル成長により、第１の導体ピラー上に第２の導体ピラー部分を形成する。

【0015】

本開示の別の態様では、第２の導体ピラー部分を形成する工程の前に、製造方法は、第１の誘電体層上に第１の誘電体下地層を形成する工程をさらに含み、第１の誘電体下地層の上面は、第１の導体ピラー部分の上面と実質的に同じレベルを有している。

【0016】

本開示の別の態様では、開口穴の幅は、最小形状サイズと等しい。

【0017】

本開示の別の態様では、第１の導体ピラー部分および第２の導体ピラー部分は、両方とも、高濃度ドープシリコンピラー部である。

【0018】

本開示の別の態様では、第１の導電層を形成する工程は、以下のような工程を含む。まず、第１の誘電体層の上に第１の導電材料を堆積させる。次に、第１の導電材料の上に第２の誘電体下地層を堆積させる。その後、第１の導電材料および第２の誘電体下地層をパターニングして第１の導電層を形成し、第１の導電層と第２の誘電体下地層を通る開口中空を画定し、導体ピラーが開口中空を貫通する。

【0019】

本開示の別の態様では、上側誘電体層を形成する工程は、以下のような工程を含む。まず、第１の誘電体下地層を覆うように上側誘電性材料を配置して開口中空を埋め、上側誘電性材料をエッチングバックして上側誘電体層の上面が導体ピラーの上面より低くなるように配置する。

【0020】

本開示の別の態様では、開口中空の幅は、最小形状サイズより大きい。

【0021】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、第１の誘電体層、第１の誘電体下地層、導体ピラー、および第１の導電層を含む。第１の誘電体層は、デバイスの第１の端子の上に配置される。第１の誘電体下地層は、第１の誘電体層上に配置される。導体ピラーは、第１の端子に接続されている。第１の導電層は、第１の誘電体下地層の上に配置され、導体ピラーに接続される。このデバイスはトランジスタであり、デバイスの第１の端子は、ゲート誘電体層と、ゲート誘電体層上のゲート導電層と、ゲート導電層上のシリコン領域とを含むゲート端子であり、導体ピラーはゲート端子のシリコン領域に接続されている。

【0022】

本開示の一態様では、導体ピラーの上面は、第１の誘電体下地層の上面と実質的に同じレベルを有する。

【0023】

本開示の別の態様では、導体ピラーは、タングステンピラーと、タングステンピラーを囲むＴｉＮ層と、を含む。

【0024】

本開示の別の態様では、導体ピラーの幅は、最小形状サイズに等しい。

【0025】

本開示の別の態様では、デバイスは、ドレイン端子として機能する第２の端子をさらに含み、配線構造は、別の導体ピラーおよび別の第１の導電層とをさらに含む。別の導体ピラーはドレイン端子に接続されている。別の第１の導電層は、第１の誘電体下地層の上に配置され、別の導体ピラーに接続されている。

【0026】

本開示のさらに別の実施形態は、配線構造の製造方法を提供することであり、製造方法は、以下のような工程を含む。第１の誘電体層を、デバイスの第１の端子および第２の端子の上に形成する。第１のシリコンピラーは、第１の誘電体層を貫通して形成され、第１の端子に接続され、同時に、第２のシリコンピラーが第１の誘電体層を貫通して形成され、第２の端子に接続される。

【0027】

本開示の別の態様では、第１のシリコンピラーおよび第２のシリコンピラーの両方が高濃度ドープシリコンを含み、方法は、第１のシリコンピラーに接続された第１の接続下地層を同時に形成する工程と、第２のシリコンピラーに接続された第２の接続下地層を形成する工程と、をさらに含む。

【0028】

本開示の別の態様では、製造方法は、第１のシリコンピラーを第１の導体ピラーで置き換える工程と、第２のシリコンピラーを第２の導体ピラーで置き換える工程とをさらに含み、第１の導体ピラーが第１の端子に接続され、第２の導体ピラーが第２の端子に接続されている。

【0029】

本開示の別の態様では、製造方法は、第１の導体ピラーに接続された第１の接続下地層を同時に形成する工程と、第２の導体ピラーに接続された第２の接続下地層を形成する工程と、をさらに含む。

【0030】

本開示の別の態様では、製造方法は、第１の誘電体層上に第１の誘電体下地層を形成する工程と、第１の誘電体下地層、第１のシリコンピラーおよび第２のシリコンピラーを、第１の誘電体下地層の上面が、第１のシリコンピラーの上面および第２のシリコンピラーの上面と実質的に同じレベルを有するように平坦化する工程と、をさらに含む。

【0031】

本開示の別の態様では、第１および第２のシリコンピラーを形成する工程は、以下のような工程を含む。まず、第１の誘電体層に開口穴を形成し、第１の端子のシリコン領域と第２の端子のシリコン領域を露呈させる。その後、選択エピタキシャル成長により、第１のシリコンピラーを第１の端子のシリコン領域上に形成し、同時に第２のシリコンピラーを第２の端子のシリコン領域上に形成する。

【0032】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、第１の誘電体層、導体ピラー、第１の高濃度ドープシリコンピラー、および第１の導電層を含む。第１の誘電体層は、デバイスの第１の端子の上に配置される。導体ピラーは、第１の端子に接続されている。第１の高濃度ドープシリコンピラーは、導体ピラー上に配置されている。第１の導電層は、第１の誘電体層上に配置され、高濃度ドープシリコンピラーに接続される。

【0033】

本開示の別の態様では、配線構造は、第１の誘電体層の上に第１の誘電体下地層をさらに含み、第１の高濃度ドープシリコンピラーは、第１の誘電体下地層によって囲まれている。

【0034】

本開示の別の態様では、導体ピラーは、タングステンピラーと、タングステンピラーを囲むＴｉＮ層と、を含む。

【0035】

本開示の別の態様では、配線構造は、第１の高濃度ドープシリコンピラー上に設けられ、第１の金属層に接続された高濃度ドープシリコンサイドピラーをさらに含む。

【0036】

本開示のさらに別の実施形態は、配線構造の製造方法を提供することであり、製造方法は、以下のような工程を含む。第１の誘電体層を、デバイスの第１の端子の上に形成する。次に、第１の端子に接続されるシリコンピラーを形成する。その後、シリコンピラーを導体ピラーに置き換え、導体ピラーを第１の端子に接続する。導体ピラーの上側部分を第１の高濃度ドープシリコンピラーに置き換える。続いて、第１の高濃度ドープシリコンピラーに接続されるように第１の導電層を形成する。

【0037】

本開示の別の態様では、シリコンピラーを置き換える工程の前に、製造方法は、以下の工程をさらに含む。まず、第１の誘電体下地層を第１の誘電体層上に形成する。その後、第１の誘電体下地層の上面がシリコンピラーの上面と実質的に同じレベルになるように、第１の誘電体層とシリコンピラーをパターニングする。

【0038】

本開示の別の態様では、シリコンピラーを形成する工程は、第１の端子のシリコン領域を露呈させるために、第１の誘電体層に開口穴を形成する工程と、選択エピタキシャル成長により第１の端子のシリコン領域上にシリコンピラーを形成する工程とを含む。

【0039】

本開示の別の態様では、導体ピラーは、タングステンピラーとＴｉＮ層とを含み、シリコンピラーを導体ピラーで置き換える工程は、以下の工程を含む。まず、シリコンピラーを除去し、開口穴を露呈させる。次に、開口穴にＴｉＮ層を形成し、ＴｉＮ層によって囲まれるようにタングステンピラーを形成する。

【0040】

本開示の別の態様では、製造方法は、第１の高濃度ドープシリコンピラー上にサイドピラーを形成し、第１の金属層に接続する工程をさらに含み、サイドピラーは、高濃度ドープシリコン材料を含む。

【0041】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、第１の誘電体層、第１の導体ピラー、第１の高濃度ドープシリコンピラー、第１の導電層、および第２の導体ピラーを含む。第１の導体ピラーは、第１の誘電体層によって囲まれている。第１の高濃度ドープシリコンピラーは、第１の導体ピラー上に配置される。第１の導電層は、第１の誘電体層上に配置される。第２の導体ピラーは、第１の高濃度ドープシリコンピラー上に配置され、第１の導電層に接続される。

【0042】

本開示の別の態様では、第１の導体ピラー、第１の高濃度ドープシリコンピラー、および第２の導体ピラーは、垂直方向に自己整合している。

【0043】

本開示の別の態様では、第１の導体ピラーおよび第２の導体ピラーの各々は、タングステンピラーと、タングステンピラーを囲むＴｉＮ層と、を含む。

【0044】

本開示の別の態様では、配線構造は、第１の誘電体層の上であって第１の導電層の下にある第１の誘電体下地層をさらに含み、第１の高濃度ドープシリコンピラーは、第１の誘電体下地層によって囲まれている。

【0045】

本開示の別の態様では、配線構造は、第２の導体ピラー上に第２の高濃度ドープシリコンピラーをさらに含む。

【0046】

本開示の別の態様では、配線構造は、第１の導電層の上に第２の誘電体下地層をさらに含み、第２の高濃度ドープシリコンピラーは、第２の誘電体下地層によって囲まれている。

【0047】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、下側導電層、第１の導体ピラー、第１の高濃度ドープシリコンピラー、下側誘電体層、上側導電層、および第２の導体ピラーを含む。第１の導体ピラーは、下側導電層によって囲まれ、且つ接続されている。第１の高濃度ドープシリコンピラーは、第１の導体ピラー上に配置される。下側誘電体層は、下側接続層の上に配置されている。上側導電層は下側誘電体層の上に配置されている。第２の導体ピラーは、第１の高濃度ドープシリコンピラー上に配置され、上側導電層によって囲まれている。第２の導体ピラーは、上側導電層に接続されている。

【0048】

本開示の別の態様では、第１の導体ピラー、第１の高濃度ドープシリコンピラー、および第２の導体ピラーは、垂直方向に自己整合している。

【0049】

本開示の別の態様では、配線構造は、下側誘電体層と下側導電層との間に下側誘電体下地層をさらに含み、第１の高濃度ドープシリコンピラーは、下側誘電体下地層によって囲まれる。

【0050】

本開示の別の態様では、配線構造は、第２の導体ピラー上に第２の高濃度ドープシリコンピラーをさらに含む。

【0051】

本開示の別の態様では、配線構造は、上側導電層の上に上側誘電体下地層をさらに含み、第２の高濃度ドープシリコンピラーは、上側誘電体下地層によって囲まれている。

【0052】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、第１の導電端子上の第１の誘電体層と、第１の誘電体層上の第１の導電層と、第１の誘電体層を貫通して第１の導電端子に接続された導体ピラーと、第１の導電層上の上側誘電体層と、および上側誘電体層上の上側導電層を含む。ここで、導体ピラーは上側誘電体層を貫通して上側導電層に接続するが、導体ピラーは第１の導電層と電気的に接続しない。

【0053】

本開示の別の態様では、配線構造は、第１の導電層と上側導電層との間に複数の中間導電層をさらに備え、各中間導電層は互いに垂直方向にシフトし、導体ピラーは複数の中間導電層を電気的に接続しない。

【0054】

本開示の別の態様では、導体ピラーは、第１の導体ピラー部分と第２の導体ピラー部分とを備え、第１の導体ピラー部分は第１の誘電体層によって囲まれ、第２の導体ピラー部分は上側誘電体層によって囲まれている。

【0055】

本開示の別の態様では、第１の導体ピラー部分は、第１の導電端子のシード領域をベースとして形成されており、第２の導体ピラー部分は、第１の導体ピラー部分のシード領域をベースとして形成されている。

【0056】

本開示の別の態様では、第１の導電端子のシード領域は、多結晶シリコンまたは非晶質シリコンで構成されている。

【0057】

本開示の別の態様では、第１の導体ピラー部分は、第１の導電端子の多結晶シリコンまたは非晶質シリコンに基づく選択エピタキシャル成長により形成される。

【0058】

本開示の別の態様では、第１の導電端子は、半導体基板の半導体トランジスタのゲート端子であり、ゲート端子は、ゲート誘電体層と、ゲート誘電体層上のゲート金属層と、ゲート金属層上のシリコン領域とを備える。

【0059】

本開示の別の態様では、第１の導電端子は、半導体基板の半導体トランジスタのゲート端子であり、ゲート端子は、ゲート誘電体層と、ゲート誘電体層上のゲート多結晶シリコン層と、を備える。

【0060】

本開示の別の態様では、前記第１の導電端子は、半導体トランジスタのドレイン端子またはソース端子である。

【0061】

本開示の別の態様では、第１の導電端子は、半導体基板の半導体トランジスタ上の下側導電層であり、下側導電層は、金属領域と、金属領域に電気的に結合されたシード領域と、を備える。

【0062】

本開示の別の態様では、下側導電層のシード領域は、高濃度ドープシリコンで構成されている。

【0063】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、半導体基板をベースとして形成された半導体トランジスタであって、ゲート端子およびドレイン端子を有する、半導体トランジスタと、半導体トランジスタの上に設けられ上方に延びる第１の導体ピラーと、第１の導体ピラーの上に設けられ第１の導体ピラーに電気的に導通されたシードピラーと、シードピラーの上に設けられ上方に延びる第２の導体ピラーと、第２の導体ピラーの上に設けられ第２の導体ピラーに電気的に接続された上側導電層と、を含む。シードピラーは、第１の導体ピラーと第２の導体ピラーとで挟持されている。

【0064】

本開示の別の態様では、シードピラーは、高濃度ドープシリコンで構成されている。

【0065】

本開示の別の態様では、第１の導体ピラーは、トランジスタのゲート端子またはドレイン端子に電気的に接続される。

【0066】

本開示の別の態様では、配線構造は、半導体トランジスタの上、且つ、上側導電層の下にある下側導電層をさらに備え、下側導電層は、第１の導体ピラーおよび第２の導体ピラーから電気的に絶縁されている。

【0067】

本開示の別の態様では、配線構造は、半導体トランジスタの上、且つ、上側導電層の下にある下側導電層をさらに備え、下側導電層は、第１の導体ピラーに電気的に接続されている。

【0068】

本開示の別の態様では、配線構造は、下側導電層と上側導電層の間にある中間導電層をさらに備え、中間導電層は、第１の導体ピラーおよび第２の導体ピラーから電気的に絶縁されている。

【0069】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、第１の導電端子上の第１の誘電体層と、第１の誘電体層を貫通し、第１の導電端子に接続される導体ピラーと、導体ピラー上に設けられ、導体ピラーに電気的に接続されるシードピラーと、第１の誘電体層の上に設けられ、シードピラーに電気的に接続された第１の導電層を含む。

【0070】

本開示の別の態様では、配線構造は、シードピラー上に設けられ、第１の導電層に電気的に接続されるサイドピラーをさらに備える。

【0071】

本開示の別の態様では、シードピラーまたはサイドピラーは、高濃度ドープシリコンからなり、サイドピラーは、シードピラーをベースとして選択的に成長させ、第１の導電層は、金属で構成されている。

【0072】

本開示の別の態様では、第１の誘電体層は、誘電体下地層を含み、シードピラーは、誘電体下地層によって囲まれ、シードピラーの上面は、誘電体下地層の上面と整合し、サイドピラーの上面は、誘電体下地層の上面より高い。

【0073】

【0074】

本開示の別の態様では、下側導電層のシード領域は、高濃度ドープシリコンで構成されている。

【0075】

本開示の別の態様では、第１の導電端子は、半導体基板の半導体トランジスタのゲート端子であり、ゲート端子は、ゲート誘電体層と、ゲート誘電体層上のゲート金属層と、ゲート金属層上のシード領域とを備える。

【0076】

本開示の別の態様では、ゲート端子のシード領域は、高濃度ドープシリコンで構成されている。

【0077】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、半導体基板上に形成された半導体トランジスタのゲート端子上の第１の誘電体層と、第１の誘電体層を貫通し、ゲート端子に接続された導体ピラーと、第１の誘電体層上に設けられ、導体ピラーに電気的に接続された第１の導電層と、を含み、ゲート端子が、ゲート誘電体層とゲート誘電体層上のシード領域を備える。

【0078】

本開示の別の態様では、導体ピラーは、ゲート端子のシード領域をベースとして選択的に成長される。

【0079】

本開示の別の態様では、導体ピラーは、高濃度ドープシリコンで構成されている。

【0080】

本開示の別の態様では、ゲート端子は、ゲート誘電体層とシード領域との間にゲート金属層をさらに備える。

【0081】

本開示の別の態様では、配線構造は、導体ピラー上にシードピラーをさらに備え、シードピラーは導体ピラーと第１の導電層に電気的に接続される。

【0082】

本開示の別の態様では、導体ピラーは、タングステンピラーと、タングステンピラーを囲むＴｉＮ層を備える。

【0083】

本開示のさらに別の実施形態は、配線構造を提供することであり、配線構造は、半導体基板をベースとして形成された半導体トランジスタであって、ゲート端子およびドレイン端子を有する半導体トランジスタと、半導体トランジスタの上に設けられ、上方向に延びる第１の導体ピラーであって、第１のシード領域を備える第１の導体ピラーと、第１の導体ピラーの上に設けられ、上方向に延びる第２の導体ピラーであって、第２のシード領域を備え、底面が、前記第１の導体ピラーの上面と自己整合している前記第２の導体ピラーと、を備える。

【0084】

本開示の別の態様では、第１の導体ピラーは高濃度ドープシリコンで構成されており、第１のシード領域は高濃度ドープシリコンの最上位領域である。

【0085】

本開示の別の態様では、第１の導体ピラーは、第１のタングステンピラーと、第１のタングステンピラーを囲む第１のＴｉＮ層と、をさらに備え、第１のシード領域は、高濃度ドープシリコンで構成され、第１のタングステンピラー上に存在する。

【0086】

本開示の別の態様では、第２の導体ピラーの底面は、第１のシード領域の上面と自己整合している。

【0087】

本開示の別の態様では、配線構造は、第２の導体ピラー上に設けられ、上方向に延びる第３の導体ピラーであって、第３のシード領域を含む、第３の導体ピラーを備え、第２の導体ピラーは、第２のタングステンピラーと、第２のタングステンピラーを囲む第２のＴｉＮ層と、をさらに備え、第２のシード領域は高濃度ドープシリコンで構成され、第２のタングステンピラーにあり、第３の導体ピラーの底面は、第２のシード領域の上面と自己整合している。

【0088】

本開示の別の態様では、配線構造は、半導体トランジスタの上の下側導電層と、下側導電層の上の上側導電層とをさらに備え、第１の導体ピラーは、半導体トランジスタのゲート端子またはドレイン端子に電気的に接続され、第３の導体ピラーは、上側導電層に電気的に接続されており、下側導電層は第１の導体ピラー、第２の導体ピラーおよび第３の導体ピラーと電気的に絶縁されている。

【0089】

本開示の別の態様では、配線構造は、半導体トランジスタの上の下側導電層と、下側導電層の上の上側導電層と、下側導電層と上側導電層の間の中間導電層とをさらに備え、第１の導体ピラーは下側導電層に電気的に接続し、第３の導体ピラーは上側導電層に電気的に接続し、中間導電層は第１の導体ピラー、第２の導体ピラーおよび第３の導体ピラーから電気的に絶縁されている。

【0090】

以上、例示的な実施形態によれば、集積回路を完成させるためのダイ上の効率的な配線システムを形成するために、デバイス同士の間の接続構造と配線を大幅に改善している。第１の例示的な実施形態により、同一ダイ上での他の位置にコンタクトとビア１の構築段階でそれぞれ形成される、コンタクトＡとビア１Ａから構成される１つの垂直コンダクティブ式プラグを通って、ゲート領域または拡散（ソース／ドレイン）領域のいずれかを移行層Ｍ１なしでＭ２配線層に自己整合式で直接接続することができるようになる。本実施形態は、また、Ｍ１配線または導電層が、１つの垂直導電性または導電体プラグを通して自己整合方式でＭＸ配線層（遷移導電層Ｍ２、Ｍ３、・・・ＭＸ－１なし）に直接接続されるようにするために適用することができる。

【0091】

別の例示的な実施形態は、ゲートまたは拡散領域のいずれかを、それぞれ金属Ｍ１配線層をランディングするために効果的に作成される平面に接続する垂直導体ピラーによって作成されるランディングパッドである。これにより、開口穴に対する深さのアスペクト比が高いコンタクトホール領域の内部で、コンタクト接続材料が非常に粗い表面のトポグラフィーを通ることを回避することができる。

【0092】

また、別の例示的な実施形態は、Ｍ１幅とコンタクト幅の間にＭ１境界部を余分に確保するマスクまたは設計が不要で、Ｍ１を自己整合でコンタクトに接続できることである。

【0093】

別の例示的な実施形態は、ビア１を自己整合方式でコンタクトの上面に正確に形成することであるが（同様にビア１の上のビア２もまた相互に正確に自己整合することができ、次にビア２の上のビア３についても同様である）、Ｍ１、Ｍ２などのすべての層がそれぞれの接続機能を保持し、ビア１とコンタクトの下で最小のフットプリント領域で個々の配線を完成させ、その利点は上から下までのすべてのビア層に対して拡張可能である。本発明は、従来の上側配線層から底部配線層への整合方法とは異なる、底部配線層から上側配線層への自己整合を行い、両者の間の垂直接続を実現する方法を開示するものである。

【図面の簡単な説明】

【0094】

本開示の上記および他の態様は、好ましいが、非限定的な実施形態（複数可）の以下の詳細な説明を読むことにより、より理解ができるであろう。以下、添付図面を参照しながら説明する。

【0095】

【図1A(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1A(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1A(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1B(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1B(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1B(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1C(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1C(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1C(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1D(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1D(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1D(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1E(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1E(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1E(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1F(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1F(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1F(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1G(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1G(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1G(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1H(1)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1H(2)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図1H(3)】本開示の一実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2A(1)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2A(2)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2A(3)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2B(1)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2B(2)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2B(3)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2C(1)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2C(2)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図2C(3)】本開示の別の実施形態に係るトランジスタ構造を有するデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図3A(1)】本開示のさらに別の実施形態に係るトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図3A(2)】本開示のさらに別の実施形態に係るトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図3A(3)】本開示のさらに別の実施形態に係るトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図3B(1)】本開示のさらに別の実施形態に係るトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図3B(2)】本開示のさらに別の実施形態に係るトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図3B(3)】本開示のさらに別の実施形態に係るトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図4A(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図4A(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図4A(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図4B(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図4B(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図4B(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図5(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す上面図および断面図である。

【図5(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す上面図および断面図である。

【図5(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す上面図および断面図である。

【図6A(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6A(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6A(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6B(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6B(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6B(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6B(4)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6B(5)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6C(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6C(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図6C(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7A(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7A(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7A(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7B(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7B(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7B(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7B(4)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7B(5)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7C(1)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7C(2)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【図7C(3)】本開示のさらに別の実施形態によるトランジスタ構造を有する別のデバイスを形成するための製造方法を示す一連の上面図および断面図である。

【発明を実施するための形態】

【0096】

本開示は、配線構造およびその製造方法を提供する。本開示の上記および他の態様は、好ましいが、非限定的な実施形態（複数可）の以下の詳細な説明により、より理解ができるであろう。以下、添付図面を参照しながら説明する。

【0097】

本開示のいくつかの実施形態が添付の図面を参照して以下に開示される。ただし、実施形態に開示された構造および内容は、例示および説明のみを目的としたものであり、本開示の保護範囲は、実施形態に限定されない。なお、本開示は、可能なすべての実施形態を例示するものではなく、本開示の技術分野の当業者であれば、本開示の精神に反することなく、実際のニーズに合わせて、以下に開示する仕様に基づいて適切な修正または変更を行うことができるであろう。本開示は、本明細書に開示されていない他の実施態様にも適用可能である。

【0098】

以下の実施形態では、デバイス１０の配線構造を形成することにより説明する。本開示のいくつかの実施形態において、例として採用されたトランジスタ構造１００は、ＮＭＯＳトランジスタでもよく、ＮＭＯＳトランジスタの材料とは対照的に、反対方向にドープまたは形成された材料を有する以外は、ＰＭＯＳトランジスタの構造を同様に導出することができる。

【0099】

実施形態１
本開示の一実施形態によれば、トランジスタ構造１００を有するデバイス１０を形成するための方法は、以下のような工程を含む。
工程Ｓ１１：デバイスの第１の端子の上に第１の誘電体層を形成する。
工程Ｓ１２：第１の端子に接続された導体ピラーを形成する。
工程Ｓ１２１：第１の誘電体層に開口穴を形成し、第１の端子のシリコン領域を露呈させる。
工程Ｓ１２２：第１の選択エピタキシャル成長により、第１の端子のシリコン領域上に第１の導体ピラー部分を形成する。
工程Ｓ１２３：第１の誘電体層上に第１の誘電体下地層を形成し、第１の誘電体下地層の上面は、第１の導体ピラー部分の上面と実質的に同じレベルを有する（例えば、ＣＭＰ処理またはエッチング処理によって平坦化される）。
工程Ｓ１２４：第２の選択エピタキシャル成長により、第１の導体ピラー上に第２の導体ピラー部分を形成する。
工程Ｓ１３：第１の誘電体層上に第１の導電層を形成する。
工程Ｓ１３１：第１の誘電体層上に第１の導電材料を堆積させる。
工程Ｓ１３２：第１の導電材料上に第２の誘電体下地層を堆積させる。
工程Ｓ１３３：第１の導電材料および第２の誘電体下地層をパターニングして第１の導電層を形成し、第１の導電層と第２の誘電体下地層を通る開口中空を画定し、導体ピラーが開口中空を貫通する。
工程Ｓ１４：第１の導電層の上に少なくとも１つの上側誘電体層を形成する。
工程Ｓ１４１：第１の誘電体下地層を覆い、開口中空を充填するために上側誘電性材料を堆積させる。
工程Ｓ１４２：上側誘電体層の上面が導体ピラーの上面よりも低くなるように、上側誘電性材料をエッチングバックする。
工程Ｓ１５：上側誘電体層上に上側導電層を形成する。導体ピラーは上側導電層に接続するが、第１の導電層から切断する。

【0100】

工程Ｓ１１を参照：デバイス１０の第１の導電端子（ゲート、ドレインまたはソース）の上に第１の誘電体層１２０を形成すること。図１Ａ（１）は、本開示の一実施形態による、半導体基板１０１に予め形成されたトランジスタ構造１００上に第１の誘電体層１２０を形成した後の構造を示す上面図である。図１Ａ（２）は、図１Ａ（１）に描かれた切断線Ｃ１Ａ１に沿って切った断面図である。図１Ａ（３）は、図１Ａ（１）に描かれた切断線Ｃ１Ａ２に沿って切った断面図である。

【0101】

本実施の形態では、半導体基板１０１は、多結晶シリコン層または非晶質シリコン層などのシリコン層を含む。図１Ａ（１）～１Ａ（３）に示すように、トランジスタ構造１００は、シャロートレンチアイソレータ（ＳＴＩ）１０５によって画定されるシリコン層の活性領域に形成されている。トランジスタ構造１００は、活性領域上に形成されたゲート端子１０２と、ゲート端子１０２の下の活性領域に形成されたトランジスタチャネル領域１０３と、活性領域内に形成されトランジスタチャネル領域１０３に隣接するソース／ドレイン領域１０４とを有する。

【0102】

ゲート端子１０２は、ゲート誘電体層１０２ａと、ゲート誘電体層１０２ａ上に形成されたゲート導電層１０２ｂと、ゲート導電層１０２ｂ上に形成されたシリコン領域１０２ｃを備える。本開示のいくつかの実施形態では、ゲート誘電体層１０２ａは、酸化物または低誘電率誘電体で構成することができ、ゲート導電層１０２ｂは、金属（この点には限定されない）で構成することができ、シリコン領域１０２ｃは、多結晶シリコンまたは非晶質シリコンで構成することができる。いくつかの実施形態では、ゲート端子１０２は、シリコン領域１０２ｃの上面にキャッピング層（例えば窒化物層）をさらに含み、ゲート誘電体層１０２ａ、ゲート導電層１０２ｂおよびシリコン領域１０２ｃの側壁上に少なくとも一つのスペーサ（例えば、窒化物スペーサ１０２ｓ１および熱酸化物スペーサ１０２ｓ２を含む）をさらに含んでいる。シリコン領域１０２ｃの上面部分は、露呈した上面部分１１として機能することができ、露呈した上面部分１２は、ソース／ドレイン領域１０４のドレイン端子とすることができる。

【0103】

第１の誘電体層１２０は、ゲート端子１０２およびソース／ドレイン領域１０４並びにＳＴＩ１０５を含むトランジスタ構造１００の活性領域を少なくとも覆うように半導体基板１０１上に形成されている。本開示のいくつかの実施形態では、第１の誘電体層１２０は、酸化物または低誘電率誘電体で構成されている。

【0104】

工程Ｓ１２を参照：露呈した上面部分１１に接続された導体ピラー（例えば、第１の導体ピラー１３０Ａ）を形成する。本実施形態では、導体ピラー（例えば、第１の導体ピラー１３０Ａ）の形成は、以下のような工程を含む。まず、第１の誘電体層１２０に複数の開口穴（開口穴１０７ａおよび１０７ｂ）を形成し、シリコン１０２ｃ領域の上面部分を露呈させる（工程Ｓ１２１参照）。

【0105】

図１Ｂ（１）は、本開示の一実施形態による第１の誘電体層１２０に開口穴１０７ａおよび１０７ｂを形成した後の構造を示す上面図である。図１Ｂ（２）は、図１Ｂ（１）に描かれた切断線Ｃ１Ｂ１に沿って切った断面図である。図１Ｂ（２）は、図１Ｂ（１）に描かれた切断線Ｃ１Ｂ２に沿って切った断面図である。

【0106】

いくつかの実施形態では、開口穴１０７ａおよび１０７ｂは、フォトリソグラフィプロセスによって、第１の誘電体層１２０を部分的に除去して、シリコン領域１０２ｃ（露呈した上面部分または第１の端子１１として機能）の部分およびソース／ドレイン領域１０４（露呈した上面部分または第２の端子１２）のドレイン端子のシリコン領域を露出させることによって形成される。一実施形態では、第１の端子１１および第２の端子１２は、それぞれ、ゲート端子およびソース／ドレイン端子の最上位領域である。一例では、開口穴１０７ａおよび１０７ｂの各々は、最小形状（例えば、デバイス１０のトランジスタ構造１００の臨界サイズ）に等しいサイズとなり得る。もちろん、開口穴１０７ａ、１０７ｂのサイズは、最小形状よりも大きくてもよい。

【0107】

図１Ｂ（１）～１Ｂ（３）に示すように、トランジスタ構造１００（例えばＭＯＳＦＥＴ）のゲート（すなわちゲート端子１０２）および拡散領域（すなわちソース／ドレイン領域１０４）は、絶縁体（例えば第１の誘電体層１２０）によって囲まれた開口穴１０７ａおよび１０７ｂからそれぞれ露出されている。開口穴１０７ａおよび１０７ｂの底部（すなわち、露呈した上面部分１１および露呈した上面部分１２）は、それぞれ、多結晶／非晶質シリコンまたは高い導電性を有する高いドープ濃度の結晶シリコンのいずれかの材料で構成されている。

【0108】

ゲート（すなわちゲート端子１０２）および拡散（すなわちソース／ドレイン領域１０４）領域の上に複数の開口穴１０７ａおよび１０７ｂを形成する方法は、本発明と同一発明者により、２０２１年９月８日に出願され、米国出願第１７／４６８，６８３号（発明の名称：「ゲートとドレイン／ソース領域を直接接続する金属配線を有するトランジスタ構造（ＴＲＡＮＳＩＳＴＯＲＳＴＲＵＣＴＵＲＥＷＩＴＨＭＥＴＡＬＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮＤＩＲＥＣＴＬＹＣＯＮＮＥＣＴＩＮＧＧＡＴＥＡＮＤＤＲＡＩＮ／ＳＯＵＲＣＥＲＥＧＩＯＮＳ）」にすでに開示されている。前述の米国出願のすべての内容は、参照により本明細書に組み込まれる。

【0109】

工程Ｓ１２２を参照：選択エピタキシャル成長技術（ＳＥＧ）により、露呈した上面部分１１のシリコン領域１０２ｃ（開口穴１０７ａから露出するもの）上に第１の導体ピラー部分（または第１の副導体ピラー部分）１３１ａを形成し、同時に、同じＳＥＧにより開口穴１０７ｂから露出する、露呈した上面部分１２のシリコン領域（ソース／ドレイン領域１０４のドレイン端子）上に、第３の導体ピラー部分（または第３の副導体ピラー部分）１３１ｂを形成する。図１Ｃ（１）は、本開示の一実施形態による開口穴部１０７ａおよび１０７ｂに第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂをそれぞれ形成した後の構造を示す上面図である。図１Ｃ（２）は、図１Ｃ（１）に描かれた切断線Ｃ１Ｃ１に沿って切った断面図である。図１Ｃ（２）は、図１Ｃ（１）に描かれた切断線Ｃ１Ｃ２に沿って切った断面図である。ゲート端子の露出したシリコン領域１０２ｃおよびソース／ドレイン端子の露出したシリコン領域は、選択エピタキシャル成長技術（ＳＥＧ）により、シード領域に基づいたピラーを成長させるためのシード領域である。

【0110】

本実施形態では、ＳＥＧ（または選択的原子層堆積技術）を用いて、露呈した上面部分１１および露呈した上面部分１２をベースとして、高濃度ドープ導電性シリコンプラグ（または導体ピラー）を成長させて、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂを形成している。ここで、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの各々は、第１の誘電体層１２０の頂部よりも高い上面１３１ｔを有している。

【0111】

そして、第１の誘電体層１２０の上に第１の誘電体下地層１４０を形成して、第１の誘電体下地層１４０の上面１４０ｓを第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔと実質的に同一平面とする（工程Ｓ１２３参照）。図１Ｄ（１）は、本開示の一実施形態による第１の誘電体層１２０の上に第１の誘電体下地層１４０が形成された後の構造を示す上面図である。図１Ｄ（２）は、図１Ｄ（１）に描かれた切断線Ｃ１Ｄ１に沿って切った断面図である。図１Ｄ（３）は、図１Ｃ（１）に描かれた切断線Ｃ１Ｄ２に沿って切った断面図である。ここで、形成された第１の誘電体下地層１４０の上面１４０ｓは、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔのレベルと実質的に同じレベルを有している。

【0112】

いくつかの実施形態では、第１の誘電体下地層１４０の形成は、以下のような工程を含むことができる。第１の誘電体層１２０上に酸化シリコン、窒化シリコン、低誘電率誘電体または他の適切な材料等の誘電性材料（図示せず）を堆積させ、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔを覆っている。第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔをストップ層として、化学機械研磨（ＣＭＰ）プロセスやエッチングバック処理などの平坦化プロセスを行い、誘電性材料の一部を除去して、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔを露出するようにする。第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂのそれら「露出した頭部」（第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの露出した上面１３１ｔ）は、その後の配線構造を形成するためのプロセスにおけるランディングパッドとして使用することが可能である。さらに、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの各々は、その上側部分にシード領域またはシードピラーを有しており、かかるシード領域またはシードピラーは、次の選択エピタキシャル成長に利用することができる。

【0113】

続いて、第１の導体ピラー部分１３１ａ上に第２の導体ピラー部分（または第２の副導体ピラー部分）１３２ａを第２の選択エピタキシャル成長により形成し（工程Ｓ１２３参照）、同時に、第３の導体ピラー部分１３１ｂ上に、第４の導体ピラー部分（または第４の副導体ピラー部分）１３２ｂを形成する。図１Ｅ（１）は、本開示の一実施形態による、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂ上に第２の導体ピラー部分１３２ａおよび第４の導体ピラー部分１３２ｂを形成した後の構造を示す上面図である。図１Ｅ（２）は、図１Ｅ（１）に描かれた切断線Ｃ１Ｅ１に沿って切った断面図である。図１Ｅ（３）は、図１Ｅ（１）に描かれた切断線Ｃ１Ｅ２に沿って切った断面図である。

【0114】

本開示のいくつかの実施形態において、第２の導体ピラー部分１３２ａおよび第４の導体ピラー部分１３２ｂを形成するためのプロセスは、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂを形成するためのプロセスと同じであり得る（ただし、これに限定されない）。本実施形態において、第２の導体ピラー部分１３２ａおよび第４の導体ピラー部分１３２ｂは、ＳＥＧによる第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔからそれぞれ成長し、第１の誘電体下地層１４０の上面１４０ｓを超えて上方に延びる高濃度ドープ導電性シリコンプラグであり得る。第２の導体ピラー部分１３２ａおよび第４の導体ピラー部分１３２ｂは、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂとは異なる（または同じ）ドーパント濃度を有している。第１の導体ピラー部分１３１ａと第２の導体ピラー部分１３２ａが一緒になって第１の導体ピラー部分１３０Ａを形成し、第３の導体ピラー部分１３１ｂと第４の導体ピラー部分１３２ｂが一緒になって第２の導体ピラー部分１３０Ｂを形成している。

【0115】

工程Ｓ１３を参照：第１の誘電体層上に第１の導電層１５０を形成する。図１Ｆ（１）は、本開示の一実施形態による第１の誘電体層１２０の上に第１の導電層１５０を形成した後の構造を示す上面図である。図１Ｆ（２）は、図１Ｆ（１）に描かれた切断線Ｃ１Ｆ１に沿って切った断面図である。図１Ｆ（３）は、図１Ｆ（１）に描かれた切断線Ｃ１Ｆ２に沿って切った断面図である。

【0116】

本実施形態において、第１の導電層１５０の形成は、以下のような工程を含む。銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）または他の適切な導電性材料などの第１の導電材料（図示せず）を、第１の誘電体層（工程Ｓ１３１参照）上の第１の誘電体下地層１４０の上面１４０ｓに堆積させることができる。続いて、第１の導電材料（工程Ｓ１３２参照）上に第２の誘電体下地層１６０を堆積させる。第１の導電材料および第２の誘電体下地層１６０をパターニングして第１の導電層１５０を形成し、第１の導電層１５０および第２の誘電体下地層１６０を通過する開口中空１０９を画定し、第１の導体ピラー１３０Ａは第１の導電層１５０および第２の誘電体下地層１６０に接触せずに開口中空１０９を貫通する（工程Ｓ１３３を参照）。

【0117】

本開示のいくつかの実施形態において、第１の導電層１５０および第２の誘電体下地層１６０は、第２の導体ピラー部分１３２ａおよび第４の導体ピラー部分１３２ｂを形成する前に形成することができる。この場合、開口中空１０９は、第２の導体ピラー部分１３２ａおよび第４の導体ピラー部分１３２ｂを形成する前に、第１の導電層１５０および第２の誘電体下地層１６０を通過させて第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの上面１３１ｔを露出するエッチング処理によって画定できる。

【0118】

工程Ｓ１４を参照：第１の導電層１５０の上に少なくとも１つの上側誘電体層１７０を形成する。図１Ｇ（１）は、本開示の一実施形態による第１の導電層１５０の上に上側誘電体層１７０を形成した後の構造を示す上面図である。図１Ｇ（２）は、図１Ｇ（１）に描かれた切断線Ｃ１Ｇ１に沿って切った断面図である。図１Ｇ（３）は、図１Ｇ（１）に描かれた切断線Ｃ１Ｇ２に沿って切った断面図である。

【0119】

本実施形態において、上側誘電体層１７０の形成は、以下のような工程を含む。まず、第２の誘電体下地層１６０および第１の誘電体下地層１４０（開口中空部１０９から露出する上面１４０ｓの部分）を覆うように少なくとも１層の上側誘電性材料（図示せず）を堆積させて開口中空部１０９を充填する（工程Ｓ１４１を参照）。そして、上側誘電体層１７０の上面１７０ｓが第１の導体ピラー１３０Ａおよび第２の導体ピラー１３０Ｂの上面１３０ｔより低くなるように、上側誘電性材料をエッチングバックする（工程Ｓ１４２参照）。

【0120】

工程Ｓ１５を参照：上側誘電体層１７０の上に上側導電層１８０を形成し；第１の導体ピラー１３０Ａは上側導電層１８０に接続するが、第１の導電層１５０から切断される。図１Ｈ（１）は、本開示の一実施形態による上側誘電体層１７０の上に導電層１８０を形成した後の構造を示す上面図である。図１Ｈ（２）は、図１Ｈ（１）に描かれた切断線Ｃ１Ｈ１に沿って切った断面図である。図１Ｈ（３）は、図１Ｈ（１）に描かれた切断線Ｃ１Ｈ２に沿って切った断面図である。

【0121】

本開示のいくつかの実施形態において、上側導電層１８０の形成のためのプロセスは、第１の導電層１５０の形成のためのプロセスと同一であっても異なっていてもよい。

【0122】

下流のプロセスの一連の工程が実行された後、デバイス１０の形成を実装することができる。前述のように、ゲート端子の露出したシリコン領域１０２ｃ及びソース／ドレイン端子の露出したシリコン領域の各々は、選択エピタキシャル成長技術（ＳＥＧ）により、シード領域に基づいたピラーを成長させるためのシード領域である。さらに、第１の導体ピラー部分１３１ａおよび第３の導体ピラー部分１３１ｂの各々もまた、その上側部分にシード領域またはシードピラーを有しており、かかるシード領域またはシードピラーは、次の選択エピタキシャル成長に利用することができる。また、本実施形態は、導電端子の上側部分にシード部分またはシードピラーがあり、選択エピタキシャル成長技術に従うように構成された導体ピラー部があれば、Ｍ１配線（一種の導電端子）または導電層を、１つの垂直導電性または導電体プラグを通して（遷移導電層Ｍ２、Ｍ３、．．．ＭＸ－１に接続せずに）自己整合でＭＸ配線層と直接接続できるようにもすることが可能である。なお、シード部分またはシードピラーは、シリコンに限定されるものではなく、後続の選択エピタキシャル成長のために構成されたシードとして使用可能な材料であれば、どのようなものでもよい。

【0123】

さらに、図１Ｅ（３）を例にとると、第１の導体ピラー部分１３１ａのシード領域またはシードピラーをベースとして、第２の導体ピラー部分１３２ａをＳＥＧ法により上方成長させる。シード領域の面積は、第１の導体ピラー部分１３１ａの上面の面積であるので、第２の導体ピラー部分１３２ａの底面の面積は、第１の導体ピラー部分１３１ａの上面の面積と同じ（または実質的に同じ）になり、第１の導体ピラー部分１３１ａと第２の導体ピラー部分１３２ａの間で自己整合が容易に実現される。

【0124】

実施形態２
本開示の一実施形態によれば、トランジスタ構造２００を有するデバイス２０を形成するための方法は、以下のような工程を含む。
工程Ｓ２１：第１の誘電体層を、デバイスの第１の端子および第２の端子の上に形成する。
工程Ｓ２２：同時に第１の誘電体層を通過して第１の端子に接続される第１のシリコンピラーを形成し、第１の誘電体層を通過して第２の端子に接続される第２のシリコンピラーを形成する。
工程Ｓ２２１：第１の誘電体層に開口穴を形成し、第１の端子のシリコン領域と第２の端子のシリコン領域を露呈させる。
工程Ｓ２２２、同時に選択エピタキシャル成長により、第１のシリコンピラーを第１の端子のシリコン領域上に形成し、第２のシリコンピラーを第２の端子のシリコン領域上に形成する。
工程Ｓ２３：第１の誘電体下地層上に第１の導電層を形成する。

【0125】

工程Ｓ２１を参照：第１の誘電体層１２０を、デバイス２０の第１の端子２１および第２の端子２２の上に形成する。一実施形態では、第１の端子２１および第２の端子２２は、それぞれ、ゲート端子およびソース／ドレイン端子の最上位領域である。図２Ａ（１）は、本開示の一実施形態による、半導体基板２０１に予め形成されたトランジスタ構造２００上に第１の誘電体層２２０を形成した後の構造を示す上面図である。図２Ａ（２）は、図２Ａ（１）に描かれた切断線Ｃ２Ａ１に沿って切った断面図である。図２Ａ（３）は、図２Ａ（１）に描かれた切断線Ｃ２Ａ２に沿って切った断面図である。

【0126】

本実施の形態では、半導体基板２０１は、多結晶シリコン層または非晶質シリコン層などのシリコン層を含む。図２Ａ（１）～２Ａ（３）に示すように、トランジスタ構造２００は、ＳＴＩ２０５によって画定されるシリコン層の活性領域に形成されている。トランジスタ構造体２００は、活性領域上に形成されたゲート端子２０２と、ゲート端子２０２の下の活性領域に形成されたトランジスタチャネル領域２０３と、活性領域内に形成されトランジスタチャネル領域２０３に隣接するソース／ドレイン領域２０４とを有する。

【0127】

ゲート端子２０２は、ゲート誘電体層２０２ａと、ゲート誘電体層２０２ａ上に形成されたゲート導電層２０２ｂと、ゲート導電層２０２ｂ上に形成されたシリコン領域２０２ｃと、シリコン領域２０２ｃの上面を覆うキャッピング層（例えば窒化物層）と、ゲート誘電体層２０２ａ、ゲート導電層２０２ｂおよびシリコン領域２０２ｃの側壁を覆う少なくとも一つのスペーサ（例えば窒化物スペーサ２０２ｓ１および熱酸化物スペーサ２０２ｓ２が挙げられる）とを備える。シリコン領域２０２ｃの上面部分は、第１の端子２１として機能することができ、第２の端子２２は、ソース／ドレイン領域２０４のドレイン端子でよい。

【0128】

第１の誘電体層２２０は、ゲート端子２０２およびソース／ドレイン領域２０４並びにＳＴＩ２０５を含む活性領域を少なくとも覆うように半導体基板２０１上に形成されている。

【0129】

工程Ｓ２２を参照：同時に第１の誘電体層２２０を通過して第１の端子２１に接続される第１のシリコンピラー２３１ａを形成し、第１の誘電体層２２０を通過して第２の端子２２に接続される第２のシリコンピラー２３１ｂを形成する。図２Ｂ（１）は、本開示の一実施形態による第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂが形成された後の構造を示す上面図である。図２Ｂ（２）は、図２Ｂ（１）に描かれた切断線Ｃ２Ｂ１に沿って切った断面図である。図２Ｂ（３）は、図２Ｂ（１）に描かれた切断線Ｃ２Ｂ２に沿って切った断面図である。このシリコンピラーは、より高い導電性を得るために、高濃度ドープシリコンで構成することができる。

【0130】

本実施形態では、第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂの形成は、以下のような工程を含む。まず、第１の誘電体層２２０に、第１の端子２１のシリコン領域２０２ｃの上面部分および第２の端子２２として機能するソース／ドレイン領域２０４のドレイン端子をそれぞれ露呈させる複数の開口穴（開口穴２０７ａおよび２０７ｂなど）を形成する（工程Ｓ２２１参照）。

【0131】

次に、工程Ｓ２２２を参照して、ＳＥＧにより開口穴２０７ａから露出する第１の端子２１のシリコン領域２０２ｃ上に第１のシリコンピラー２３１ａを形成し、同じＳＥＧにより開口穴２０７ｂから露出する第２の端子２２のシリコン領域上に第２のシリコンピラー２３１ｂを同時に形成する。ここで、第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂの各々は、第１の誘電体層２２０の上面より高い上面２３１ｔを有している。

【0132】

いくつかの実施形態では、次に、第１の誘電体下地層２４０を第１の誘電体層２２０上に形成して、第１の誘電体下地層２４０の上面２４０ｓを第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂの上面２０３ｔと実質的に同一平面とし、第１の誘電体下地層を平坦化させる。

【0133】

工程Ｓ２３を参照：第１の誘電体下地層２４０上に第１の導電層２５０を形成する。図２Ｃ（１）は、本開示の一実施形態による第１の誘電体下地層２４０の上に第１の導電層２５０が形成された後の構造を示す上面図である。図２Ｃ（２）は、図２Ｃ（１）に描かれた切断線Ｃ２Ｃ１に沿って切った断面図である。図２Ｃ（３）は、図２Ｃ（１）に描かれた切断線Ｃ２Ｃ２に沿って切った断面図である。

【0134】

本実施形態では、第１の導電層２５０は、パターン化された金属層であり、第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂの上面２０３ｔにそれぞれ載置される接続線として機能する第１の金属下地層２５０ａおよび第２の金属下地層２５０ｂを含む。

【0135】

また、露出した頭部（第１の導体ピラー２３０Ａおよび第２の導体ピラー２３０Ｂの上面２３０ｔ）は、Ｍ１（第１の導電層２５０）が導体ピラー（第１の導体ピラー２３０Ａおよび第２の導体ピラー２３０Ｂ）と接続し、それぞれゲート（第１の端子２１）または拡散領域（第２の端子２２）の両方に接触しやすくするためのランディングパッドとして利用することが可能である。このコンタクトホールに関連する酸化物層または誘電体のエッチング工程を行う心配がないため、ホールの開口部（開口穴２０７ａ、２０７ｂ）を覆うような大きなサイズが必要な金属Ｍ１パッドを作る必要がない。

【0136】

下流のプロセスの一連の工程が実行された後、デバイス２０の形成を実装することができる。

【0137】

実施形態３
本開示の一実施形態によれば、トランジスタ構造２００を有するデバイス３０を形成するための方法は、以下のような工程を含む。
工程Ｓ３１：第１の誘電体層を、デバイスの第１の端子および第２の端子の上に形成する。
工程Ｓ３２：同時に第１の誘電体層を通過して第１の端子に接続される第１のシリコンピラーを形成し、第１の誘電体層を通過して第２の端子に接続される第２のシリコンピラーを形成する。
工程Ｓ３２１：第１の誘電体層に開口穴を形成し、第１の端子のシリコン領域と第２の端子のシリコン領域を露呈させる。
工程Ｓ３２２：同時に選択エピタキシャル成長により、第１のシリコンピラーを第１の端子のシリコン領域上に形成し、第２のシリコンピラーを第２の端子のシリコン領域上に形成する。
工程Ｓ３３：第１のシリコンピラーを第１の導体ピラーに置き換え、第２のシリコンピラーを第２の導体ピラーに交換する。
工程Ｓ３４：第１の誘電体下地層上に第１の導電層を形成する。

【0138】

デバイス３０の構造およびその製造方法は、デバイス２０と同様である。これらの２つの間の異なる点は、デバイス３０において、第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂに代えて、第１の導体ピラー３３０Ａおよび第２の導体ピラー３３０Ｂが用いられている点である。デバイス３０を形成するための工程Ｓ３１～Ｓ３２は、デバイス２０を形成するための工程Ｓ２１～Ｓ２２と同一であるので、それによって適用される詳細な手続きおよび材料は、ここでは重複して説明せず、実施形態の同一の要素は同一の参照数字で表す。デバイス３０を形成するプロセスは工程Ｓ３３から説明する。

【0139】

工程Ｓ３３を参照：第１のシリコンピラー２３１ａを第１の導体ピラー３３０Ａに置き換え、第２のシリコンピラー２３１ｂを第２の導体ピラー３３０Ｂに交換する。図３Ａ（１）は、本開示の一実施形態による第１の導体ピラー３３０Ａおよび第２の導体ピラー３３０Ｂが形成された後の構造を示す上面図である。図３Ａ（２）は、図３Ａ（１）に描かれた切断線Ｃ３Ａ１に沿って切った断面図である。図３Ａ（３）は、図３Ａ（１）に描かれた切断線Ｃ３Ａ２に沿って切った断面図である。

【0140】

本実施形態では、第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂを置き換えることは、以下のような工程を含む。まず、選択的エッチング技術により、第１のシリコンピラー２３１ａおよび第２のシリコンピラー２３１ｂを除去して、第１の端子２１のシリコン領域２０２ｃおよび第２の端子２２として機能するソース／ドレイン領域２０４のドレイン端子をそれぞれ開口穴２０７ａおよび２０７ｂから露出させる。

【0141】

続いて、金属プラグ処理を行い、開口穴２０７ａおよび２０７ｂの側壁および底面に窒化チタン（ＴｉＮ）層３３０ｎを形成する。次に、第１の誘電体下地層２４０の上面２４０ｓに金属タングステンを堆積させて、開口穴２０７ａおよび２０７ｂを充填する。続いて、ＣＭＰ処理またはエッチングバック処理を行い、第１の誘電体下地層２４０の上面２４０ｓに配置されたタングステン金属の部分を除去し、それによって、開口穴２０７ａ、２０７ｂにＴｉＮ層３３０ｎによって囲まれた２つのタングステンピラー３３０ｗがそれぞれ形成される。

【0142】

ここで、タングステンピラー３３０ｗとＴｉＮ層３３０ｎの部分が、共に開口穴２０７ａ内に配置され、一緒になって第１の導体ピラー３３０Ａを形成している。タングステンピラー３３０ｗとＴｉＮ層３３０ｎの部分が、共に開口穴２０７ｂ内に配置され、一緒になって第２の導体ピラー３３０Ｂを形成している。第１の導体ピラー３３０Ａおよび第２の導体ピラー３３０Ｂの各々は、第１の誘電体下地層２４０の上面２４０ｓと実質的に同一平面である上面３３０ｔを有している。

【0143】

工程Ｓ３４を参照：第１の誘電体下地層２４０上に第１の導電層３５０を形成する。図３Ｂ（１）は、本開示の一実施形態による第１の誘電体下地層２４０の上に第１の導電層３５０が形成された後の構造を示す上面図である。図３Ｂ（２）は、図３Ｂ（１）に描かれた切断線Ｃ３Ｂ１に沿って切った断面図である。図３Ｂ（３）は、図３Ｂ（１）に描かれた切断線Ｃ３Ｂ２に沿って切った断面図である。

【0144】

本実施形態では、第１の導電層３５０は、パターン化された金属層であり、第１の導体ピラー３３０Ａおよび第２の導体ピラー３３０Ｂの上面３３０ｔにそれぞれ載置される接続線として機能する第１の金属下地層３５０ａおよび第２の金属下地層３５０ｂを含む。

【0145】

ダウンストリームプロセスの一連の工程が実行された後、デバイス３０の形成を実施することができる。

【0146】

実施形態４
本開示の一実施形態によれば、トランジスタ構造２００を有するデバイス４０を形成するための方法は、以下のような工程を含む。
工程Ｓ４１：デバイスの第１の端子および第２の端子の上に第１の誘電体層を形成する。
工程Ｓ４２：同時に第１の誘電体層を通過して第１の端子に接続される第１のシリコンピラーを形成し、第１の誘電体層を通過して第２の端子に接続される第２のシリコンピラーを形成する。
工程Ｓ４３：第１のシリコンピラーを第１の導体ピラーに置き換え、第２のシリコンピラーを第２の導体ピラーに交換する。
工程Ｓ４４：同時に第１の導体ピラー上に第１の高濃度ドープシリコンピラーを形成し、第２の導体ピラー上に第２の高濃度ドープシリコンピラーを形成する。
工程Ｓ４５：第１の誘電体下地層上に第１の導電層を形成する。

【0147】

デバイス４０の構造およびその製造方法は、デバイス３０と同様である。これら２つの間の異なる点は、デバイス４０が、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂをさらに含むことである。デバイス４０を形成するための工程Ｓ４１～Ｓ４３は、デバイス３０を形成するための工程Ｓ３１～Ｓ３３と同一であるので、それによって適用される詳細な手続きおよび材料は、ここでは重複して説明せず、実施形態の同一の要素は同一の参照数字で表す。デバイス４０を形成するプロセスは工程Ｓ４４から説明する。

【0148】

工程Ｓ４４を参照：第１の導体ピラー３３０Ａに接続された第１の高濃度ドープシリコンピラー４１０ａを形成し、同時に第２の導体ピラー３３０Ｂ上に接続された第２の高濃度ドープシリコンピラー４１０ｂを形成する。図４Ａ（１）は、本開示の一実施形態による、図４Ａ（１）に描かれたように、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂが第１の導体ピラー３３０Ａおよび第２の導体ピラー３３０Ｂの上に形成された後の構造を示す上面図である。図４Ａ（２）は、図４Ａ（１）に描かれた切断線Ｃ４Ａ１に沿って切った断面図である。図４Ａ（３）は、図４Ａ（１）に描かれた切断線Ｃ４Ａ２に沿って切った断面図である。

【0149】

第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂの形成は、以下のような工程を含む。開口穴２０７ａおよび４０７ｂにそれぞれ形成された２つのタングステンピラー３３０ｗおよびＴｉＮ層３３０ｎの上側部分を、エッチング処理（例えば、選択的エッチング技術）により除去する。その後、高濃度ドープＮ＋多結晶シリコンを第１の誘電体下地層２４０上に堆積させて、２つのタングステンピラー３３０ｗの除去された上側部分とＴｉＮ層３３０ｎが元々占めていた開口穴２０７ａおよび２０７ｂの部分を充填する。

【0150】

次いで、ＣＭＰ処理またはエッチングバック処理を行って、第１の誘電体下地層２４０の上面２４０ｓに配置された高濃度ドープＮ＋多結晶シリコンの部分を除去し、それによって、タングステンピラー３３０ｗおよびＴｉＮ層３３０ｎの除去後の上側部分が元々占めていた開口穴２０７ａおよび２０７ｂの上側部分に第１の高濃度ドープシリコンピラー４１０ａと第２の高濃度ドープシリコンピラー４１０ｂを形成する。ここで、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂの各々は、第１の誘電体下地層２４０によって囲まれ、第１の誘電体下地層２４０の上面２４０ｓと同一平面とする上面４１０ｓを有している。別の方法としては、導体ピラーは、タングステンピラーと第１の高濃度ドープシリコンピラーを含み得る、すなわち、導体ピラーは、その上側部分にシード領域またはシードピラーを有する。

【0151】

工程Ｓ４５を参照：第１の誘電体下地層２４０上に第１の導電層４５０を形成する。図４Ｂ（１）は、本開示の一実施形態による第１の誘電体下地層２４０の上に第１の導電層４５０が形成された後の構造を示す上面図である。図４Ｂ（２）は、図４Ｂ（１）に描かれた切断線Ｃ４Ｂ１に沿って切った断面図である。図４Ｂ（３）は、図４Ｂ（１）に描かれた切断線Ｃ４Ｂ２に沿って切った断面図である。

【0152】

本実施形態では、第１の導電層４５０は、パターン化された金属層であり、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂの上面４１０ｓにそれぞれ載置される接続線として機能する第１の金属下地層３５０ａおよび第２の金属下地層４５０ｂを含む。第１の高濃度ドープシリコンピラー４１０ａと第２の高濃度ドープシリコンピラー４１０ａの露出した上面４１０ｓは、Ｍ１（第１の導電層４５０）が導体ピラー（第１の導体ピラー３３０Ａおよび第２の導体ピラー３３０Ｂ）と接続し、それぞれゲート（第１の端子２１）または拡散領域（第２の端子２２）の両方に接触しやすくするためのランディングパッドとして利用することが可能である。

【0153】

ダウンストリームプロセスの一連の工程が実行された後、デバイス４０の形成を実施することができる。

【0154】

実施形態５
本開示の一実施形態によれば、トランジスタ構造２００を有するデバイス５０を形成するための方法は、以下のような工程を含む。
工程Ｓ５１：デバイスの第１の端子および第２の端子の上に第１の誘電体層を形成する。
工程Ｓ５２：同時に第１の誘電体層を通過して第１の端子に接続される第１のシリコンピラーを形成し、第１の誘電体層を通過して第２の端子に接続される第２のシリコンピラーを形成する。
工程Ｓ５３：第１のシリコンピラーを第１の導体ピラーに置き換え、第２のシリコンピラーを第２の導体ピラーに交換する。
工程Ｓ５４：第１の導体ピラー上に第１の高濃度ドープシリコンピラーを形成し、同時に第２の導体ピラー上に第２の高濃度ドープシリコンピラーを形成する。
工程Ｓ５５：第１の誘電体下地層上に第１の導電層を形成する。
工程Ｓ５６：第１の高濃度ドープシリコンピラーおよび第２の高濃度ドープシリコンピラー上に高濃度ドープシリコンサイドピラーをそれぞれ形成する。

【0155】

デバイス５０の構造およびその製造方法は、デバイス４０と同様である。これら２つの間の異なる点は、デバイス５０が、第１の導電層５５０に接続された高濃度ドープシリコンサイドピラー５２０をさらに含んでいたことである。デバイス５０を形成するための工程Ｓ５１～Ｓ５４は、デバイス４０を形成するための工程Ｓ４１～Ｓ４４と同一であるので、それによって適用される詳細な手続きおよび材料は、ここでは重複して説明せず、実施形態の同一の要素は同一の参照数字で表す。デバイス５０を形成するプロセスは工程Ｓ５５から説明する。

【0156】

図５（１）は、本開示の一実施形態による第１の導電層５５０および高濃度ドープシリコンサイドピラーが形成された後の構造を示す上面図である。図５（２）は、図５（１）に描かれた切断線Ｃ５１に沿って切った断面図である。図５（３）は、図５（１）に描かれた切断線Ｃ５２に沿って切った断面図である。

【0157】

第１の導電層５５０の形成（工程Ｓ５５を参照）は、以下のような工程を含む。まず、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂにそれぞれ第１の金属下地層５５０ａおよび第２の金属下地層５５０ｂが載置されるように、第１の金属下地層５５０ａおよび第２の金属下地層５５０ｂを含むパターン化金属層を形成する。

【0158】

次に、工程Ｓ５６を参照する：第１の金属下地層５５０ａの一部分および第２の金属下地層５５０ｂの一部分を（例えば、エッチング処理によって）除去して、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂの上面４１０ｓを部分的に露出させる。続いて、上面４１０ｓの露出部分を基点としてＳＥＧを行い、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂ上に２つの高濃度ドープシリコンサイドピラー５２０をそれぞれ成長させる。ここで、２つの高濃度シリコンサイドピラー５２０はそれぞれエッチングした第１の金属下地層５５０ａと第２の金属下地層５５０ｂの（垂直）側壁に接続される。

【0159】

この構造に基づいて、金属導電層（例えば、第１の金属下地層５５０ａまたは第２の金属下地層５５０ｂ）の幅が下のコンタクトプラグの幅と同じであっても（最小形状と同じくらい小さくてもよい）、フォトリソグラフィマスキングのミスアライメント公差によって、金属導電層がコンタクト（図５（２）および図５（３）に示すように）を完全に覆えないことがあり得るが、コンタクト領域の不足により、金属導電層とコンタクトの間の抵抗が高くなりすぎる心配はない。ここでの発明は、さらにＳＥＧを用いて、金属導電層の垂直壁を取り付けるためのいくつかの余分な高濃度ドープシリコン材料（サイドピラー５２０）を成長させるというものである。

【0160】

ダウンストリームプロセスの一連の工程が実行された後、デバイス５０の形成を実施することができる。

【0161】

実施形態６
本開示の一実施形態によれば、トランジスタ構造２００を有するデバイス６０を形成するための方法は、以下のような工程を含む。
工程Ｓ６１：デバイスの第１の端子および／または第２の端子の上に第１の誘電体層を形成する。
工程Ｓ６２：第１の誘電体層を通過して第１の端子に接続される第１のシリコンピラーを形成し、且つ／または第１の誘電体層を通過して第２の端子に接続される第２のシリコンピラーを形成する。
工程Ｓ６３：第１のシリコンピラーを第１の導体ピラーに置き換え、第２のシリコンピラーを第２の導体ピラーに交換する。
工程Ｓ６４：第１の導体ピラー上に第１の高濃度ドープシリコンピラーを形成し、第２の導体ピラー上に第２の高濃度ドープシリコンピラーを形成する。
工程Ｓ６５：第１の誘電体下地層上に第１の導電層を形成する。
工程Ｓ６６：第１の高濃度ドープシリコンピラーおよび第２の高濃度ドープシリコンピラー上にそれぞれ第３の導体ピラーおよび第４の導体ピラーを形成して、第１の導電層が第３の導体ピラーと第４の導体ピラーを囲み接続されるようにする。
工程Ｓ６７：第３の導体ピラー上に第３の高濃度ドープシリコンピラーを形成し、同時に第４の導体ピラー上に第４の高濃度ドープシリコンピラーを形成する。

【0162】

デバイス６０の構造およびその製造方法は、デバイス４０と同様である。これら２つの間の異なる点は、デバイス６０の配線構造をさらに拡張できることである。デバイス６０を形成するための工程Ｓ６１～Ｓ６４は、デバイス４０を形成するための工程Ｓ４１～Ｓ４４と同一であるので、それによって適用される詳細な手続きおよび材料は、ここでは重複して説明せず、実施形態の同一の要素は同一の参照数字で表す。工程Ｓ６５からデバイス６０を形成するプロセスを説明する。

【0163】

工程Ｓ６５を参照：第１の誘電体下地層２４０上に第１の導電層６５０を形成する。図６Ａ（１）は、第１の導電層６５０が第１の誘電体下地層２４０の上に形成された後の構造を示す上面図である。図６Ａ（２）は、図６Ａ（１）に描かれたように切断線Ｃ６Ａ１に沿って切った断面図である。

【0164】

第１の導電層６５０の形成に先立ち、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂの上面４１０ｓに、２つのアンドープシリコンピラー６１０をそれぞれ形成する。本実施形態では、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂの上面４１０ｓをベースとしてＳＥＧを行い、２つのアンドープシリコンピラー６１０をそれぞれ成長させ、２つのアンドープシリコンピラー６１０は、各々第１の誘電体下地層２４０の上面２４０ｓより高い上面６１０ｓを有している。

【0165】

次に、第１の誘電体下地層２４０上に、これら２つのアンドープシリコンピラー６１０を取り囲んで接続するように第１の導電層６５０を形成する。本実施形態では、第１の導電層６５０は、これら２つのアンドープシリコンピラー６１０の上面６１０ｓよりも低い上面６５０ｓを有している。続いて、第１の導電層６５０の上面６５０ｓに、これら２つのアンドープシリコンピラー６１０を取り囲んで接続するように誘電体下地層６４０を形成する。ここで、第２の誘電体下地層６４０の上面６４０ｓは、これら２つのアンドープシリコンピラー６１０の上面６１０ｓと実質的に同一平面となっている。

【0166】

工程Ｓ６６を参照：第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂ上にそれぞれ第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂを形成して、第１の導電層６５０が第３の導体ピラー６３０Ａと第４の導体ピラー６３０Ｂを囲み接続されるようにする。図６Ｂ（１）は、本開示の一実施形態による第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂに第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂを形成した後の構造を示す上面図である。図６Ｂ（２）は、図６Ｂ（１）に描かれた切断線Ｃ６Ｂ１に沿って切った断面図である。図６Ｂ（３）は、図６Ｂ（１）に描かれた切断線Ｃ６Ｂ２に沿って切った断面図である。

【0167】

本実施形態では、第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂの形成は、以下のような工程を含む。まず、この２つのアンドープシリコンピラー６１０を除去して２つの開口穴６０７ａおよび６０７ｂを形成し、次に金属プラグ処理を行い、開口穴６０７ａおよび６０７ｂの側壁および底面にＴｉＮ層６３０ｎを形成する。次に第２の誘電体下地層６４０の上面６４０ｓに金属タングステンを堆積させ、開口穴６０７ａおよび６０７ｂを充填する。その後、ＣＭＰ処理またはエッチングバック処理を行い、第２の誘電体下地層６４０の上面６４０ｓに配置されたタングステン金属の部分を除去し、それによって、開口穴６０７ａおよび６０７ｂに、ＴｉＮ層６３０ｎによって囲まれた２つのタングステンピラー６３０ｗがそれぞれ形成される。

【0168】

別の実施形態では、２つのアンドープシリコンピラー６１０を除去する以外に、第１の高濃度ドープシリコンピラー４１０ａおよび第２の高濃度ドープシリコンピラー４１０ｂが同様に除去してもよい。次に、開口穴６０７ａおよび６０７ｂにＴｉＮ層６３０ｎとタングステンピラー６３０ｗを形成する金属プラグ処理を実施する。したがって、図６Ｂ（４）および図６Ｂ（５）に示すように、第４の導体ピラー６３０Ｂは第２の導体ピラー３３０Ｂに接触し、第３の導体ピラー６３０Ａは第１の導体ピラー３３０Ａに接触することになる。よって、このピラー状構造物の抵抗は低くなる可能性がある。

【0169】

ここで、タングステンピラー６３０ｗとＴｉＮ層６３０ｎの部分が両方、共に開口穴６０７ａ内に配置されて、共に第３の導体ピラー６３０Ａを形成している。タングステンピラー６３０ｗとＴｉＮ層６３０ｎの部分が両方、共に開口穴６０７ｂ内に配置され、共に第４の導体ピラー６３０Ｂを形成している。第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂの各々は、第２の誘電体下地層６４０の上面６４０ｓと実質的に同一平面である上面６３０ｓを有している。

【0170】

工程Ｓ６７を参照：第３の導体ピラー６３０Ａ上に第３の高濃度ドープシリコンピラー６６０ａを形成し、同時に第４の導体ピラー６３０Ｂ上に第４の高濃度ドープシリコンピラー６６０ｂを形成する。図６Ｃ（１）は、本開示の一実施形態による第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂが、第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂの上に形成された後の構造を示す上面図である。図６Ｃ（２）は、図６Ｃ（１）に描かれた切断線Ｃ６Ｃ１に沿って切った断面図である。図６Ｃ（３）は、図６Ｃ（１）に描かれた切断線Ｃ６Ｃ２に沿って切った断面図である。

【0171】

第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂの形成は、以下のような工程を含む。開口穴６０７ａおよび６０７ｂにそれぞれ形成された２つのタングステンピラー６３０ｗおよびＴｉＮ層６３０ｎの上側部分を、エッチング処理により除去する。その後、高濃度ドープＮ＋多結晶シリコンを第２の誘電体下地層６４０上に堆積させて、２つのタングステンピラー６３０ｗおよびＴｉＮ層６３０ｎの除去された上側部分が元々占めていた開口穴６０７ａおよび６０７ｂの部分を充填する。

【0172】

その後、ＣＭＰ処理またはエッチングバック処理を行って、第２の誘電体下地層６４０の上面６４０ｓに配置された高濃度ドープＮ＋多結晶シリコンの部分を除去し、それによって、第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂを開口穴６０７ａおよび６０７ｂの上側部分に形成する。ここで、第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂは、第２の誘電体下地層６４０によって囲まれ、第２の誘電体下地層６４０の上面６４０ｓと同一平面となる上面６６０ｓを有している。

【0173】

その後、第１の導電層６５０および第２の誘電体下地層６４０をパターニングして、第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂをそれぞれ取り囲んで接続する接続線として機能する第１の金属下地層６５０ａおよび第２の金属下地層６５０ｂをそれぞれ形成する。

【0174】

ダウンストリームプロセスの一連の工程が実行された後、デバイス６０の形成を実施することができる。さらに、図６Ａ（３）および図６Ｃ（３）を例にすると、まず、第１の高濃度ドープシリコンピラー４１０ａのシード領域をベースとしてＳＥＧ法によりアンドープシリコンピラー６１０を上方に成長させ（図６Ａ（３））、次に、アンドープシリコンピラー６１０を高濃度ドープシリコンピラー６６０ａおよび第３の導体ピラー６３０Ａに置き換える（図６Ｃ（３））。シード領域の面積は、第１の高濃度ドープシリコンピラー４１０ａの上面の面積であるので、アンドープシリコンピラー６１０の底面の面積は、第１の高濃度ドープシリコンピラー４１０ａの上面の面積と同じ（または実質的に同じ）であり、第３の導体ピラー６３０Ａ（アンドープシリコンピラー６１０に代わる）の底面の面積も第１の高濃度ドープシリコンピラー４１０ａの上面の面積と同じ（または実質的に同じ）であると考えられる。よって、第１の高濃度ドープシリコンピラー４１０ａと第３の導体ピラー６３０Ａとの間の自己整合が容易に達成される。

【0175】

すなわち、別の言い方をすると、図６Ｃ（３）に示すように、下側導体ピラー（３３０Ａと４１０ａの組み合わせ）が、その上側部分にシード領域またはシードピラー（高濃度ドープシリコンピラー４１０ａなど）を有しており、高導体ピラー（６３０Ａおよび６６０ａの組み合わせ）は、その上側部分にもシード領域またはシードピラー（高濃度ドープシリコンピラー６６０ａなど）を有し、本明細書に開示する自己整合により、低導体ピラーの上面の面積は、高導体ピラーの底面の面積と同じまたは実質的に同じである。

【0176】

実施形態７
本開示の一実施形態によれば、トランジスタ構造２００を有するデバイス７０を形成するための方法は、以下のような工程を含む。
工程Ｓ７１：デバイスの第１の端子および第２の端子の上に第１の誘電体層を形成する。
工程Ｓ７２：第１の誘電体層を通過して第１の端子に接続される第１のシリコンピラーを形成し、且つ第１の誘電体層を通過して第２の端子に接続される第２のシリコンピラーを形成する。
工程Ｓ７３：第１のシリコンピラーを第１の導体ピラーに置き換え、第２のシリコンピラーを第２の導体ピラーに交換する。
工程Ｓ７４：第１の導体ピラー上に第１の高濃度ドープシリコンピラーを形成し、第２の導体ピラー上に第２の高濃度ドープシリコンピラーを形成する。
工程Ｓ７５：第１の誘電体下地層上に第１の導電層を形成する。
工程Ｓ７６：第１の高濃度ドープシリコンピラーおよび第２の高濃度ドープシリコンピラー上にそれぞれ第３の導体ピラーおよび第４の導体ピラーを形成して、第１の導電層が第３の導体ピラーと第４の導体ピラーを囲み接続されるようにする。
工程Ｓ７７：第３の導体ピラー上に第３の高濃度ドープシリコンピラーを形成し、第４の導体ピラー上に第４の高濃度ドープシリコンピラーを形成する。
工程Ｓ７８：工程Ｓ７５およびＳ７７を繰り返す。

【0177】

デバイス７０の構造およびその製造方法は、デバイス６０と同様である。これら２つの間の異なる点は、Ｓ７５～Ｓ７７までの工程を繰り返すことにより、デバイス７０の配線構造をさらに拡張できることである。デバイス７０を形成するための工程Ｓ７１～Ｓ７７は、デバイス６０を形成するための工程Ｓ６１～Ｓ６７と同一であるので、それによって適用される詳細な手続きおよび材料は、ここでは重複して説明せず、実施形態の同一の要素は同一の参照数字で表す。工程Ｓ７８からデバイス７０を形成するプロセスを説明する。

【0178】

図７Ａ（１）は、本開示の一実施形態による第２の誘電体下地層６４０上に第２の導電層７５０を形成するために工程Ｓ７５を繰り返した後の構造を示す上面図である。図７Ａ（２）は、図７Ａ（１）に描かれた切断線Ｃ７Ａ１に沿って切った断面図である。図７Ａ（３）は、図７Ａ（１）に描かれた切断線Ｃ７Ａ２に沿って切った断面図である。

【0179】

本実施形態では、第２の導電層７５０の形成に先立ち、第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂの上面６６０ｓに、２つのアンドープシリコンピラー７１０をそれぞれ形成する。本実施形態では、第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂの上面６６０ｓをベースとしてＳＥＧを行い、２つのアンドープシリコンピラー７１０をそれぞれ成長させている。続いて、第１の誘電体下地層２４０、第２の誘電体下地層６４０および第１の導電層６５０を覆うように第２の誘電体層７２０を形成する。ここで、２つのアンドープシリコンピラー７１０の各々は、第２の誘電体層７２０の上面７２０ｓよりも高い上面７１０ｓを有する。

【0180】

次に、これら２つのアンドープシリコンピラー７１０を取り囲んで接続するように第２の導電層７５０を第２の誘電体層７２０上に形成する。続いて、第２の導電層７５０の上面７５０ｓに、これら２つのアンドープシリコンピラー７１０を取り囲んで接続するように第３誘電体下地層７４０を形成する。ここで、第３誘電体下地層７４０の上面７４０ｓは、これら２つのアンドープシリコンピラー７１０の上面７１０ｓと実質的に同一平面である。

【0181】

図７Ｂ（１）は、本開示の一実施形態による第３の高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂに第５の導体ピラー７３０Ａおよび第６の導体ピラー７３０Ｂを形成した後の構造を示す上面図である。図７Ｂ（２）は、図７Ｂ（１）に描かれた切断線Ｃ７Ｂ１に沿って切った断面図である。図７Ｂ（３）は、図７Ｂ（１）に描かれた切断線Ｃ７Ｂ２に沿って切った断面図である。

【0182】

第３の導体ピラー６３０Ａおよび第４の導体ピラー６３０Ｂを形成する工程Ｓ６６と同様に、これら２つのアンドープシリコンピラー７１０をＴｉＮ層７３０ｎによって囲まれた２つのタングステンピラー７３０ｗに置き換えることにより、第５の導体ピラー７３０Ａおよび第６の導体ピラー７３０Ｂを形成する。

【0183】

この例でも、図６Ｂ（４）および図６Ｂ（５）と同様に、２つのアンドープシリコンピラー７１０を除去する以外に、第１の高濃度ドープシリコンピラー６６０ａおよび第２の高濃度ドープシリコンピラー６６０ｂも除去してもよい。次に、金属プラグ処理を行い、開口穴にＴｉＮ層７３０ｎとタングステンピラー７３０ｗを形成する。したがって、図７Ｂ（４）および図７Ｂ（５）に示すように、第４の導体ピラー６３０Ｂは第６の導体ピラー７３０Ｂに接触し、第３の導体ピラー６３０Ａは第５の導体ピラー７３０Ａに接触することになる。よって、この構造の抵抗は低くなる。図６Ｂ（４）、図６Ｂ（５）、図７Ｂ（４）および図７Ｂ（５）の構造は、より高導体ピラーを他のレベルの金属層に形成するために、以下のプロセスに繰り返し適用することが可能である。

【0184】

図７Ｃ（１）は、本開示の一実施形態による、第５の高濃度ドープシリコンピラー７６０ａおよび第６の高濃度ドープシリコンピラー７６０ｂが第５の導体ピラー７３０Ａおよび第６の導体ピラー７３０Ｂの上に形成された後の構造を例示した上面図である。図７Ｃ（２）は、図７Ｃ（１）に描かれた切断線Ｃ７Ｃ１に沿って切った断面図である。図７Ｃ（３）は、図６Ｃ（１）に描かれた切断線Ｃ６Ｃ２に沿って切った断面図である。

【0185】

高濃度ドープシリコンピラー６６０ａおよび第４の高濃度ドープシリコンピラー６６０ｂを形成するための工程Ｓ６７と同様に、第５の導体ピラー７３０Ａおよび第６の導体ピラー７３０Ｂの上側部分の代わりに、高濃度ドープＮ＋多結晶シリコンによって第５の高濃度ドープシリコンピラー７６０ａおよび第６の高濃度ドープシリコンピラー７６０ｂを形成してもよい。ここで、第５の高濃度ドープシリコンピラー７６０ａおよび第６の高濃度ドープシリコンピラー７６０ｂは、第２の導電層７５０および第３誘電体下地層７４０によって囲まれ、第３誘電体下地層７４０の上面７４０ｓと同一平面とする上面７６０ｔを有している。

【0186】

その後、第２の導電層７５０および第３誘電体下地層７４０をパターニングして、第５の導体ピラー７３０Ａおよび第６の導体ピラー７３０Ｂをそれぞれ取り囲んで接続する接続線として機能する第３の金属下地層７５０ａおよび第４の金属下地層６５０ｂをそれぞれ形成する。

【0187】

ダウンストリームプロセスの一連の工程が実行された後、デバイス６０の形成を実施することができる。この例でも、別の言い方をすると、図７Ｃ（３）に示すように、前述の高導体ピラー（６３０Ａと６６０ａの組み合わせ）が、その上側部分にシード領域またはシードピラー（高濃度ドープシリコンピラー６６０ａなど）を有しており、高導体ピラー（７３０Ａおよび７６０ａの組み合わせ）は、その上側にもシード領域またはシードピラー（高濃度ドープシリコンピラー７６０ａなど）を有し、本明細書に開示する自己整合により、高導体ピラーの上面の面積は、上側導体ピラーの底面の面積と同じまたは実質的に同じである。図６Ｃ（３）と図７Ｃ（３）に基づいて、すべての導体ピラーは、底部導体ピラーから上側または最上位導体ピラーに自己整合して、それらの間の垂直接続を達成することができ、これは、上側導体ピラーから底部導体ピラーへの従来の整合方法とは異なるものである。

【0188】

本発明は、例として、好ましい実施形態（複数）の観点から説明されてきたが、本発明はこれに限定されないことが理解されよう。逆に、本発明は、添付の特許請求の範囲の様々な変形例や類似した配置および手順を含むことを意図しており、特許請求項には、すべてのそのような変形例や類似の配置および手順を包含するように最も広い解釈が与えられる。

【符号の説明】

【0189】

１０、２０、３０、４０、５０、６０、７０デバイス
２１第１の端子
２２第２の端子
１２０第１の誘電体層
１００、２００トランジスタ構造
１０１、２０１半導体基板
１０２、２０２ゲート端子
１０３トランジスタチャネル領域
１０４、２０４ソース／ドレイン領域
１０７ａ、１０７ｂ、２０７ａ、２０７ｂ開口穴
１０９開口中空
１３０Ａ、２３０Ａ、３３０Ａ第１の導体ピラー
１３０Ｂ、２３０Ｂ、３３０Ｂ第２の導体ピラー
１４０、２４０第１の誘電体下地層
１５０、２５０、３５０第１の導電層
１６０、６４０第２の誘電体下地層
１７０上側誘電体層
１８０上側導電層
３３０ｎＴｉＮ層
６３０Ａ第３の導体ピラー
６３０Ｂ第４の導体ピラー
７２０第２の誘電体層
７３０Ａ第５の導体ピラー
７３０Ｂ第６の導体ピラー
７４０第３誘電体下地層
７５０第２の導電層

【図1A(1)】