特開 2022-140451 半導体デバイスの空隙スペーサを形成する方法および半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022140451

(43)【公開日】2022-09-26

(54)【発明の名称】半導体デバイスの空隙スペーサを形成する方法および半導体デバイス

(51)【国際特許分類】

   H01L 21/768 20060101AFI20220915BHJP

【ＦＩ】

H01L21/90 N

【審査請求】有

【請求項の数】27

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022108897

(22)【出願日】2022-07-06

(62)【分割の表示】P 2019502665の分割

【原出願日】2017-07-21

(31)【優先権主張番号】15/232,341

(32)【優先日】2016-08-09

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】508369618

【氏名又は名称】テセラ インコーポレイテッド

【氏名又は名称原語表記】Ｔｅｓｓｅｒａ， Ｉｎｃ．

【住所又は居所原語表記】３０２５ Ｏｒｃｈａｒｄ Ｐａｒｋｗａｙ Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ ９５１３４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100151987

【弁理士】

【氏名又は名称】谷口 信行

(72)【発明者】

【氏名】グエン、ソン、ファン

(72)【発明者】

【氏名】山下 典洪

(72)【発明者】

【氏名】チョン、カングオ

(72)【発明者】

【氏名】ハイ ジュニア、トーマス、ジャスパー

(72)【発明者】

【氏名】パーク、チャンロ

(72)【発明者】

【氏名】リニガー、エリック

(72)【発明者】

【氏名】リー、ジュンタオ

(72)【発明者】

【氏名】メータ、サンジェイ

(57)【要約】

【課題】半導体デバイスのＢＥＯＬ層またはＭＯＬ層の一部として形成された空隙スペーサを有する半導体デバイス、およびこのような空隙スペーサを作製する方法を提供する。
【解決手段】例えば、方法は、基板上に第１の金属構造部および第２の金属構造部を形成することを含み、この第１の金属構造部および第２の金属構造部は、絶縁材料を間に挟んで互いに隣接して配置されている。この絶縁材料をエッチングして、第１の金属構造部と第２の金属構造部の間に空間を形成する。ピンチ・オフ堆積プロセスを使用して、第１の金属構造部および第２の金属構造部の上に誘電体材料の層を堆積させて、第１の金属構造部と第２の金属構造部の間の空間内に空隙を形成する。この空隙の一部分は、第１の金属構造部および第２の金属構造部のうちの少なくとも一方の上面より上方に延びている。
【選択図】図１

【特許請求の範囲】

【請求項1】

方法であって、
基板上に第１の金属構造部および第２の金属構造部を形成することであり、前記第１の金属構造部および前記第２の金属構造部が、絶縁材料を間に挟んで互いに隣接して配置される、前記形成することと、
前記絶縁材料をエッチングして、前記第１の金属構造部と前記第２の金属構造部の間に空間を形成することと、
前記第１の金属構造部および前記第２の金属構造部の上に誘電体材料の層を堆積させて、前記第１の金属構造部と前記第２の金属構造部の間の前記空間内に空隙を形成することと、を含み、
前記空隙の一部分が、前記第１の金属構造部および前記第２の金属構造部のうちの少なくとも一方の上面より上方に延びる、方法。

【請求項2】

前記第１の金属構造部が、ＢＥＯＬ（配線工程）相互接続構造のＩＬＤ（レベル間誘電体）層内に形成された第１の金属線を含み、前記第２の金属構造部が、前記ＢＥＯＬ相互接続構造の前記ＩＬＤ層内に形成された第２の金属線を含む、請求項１に記載の方法。

【請求項3】

前記空隙の前記一部分が、前記第１の金属線より上方に、かつ前記第２の金属線より上方に延びる、請求項２に記載の方法。

【請求項4】

前記第１の金属構造部が、デバイス接点を含み、前記第２の金属構造部が、トランジスタのゲート構造部を含む、請求項１に記載の方法。

【請求項5】

前記デバイス接点が、前記ゲート構造部よりも高く、前記空隙の前記一部分が、前記ゲート構造部より上方に、かつ前記デバイス接点の上面より下方に延びる、請求項４に記載の方法。

【請求項6】

前記第１の金属構造部および前記第２の金属構造部の上に誘電体材料の層を堆積させることが、
誘電体材料の非コンフォーマル層を堆積させて、前記第１の金属構造部と前記第２の金属構造部の間の前記空間と位置合わせされたピンチ・オフ領域を有する誘電体キャッピング層を形成することを含み、
前記ピンチ・オフ領域が、前記誘電体キャッピング層内で、前記第１の金属構造部および前記第２の金属構造部のうちの前記少なくとも一方の前記上面より上方に形成される、請求項１に記載の方法。

【請求項7】

前記誘電体材料の非コンフォーマル層を堆積させることが、４０％以下のコンフォーマル性レベルが得られるようにプラズマ化学蒸着プロセスの堆積パラメータを設定することを含む、請求項６に記載の方法。

【請求項8】

前記誘電体材料が、５．０以下の誘電率を有する低ｋ誘電体材料を含む、請求項１に記載の方法。

【請求項9】

前記誘電体材料が、ＳｉＣＯＨ、多孔性ｐ－ＳｉＣＯＨ、ＳｉＣＮ、ＳｉＮＯ、炭素リッチＳｉＣＮＨ、ＳｉＣ、ｐ－ＳｉＣＮＨ、およびＳｉＮのうちの少なくとも１つを含む、請求項１に記載の方法。

【請求項10】

前記第１の金属構造部および前記第２の金属構造部の上に前記誘電体材料を堆積させて前記第１の金属構造部と前記第２の金属構造部の間の前記空間内に前記空隙を形成する前に、前記第１の金属構造部と前記第２の金属構造部の間の前記空間内にコンフォーマル・ライナ層を形成することをさらに含む、請求項１に記載の方法。

【請求項11】

半導体デバイスであって、
空間を間に挟んで互いに隣接して基板上に配置された、第１の金属構造部および第２の金属構造部と、
前記第１の金属構造部と前記第２の金属構造部の間の前記空間内に空隙を形成するように前記第１の金属構造部と前記第２の金属構造部の上に形成された誘電体キャッピング層とを備え、
前記空隙の一部分が、前記第１の金属構造部および前記第２の金属構造部のうちの少なくとも一方の上面より上方に延びる、半導体デバイス。

【請求項12】

前記第１の金属構造部が、ＢＥＯＬ（配線工程）相互接続構造のＩＬＤ（レベル間誘電体）層内に形成された第１の金属線を含み、前記第２の金属構造部が、前記ＢＥＯＬ相互接続構造の前記ＩＬＤ層内に形成された第２の金属線を含む、請求項１１に記載のデバイス。

【請求項13】

前記空隙の前記一部分が、前記第１の金属線より上方に、かつ前記第２の金属線より上方に延びる、請求項１２に記載のデバイス。

【請求項14】

前記第１の金属構造部が、デバイス接点を含み、前記第２の金属構造部が、トランジスタのゲート構造部を含む、請求項１１に記載のデバイス。

【請求項15】

前記デバイス接点が、前記ゲート構造部よりも高く、前記空隙の前記一部分が、前記ゲート構造部より上方に、かつ前記デバイス接点の上面より下方に延びる、請求項１４に記載のデバイス。

【請求項16】

前記誘電体キャッピング層が、前記第１の金属構造部と前記第２の金属構造部の間の前記空間と位置合わせされたピンチ・オフ領域を含む誘電体材料の非コンフォーマル層を含み、
前記ピンチ・オフ領域が、前記誘電体キャッピング層内で、前記第１の金属構造部および前記第２の金属構造部のうちの前記少なくとも一方の前記上面より上方に配置される、請求項１１に記載のデバイス。

【請求項17】

前記誘電体材料の非コンフォーマル層のコンフォーマル性レベルが、４０％以下である、請求項１６に記載のデバイス。

【請求項18】

前記誘電体キャッピング層が、５．０以下の誘電率を有する低ｋ誘電体材料を含む、請求項１１に記載のデバイス。

【請求項19】

前記誘電体キャッピング層が、ＳｉＣＯＨ、多孔性ｐ－ＳｉＣＯＨ、ＳｉＣＮ、ＳｉＮＯ、炭素リッチＳｉＣＮＨ、ＳｉＣ、ｐ－ＳｉＣＮＨ、およびＳｉＮのうちの少なくとも１つを含む、請求項１１に記載のデバイス。

【請求項20】

前記第１の金属構造部と前記第２の金属構造部の間の前記空間内の表面上に形成されたコンフォーマル・ライナ層をさらに備える、請求項１１に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本分野は、一般に半導体作製に関し、特に、半導体デバイスの空隙スペーサ（air gap spacer）を作製する技術に関する。

【背景技術】

【0002】

半導体製造技術では、デザインルールの微細化および高集積密度化が進んでおり、集積回路内の隣接する構造どうしの分離は、ますます微細になっている。したがって、ＢＥＯＬ（配線工程（back-end-of-line））相互接続構造の隣接する金属配線や、ＦＥＯＬ（基板工程（front-end-of-line））デバイスの隣接する接点（例えばＭＯＬ（中間工程（middle-of-the-line））デバイス接点）などの集積回路の隣接する構造どうしの間で、望ましくない容量性結合が起こる可能性がある。これらの構造に関連する寄生容量は、半導体デバイスの性能低下につながる恐れがある。例えば、トランジスタの接点間の容量性結合は、トランジスタの動作速度に悪影響を及ぼしたり、集積回路のエネルギー消費を増加させたりする、ゲート・ソース間またはゲート・ドレイン間の寄生容量の増大につながる恐れがある。さらに、ＢＥＯＬ構造の隣接する金属配線間の望ましくない容量性結合は、抵抗容量遅延（または待ち時間）の増大、クロストーク、相互接続スタックにおける動的電力散逸の増大などにつながる恐れもある。

【0003】

隣接する導電性構造間の寄生結合を低減するために、半導体業界では、超大規模（ＵＬＳＩ）集積回路のＭＯＬおよびＢＥＯＬ層の絶縁材料として、低誘電率（低ｋ）誘電体および超低ｋ（ＵＬＫ）誘電体（従来のＳｉＯ２（ｋ＝４．０）の代わりに）の使用を採用している。しかし、急速な小型化に関連した低ｋ誘電体の登場は、これらの低ｋ材料の長期信頼性という点で重大な難題を生じている。例えば、低ｋ材料は、一般に従来のＳｉＯ₂誘電体よりも低い固有絶縁破壊強度を有するので、低ｋＴＤＤＢ（絶縁膜経時破壊）が、一般に重要な問題と考えられている。一般に、ＴＤＤＢとは、誘電体が電圧／電流バイアスおよび温度応力を受けたときに時間とともに誘電体の絶縁性が失われることを指す。ＴＤＤＢは、漏れ電流の増大を引き起こし、それによりナノスケール集積回路の性能を劣化させる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体デバイスのＢＥＯＬ層またはＭＯＬ層の一部として形成された空隙スペーサを有する半導体デバイス、およびこのような空隙スペーサを作製する方法を提供する。

【課題を解決するための手段】

【0005】

本発明の実施形態は、その半導体デバイスのＢＥＯＬ層またはＭＯＬ層の一部として形成された空隙スペーサを有する半導体デバイス、および半導体デバイスのＢＥＯＬ層およびＭＯＬ層の一部として空隙スペーサを作製する方法を含む。

【0006】

例えば、半導体デバイスを作製する方法は、基板上に第１の金属構造部および第２の金属構造部を形成することを含み、この第１の金属構造部および第２の金属構造部は、絶縁材料を間に挟んで互いに隣接して配置されている。この絶縁材料をエッチングして、第１の金属構造部と第２の金属構造部の間に空間を形成する。第１の金属構造部および第２の金属構造部の上に誘電体材料の層を堆積させて、第１の金属構造部と第２の金属構造部の間の空間内に空隙を形成する。この空隙の一部分は、第１の金属構造部および第２の金属構造部のうちの少なくとも一方の上面より上方に延びている。

【0007】

１実施形態では、第１の金属構造部は、ＢＥＯＬ相互接続構造のレベル間誘電体層内に形成された第１の金属線を含み、第２の金属構造部は、ＢＥＯＬ相互接続構造のＩＬＤ層内に形成された第２の金属線を含む。

【0008】

別の実施形態では、第１の金属構造部は、デバイス接点を含み、第２の金属構造部は、トランジスタのゲート構造部を含む。１実施形態では、デバイス接点は、ゲート構造部よりも高く、空隙の上記一部分は、ゲート構造部より上方に、かつデバイス接点の上面より下方に延びている。

【0009】

添付の図面と関連付けて読まれるべき以下の発明を実施するための形態では、その他の実施形態についても説明する。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態による、半導体デバイスのＢＥＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイスを示す概略図である。

【図2】本発明の実施形態による、半導体デバイスのＢＥＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイスを示す概略図である。

【図3】従来の方法を使用して形成された空隙構造と比較したときの、本発明の実施形態によるピンチ・オフ堆積方法（pinch-off deposition method）を使用して形成された空隙構造を用いて実現されるＴＤＤＢ信頼性の向上およびＢＥＯＬ構造の金属線の間の容量性結合の低下を概略的に説明する図である。

【図4】従来の方法を使用して形成された空隙構造と比較したときの、本発明の実施形態によるピンチ・オフ堆積方法を使用して形成された空隙構造を用いて実現されるＴＤＤＢ信頼性の向上およびＢＥＯＬ構造の金属線の間の容量性結合の低下を概略的に説明する図である。

【図5】本発明の別の実施形態による、半導体デバイスのＢＥＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイスを示す概略横断面図である。

【図6】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、開口のパターンをＩＬＤ（層間誘電体）層内に形成する中間作製段階の半導体デバイスを示す概略横断面図である。

【図7】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、ライナ材料のコンフォーマル（conformal）層を堆積させ、金属材料の層を堆積させてＩＬＤ層の開口を充填した後の、図６の半導体デバイスを示す概略横断面図である。

【図8】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、半導体構造の表面をＩＬＤ層まで平坦化して金属配線層を形成した後の、図７の半導体デバイスを示す概略横断面図である。

【図9】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、金属配線層の金属線上に保護キャップを形成した後の、図８の半導体デバイスを示す概略横断面図である。

【図10】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、ＩＬＤ層をエッチングして金属配線層の金属線の間に空間を形成した後の、図９の半導体デバイスを示す概略横断面図である。

【図11】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、絶縁材料のコンフォーマル層を堆積させて、金属配線層およびＩＬＤ層の露出表面を被覆する絶縁ライナを形成した後の、図１０の半導体デバイスを示す概略横断面図である。

【図12】本発明の実施形態による図１の半導体デバイスを作製する方法を概略的に説明する図であって、非コンフォーマル（non-conformal）堆積プロセスを使用して誘電体材料を堆積させて金属配線層の金属線の間の空間の上の堆積誘電体材料内にピンチ・オフ領域の形成を開始させるプロセスを示す、図１１の半導体デバイスを示す概略横断面図である。

【図13】本発明の別の実施形態による、半導体デバイスのＦＥＯＬ／ＭＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイスを示す概略横断面図である。

【図14】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、垂直トランジスタ構造を半導体基板上に形成する中間作製段階の半導体デバイスを示す概略断面図である。

【図15】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、プレメタル誘電体層をパターン形成して、垂直トランジスタ構造のゲート構造部の間に接点開口を形成した後の、図１４の半導体デバイスを示す概略横断面図である。

【図16】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、半導体デバイスの表面上にコンフォーマル・ライナ層を形成して、接点開口をライナ材料で裏当てした後の、図１５の半導体デバイスの概略横断面図である。

【図17】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、金属材料の層を堆積させて接点開口を金属材料で充填し、半導体デバイスの表面を平坦化してＭＯＬデバイス接点を形成した後の、図１６の半導体デバイスを示す概略横断面図である。

【図18】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、垂直トランジスタ構造のゲート構造部のゲート・キャッピング層および側壁スペーサを凹ませた後の、図１７の半導体デバイスを示す概略横断面図である。

【図19】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、絶縁材料のコンフォーマル層を堆積させて、ゲート構造部およびＭＯＬデバイス接点の露出表面を裏当てする絶縁ライナを形成した後の、図１８の半導体デバイスを示す概略横断面図である。

【図20】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、非コンフォーマル堆積プロセスを使用して誘電体材料を堆積させて、ゲート構造部とＭＯＬデバイス接点の間の空間内に空隙を形成するピンチ・オフ領域を生じさせた後の、図１９の半導体デバイスを示す概略横断面図である。

【図21】本発明の実施形態による図１３の半導体デバイスを作製する方法を概略的に説明する図であって、半導体デバイスの表面をＭＯＬデバイス接点まで平坦化し、ＢＥＯＬ構造の第１の相互接続レベルの一部としてＩＬＤ層を堆積させた後の、図２０の半導体デバイスを示す概略横断面図である。

【発明を実施するための形態】

【0011】

次に、ＢＥＯＬ層またはＭＯＬ層あるいはその両方の一部として形成される空隙スペーサを有する半導体集積回路デバイス、および半導体集積回路デバイスのＢＥＯＬ層またはＭＯＬ層あるいはその両方の一部として空隙スペーサを作製する方法に関連して、実施形態についてさらに詳細に説明する。特に、以下でさらに詳細に説明するように、本発明の実施形態は、特定の誘電体材料および堆積技術を利用して形成される空隙スペーサのサイズおよび形状を制御し、それにより対象の応用分野に合わせて空隙スペーサ形成を最適化する「ピンチ・オフ」堆積技術を使用して、空隙スペーサを作製する方法を含む。空隙スペーサを形成するための本明細書で述べる例示的なピンチ・オフ堆積方法は、半導体集積回路デバイスのＢＥＯＬ層およびＭＯＬ層のＴＤＤＢ信頼性の向上および最適な容量低下をもたらす。

【0012】

添付の図面に示す様々な層、構造、および領域は、概略的に示したものであり、必ずしも一定の比率で描いたものではないことを理解されたい。さらに、説明を容易にするために、所与の図において、半導体デバイスまたは構造を形成するために一般的に使用される種類の１つまたは複数の層、構造、および領域は、明示的には図示していないこともある。ただし、明示的に図示されない層、構造、および領域があったとしても、それらが実際の半導体構造において省略されるということではない。

【0013】

さらに、本明細書で述べる実施形態は、図示し、本明細書で説明する特定の材料、特徴、および処理ステップに限定されるわけではないことを理解されたい。特に、半導体処理ステップについては、本明細書に与える説明は、実用的な半導体集積回路デバイスを形成するために必要になる可能性がある全ての処理ステップを包含するように意図してものではないことを強調しておく。むしろ、例えばウェット洗浄ステップおよびアニーリング・ステップなど、半導体デバイスを形成する際に一般的に使用される特定の処理ステップについては、説明の無駄を避けるために、本明細書では敢えて説明していない。

【0014】

さらに、全図面を通じて、同じまたは同様の特徴、要素、または構造は、同じまたは同様の参照番号で指してあるので、これらの同じまたは同様の特徴、要素、または構造についての詳細な説明を、図面ごとに繰り返すことはしない。本明細書において厚さ、幅、割合、範囲などに関連して使用する「約」または「実質的に」という用語は、正確にそうであるという意味ではなく、近い、または近似値であることを意味していることを理解されたい。例えば、本明細書で使用する「約」または「実質的に」という用語は、記載する量の１％未満など、わずかな誤差幅が存在することを意味している。

【0015】

図１および図２は、本発明の実施形態による、半導体デバイスのＢＥＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイス１００を示す概略図である。図１は、図２の線１Ａ－１Ａに沿って取った半導体デバイス１００の概略横断面図であり、図２は、図１に示す線１Ｂ－１Ｂを含む平面に沿った半導体デバイス１００の概略平面図である。さらに詳細には、図１は、Ｘ－Ｚ平面内の半導体デバイス１００の概略横断面図であり、図２は、図１および図２に示すＸＹＺデカルト座標で示される、Ｘ－Ｙ平面内の様々な要素のレイアウトを示す平面図である。本明細書で使用する「垂直」または「垂直方向」という用語は、図面に示すデカルト座標のＺ方向を示し、本明細書で使用する「水平」または「水平方向」という用語は、図面に示すデカルト座標のＸ方向またはＹ方向あるいはその両方を示していることを理解されたい。

【0016】

特に、図１は、基板１１０と、ＦＥＯＬ／ＭＯＬ構造１２０と、ＢＥＯＬ構造１３０とを備える半導体デバイス１００を概略的に示している。１つの実施形態では、基板１１０は、例えばシリコン、あるいはゲルマニウム、シリコン・ゲルマニウム合金、炭化ケイ素、シリコン・ゲルマニウム・カーバイド合金、または化合物半導体材料（例えばＩＩＩ－ＶおよびＩＩ－ＶＩ）など、バルク半導体作製プロセスで一般的に使用されるその他の種類の半導体基板材料で構成されたバルク半導体基板を含む。化合物半導体材料の非限定的な例としては、ヒ化ガリウム、ヒ化インジウム、およびリン化インジウムが挙げられる。基板１１０の厚さは、応用分野によって様々である。別の実施形態では、基板１１０は、ベース半導体基板（例えばシリコン基板）と能動回路構成要素（例えば電界効果トランジスタ）がＦＥＯＬ層の一部として形成される活性半導体層（例えば活性シリコン層）との間に配置された絶縁層（例えば酸化物層）を備える、ＳＯＩ（シリコン・オン・インシュレータ）基板である。

【0017】

特に、ＦＥＯＬ／ＭＯＬ構造１２０は、基板１１０上に形成されたＦＥＯＬ層を備える。ＦＥＯＬ層は、半導体基板１１０の活性表面の中または上に形成されて対象の応用分野用の集積回路を形成する、様々な半導体デバイスおよび構成要素を備える。例えば、ＦＥＯＬ層は、半導体基板１１０の活性表面の中または上に形成された、ＦＥＴデバイス（ＦｉｎＦＥＴデバイス、平面型ＭＯＳＦＥＴデバイスなど）、バイポーラ・トランジスタ、ダイオード、コンデンサ、インダクタ、抵抗器、分離デバイスなどを備える。一般的に、ＦＥＯＬプロセスは、通常は、基板１１０（またはウェハ）を準備すること、分離構造（例えばシャロー・トレンチ分離）を形成すること、デバイス・ウェルを形成すること、ゲート構造部をパターン形成すること、スペーサを形成すること、ソース／ドレイン領域を（例えば注入によって）形成すること、ソース／ドレイン領域上にケイ化物接点を形成すること、ストレス・ライナを形成することなどを含む。

【0018】

ＦＥＯＬ／ＭＯＬ構造１２０は、ＦＥＯＬ層上に形成されたＭＯＬ層をさらに備える。一般的に、ＭＯＬ層は、ＰＭＤ（プレメタル誘電体）層と、ＰＭＤ層内に形成された導電性接点（例えばバイア接点）とを備える。ＰＭＤ層は、ＦＥＯＬ層の構成要素およびデバイスの上に形成される。ＰＭＤ層に開口のパターンを形成し、これらの開口を、タングステンなどの導電性材料で充填して、ＦＥＯＬ層の集積回路のデバイス端子（例えばソース／ドレイン領域、ゲート接点など）と電気的に接触する導電性バイア接点を形成する。ＭＯＬ層の導電性バイア接点は、ＦＥＯＬ層の集積回路とＢＥＯＬ構造１３０の第１のメタライゼーション・レベルの間の電気的接続をもたらす。

【0019】

ＢＥＯＬ構造１３０は、ＦＥＯＬ／ＭＯＬ構造１２０上に形成されて、ＦＥＯＬ層の様々な集積回路構成要素を接続する。当技術分野で既知の通り、ＢＥＯＬ構造は、複数のレベルの誘電体材料と、その誘電体材料に埋め込まれた複数のレベルのメタライゼーションとを備える。ＢＥＯＬのメタライゼーションは、水平方向の配線、相互接続、パッドなど、ならびにＢＥＯＬ構造の異なる相互接続レベル間の接続を形成する導電性バイアの形態をした垂直方向配線を含む。ＢＥＯＬ作製プロセスは、ＦＥＯＬデバイス間の電気的接続のネットワークを形成し、外部構成要素とのＩ／Ｏ接続を提供するための、誘電体材料および金属材料の複数の層の連続的な堆積およびパターン形成を伴う。

【0020】

図１の例示的な実施形態では、ＢＥＯＬ構造１３０は、第１の相互接続レベル１４０と、第２の相互接続レベル１５０とを含む。第１の相互接続レベル１４０は、概略的に図示してあるが、１つまたは複数の低ｋレベル間誘電体（ＩＬＤ）層と、金属バイアおよび配線レベル（例えば銅ダマシン構造）とを含む可能性がある。キャッピング層１４８は、第１の相互接続レベル１４０と第２の相互接続レベル１５０の間に形成される。キャッピング層１４８は、第１の相互接続レベル１４０のメタライゼーションをＩＬＤ層１５１の誘電体材料から絶縁する働きをする。例えば、キャッピング層１４８は、相互接続の信頼性を向上させ、銅メタライゼーションが第２の相互接続レベル１５０のＩＬＤ層１５１から拡散するのを防止する働きをする。キャッピング層１４８は、これらに限定されるわけではないが、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、水素化炭化ケイ素（ＳｉＣＨ）、同種または異種の誘電体材料を含む多層スタックなどを含む、任意の適当な絶縁または誘電体材料を含み得る。キャッピング層１４８は、例えば化学蒸着など、標準的な堆積技術を使用して堆積させることができる。キャッピング層１４８は、約２ｎｍから約６０ｎｍの範囲の厚さで形成することができる。

【0021】

第２の相互接続レベル１５０は、ＩＬＤ層１５１と、ＩＬＤ層１５１内に形成された金属配線層１５２とを備える。ＩＬＤ層１５１は、これらに限定されるわけではないが、酸化ケイ素（例えばＳｉＯ２）、ＳｉＮ（例えば（Ｓｉ３Ｎ４））、水素化炭酸化ケイ素（ＳｉＣＯＨ）、シリコン系低ｋ誘電体、多孔性誘電体、またはその他の既知のＵＬＫ（超低ｋ）誘電体材料などを含む、任意の適当な誘電体材料を使用して形成することができる。ＩＬＤ層１５１は、例えばＡＬＤ（原子層堆積）、ＣＶＤ（化学蒸着）、ＰＥＣＶＤ（プラズマ化学蒸着）、またはＰＶＤ（物理蒸着）など、既知の堆積技術を使用して堆積させることができる。ＩＬＤ層１５１の厚さは、応用分野によって様々であり、例えば約３０ｎｍから約２００ｎｍの範囲の厚さを有することができる。

【0022】

金属配線層１５２は、複数の近接した金属線１５２－１、１５２－２、１５２－３、１５２－４、１５２－５、および１５２－６を含み、これらの金属線は、ＩＬＤ層１５１内にパターン形成されたトレンチ／開口を金属材料で充填することによって形成されている。トレンチ／開口は、金属材料（例えばＣｕ）がＩＬＤ層１５１に移動するのを防止する拡散障壁層（barrier diffusion layer）、ならびにＩＬＤ層１５１のトレンチ／開口を充填して金属線１５２－１、…１５２－６を形成するために使用されている金属材料（例えばＣｕ）への良好な接着をもたらす接着層として働く、コンフォーマル・ライナ層１５３で裏当てされている。

【0023】

図１にさらに示すように、第２の相互接続レベル１５０は、金属線１５２－１、１５２－２、１５２－３、１５２－４、１５２－５、および１５２－６の上面上に選択的に形成された保護キャップ１５４と、金属配線層１５２をコンフォーマルに被覆するコンフォーマル絶縁ライナ１５５と、金属線１５２－１、１５２－２、１５２－３、１５２－４、１５２－５、１５２－６の間に空隙スペーサ１５８を形成するようにピンチ・オフ堆積技術を使用して堆積させた誘電体キャッピング層１５６とをさらに備える。保護キャップ１５４およびコンフォーマル絶縁ライナ１５５は、後続の処理ステップおよび環境条件によって生じる可能性がある潜在的な構造的損傷または汚染から金属配線１５２を保護する働きをする。保護キャップ１５４およびコンフォーマル絶縁ライナ１５５を形成する例示的な材料および方法については、図９から図１１を参照して以下でさらに詳細に述べる。

【0024】

空隙スペーサ１５８は、金属配線層１５２の隣接する金属線の間の寄生容量性結合を減少させる手段として、金属配線層１５２の金属線１５２－１、１５２－２、１５２－３、１５２－４、１５２－５、１５２－６の間の空間内に形成される。以下でさらに詳細に説明するように、ＩＬＤ層１５１の誘電体材料の一部分をエッチングによって除去して配線層１５２の金属線１５２－１、１５２－２、１５２－３、１５２－４、１５２－５、１５２－６の間に空間を形成する誘電体空隙一体化プロセスを、ＢＥＯＬ作製プロセスの一部として実行する。配線層１５２の金属線の間の空間の上側部分の上方に「ピンチ・オフ」領域１５６－１を形成する誘電体材料を堆積させる非コンフォーマル堆積プロセス（例えば化学蒸着）を使用して誘電体キャッピング層１５６を形成し、それにより空隙スペーサ１５８を形成する。図１に示すように、本発明の１実施形態では、ピンチ・オフ領域１５６－１は、破線１Ｂ－１Ｂで示すように、金属配線層１５２の金属線１５２－１、…、１５２－６の上面の上方に形成される。これに関連して、金属線１５２－１、…、１５２－６の間に形成される空隙スペーサ１５８は、金属線１５２－１、…、１５２－６より上では誘電体キャッピング層１５６中に垂直に延びている。

【0025】

さらに、本発明の１実施形態では、図２に示すように、金属線１５２－１、…、１５２－６の間に形成される空隙スペーサ１５８は、隣接する金属線の端部を超えて水平方向に（例えばＹ方向に）延びている。特に、図２は、金属配線層１５２の例示的な櫛と櫛が噛み合う形状のレイアウト・パターンを示している。このレイアウト・パターンでは、金属線１５２－１、１５２－３、および１５２－５は、それぞれ一端が細長い金属線１５２－７に接続されており、金属線１５２－２、１５２－４、および１５２－６は、それぞれ一端が細長い金属線１５２－８に接続されている。図２に示すように、空隙スペーサ１５８は、金属線１５２－１、…、１５２－６の開放（非接続）端部を超えて水平方向に延びている。従来の空隙構造と比較すると、図１および図２に示す空隙スペーサ１５８の大きさおよび形状は、ＴＤＤＢ信頼性の向上、および金属線の間の容量性結合の低下をもたらす。その理由について、次に、図３および図４を参照してさらに詳細に述べる。

【0026】

図３および図４は、従来の方法を用いて形成される空隙構造と比較したときの、本発明の実施形態によるピンチ・オフ堆積を使用して形成される空隙構造を用いて実現されるＴＤＤＢ信頼性の向上およびＢＥＯＬ構造の金属線間の容量性結合の低下を概略的に説明する図である。特に、図３は、金属線１５２－１および１５２－２と、本発明の実施形態によるピンチ・オフ堆積プロセスを使用して誘電体キャッピング層１５６を形成することによってこれらの金属線の間に形成された空隙１５８とを含む、図１の金属配線層１５２の一部分を概略的に示している。図３に示すように、金属線１５２－１およびそれに関連するライナ１５３と、金属線１５２－２およびそれに関連するライナ１５３とは、幅Ｗを有するように形成され、距離Ｓだけ離間している。さらに、図４は、図３と同様に、同じ幅Ｗおよび間隔Ｓを有する同じ２本の金属線１５２－１と１５２－２の間に配置された空隙１６８を備えているが、空隙１６８が従来のピンチ・オフ堆積プロセスを使用して誘電体キャッピング層１６６を形成することによって形成されている半導体構造を概略的に示している。

【0027】

図３に示すように、「ピンチ・オフ」領域１５６－１は、誘電体キャッピング層１５６内に形成され、空隙１５８が、金属線１５２－１および１５２－２の上面より上方に延びるようになっている。これに対して、図４に示すように、従来のピンチ・オフ堆積プロセスでは、金属線１５２－１および１５２－２の上面より下方の誘電体キャッピング層１６６内にピンチ・オフ領域１６６－１が形成され、その結果得られる空隙１６８が金属線１５２－１および１５２－２より上方には延びないようになっている。さらに、比較のために図３および図４に示すように、従来のピンチ・オフ堆積プロセスを用いて図４に示すように金属線１５２－１と１５２－２の間の空間の側壁および底面に堆積させた誘電体材料の量は、本発明の実施形態によるピンチ・オフ堆積プロセスを用いて図３に示すように金属線１５２－１と１５２２の間の空間の側壁および底面に堆積させた誘電体材料の量よりかなり多い。その結果として、図３に示す得られる空隙１５８の体積Ｖ１は、図４に示す得られる空隙１６８の体積Ｖ２よりかなり大きい。

【0028】

図４に示す従来の構造と比較して、図３の構造には、関連する様々な利点がある。例えば、空隙１５８の体積Ｖ１が大きい（金属線の間の空間内に堆積する誘電体材料が少ない）ので、（図４の構造と比較して）金属線１５２－１と１５２－２の間の寄生容量が小さくなる。実際に、図３の金属線１５２－１と１５２－２の間の空間では誘電体材料が少なく、空気（ｋ＝１）の体積Ｖ１が大きいので、図３の金属線１５２－１と１５２－２の間の空間では、図４と比較して、有効誘電率が低下している。

【0029】

さらに、図３の構造は、図４の構造と比較して向上したＴＤＤＢ信頼性を提供する。特に、図３に示すように、空隙１５８が金属線１５２－１および１５２－２より上方まで延びているので、金属線１５２－１の臨界界面と金属線１５２－２の臨界界面の間に長い拡散／導電経路Ｐ１がある（臨界界面とは、誘電体キャッピング層１５６と金属線１５２－１および１５２－２の上面の間の界面である）。これは、図４に示す構造における金属線１５２－１の臨界界面と金属線１５２－２の臨界界面の間の誘電体キャッピング層１６６内の短い拡散／導電経路Ｐ２とは対照的である。図３または図４の構造にＴＤＤＢ故障機構が生じるとすれば、それは、誘電体材料の破壊と、電子トンネル電流による金属線１５２－１の上面と金属線１５２－２の上面の間の誘電体材料内の導電経路の形成とによって生じる。図３に示す構造の長い拡散経路Ｐ１は、優れた絶縁破壊強度を有する密な誘電体ライナ１５５の材料を任意選択で併せて使用すれば、図４に示す構造と比較して、図３の構造のＴＤＤＢ信頼性の向上をもたらすことになる。

【0030】

さらに、図２に示すように空隙スペーサ１５８が金属線の端部を超えて水平方向に延びていることにより、図３を参照して述べたのと同じ理由で、ＴＤＤＢ信頼性がさらに向上し、容量性結合がさらに低下することになる。特に、図２に示すように、空隙１５８が例えば金属線１５２－１の端部を超えて延びていることにより、金属線１５２－１と隣接する金属線１５２－２の開放端部における臨界界面の間に長い拡散／導電経路が形成されることになる。図２の代替の実施形態では、細長い金属線１５２－８と、金属線１５２－１、１５２－３、および１５２－５の隣接する開放端部との間に空隙スペーサを形成し、細長い金属線１５２－７と、金属線１５２－２、１５２－４、および１５２－６の隣接する開放端部との間に空隙スペーサを形成し、それによりＴＤＤＢ信頼性をさらに最適化し、噛み合う櫛形構造の間の容量性結合を低下させることもできる。

【0031】

図５は、本発明の別の実施形態による、半導体デバイスのＢＥＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイスを示す概略横断面図である。特に、図５は、図１／図２に示す半導体デバイス１００と同様の構造の半導体デバイス１００’を概略的に示している。ただし、図５に示す空隙スペーサ１５８は、金属配線層１５２の金属線の底面を超えて延びていない。この構造では、ＩＬＤ層１５１は、（図１０に示すように金属線の底部より下まで凹んで、図１に示す長い空隙スペーサを形成しているのと比較して）金属線の底部の高さまで凹んでいる。本発明の他の実施形態では、図１および図５は第１および第２の相互接続レベル１４０および１５０を有するＢＥＯＬ構造１３０を示しているが、ＢＥＯＬ構造１３０は、第２の相互接続レベル１５０の上に形成された１つまたは複数の追加の相互接続レベルを有することもできる。このような追加の相互接続レベルは、本明細書に記載する技術および材料を使用して、空隙スペーサを備えるように形成することができる。

【0032】

次に、様々な作製段階の半導体デバイス１００を概略的に示す図６から図１２を参照して、図１（および図５）の半導体デバイス１００を作製する方法について、さらに詳細に述べる。例えば、図６は、本発明の実施形態による、ＩＬＤ層１５１に開口１５１－１のパターン（例えばトレンチおよびバイア開口を含むダマシン開口）を形成する中間作製段階の半導体デバイス１００を示す概略断面図である。特に、図６は、基板１１０の上にＦＥＯＬ／ＭＯＬ構造１２０、第１の相互接続レベル１４０、キャッピング層１４８、ＩＬＤ層１５１を順に形成し、ＩＬＤ層１５１をパターン形成してＩＬＤ層１５１に開口１５１－１を形成した後の中間作製段階の図１の半導体デバイス１００を概略的に示している。ＩＬＤ層１５１を堆積させた後で、標準的なフォトリソグラフィおよびエッチング・プロセスを実行して、ＩＬＤ層１５１の開口１５１－１をエッチングすることができ、その後、これらの開口１５１－１を金属材料で充填して、図１の金属配線層１５２を形成する。なお、ＩＬＤ層１５１内に垂直バイアを示していないが、第２の相互接続レベル１５０内に垂直バイアが存在して、その下にある相互接続レベル１４０のメタライゼーションへの垂直方向接続を提供することに留意されたい。

【0033】

図６では、開口１５１－１は、幅Ｗを有し、距離Ｓだけ離間しているものとして示してある。本発明の１実施形態では、ピンチ・オフ堆積方法を使用して近接した金属線の間に空隙スペーサを形成する状況で、（金属線がその中に形成される）開口の幅Ｗは、約２ｎｍから約２５ｎｍの範囲とすることができ、好ましい範囲は、約６ｎｍから約１０ｎｍである。さらに、１実施形態では、金属線の間の間隔Ｓは、約２ｎｍから約２５ｎｍの範囲とすることができ、好ましい範囲は、約６ｎｍから約１０ｎｍである。

【0034】

例示的な作製プロセスの次のプロセス・モジュールは、図７および図８に概略的に示すプロセス・フローを用いて図１に示す金属配線層１５２を形成することを含む。特に、図７は、ライナ材料のコンフォーマル層１５３Ａを堆積させ、そのライナ材料のコンフォーマル層１５３Ａの上に金属材料の層１５２Ａを堆積させてＩＬＤ層１５１の開口１５１－１を充填した後の、図６の半導体デバイスを示す概略断面図である。さらに、図８は、半導体構造の表面をＩＬＤ層１５１まで平坦化して、金属配線層１５２を形成した後の、図７の半導体デバイスを示す概略断面図である。金属配線層１５２は、既知の材料および既知の技術を使用して形成することができる。

【0035】

例えば、ライナ材料のコンフォーマル層１５３Ａは、ＩＬＤ層１５１の開口１５１－１の側壁および底面を薄いライナ層で裏当てするように堆積させることが好ましい。この薄いライナ層は、例えば窒化タンタル（ＴａＮ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）または窒化マンガン（ＭｎＮ）、あるいは所与の応用分野に適したその他のライナ材料（またはＴａ／ＴａＮ、ＴｉＮ、ＣｏＷＰ、ＮｉＭｏＰ、ＮｉＭｏＢなどのライナ材料の組合せ）などの材料の１つまたは複数の薄層をコンフォーマルに堆積させることによって形成することができる。この薄いライナ層は、複数の目的に適う。例えば、この薄いライナ層は、金属材料（例えばＣｕ）のＩＬＤ層１５１中への移動／拡散を防止する拡散障壁層として機能する。さらに、この薄いライナ層は、ＩＬＤ層１５１の開口１５１－１を充填するために使用される金属材料（例えばＣｕ）の層１５２Ａへの良好な接着をもたらす接着層として機能する。

【0036】

１実施形態では、金属材料の層１５２Ａは、電気めっき、無電解めっき、ＣＶＤ、ＰＶＤ、またはこれらの方法の組合せなど既知の技術を使用して堆積させた、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、コバルト（Ｃｏ）、またはルテニウム（Ｒｕ）などの金属材料を含む。ＩＬＤ層１５１の開口１５１－１を導電性材料で充填する前に、ＡＬＤ、ＣＶＤ、またはＰＶＤなど適当な堆積技術を使用して、任意選択で薄いシード層（例えばＣｕシード層）を（コンフォーマル・ライナ層１５３Ａ上に）堆積させることもできる。シード層は、金属材料とその下にある材料との接着を向上させ、その後のめっきプロセス中に触媒材料として働く材料で構成することができる。例えば、薄いコンフォーマルなＣｕシード層を、ＰＶＤを用いて基板の表面上に堆積させ、その後にＣｕの電気めっきを行って、ＩＬＤ層１５１に形成された開口１５１－１（例えばトレンチおよびバイア）を充填することによって、Ｃｕメタライゼーション層１５２を形成することもできる。次いで、化学機械研磨プロセス（ＣＭＰ）を行うことによって過剰なライナ、シード、およびメタライゼーションの材料を除去し、半導体構造の表面をＩＬＤ層１５１まで平坦化して、図８に示す中間構造を得る。

【0037】

本発明の１実施形態では、ＣＭＰプロセスを行った後で、金属線１５２－１、…、１５２－６の露出した表面の上に保護層を形成して、後続の処理状態および環境によって損傷する可能性からこのメタライゼーションを保護することができる。例えば、図９は、本発明の実施形態による、保護キャップ１５４を金属線１５２－１、…、１５２－６上に形成した後の図８の半導体デバイスを示す概略断面図である。１実施形態では、銅のメタライゼーションのために、金属線１５２－１、…、１５２－６の露出した表面上にＣｏの薄いキャッピング層を選択的に堆積させる選択的Ｃｏ堆積プロセスを用いて保護キャップ１５４を形成することができる。本発明の他の実施形態では、保護キャップ１５４は、タンタル（Ｔａ）またはルテニウム（Ｒｕ）など、他の材料で構成することもできる。金属線１５２－１、…、１５２－６上の保護キャップ１５４は、任意選択の機構であり、望ましい場合に利用して、本明細書の以下で述べる技術を用いて空隙スペーサおよびその他の構造を形成するときにより過酷なエッチング条件などを見込むことができるようにすることができる。

【0038】

この作製プロセスの次のステップは、図１０、図１１、および図１２に概略的に示すプロセス・フローを用いて、第２の相互接続レベル１５０に間隙スペーサを形成することを含む。特に、図１０は、本発明の実施形態による、ＩＬＤ層１５１の露出部分をエッチングして金属線１５２－１、…、１５２－６の間に空間１５１－２を形成した後の図９の半導体デバイスを示す概略断面図である。１実施形態では、任意の適当なマスキング技術（例えばフォトレジスト・マスク）およびエッチング技術（例えばＲＩＥ（反応性イオン・エッチング））を使用して、図１０に示すようにＩＬＤ層１５１の一部を凹ませて、空間１５１－２を形成することができる。例えば、１実施形態では、フッ素系エッチング液を使用したドライ・エッチング技術を使用して、ＩＬＤ層１５１の誘電体材料を除去して、空間１５１－２を形成することができる。１実施形態では、空間１５１－２は、図１０に示すように、ＩＬＤ層１５１の凹んだ表面が金属線１５２－１、…、１５２－６の底面より下方になるように形成される。別の実施形態では、エッチング・プロセスは、空間１５１－２が金属配線１５２の底面の高さまで凹むように（図５参照）行うことができる。大きく離間した金属線の間の線間容量は無視できるものと仮定できるので、金属線が比較的大きく離間している金属配線１５２の領域では、ＩＬＤ層１５１を除去しない。

【0039】

このプロセスの次のステップは、図８の半導体構造の上に絶縁材料のコンフォーマル層を堆積させて、図１１に示すようなコンフォーマル絶縁ライナ１５５を形成することを含む。コンフォーマル絶縁ライナ１５５は、任意選択の保護機構であり、ＩＬＤ層１５１および金属配線層１５２の露出表面に追加の保護を提供するためにピンチ・オフ体積プロセスの前に形成することもできる。例えば、図１１の例示的な実施形態では、コンフォーマル・ライナ層１５３が金属線１５２－１、…、１５２－６の側壁にある程度の保護を提供しているが、金属線が銅で構成され、ライナ層１５３がその後に形成される空隙スペーサ１５８から金属線への酸素の拡散を防止するのに不十分であるときには、コンフォーマル絶縁ライナ１５５が、金属線１５２－１、…、１５２－６の酸化に対する追加の保護を提供することができる。実際には、空隙スペーサ１５８は、ほぼ真空の環境を有するように後に形成されるが、空隙スペーサ１５８内には以前としてある程度の酸素が存在し、ライナ層１５３が空隙スペーサ１５８内の残留酸素がライナ層１５３を通って金属線に拡散することを許す場合には、銅製の金属線の酸化につながる可能性がある。

【0040】

さらに、コンフォーマル絶縁ライナ１５５は、少ない漏れ、高い絶縁破壊、疎水性などの望ましい電気的および機械的特徴を有し、後続の半導体加工ステップでの損傷が少なくて済む、１つまたは複数の頑健な超薄誘電体材料層を備えて形成することができる。例えば、コンフォーマル絶縁ライナ１５５は、ＳｉＮ、ＳｉＣＮ、ＳｉＮＯ、ＳｉＣＮＯ、ＳｉＢＮ、ＳｉＣＢＮ、ＳｉＣ、または上述の所望の電気的／機械的性質を有するその他の誘電体材料などの誘電体材料で構成することができる。１実施形態では、コンフォーマル絶縁ライナ１５５は、約０．５ｎｍから約５ｎｍの範囲の厚さで形成される。コンフォーマル絶縁ライナ１５５は、周期的堆積プロセスを用いて堆積させた、同じ、または異なる誘電体材料の複数のコンフォーマル層で構成することもできる。例えば、１実施形態では、コンフォーマル絶縁ライナ１５５は、全体で望ましい厚さを有するＳｉＮライナ層を形成するように順次堆積させた、ＳｉＮの複数の薄いコンフォーマル層（例えば０．１ｎｍから０．２ｎｍの厚さのＳｉＮ層）で構成することもできる。

【0041】

図１１に示すように、コンフォーマル絶縁ライナ１５５を形成した後、金属配線層１５２の金属線の間の空間１５１－２は、初期体積Ｖｉを有するものとして示してある。特に、コンフォーマル絶縁ライナ１５５を形成する１実施形態では、この体積Ｖｉは、コンフォーマル絶縁ライナ１５５の側壁および底面と、金属配線層１５２上のコンフォーマル絶縁ライナ１５５の上面を示す破線Ｌとによって画定される。本発明の別の実施形態では、コンフォーマル絶縁ライナ１５５を形成しないときには、初期体積Ｖｉは、ライナ層１５３の露出表面と、ＩＬＤ層１５１の凹んだ表面と、金属配線層１５２の金属線の上面とによって画定されることになる。以下で述べるように、本発明の実施形態によるピンチ・オフ堆積プロセスを用いて空隙スペーサ１５８を形成した後で、初期体積Ｖｉのかなりの部分は、金属線の間の空間１５１－２内に留まる。

【0042】

この作製プロセスの次のステップは、ピンチ・オフ堆積プロセスを用いて図１１の半導体構造の上に誘電体材料を堆積させて、金属配線層１５２の金属線の間の空間１５１－２内に空隙スペーサ１５８を形成することを含む。例えば、図１２は、本発明の実施形態による、金属配線層１５２の金属線の間の空間１５１－２の上の堆積誘電体材料１５６Ａ内にピンチ・オフ領域の形成を開始させる非コンフォーマル堆積プロセス（例えばＰＥＣＶＤまたはＰＶＤ）を用いて、誘電体材料の層１５６Ａを堆積させるプロセスを概略的に示す図である。図１は、誘電体キャッピング層内にピンチ・オフ領域１５６－１を備え、金属配線層１５２の金属線の間の空間１５１－２内に形成された空隙スペーサ１５８を備えるように誘電体キャッピング層１５６を形成するピンチ・オフ堆積プロセスが完了したときの半導体デバイス１００を示している。

【0043】

本発明の実施形態によれば、ピンチ・オフ体積によって形成される空隙スペーサの構造的特徴（例えば、大きさ、形状、体積など）は、例えば（ｉ）誘電体キャッピング層１５６を形成するために使用される誘電体材料の種類、または（ｉｉ）ピンチ・オフ堆積を行うために使用される堆積プロセスおよび関連する堆積パラメータ（例えば、気体流量、ＲＦ電力、圧力、堆積速度など）、あるいはその両方に基づいて制御することができる。例えば、本発明の１実施形態では、キャッピング層１５８は、低ｋ誘電体材料（例えば、ｋは約２．０から約５．０の範囲）のＰＥＣＶＤ堆積によって形成される。このような低ｋ誘電体材料としては、これらに限定されるわけではないが、ＳｉＣＯＨ、多孔性ｐ－ＳｉＣＯＨ、ＳｉＣＮ、炭素リッチＳｉＣＮＨ、ｐ－ＳｉＣＮＨ、ＳｉＮ、ＳｉＣなどが挙げられる。ＳｉＣＯＨ誘電体材料は、誘電率ｋ＝２．７を有し、多孔性ＳｉＣＯＨ材料は、約２．３から２．４の誘電率を有する。本発明の１つの例示的な実施形態では、ピンチ・オフ堆積プロセスは、気体をトリメチルシラン（２００から５００標準立方センチメートル毎分（ｓｃｃｍ））およびアンモニア（３００から８００ｓｃｃｍ）とし、ＲＦ電力を３００から６００ワットとし、圧力を２から６Ｔｏｒｒとし、堆積速度を０．５から５ｎｍ／秒とするという堆積パラメータで、産業用平行平板型シングル・ウェハ３００ｍｍＣＶＤ装置を用いたプラズマＣＶＤ堆積プロセスによってＳｉＣＮ誘電体膜を堆積させることによって実施される。

【0044】

さらに、ＰＥＣＶＤで堆積させた誘電体材料のコンフォーマル性レベルを制御して、隣接する金属線の表面より上方、または隣接する金属線の表面より下方で誘電体キャッピング層の「ピンチ・オフ」を実現することができる。アスペクト比Ｒ（Ｒ＝トレンチ深さ／トレンチ開口）が２のトレンチの上に堆積させた絶縁／誘電体膜の「コンフォーマル性レベル」という用語は、本明細書では、トレンチ位置の最上部における絶縁／誘電体膜の厚さに対するトレンチ位置の中央における側壁に堆積した絶縁／誘電体膜の厚さの比として定義される。例えば、１２ｎｍの開口および２４ｎｍの深さ（アスペクト比２）を有するトレンチ構造の上に堆積させた３ｎｍの厚さを有する絶縁／誘電体膜のコンフォーマル性レベルが３３％であれば、トレンチの中央部の側壁で約１ｎｍの厚さを有し、トレンチの最上部で約３ｎｍの厚さを有するものとする（コンフォーマル性レベル＝１ｎｍ／３ｎｍ～３３％）。

【0045】

例えば、コンフォーマル性レベルが約４０％以下である場合には、図１に示す「ピンチ・オフ」領域１５６－１は、金属配線層１５２の金属線より上方の誘電体キャッピング層１５６内に形成される。これにより、金属配線層１５２の金属線より上方に延びる空隙スペーサ１５８が形成されることになる。一方、コンフォーマル性レベルが約４０％超である場合には、「ピンチ・オフ」領域は、金属配線層１５２の金属線の上面より下方の誘電体キャッピング層内に形成されることになる。これにより、金属配線層１５２の金属線より上方には延びない空隙スペーサが形成されることになる。

【0046】

所与の応用分野、および空隙／空気スペーサ構造の寸法によっては、堆積プロセスのパラメータを調節することによって、ＰＥＣＶＤで堆積させた誘電体材料のコンフォーマル性の目標レベルを達成することができる。例えば、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯＨ、多孔性ｐ－ＳｉＣＯＨ、およびその他のＵＬＫ誘電体材料などのＰＥＣＶＤ誘電体材料では、ＲＦ電力を増大させること、圧力を増大させること、または堆積速度を増大させる（例えば前駆材料の流量を増大させる）こと、あるいはそれらの組合せによって、より低いコンフォーマル性レベルを得ることができる。コンフォーマル性レベルが低下すると、「ピンチ・オフ」領域は、空間１５１－２内の露出した側壁および底面の上の誘電体材料の体積を最小限に抑えて、金属線より上方に形成され、例えば図１および図５に示すように、金属配線層１５２の金属線より上方に延びる大きな大体積空隙スペーサ１５８が形成される。

【0047】

なお、本明細書に記載する「ピンチ・オフ」堆積方法を使用してＵＬＫ材料（例えばＳｉＣＯＨ、多孔性ｐ－ＳｉＣＯＨ）を含む非コンフォーマル・キャッピング層（コンフォーマル性４０％未満）を形成して、近接した金属線の間に大きな大体積の空隙スペーサを得、それらの空隙スペーサが図１および図５に示すように金属線より上方に延びている、図１および図５に示すような実験的ＢＥＯＬ試験構造は、既に作製されていることに留意されたい。さらに、実験結果から、このような非コンフォーマルキャッピング層をピンチ・オフ堆積させると、金属線の間の空気空間の側壁および底面上に非常にわずかしか誘電体材料が堆積しないことが分かっている。特に、金属線の間の空間１５１－２が（図９に示すように）キャッピング層を形成する前に初期体積Ｖｉを有していると仮定して、本明細書に記載する非コンフォーマル・ピンチ・オフ堆積プロセスを用いて空隙スペーサを形成した後で約ｎＶｉ（ｎは、約０．７０から約１．０の範囲）の体積が得られている実験的ＢＥＯＬ試験構造が作製されている。

【0048】

空気の誘電率は、約１であり、これは、コンフォーマル絶縁ライナ１５５および誘電体キャッピング層１５６を形成するために使用される誘電体材料の誘電率よりはるかに小さい。これに関連して、本明細書に記載する技術を用いて金属配線層１５２の隣接する金属線の間の空間１５１－２内に堆積する誘電体材料の量を厳密に制御し、最小限に抑えることができるので、金属配線層１５２の隣接する金属線の間の有効誘電率（およびそれにより寄生容量）を低下させることによって、ＢＥＯＬ構造の電気的性能を最適化することが可能になる。さらに、ＵＬＫ誘電体材料を用いてピンチ・オフ堆積を行って、低ｋ誘電体キャッピング層１５６および大きな大体積空隙スペーサ１５８を形成することができることにより、ＢＥＯＬ構造の有効誘電率が全体として低下する（また、それにより寄生容量が低下する）。

【0049】

上述の本発明の例示的な実施形態では、ＢＥＯＬ構造の一部としての空隙スペーサの形成を説明したが、同様の技術を適用して、ＦＥＯＬ／ＭＯＬ構造の一部として空隙スペーサを形成して、隣接するＦＥＯＬ／ＭＯＬ構造の間の寄生結合を低減することができる。例えば、図１３から図２１を参照して以下でさらに詳細に説明する技術を使用して、ＦＥＯＬ／ＭＯＬ構造のＭＯＬデバイス接点と垂直トランジスタ・デバイスの金属ゲート構造部との間に空隙スペーサを形成することもできる。

【0050】

図１３は、本発明の別の実施形態による、半導体デバイスのＦＥＯＬ／ＭＯＬ構造内に一体形成された空隙スペーサを備える半導体デバイスを示す概略横断面図である。特に、図１３は、バルク基板層２１０および絶縁層２１５（例えばＳＯＩ基板の埋込酸化物層）を含む基板２１０／２１５と、基板２１０／２１５上に形成された複数の垂直トランジスタ構造Ｍ１、Ｍ２、Ｍ３（図１４参照）とを備える半導体デバイス２００を概略的に示している。垂直トランジスタ構造Ｍ１、Ｍ２、Ｍ３は、半導体フィン２２０（基板に沿ってＸ方向に延びている）と、エピタキシャル成長ソース（Ｓ）／ドレイン（Ｄ）領域２２５と、それぞれの金属ゲート構造部２３０－１、２３０－２、２３０－３とを備える、標準的な構造フレームワークを有する。半導体フィン２２０は、それぞれ金属ゲート構造部２３０－１、２３０－２、２３０－３によって取り囲まれた半導体フィン２２０の領域において、垂直トランジスタ構造Ｍ１、Ｍ２、Ｍ３のための垂直チャネルとして働く。半導体フィン２２０は、絶縁層２１５の上に形成された活性シリコン層（例えばＳＯＩ基板のＳＯＩ層）をエッチング／パターン形成することによって形成することができる。半導体フィン２２０は、図１３には詳細に示していないが、半導体フィン２２０の上面は、図１３にも破線で示してある（すなわち、半導体フィン２２０のチャネル部分は、ゲート構造部２３０－１、２３０－２、２３０－３によって被覆されており、半導体フィン２２０のゲート構造部から延びている部分は、半導体フィン２２０の露出表面上で成長したエピタキシャル材料でカプセル化されている）。

【0051】

１実施形態では、金属ゲート構造部２３０－１、２３０－２、２３０－３は、それぞれ、半導体フィン２２０の垂直側壁および上面に形成されたコンフォーマルな高ｋ金属ゲート・スタック構造と、この高ｋ金属ゲート・スタック構造の上に形成されたゲート電極を備える。それぞれのコンフォーマルな高ｋ金属ゲート・スタック構造は、半導体フィン２２０の側壁および上面に形成されたゲート誘電体材料（例えばＨｆＯ₂、Ａｌ₂Ｏ₃などの高ｋ誘電体材料）のコンフォーマル層と、このゲート誘電体材料のコンフォーマル層上に形成された金属仕事関数金属材料（例えばＺｒ、Ｗ、Ｔａ、Ｈｆ、Ｔｉ、Ａｌ、Ｒｕ、Ｐａ、ＴａＮ、ＴｉＮなど）のコンフォーマル層とを備える。高ｋ金属ゲート・スタック構造上に形成されるゲート電極材料は、これらに限定されるわけではないが、タングステン、アルミニウム、あるいはゲート電極構造を形成するために一般的に使用される任意の金属または導電性材料を含む、低抵抗導電性材料を含む。

【0052】

エピタキシャル・ソース（Ｓ）／ドレイン（Ｄ）領域２２５は、金属ゲート構造部２３０－１、２３０－２、２３０－３から延びる半導体フィン構造２２０の露出部分でエピタキシャル成長したエピタキシャル半導体材料（例えばＳｉＧｅ、ＩＩＩ－Ｖ化合物半導体材料など）を含む。半導体デバイス２００のＭＯＬ層の一部として複数のＭＯＬデバイス接点２４０／２４５を形成して、ソース／ドレイン領域２２５への垂直方向接点を形成する。各ＭＯＬデバイス接点２４０／２４５は、ライナ／バリヤ層２４０と、導電性バイア２４５とを含む。

【0053】

図１３にさらに示すように、金属ゲート構造部２３０－１、２３０－２、２３０－３は、絶縁材料層２３４、２５０、２６０、および空隙スペーサ２６２によって、ＭＯＬ接点２４０／２４５およびその他の周囲の構造から電気的に絶縁されている。これらの絶縁材料層は、下側側壁スペーサ２３４、コンフォーマル絶縁ライナ２５０、および誘電体キャッピング層２６０を含む。下側側壁スペーサ２３４は、金属ゲート構造部２３０－１、２３０－２、２３０－３を、隣接するソース／ドレイン領域２２３から電気的に絶縁する。コンフォーマル絶縁ライナ２５０（図１のＢＥＯＬ構造のコンフォーマル絶縁ライナ１５５と同様の組成および機能を有する）は、ＭＯＬデバイス接点２４０／２４５および金属ゲート構造部２３０－１、２３０－２、２３０－３の側壁表面をコンフォーマルに被覆する。コンフォーマル絶縁ライナ２５０は、任意選択の機構であり、後続の加工ステップおよび環境条件によって生じる可能性がある潜在的な構造的損傷または汚染からＭＯＬデバイス接点２４０／２４５および金属ゲート構造部２３０－１、２３０－２、２３０－３を保護するために形成することができる。

【0054】

本発明の実施形態によれば、誘電体キャッピング層２６０は、ピンチ・オフ堆積プロセスを使用して低ｋ誘電体材料を堆積させて、金属ゲート構造部２３０－１、２３０－２、２３０－３の上側領域を低ｋ誘電体材料でカプセル化し、金属ゲート構造部とＭＯＬデバイス接点の間に空隙スペーサ２６２を形成することによって形成される。空隙スペーサ２６２を作製するプロセス・フローについて、以下でさらに詳細に述べる。図１３に示すように、空隙スペーサ２６２は、比較的大きく大体積であり、金属ゲート構造部２３０－１、２３０－２、２３０－３より上方に垂直方向に延びている。図３に示すＢＥＯＬの空隙スペーサ１５８に関連して上述したのと同様の理由で、図１３に示すこのＦＥＯＬ／ＭＯＬの空隙スペーサ２６２の大きさおよび形状は、ＴＤＤＢ信頼性の向上と、ＭＯＬデバイス接点と金属ゲート構造部の間の容量性結合の低下をもたらす。

【0055】

例えば、大きな大体積の空隙スペーサ２６２は、金属ゲート構造部２３０－１、２３０－２、２３０－３とＭＯＬデバイス接点２４０／２４５の間の空間の有効誘電率を低下させる。さらに、空隙スペーサ２６２は、図１３に示すように金属ゲート構造部２３０－１、２３０－２、２３０－３より上方に延びるので、金属ゲート構造部２３０－１、２３０－２、２３０－３（臨界界面は、誘電体キャッピング層２６０と金属ゲート構造部２３０－１、２３０－２、２３０－３の上面の間の界面）の臨界界面と隣接するＭＯＬデバイス接点２４０／２４５との間に比較的長い拡散／導電経路Ｐがある。したがって、図１３の空隙スペーサ２６２は、ＦＥＯＬ／ＭＯＬ半導体構造のＴＤＤＢ信頼性を高める働きをする。

【0056】

図１３は、ＦＥＯＬ／ＭＯＬ層の上に形成されたＢＥＯＬ構造の第１の相互接続レベルをさらに示し、この第１の相互接続レベルは、ＩＬＤ層２７０と、それぞれのＭＯＬデバイス接点２４０／２４５と電気的に接触しているＩＬＤ層２７０内に形成された複数の金属線２７２／２７４とを備える。金属線２７２／２７４は、既知の技術を使用して、ＩＬＤ層２７０に開口（例えばトレンチまたはバイア）をエッチングし、これらの開口をバリヤ・ライナ層２７２で裏当てし、これらの開口を銅などの金属材料２７４で充填することによって形成される。

【0057】

次に、様々な作製段階の半導体デバイス２００を概略的に示す図１４から図２１を参照して、図１３の半導体デバイス２００を作製するプロセス・フローについてさらに詳細に説明する。最初に、図１４は、垂直トランジスタ構造Ｍ１、Ｍ２、およびＭ３が半導体基板２１０／２１５上に形成されている、中間作製段階の半導体デバイス２００を示す概略断面図である。１実施形態では、基板２１０／２１５は、ＳＯＩ（シリコン・オン・インシュレータ）基板を含み、ベース基板２１０は、シリコン、あるいはゲルマニウム、シリコン・ゲルマニウム合金、炭化ケイ素、シリコン・ゲルマニウム・カーバイド合金、または化合物半導体材料（例えばＩＩＩ－ＶおよびＩＩ－ＶＩ）などバルク半導体作製プロセスで一般的に使用されるその他の種類の半導体基板材料で構成される。化合物半導体材料の非限定的な例としては、ヒ化ガリウム、ヒ化インジウム、およびリン化インジウムが挙げられる。絶縁層２１５（例えば酸化物層）を、ベース半導体基板２１０と活性半導体層（例えば活性シリコン層）の間に堆積させ、活性半導体層を、既知の方法を用いてパターン形成して、半導体フィン構造２２０を作製する。さらに、エピタキシャル・ソース／ドレイン領域２２５を、既知の方法を用いて半導体フィン構造２２０の露出部分の上にエピタキシャル成長させることができる。

【0058】

図１４にさらに示すように、金属ゲート構造部２３０－１、２３０－２、２３０－３は、絶縁キャッピング層２３２および側壁スペーサ２３４を含む絶縁／誘電体材料構造にカプセル化される。キャッピング層２３２および側壁スペーサ２３４は、既知の技術および絶縁材料（例えばＳｉＮ）を用いて作製される。金属ゲート構造部２３０－１、２３０－２、２３０－３は、例えば、ダミー・ゲート構造部を最初に形成し、次いでエピタキシャル・ソース／ドレイン領域２２５を形成した後、ＭＯＬデバイス接点を形成する前に、このダミー・ゲート構造部を金属ゲート構造部２３０－１、２３０－２、２３０－３で置換する、ＲＭＧ（置換金属ゲート）プロセスによって形成することができる。図１４の実施形態では、ＲＭＧプロセスが既に完了して、金属ゲート構造部２３０－１、２３０－２、２３０－３が形成されており、ＰＭＤ（プレメタル誘電体）層２３６を既に堆積させて平坦化して、図１４に示す構造が得られているものと仮定している。

【0059】

ＰＭＤ層２３６は、半導体デバイスの表面上に誘電体材料の層を堆積させ、次いでこの誘電体材料をキャッピング層２３２の上面まで平坦化することによって形成される。ＰＭＤ層２３６は、例えば酸化ケイ素、窒化ケイ素、水素化炭酸化ケイ素、シリコン系低ｋ誘電体、多孔性誘電体、または多孔性有機誘電体などの有機誘電体など、任意の適当な絶縁／誘電体材料で構成することができる。ＰＭＤ層２３６は、例えばＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、スピン・オン堆積、またはＰＶＤなどの既知の堆積技術を用い、その後に標準的な平坦化プロセス（例えばＣＭＰ）を行うことによって形成することができる。

【0060】

次のプロセス・モジュールは、図１５、図１６、および図１７に概略的に示すプロセス・フローを用いてＭＯＬデバイス接点を形成することを含む。特に、図１５は、ＰＭＤ層２３６をパターン形成して、垂直トランジスタ構造Ｍ１、Ｍ２、Ｍ３のゲート構造部２３０－１、２３０－２、２３０－３の間に、ソース／ドレイン領域２２５まで接点開口２３６－１を形成した後の図１４の半導体デバイスを示す概略横断面図である。接点開口２３６－１は、キャッピング層２３２および側壁スペーサ２３４の絶縁材料に対して選択可能なＰＭＤ層２３６の材料をエッチングするための既知のエッチング技術およびエッチング化学作用を用いて形成することができる。

【0061】

次に、図１６は、半導体デバイスの表面上にコンフォーマル・ライナ層２４０Ａを堆積させた後の図１５の半導体デバイスを示す概略横断面図である。コンフォーマル・ライナ層２４０Ａは、開口２３６－１を充填してＭＯＬデバイス接点を形成するために使用される金属材料の拡散障壁層または接着層あるいはその両方として働くＴａＮなどの材料を含む可能性がある。次に、図１７は、金属材料層を堆積させて、金属ゲート構造部２３０－１、２３０－２、２３０－３の間の接点開口２３６－１を導電性材料２４５で充填し、半導体デバイスの表面をゲート・キャッピング層２３２まで平坦化して過剰なライナおよび導電性材料を除去することによってＭＯＬデバイス接点２４０／２４５を形成した後の、図１６の半導体デバイスを示す概略横断面図である。導電性材料２４５は、銅、タングステン、コバルト、アルミニウム、またはソース／ドレイン領域およびゲート電極との垂直ＭＯＬデバイス接点を形成する際に使用するのに適したその他の導電性材料を含む可能性がある。

【0062】

図１７には詳細には示していないが、ＭＯＬゲート接点は、ＰＭＤ層２３６およびキャッピング層２３２内に金属ゲート構造部２３０－１、２３０－２、２３０－３の上面まで形成される開口内に形成することができる。当業者に理解されるように、金属ゲート構造部２３０－１、２３０－２、２３０－３は、Ｙ－Ｙ方向に（図１３に示すデカルト座標系に基づいて図面の紙面に出入りするように）延び、したがって、ＭＯＬゲート接点は、金属ゲート構造部２３０－１、２３０－２、２３０－３の延長端部と位置合わせしてＰＭＤ層２３６内に形成することができることを理解されたい。

【0063】

ＭＯＬデバイス接点を形成した後、次のプロセス・モジュールは、図１８から図２１に概略的に示すプロセス・フローを用いて金属ゲート構造部とＭＯＬデバイス接点の間に空隙スペーサを形成することを含む。このプロセスの最初のステップは、ゲート・キャッピング層２３２および側壁スペーサ２３４をエッチングすることを含む。特に、図１８は、ゲート・キャッピング層２３２をエッチングによって除去し、側壁スペーサ２３４を半導体フィン構造２２０の上面まで凹ませることによって、金属ゲート構造部２３０－１、２３０－２、２３０－３の側壁と隣接するＭＯＬデバイス接点２４０／２４５の間に細い空間Ｓを形成した後の、図１７の半導体デバイスを示す横断面図である。図１８の例示的な実施形態では、ゲート・キャッピング層２３２がエッチングによって完全に除去されるものとして示しているが、代替の実施形態では、エッチング・プロセスは、エッチング後のゲート・キャッピング層２３２の薄い層が金属ゲート構造部２３０－１、２３０－２、２３０－３の上面に残るように実施することもできる。

【0064】

次に、図１９は、絶縁材料のコンフォーマル層２５０Ａを堆積させて、金属ゲート構造部２３０－１、２３０－２、２３０－３およびＭＯＬデバイス接点２４０／２４５の露出表面上に絶縁ライナを形成した後の、図１８の半導体デバイスを示す概略横断面図である。コンフォーマル絶縁ライナ層２５０Ａは、任意選択の保護機構であり、上述したのと同じ、または同様の理由で、金属ゲート構造部２３０－１、２３０－２、２３０－３およびＭＯＬデバイス接点２４０／２４５の露出表面に追加の保護を提供するためにピンチ・オフ堆積プロセスの前に形成することができる。

【0065】

さらに、コンフォーマル絶縁ライナ層２５０Ａは、少ない漏れ、高い絶縁破壊、疎水性などの望ましい電気的および機械的特徴を有し、後続の半導体加工ステップでの損傷が少なくて済む、１つまたは複数の頑健な超薄誘電体材料層で構成することができる。例えば、コンフォーマル絶縁ライナ層２５０Ａは、ＳｉＮ、ＳｉＣＮ、ＳｉＮＯ、ＳｉＣＮＯ、ＳｉＣ、または上述の所望の電気的／機械的性質を有するその他の誘電体材料などの誘電体材料で構成することができる。１実施形態では、間隔Ｓ（図１８）が約４ｎｍから約１５ｎｍの範囲であるときには、コンフォーマル絶縁ライナ層２５０Ａを、約１．０ｎｍから約２ｎｍの範囲の厚さで形成することによって、隣接する構造の側壁のライナ層２５０Ａにより間隔Ｓを約２ｎｍから約４ｎｍだけ減少させる。

【0066】

上述のＢＥＯＬの実施形態と同様に、コンフォーマル絶縁ライナ層２５０Ａは、周期的堆積プロセスを用いて堆積させた、同じ、または異なる誘電体材料の複数のコンフォーマル層で構成することもできる。例えば、１実施形態では、コンフォーマル絶縁ライナ層２５０Ａは、全体で望ましい厚さを有するＳｉＮライナ層を形成するように順次堆積させた、ＳｉＮの複数の薄いコンフォーマル層で構成することもできる（例えば、シランおよびＮＨ３によるプラズマＣＶＤまたはＣＶＤプロセスを使用して、０．１ｎｍから０．２ｎｍの厚さのＳｉＮ層を周期的に堆積させる）。

【0067】

この作製プロセスの次のステップは、ピンチ・オフ堆積プロセスを用いて図１９の半導体構造の上に誘電体材料を堆積させて、金属ゲート構造部とＭＯＬデバイス接点の間に空隙スペーサを形成することを含む。例えば、図２０は、非コンフォーマル堆積プロセスを使用して誘電体材料の層２６０Ａを堆積させて、金属ゲート構造部２３０－１、２３０－２、２３０－３と隣接するＭＯＬデバイス接点２４０／２４５の間の細い空間内に空隙スペーサ２６２を形成するピンチ・オフ領域を生じさせた後の、図１９の半導体デバイスを示す概略横断面図である。上述のように、本発明の実施形態によれば、ピンチ・オフ堆積によって形成された空隙スペーサ２６２の構造的特徴（例えば、大きさ、形状、体積など）は、例えば（ｉ）誘電体層２６０Ａを形成するために使用される誘電体材料の種類、または（ｉｉ）ピンチ・オフ堆積を行うために使用される堆積プロセスおよび関連する堆積パラメータ（例えば、気体流量、ＲＦ電力、圧力、堆積速度など）、あるいはその両方に基づいて制御することができる。

【0068】

例えば、本発明の１実施形態では、誘電体材料層２６０Ａは、低ｋ誘電体材料（例えば、ｋは約２．０から約５．０の範囲）のＰＥＣＶＤ堆積によって形成される。このような低ｋ誘電体材料としては、これらに限定されるわけではないが、ＳｉＣＯＨ、多孔性ｐ－ＳｉＣＯＨ、ＳｉＣＮ、ＳｉＮＯ、炭素リッチＳｉＣＮＨ、ｐ－ＳｉＣＮＨ、ＳｉＮ、ＳｉＣなどが挙げられる。ＳｉＣＯＨ誘電体材料は、誘電率ｋ＝２．７を有し、多孔性ＳｉＣＯＨ材料は、約２．３から２．４の誘電率を有する。本発明の１つの例示的な実施形態では、ピンチ・オフ堆積プロセスは、気体をシラン（１００から５００ｓｃｃｍ）およびアンモニア（２００から１０００ｓｃｃｍ）とし、ＲＦ電力を２００から６００ワットとし、圧力を１から８Ｔｏｒｒとし、堆積速度を０．５から８ｎｍ／秒とするという堆積パラメータで、産業用平行平板型シングル・ウェハ３００ｍｍＣＶＤ装置を用いたプラズマＣＶＤ堆積プロセスによってＳｉＮ誘電体膜を堆積させることによって実施される。

【0069】

図２１は、半導体デバイスの表面をＭＯＬデバイス接点まで平坦化し、ＢＥＯＬ構造の第１の相互接続レベルの一部としてＩＬＤ層２７０を堆積させた後の、図２０の半導体デバイスを示す概略横断面図である。図２０の半導体構造は、標準的なＣＭＰプロセスを用いて平坦化することができる。ここで、このＣＭＰプロセスは、過剰な誘電体材料２６０ＡおよびＭＯＬデバイス接点の上に堆積した絶縁ライナ層２５０Ａの一部を除去して、図２１に示す構造が得られるように行われる。図２１に示すように、ピンチ・オフ堆積させた誘電体材料２６０Ａの残りの部分が、金属ゲート構造部２３０－１、２３０－２、２３０－３および分離した絶縁ライナ２５０の上の分離した誘電体キャッピング構造２６０を形成する。図１３および図２１には詳細には示していないが、ＩＬＤ層２７０を形成する前に、平坦化したＦＥＯＬ／ＭＯＬ表面上に追加のキャッピング層を形成して、ＭＯＬデバイス接点の導電性材料２４５をＩＬＤ層２７０の誘電体材料から絶縁することができる。

【0070】

実験的試験構造は、図１３に概略的に示す半導体構造に基づいて、既に作製されている。この実験的試験構造では、コンフォーマル絶縁ライナ２５０は、１ｎｍ、１．５ｎｍ、２ｎｍ、および３ｎｍの厚さを有する周期的なＳｉＮ膜で構成されており、ピンチ・オフ堆積は、ｋ＝２．７および２．４を有するＰＥＣＶＤ ＳｉＣＮ膜およびＰＥＣＶＤ ＵＬＫ膜を用いて行われている。実験結果から、金属ゲート構造部より上方に延びる大きな大体積空隙スペーサ（図１３に概略的に示す空隙スペーサ２６２）を得ることができることが分かっている。さらに、実験結果から、ピンチ・オフ堆積に使用する堆積プロセスのパラメータまたは材料を変化させることによって、空隙スペーサの大きさ、形状、体積などを、様々な応用分野に合わせて最適化することができることも分かっている。

【0071】

本明細書に記載するＦＥＯＬ／ＭＯＬまたはＢＥＯＬ層に空隙スペーサを作製する方法は、様々なアナログ回路およびデジタル回路または混合信号回路を備えた半導体デバイスおよび集積回路を作製する様々な半導体加工フローに組み込むことができることを理解されたい。特に、集積回路ダイを、電界効果トランジスタ、バイポーラ・トランジスタ、金属酸化物半導体トランジスタ、ダイオード、コンデンサ、インダクタなど様々なデバイスを備えるように作製することができる。本発明による集積回路は、アプリケーション、ハードウェア、または電子システム、あるいはそれらの組合せで利用することができる。本発明を実施するのに適したハードウェアおよびシステムとしては、これらに限定されるわけではないが、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（例えば携帯電話）、ソリッド・ステート媒体記憶デバイス、機能性回路などが挙げられ得る。このような集積回路を内蔵したシステムおよびハードウェアは、本明細書に記載する実施形態に含まれるものと考えられる。本明細書に与えた本発明の教示があれば、当業者なら、本発明の技術のその他の実施態様および応用分野を企図することができるであろう。

【0072】

本明細書では、添付の図面を参照して例示的な実施形態について説明したが、本発明は、これらの実施形態に厳密に限定されるものではなく、当業者なら、添付の特許請求の範囲を逸脱することなく、様々な変更および改変を加えることができることを理解されたい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【手続補正書】

【提出日】2022-08-05

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体集積回路デバイスであって、
基板と、
第１の相互接続レベルと、
前記第１の相互接続レベルより上方の第２の相互接続レベルと、
を備え、前記第２の相互接続レベルが、
前記基板と平行な第１の方向に延びる第１の金属線と、
前記第１の金属線に隣接しかつ平行であって前記第１の方向に延びる第２の金属線と、
前記第１および第２の金属線間で前記第１の方向に延びるとともに、前記第１および第２の金属線の上面を含む平面より上方において誘電体キャッピング材料内に形成されたピンチ・オフ領域に垂直に延びる空隙スペーサと、
前記第１の金属線上の第１の自己整合型導電性保護キャップと、
前記第２の金属線上の第２の自己整合型導電性保護キャップと、
前記第１および第２の自己整合型導電性保護キャップの導電性部分の上に直接配置され、かつ、前記空隙スペーサに隣接する前記第１および第２の金属線の対向する側面に配置されて、前記空隙スペーサの下方に連続するコンフォーマル絶縁ライナと、
を備え、
前記第１および第２の金属線間の横方向距離が６ｎｍから１０ｎｍの範囲であり、
前記コンフォーマル絶縁ライナの厚さが０．５ｎｍから５ｎｍ未満の範囲である、半導体集積回路デバイス。

【請求項2】

前記コンフォーマル絶縁ライナが、複数のコンフォーマル層を備える、請求項１に記載の半導体集積回路デバイス。

【請求項3】

前記複数のコンフォーマル層の各々が、０．１ｎｍ～０．２ｎｍの間の範囲の厚さを有する、請求項２に記載の半導体集積回路デバイス。

【請求項4】

前記複数のコンフォーマル層がＳｉＮを含む、請求項２に記載の半導体集積回路デバイス。

【請求項5】

前記コンフォーマル絶縁ライナがＳｉＣＮＯを含む、請求項１に記載の半導体集積回路デバイス。

【請求項6】

前記コンフォーマル絶縁ライナがＳｉＣＢＮを含む、請求項１に記載の半導体集積回路デバイス。

【請求項7】

前記第１のおよび第２の自己整合型保護キャップがＣｏからなる、請求項１に記載の半導体集積回路デバイス。

【請求項8】

前記空隙スペーサが、前記第１の金属線の端部を包み込む、請求項１に記載の半導体集積回路デバイス。

【請求項9】

前記空隙スペーサが、前記第１の金属線の端部および前記第２の金属線の端部を越えて延びる、請求項１に記載の半導体集積回路デバイス。

【請求項10】

前記誘電体キャッピング材料が、前記空隙スペーサの上方と、（ｉ）前記第１および第２の金属線の対向する側面における前記コンフォーマル絶縁ライナの垂直部分、および（ｉｉ）前記空隙スペーサの下方における前記コンフォーマル絶縁ライナの水平部分、の両方とに配置され、
前記誘電体キャッピング材料が、４０％以下のコンフォーマル性レベルで形成される、請求項１に記載の半導体集積回路デバイス。

【請求項11】

前記空隙スペーサが、前記第１の自己整合型保護キャップの上面および前記第２の自己整合型保護キャップの上面を含む平面より上方に垂直に延びる、請求項１０に記載の半導体集積回路デバイス。

【請求項12】

前記空隙スペーサが、前記第１の金属線の底面を含む平面より下方および前記第２の金属線の底面より下方に垂直に延びる、請求項１０に記載の半導体集積回路デバイス。

【請求項13】

前記誘電体キャッピング材料が超低ｋ材料を含む、請求項１０に記載の半導体集積回路デバイス。

【請求項14】

前記超低ｋ材料が多孔性ＳｉＣＯＨを含む、請求項１３に記載の半導体集積回路デバイス。

【請求項15】

半導体集積回路デバイスであって、
基板と、
第１の相互接続レベルと、
前記第１の相互接続レベルより上方の第２の相互接続レベルと、
を備え、前記第２の相互接続レベルが、
前記基板と平行な第１の方向に延びる第１の金属線と、
前記第１の金属線に隣接しかつ平行であって前記第１の方向に延びる第２の金属線と、
前記第１および第２の金属線間に配置されて前記第１の方向に延びる空隙スペーサと、
前記第１の金属線上の第１の自己整合型導電性保護キャップと、
前記第２の金属線上の第２の自己整合型導電性保護キャップと、
前記第１および第２の自己整合型導電性保護キャップの導電性部分の上に直接配置され、かつ、前記空隙スペーサに隣接する前記第１および第２の金属線の対向する側面に配置されて前記空隙スペーサの下方に連続するコンフォーマル絶縁ライナと、
前記空隙スペーサの上方と、（ｉ）前記第１および第２の金属線の対向する側面における前記コンフォーマル絶縁ライナの垂直部分、および（ｉｉ）前記空隙スペーサの下方における前記コンフォーマル絶縁ライナの水平部分、の両方とに配置された誘電体キャッピング材料と、
を備え、
前記誘電体キャッピング材料が、４０％以下のコンフォーマル性レベルで形成され、
前記空隙スペーサが、前記誘電体キャッピング材料内のピンチ・オフ領域に垂直に延び、
前記ピンチ・オフ領域が、前記第１の自己整合型保護キャップの上面および前記第２の金属線上の前記第２の自己整合型保護キャップの上面を含む平面より上方に形成される、半導体集積回路デバイス。

【請求項16】

前記第１および第２の金属線間の横方向距離が６ｎｍから１０ｎｍの範囲であり、前記コンフォーマル絶縁ライナの厚さが０．５ｎｍから５ｎｍ未満の範囲である、請求項１５に記載の半導体集積回路デバイス。

【請求項17】

前記コンフォーマル絶縁ライナが、複数のコンフォーマル層を備える、請求項１５に記載の半導体集積回路デバイス。

【請求項18】

前記複数のコンフォーマル層の各々が、０．１ｎｍ～０．２ｎｍの範囲の厚さを有する、請求項１７に記載の半導体集積回路デバイス。

【請求項19】

前記複数のコンフォーマル層の前記コンフォーマル層がＳｉＮを含む、請求項１７に記載の半導体集積回路デバイス。

【請求項20】

前記コンフォーマル絶縁ライナがＳｉＣＮＯを含む、請求項１５に記載の半導体集積回路デバイス。

【請求項21】

前記コンフォーマル絶縁ライナがＳｉＣＢＮを含む、請求項１５に記載の半導体集積回路デバイス。

【請求項22】

前記第１のおよび第２の自己整合型保護キャップがＣｏからなる、請求項１５に記載の半導体集積回路デバイス。

【請求項23】

前記空隙スペーサが、前記第１の金属線の端部を包み込む、請求項１５に記載の半導体集積回路デバイス。

【請求項24】

前記空隙スペーサが、前記第１の金属線の端部および前記第２の金属線の端部を越えて延びる、請求項１５に記載の半導体集積回路デバイス。

【請求項25】

前記空隙スペーサが、前記第１の金属線の底面および前記第２の金属線の底面を含む平面より下方に垂直に延びる、請求項１５に記載の半導体集積回路デバイス。

【請求項26】

前記誘電体キャッピング材料が超低ｋ材料を含む、請求項１５に記載の半導体集積回路デバイス。

【請求項27】

前記超低ｋ材料が多孔性ＳｉＣＯＨを含む、請求項２６に記載の半導体集積回路デバイス。

【外国語明細書】