特開 2022-141009 半導体記憶装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022141009

(43)【公開日】2022-09-29

(54)【発明の名称】半導体記憶装置及びその製造方法

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220921BHJP

   H01L 27/11575 20170101ALI20220921BHJP

   H01L 21/336 20060101ALI20220921BHJP

【ＦＩ】

H01L27/11582

H01L27/11575

H01L29/78 371

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021041119

(22)【出願日】2021-03-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100170058

【弁理士】

【氏名又は名称】津田 拓真

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】堀部 浩介

(72)【発明者】

【氏名】渡邉 桂

(72)【発明者】

【氏名】奥田 真也

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083GA30

5F083JA02

5F083JA03

5F083JA04

5F083JA12

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA20

5F083PR03

5F083PR21

5F083PR40

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

(57)【要約】

【課題】半導体基板の反りを抑制することのできる半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体記憶装置１０は、複数の導電体層４０がｚ方向に離間して積層されている積層部１００と、ｙ方向に沿って積層部１００と並んでいる部分であって、複数の導電体層４０がｙ方向に沿って階段形状に引き出されている階段部２００と、階段部２００を覆う第１絶縁膜８１と、第１絶縁膜８１の少なくとも一部を覆い、第１絶縁膜８１とは異なる第２絶縁膜８２と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の導電体層が第１方向に離間して積層されている積層部と、
前記第１方向と交差する第２方向に沿って前記積層部と並んでいる部分であって、複数の前記導電体層が前記第２方向に沿って階段形状に引き出されている階段部と、
前記階段部を覆う第１絶縁膜と、
前記第１絶縁膜の少なくとも一部を覆い、前記第１絶縁膜とは異なる第２絶縁膜と、を備える半導体記憶装置。

【請求項2】

前記積層部及び前記階段部は半導体基板の上に形成されており、
前記第２絶縁膜の線膨張係数は、前記半導体基板の線膨張係数よりも大きい、請求項１に記載の半導体記憶装置。

【請求項3】

前記第１絶縁膜はシリコン酸化膜であり、
前記第２絶縁膜はは前記第１絶縁膜よりも炭化水素を多く含有するシリコン酸化膜である、請求項２に記載の半導体記憶装置。

【請求項4】

前記第２絶縁膜に含まれる炭素の量は、組成比において４ａｔｏｍ％以上である、請求項３に記載の半導体記憶装置。

【請求項5】

半導体基板の上に積層体を形成する工程と、
前記積層体の一部を階段形状に加工することで階段部を形成する工程と、
前記階段部を上方から覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜を上方から覆う第２絶縁膜を形成する工程と、を含む、半導体記憶装置の製造方法。

【請求項6】

前記第１絶縁膜はシリコン酸化膜であり、
前記第２絶縁膜は炭化水素を含有するシリコン酸化膜である、請求項５に記載の半導体記憶装置の製造方法。

【請求項7】

前記第２絶縁膜は、メチル基を含む原料を用いたプラズマＣＶＤにより形成される、請求項６に記載の半導体記憶装置の製造方法。

【請求項8】

前記原料として、オクタメチルシクロテトラシロキサン、トリメチルシラン、及びテトラメチルシランのうち少なくとも１つが用いられる、請求項７に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

【背景技術】

【0002】

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、複数の導電体層が積層されているメモリセルアレイと、メモリセルアレイの導電体層が階段形状に引出されている階段部と、を備える。階段部は、例えば酸化シリコンからなる絶縁体層により覆われている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１８／０３３０９８５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体記憶装置においては、階段部を覆う絶縁体層の線膨張係数と、半導体基板の線膨張係数と、の差に起因して、半導体基板に反りが生じてしまうことがある。

【0005】

開示された実施形態によれば、半導体基板の反りを抑制することのできる半導体記憶装置、及びその製造方法が提供される。

【課題を解決するための手段】

【0006】

実施形態に係る半導体記憶装置は、複数の導電体層が第１方向に離間して積層されている積層部と、第１方向と交差する第２方向に沿って積層部と並んでいる部分であって、複数の導電体層が第２方向に沿って階段形状に引き出されている階段部と、階段部を覆う第１絶縁膜と、第１絶縁膜の少なくとも一部を覆い、前記第１絶縁膜とは異なる第２絶縁膜と、を備える。

【図面の簡単な説明】

【0007】

【図1】図１は、本実施形態に係る半導体記憶装置の構成を示す等価回路図である。

【図2】図２は、本実施形態に係る半導体記憶装置の構成を示す断面図である。

【図3】図３は、本実施形態に係る半導体記憶装置の構成を示す断面図である。

【図4】図４は、本実施形態に係る半導体記憶装置の製造方法を示す図である。

【図5】図５は、本実施形態に係る半導体記憶装置の製造方法を示す図である。

【図6】図６は、本実施形態に係る半導体記憶装置の製造方法を示す図である。

【図7】図７は、本実施形態に係る半導体記憶装置の製造方法を示す図である。

【図8】図８は、本実施形態に係る半導体記憶装置の製造方法を示す図である。

【図9】図９は、本実施形態に係る半導体記憶装置の製造方法を示す図である。

【図10】図１０は、半導体基板の反りについて説明するための図である。

【図11】図１１は、半導体基板の反りについて説明するための図である。

【図12】図１２は、第２絶縁膜における炭素含有量と線膨張係数との関係を示す図である

【発明を実施するための形態】

【0008】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0009】

第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、例えばＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置１０の構成が等価回路図として示されている。半導体記憶装置１０は複数のブロックＢＬＫにより構成されているのであるが、図１においては、これらのうちの１つのブロックＢＬＫのみが図示されている。半導体記憶装置１０が有する他のブロックＢＬＫの構成も、図１に示されるものと同じである。

【0010】

同図に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

【0011】

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

【0012】

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

【0013】

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

【0014】

半導体記憶装置１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

【0015】

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

【0016】

つまり、本実施形態に係る半導体記憶装置１０は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。

【0017】

１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合は、「ページ」と称される。図１では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

【0018】

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。

【0019】

図１の等価回路で表される半導体記憶装置１０の具体的な構成を図２に示す。同図に示されるように、半導体記憶装置１０は、半導体基板２０と、絶縁体層２１と、導電体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。

【0020】

半導体基板２０は、図２の上方側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁体層２１、導電体層２２、絶縁体層３０、及び導電体層４０等は、半導体基板２０の上面側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。尚、上記のＣＶＤ成膜が行われる際においては、半導体基板２０は円盤状となっている。円盤状のシリコンウェハである半導体基板２０は、その表面に、図２の半導体記憶装置１０が複数並ぶように形成された後、それぞれの半導体記憶装置１０ごとにチップとして切り出される。

【0021】

図２においては、半導体基板２０の表面に対して垂直な方向であって、図２において下方側から上方側に向かう方向がｚ方向となっており、当該方向に沿ってｚ軸が設定されている。また、ｚ方向に対して垂直な方向であって、図２において左側から右側に向かう方向がｙ方向となっており、当該方向に沿ってｙ軸が設定されている。更に、ｚ方向及びｙ方向の両方に対して垂直な方向であって、図２において紙面手前側から奥側に向かう方向がｘ方向となっており、当該方向に沿ってｘ軸が設定されている。以下においては、このように設定された各方向や各軸を適宜用いながら、半導体記憶装置１０の構成を説明する。

【0022】

絶縁体層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層である。半導体基板２０の上面には、図１のメモリセルトランジスタＭＴに対するデータの読み出し、書き込み、及び消去を行うための不図示の周辺回路が形成されている。絶縁体層２１は、これら周辺回路の全体を覆っており、周辺回路が導電体層２２と導通してしまうことを防止している。

【0023】

導電体層２２は、ソース線ＳＬとして機能する層である。導電体層２２は、例えば、不純物がドープされた多結晶シリコン、メタルシリサイド等のシリコンを含む材料や、このようなシリコンを含む材料と金属材料との積層構造により形成されている。導電体層２２は、上記の絶縁体層２１の上面をｚ方向側から覆うような板状に形成されている。

【0024】

複数の絶縁体層３０及び導電体層４０は、それぞれ複数形成されており、導電体層２２の一部を上方側から交互に覆うように形成されている。尚、図２における絶縁体層３０や導電体層４０の積層数は、実際の積層数とは異なっている。それぞれの導電体層４０は、ｚ方向に沿って並ぶように積層されており、同方向に沿って互いに離間した状態となっている。複数の導電体層４０が積層されているｚ方向は、本実施形態における「第１方向」に該当する。

【0025】

導電体層４０は、例えばタングステンを含む材料により形成された、導電性を有する層である。導電体層４０において、タングステン等を含む材料の外周面が窒化チタン等のバリアメタル材料で覆われていてもよい。それぞれの導電体層４０は、図１におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ０、ＳＧＤ０等として用いられるものである。絶縁体層３０は、ｚ方向に沿って互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。

【0026】

図２に示されるように、複数の絶縁体層３０及び導電体層４０がｚ方向に沿って積層されている領域には、これらをｚ方向に沿って貫くように複数のメモリピラー５０が形成されている。それぞれのメモリピラー５０は、最もｚ方向側にある絶縁体層３０から、導電体層２２に至るまでの範囲において形成されている。尚、それぞれのメモリピラー５０は、図１に示されるＮＡＮＤストリングＳＲに対応するものである。図２におけるメモリピラー５０の数は、実際の数とは異なっている。

【0027】

図３には、一つのメモリピラー５０を、ｚ軸に対し垂直な面に沿って切断した場合の断面が模式的に示されている。同図に示されるように、それぞれのメモリピラー５０は、半導体５０２と、トンネル絶縁膜５０３と、電荷蓄積膜５０４と、ブロック絶縁膜５０５と、を有している。

【0028】

半導体５０２は、複数の絶縁体層３０及び導電体層４０が積層されている部分内をｚ方向に沿って延びる筒状の形状を有し、例えばアモルファスシリコンやポリシリコン等のシリコン材料によって形成されている。筒状の半導体５０２の内側には、絶縁性の材料からなるコア５０１が形成されている。このような態様に替えて、半導体５０２の内側にコア５０１が形成されていない態様としてもよい。

【0029】

トンネル絶縁膜５０３は、半導体５０２の外周面を覆う膜である。トンネル絶縁膜５０３は、例えば酸化シリコンを含む材料で形成されている。電荷蓄積膜５０４は、トンネル絶縁膜５０３の外周面を覆う膜である。電荷蓄積膜５０４は、例えば窒化シリコンを含む材料で形成されている。ブロック絶縁膜５０５は、電荷蓄積膜５０４の外周面を覆う膜である。ブロック絶縁膜５０５は、例えば酸化シリコンや、酸化シリコンよりも誘電率が大きい金属酸化物を含む材料で形成されている。最も外側に形成されたブロック絶縁膜５０５の外周面は、積層された導電体層４０のそれぞれによって囲まれている。

【0030】

メモリピラー５０と複数の導電体層４０とがブロック絶縁膜５０５、電荷蓄積膜５０４、及びトンネル絶縁膜５０３を介して対向する部分に、それぞれトランジスタが形成される。つまり、それぞれのメモリピラー５０では、その長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、各トランジスタのゲートとして機能する。導電体層４０の内側にある半導体５０２は、当該トランジスタのチャネルとして機能する。

【0031】

メモリピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図１における複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両端部等に形成されたトランジスタは、図１における選択トランジスタＳＴ１、ＳＴ２として機能する。

【0032】

メモリピラー５０のうち－ｚ方向側の端部においては、ブロック絶縁膜５０５等が除去されており、内側の半導体５０２が導電体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する導電体層２２と、各トランジスタのチャネルとが電気的に接続されている。一方、メモリピラー５０のうちｚ方向側の端部においては、不図示のコンタクトを介して、半導体５０２が図１におけるビット線ＢＬに接続されている。

【0033】

尚、各メモリセルトランジスタＭＴに対するデータの読み書き等を実現するための周辺の回路の構成や、その具体的な動作としては、既に公知となっている様々な態様を採用することができる。このため、更なる具体的な説明については省略する。

【0034】

図２においては、半導体基板２０を覆うように複数の導電体層４０がそれぞれ略同一の板状で積層されている部分であって、且つこれらを貫くように複数のメモリピラー５０が形成されている部分に、符号「１００」が付されている。このような部分のことを、以下では「積層部１００」とも称する。積層部１００は、データを記憶するための複数のメモリセルトランジスタＭＴが形成されている部分であって、「メモリセルアレイ」若しくは「アレイ領域」等と称される部分である。

【0035】

図２においては、ｙ方向に沿って並ぶ２つの積層部１００が描かれている。ｙ方向側の積層部１００においても、－ｙ方向側の積層部１００と同様に、複数の導電体層４０がｚ方向に沿って積層されており、それぞれの導電体層４０を貫くように複数のメモリピラー５０が形成されている。ただし、図２においては、ｙ方向側の積層部１００におけるメモリピラー５０の図示が省略されている。

【0036】

図２に示されるように、ｙ方向に沿って積層部１００と隣り合う位置、すなわち、２つの積層部１００の間となる部分では、各絶縁体層３０及び各導電体層４０が階段形状となるように形成されている。当該領域では、それぞれの導電体層４０が階段形状に形成されているので、それぞれの導電体層４０の一部（テラス部分）が、他の導電体層４０に遮られることなくｚ方向側へと露出した状態となっている。このように露出したそれぞれの導電体層４０には、ｚ方向に沿って伸びるコンタクト７０の端部が接続されている。コンタクト７０は、例えばタングステンのような導電性の材料で形成された柱状の部材である。

【0037】

階段形状に形成された各導電体層４０と、－ｙ方向側にある積層部１００の各導電体層４０との間は、直接的に繋がっている。また、階段形状に形成された各導電体層４０と、ｙ方向側にある積層部１００の各導電体層４０との間は、紙面奥側もしくは手前側においてｙ方向に沿って延びるように形成されたブリッジ部ＢＲ、を介して電気的に接続されている。尚、図２においては、ｚ方向に沿って複数並ぶように設けられたブリッジ部ＢＲのうちの一つのみが点線で示されている。

【0038】

このように、階段形状に形成された各導電体層４０のそれぞれは、積層部１００において積層されているそれぞれの導電体層４０のうち、同じ高さ位置（ｚ座標）にあるものに対し、電気的に接続されている。このような構成により、ワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ０、ＳＧＤ０等として用いられる各導電体層４０には、それぞれのコンタクト７０を介して電圧の印加等を個別に行うことが可能となっている。積層部１００の各導電体層４０に対する電圧の印加等を可能とするために、上記のように導電体層４０が階段形状に形成されている部分のことを、以下では「階段部２００」とも称する。階段部２００は、ｙ方向に沿って積層部１００と並んでいる。階段部２００と積層部１００とが並ぶｙ方向は、ｚ方向と交差する方向であって、本実施形態における「第２方向」に該当する。

【0039】

図２に示されるように、階段部２００には、ｚ方向に沿って伸びる支持柱６０が複数形成されている。それぞれの支持柱６０は、積層された複数の導電体層４０を貫いている。支持柱６０は、半導体記憶装置１０を製造する際において、後述するリプレイス時に複数の絶縁体層３０を補強する目的で設けられるものである。支持柱６０は、例えば酸化シリコンによって形成されている。

【0040】

階段部２００は、第１絶縁膜８１によって上方から覆われている。また、第１絶縁膜８１の一部は、第２絶縁膜８２によって上方から覆われている。第１絶縁膜８１は、シリコン酸化膜である。第２絶縁膜８２は、炭化水素を含有するシリコン酸化膜である。すなわち、第２絶縁膜８２は、第１絶縁膜８１よりも炭化水素を多く含有する。第２絶縁膜８２は、第１絶縁膜８１よりも炭素原子を多く含有する。第２絶縁膜８２は、第１絶縁膜８１よりも水素原子を多く含有する。このように、第１絶縁膜８１と第２絶縁膜８２とは、その材料において互いに異なる膜となっている。

【0041】

また、第１絶縁膜８１および第２絶縁膜８２の厚みは、それぞれ異なっていてもよい。第１絶縁膜８１および第２絶縁膜８２の厚みは階段部２００を構成する導電体層４０の数または積層部１００からの距離によって適宜設定され得る。例えば、積層部１００に近いほど、第２絶縁膜８２よりも第１絶縁膜８１の厚みが大きくてよく、積層部１００から遠いほど、第１絶縁膜８１および第２絶縁膜８２の厚みが略同一、もしくは第１絶縁膜８１よりも第２絶縁膜８２の厚みが大きくてよい。

【0042】

このように、階段部２００やコンタクト７０、及び支持柱６０の周囲は、第１絶縁膜８１及び第２絶縁膜８２によって埋められている。階段部２００等を覆う絶縁膜が、第１絶縁膜８１及び第２絶縁膜８２からなる上下２層構造となっている理由については後に説明する。

【0043】

以下では、半導体記憶装置１０の製造方法について説明する。

【0044】

＜積層工程＞積層工程では、先ず、半導体基板２０の表面に不図示の周辺回路を構成した後、当該周辺回路を上方から覆うように絶縁体層２１が形成され、更に絶縁体層２１を上方（ｚ方向側）から覆うように導電体層２２が形成される。続いて、導電体層２２を上方から覆うように、絶縁体層３０と犠牲層４１とが交互に積層される。犠牲層４１は、後の工程において導電体層４０に置き換えられる（リプレイスされる）層であって、例えば窒化シリコンにより形成された層である。図４には、積層工程が完了した状態が示されている。

【0045】

絶縁体層３０と犠牲層４１とが交互に積層された部分の全体のことを、以下では「積層体１１０」とも称する。また、積層体１１０のｚ方向側における表面、すなわち、最もｚ方向側に形成された絶縁体層３０の表面のことを、以下では「表面Ｓ１」とも称する。積層工程は、半導体基板２０の上に積層体１１０を形成する工程、ということができる。

【0046】

＜階段部形成工程＞積層工程の後は、階段部形成工程が行われる。階段形成工程では、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層された絶縁体層３０及び犠牲層４１の一部に階段部２００が形成される。図５には、階段部形成工程が完了した状態が示されている。同図に示されるように、積層体１１０のうち、階段部２００となった部分よりも－ｙ方向側に残った部分と、ｙ方向側に残った部分のそれぞれが、後に説明する工程を経て積層部１００となる部分である。階段部形成工程は、積層体１１０の一部を階段形状に加工することで階段部２００を形成する工程、ということができる。階段部形成工程が完了した時点では、積層体１１０の一部が上記のようにエッチングされた結果として、－ｚ方向側に後退した凹部２１０が形成された状態となっている。

【0047】

＜第１絶縁膜形成工程＞階段部形成工程の後は、第１絶縁膜形成工程が行われる。第１絶縁膜形成工程では、階段部２００が形成されている部分を含め、積層体１１０の全体を上方から覆うように、第１絶縁膜８１が形成される。図６には、第１絶縁膜形成工程が完了した状態が示されている。

【0048】

シリコン酸化膜である第１絶縁膜８１は、プラズマＣＶＤを用い、例えば１０ｕｍ程度の厚さに形成される。図６に示されるように、第１絶縁膜８１は凹部２１０の内側に入り込んでおり、その表面の一部が、積層体１１０の表面Ｓ１よりも深い位置まで入り込んでいる。第１絶縁膜形成工程は、階段部２００を上方から覆う第１絶縁膜８１を形成する工程、ということができる。

【0049】

第１絶縁膜８１を上記のようなシリコン酸化膜として形成する場合には、成膜における原料ガスとして、例えばテトラエトキシシランと酸素（Ｏ_２）とが用いられる。原料ガスとして、テトラエトキシシランと亜酸化窒素（Ｎ_２Ｏ）とが用いられることとしてもよい。

【0050】

また、第１絶縁膜８１は、テトラエトキシシラン以外を原料としてもよい。例えば、モノシラン（ＳｉＨ_４）と亜酸化窒素とを原料として、シリコン酸化膜である第１絶縁膜８１を形成することとしてもよい。

【0051】

＜第２絶縁膜形成工程＞第１絶縁膜形成工程の後は、第２絶縁膜形成工程が行われる。第２絶縁膜形成工程では、上記のように形成された第１絶縁膜８１の全体を更に上方から覆うように、第２絶縁膜８２が形成される。図７には、第２絶縁膜形成工程が完了した状態が示されている。

【0052】

先に述べたように、第２絶縁膜８２は、炭化水素（ＣＨｘ）を含有するシリコン酸化膜である。第２絶縁膜８２は、プラズマＣＶＤにより製膜される。プラズマＣＶＤを行う際の原料としては、メチル基（ＣＨ_３基）を含む原料、具体的には、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、トリメチルシラン（Ｃ_３Ｈ_１０Ｓｉ）、及びテトラメチルシラン（Ｓｉ（ＣＨ_３）_４）のうち少なくとも１つが用いられる。第２絶縁膜８２は、例えば１０ｕｍ程度の厚さに形成される。図７に示されるように、第２絶縁膜８２は凹部２１０の内側に入り込んでおり、その一部が、積層体１１０の表面Ｓ１よりも深い位置まで入り込んでいる。ただし、第２絶縁膜８２の表面のうち最も深い部分の高さ位置は、表面Ｓ１よりも高い位置となっている。第１絶縁膜形成工程は、第１絶縁膜８１を上方から覆う第２絶縁膜８２を形成する工程、ということができる。

【0053】

＜研磨工程＞第２絶縁膜形成工程の後は、研磨工程が行われる。研磨工程では、半導体基板２０のうち、上記のように第１絶縁膜８１及び第２絶縁膜８２が形成された表面が、例えばＣＭＰ（Chemical Mechanical Polishing）によって研磨される。このような研磨は、例えば、積層体１１０の表面Ｓ１が露出するまで行われる。その結果、半導体基板２０の略全体を上方側から覆っていた第１絶縁膜８１及び第２絶縁膜８２は、凹部２１０の内側に入り込んだ部分を残して除去される。図８には、研磨工程が完了した状態が示されている。図８の状態においては、図２と同様に、階段部２００が第１絶縁膜８１によって上方から覆われており、且つ、第１絶縁膜８１の一部が第２絶縁膜８２によって上方から覆われている。

【0054】

＜ＭＨ等形成工程＞研磨工程の後は、ＭＨ等形成工程が行われる。ＭＨ等形成工程では、積層体１１０のうち、メモリピラー５０と対応する部分に穴５１が形成され、支持柱６０と対応する部分に穴６１が形成される。これは、いずれもＲＩＥ（Reactive Ion Etching）により形成される。その後、穴５１の内側には、例えばＣＶＤによってメモリピラー５０が形成される。また、穴６１の内側には、例えばＣＶＤによって支持柱６０が形成される。図９には、ＭＨ等形成工程が完了した状態が示されている。

【0055】

ＭＨ等形成工程が完了した後は、それぞれの犠牲層４１が導電体層４０にリプレイスされる。その後、階段部２００における各導電体層４０のテラス部分に繋がるよう、複数のコンタクト７０が形成される。その他、公知となっている種々の工程を経て、図２に示される構成の半導体記憶装置１０が完成する。

【0056】

階段部２００等を覆う絶縁膜が、第１絶縁膜８１及び第２絶縁膜８２からなる上下２層構造となっている理由について説明する。

【0057】

図１０（Ａ）には、第２絶縁膜形成工程が完了した状態における半導体基板２０が模式的に示されている。同図においては、積層体１１０の図示が省略されており、半導体基板２０、第１絶縁膜８１、及び第２絶縁膜８２のみが図示されている。

【0058】

よく知られているように、プラズマＣＶＤが行われる際には、被成膜体である半導体基板２０等はその全体が高温となる。このとき、半導体基板２０と、その上に形成された第１絶縁膜８１等との間における線膨張係数の違いにより、不図示の積層体１１０を含む半導体基板２０の全体に反りが生じることがある。尚、このような半導体基板２０等の反りは、半導体基板２０に第１絶縁膜８１が形成されることや、積層体１１０の一部として絶縁体層３０が形成されること等に起因して生じる。第１絶縁膜８１や積層体１１０等を含む半導体基板２０の全体の反りのことを、以下では「半導体基板２０の反り」のように表記する。

【0059】

図１０の右側には、５００Ｋ（ケルビン）付近における各部材の線膨張係数の値が例示されている。５００Ｋにおいては、半導体基板２０を構成するＳｉ（シリコン）の線膨張係数α０は約３．５×１０^－６／Ｋである。また、第１絶縁膜８１の線膨張係数α１は約０．７×１０^－６／Ｋであり、第２絶縁膜８２の線膨張係数α２は約１１×１０^－６／Ｋである。

【0060】

ところで、階段部２００を覆う絶縁膜が第１絶縁膜８１の１層のみである比較例における半導体記憶装置１０について、以下説明する。

【0061】

図１０（Ｂ）は、比較例における唯一の第１絶縁膜形成工程が行われている途中、すなわち、ＣＶＤ装置によって第１絶縁膜８１が形成されている途中の状態を示す図である。ＣＶＤ装置においては、半導体基板２０を含む被成膜体の全体が例えば４２５℃の高温となる。このとき、半導体基板２０では内部応力が生じる。上記の内部応力により、半導体基板２０は図１０（Ｂ）のように凹状に反ることとなり、ＣＶＤ装置へ半導体基板２０がチャッキングされにくくなる場合がある。

【0062】

第１絶縁膜形成工程が完了すると、第１絶縁膜８１が形成された半導体基板２０の温度は常温（例えば２０℃）まで低下する。このとき、半導体基板２０の方が第１絶縁膜８１よりも大きく収縮するので、図１０（Ｃ）に示されるように凸状に反った状態となる。

【0063】

図１１に示されるＧ１１は、図１０（Ｂ）の状態における半導体基板２０の反りの大きさ、すなわち、第１絶縁膜形成工程においてＣＶＤ装置で第１絶縁膜８１が成膜されているときにおける、半導体基板２０の反りの大きさを表している。また、図１１に示されるＧ１２は、図１０（Ｃ）の状態における半導体基板２０の反りの大きさ、すなわち、第１絶縁膜形成工程が完了し常温となった後における、半導体基板２０の反りの大きさを表している。尚、ここでいう「反りの大きさ」は、半導体基板２０の外周部のｚ座標から、中心部のｚ座標を差し引いて得られる数値として表現されるものである。このため、図１０（Ｂ）のように凹状の反りが生じている場合には「反りの大きさ」は正値となり、図１０（Ｃ）のように凸状の反りが生じている場合には「反りの大きさ」は負値となる。

【0064】

第１絶縁膜形成工程が行われているときから、半導体基板２０が常温に戻る際においては、半導体基板２０の反りの大きさは、例えば８１６μｍ（Ｇ１１）から－３３３μｍ（Ｇ１２）へと大きく変化する。図１１には、このような反りの大きさの変化量が「ｄｗ１」として示されている。

【0065】

図１１のＧ１１で示される成膜中の反りの大きさは、例えばＣＶＤ装置におけるガスの流量や圧力、ＲＦパワー等のパラメータにより適宜調整することができる。一方、ｄｗ１で示される反りの大きさの変化量は、第１絶縁膜８１の材料等で決まる概ね一定の値となり、上記の各パラメータでは調整することができない。

【0066】

Ｇ１２で示される常温時の反りの大きさは、製造後でも残るものであるから、可能な限り小さくすることが好ましい。しかしながら、上記のようにｄｗ１は概ね一定であるから、Ｇ１２で示される常温時の反りの大きさを小さくするためには、Ｇ１１で示される成膜中の反りが大きくなるよう、各パラメータを調整する必要がある。しかしながら、成膜中の反りが大きくなり過ぎると、ＣＶＤ装置の内部においてチャッキングが外れてしまい、成膜が中断されてしまう可能性がある。特に、近年では導電体層４０の積層数が大きくなる傾向があり、Ｇ１１で示される成膜中の反りは更に大きくなりやすい。

【0067】

そこで、本実施形態においては、第１絶縁膜形成工程の後に第２絶縁膜形成工程を行い、第１絶縁膜８１を上方から覆う第２絶縁膜８２を形成することとしている。図１０（Ａ）に示されるように、第２絶縁膜８２の線膨張係数であるα２は、半導体基板２０の線膨張係数であるα０よりも大きい。このような材料を含む第２絶縁膜８２を形成することで、α０とα１との差に起因して生じる半導体基板２０の反りの大きさを緩和することができる。

【0068】

図１１に示されるＧ２１は、第２絶縁膜形成工程において第２絶縁膜８２が成膜されているときにおける、半導体基板２０の反りの大きさを表している。また、図１１に示されるＧ２２は、当該第２絶縁膜形成工程が完了し常温となった後における、半導体基板２０の反りの大きさを表している。

【0069】

第２絶縁膜形成工程が行われているときから、半導体基板２０が常温に戻る際においては、半導体基板２０の反りの大きさは、例えば３６５μｍ（Ｇ２１）から１４２μｍ（Ｇ２２）へと変化する。図１１には、このような反りの大きさの変化量が「ｄｗ２」として示されている。

【0070】

Ｇ１１とＧ２１とを対比すると明らかなように、成膜が行われているときにおける半導体基板２０の反りの大きさは、第２絶縁膜８２が成膜されているとき（Ｇ２１）の方が小さくなる。また、ｄｗ１とｄｗ２とを対比すると明らかなように、成膜が完了した後における反りの変化量も、第２絶縁膜８２が成膜されたときの方が小さくなる。これは、これは、線膨張係数が比較的大きな第２絶縁膜８２が形成されることで、半導体基板２０の全体で生じる応力のバランスが変化したからである。

【0071】

半導体基板２０が常温に戻った際の反りの大きさ（Ｇ２２）を小さくするには、ＣＶＤ装置におけるガスの流量等のパラメータを調整することで、Ｇ２１で示される成膜中の反りの大きさを小さくすればよい。図１１のＧ３１は、このような調整が行われた後に、第２絶縁膜形成工程において第２絶縁膜８２が成膜されているときにおける、半導体基板２０の反りの大きさを表している。また、図１１に示されるＧ３２は、当該第２絶縁膜形成工程が完了し常温となった後における、半導体基板２０の反りの大きさを表している。ｄｗ２を概ね維持したまま、成膜中の反り（Ｇ３１）が２３１μｍ程度に低減された結果、常温に戻った後の半導体基板２０の反りは概ね０μｍとなっている。第２絶縁膜８２が形成される場合には、常温時の反りが０μｍとなるように成膜パラメータが調整された場合でも、成膜中の反りが大きくなり過ぎてしまうことがない。このため、成膜中においてチャッキングできなくなるような事態を防止しながらも、常温時における半導体基板２０の反りを概ね０μｍとなるよう抑制することができる。

【0072】

尚、図１１に示されるそれぞれの反りの大きさの値は、半導体基板２０等の各材料の線膨張係数として、５００Ｋにおける線膨張係数の値を用いて簡易的に算出されたものである。

【0073】

以上に説明した方法で製造される結果、本実施形態に係る半導体記憶装置１０は、複数の導電体層４０がｚ方向（第１方向）に沿って積層されている積層部１００と、ｚ方向に対し垂直なｙ方向（第２方向）に沿って積層部１００と並んでいる部分であって、複数の導電体層４０がｙ方向に沿って階段形状に引き出されている階段部２００と、階段部２００を上方から覆う第１絶縁膜８１と、第１絶縁膜８１の一部を上方から覆う第２絶縁膜８２と、を備えた構成となる。このような構成とすることで、半導体基板２０の反りを抑制することが可能となっている。

【0074】

ところで、半導体基板２０の反りを防止するという観点においては、初めに第２絶縁膜８２を形成し、その後に第１絶縁膜８１を形成することも考えられる。つまり、炭化水素（ＣＨｘ）を含有するシリコン酸化膜（第２絶縁膜８２）で、階段部２００を直接覆う構成とすることも考えられる。しかしながら、導電体層４０に対し密着性の高い第１絶縁膜８１で階段部２００を直接覆った方が、複数の導電体層４０間の耐電圧を高く確保することができる。このため、本実施形態のように、初めに第１絶縁膜８１を形成し、その後に第２絶縁膜８２を形成した方が好ましい。

【0075】

尚、第１絶縁膜８１のうち第２絶縁膜８２によって覆われる範囲は、本実施形態のように第１絶縁膜８１の一部のみであってもよいが、第１絶縁膜８１の全部であってもよい。

【0076】

図１０において示された各線膨張係数（α０、α１、α２）はあくまで一例である。例えば、第２絶縁膜８２の線膨張係数α２は、炭化水素の含有量（カーボンのドープ量）に応じて調整することができる。このため、成膜中における半導体基板２０の反りの大きさ等に応じて、線膨張係数α２を適宜調整すればよい。

【0077】

図１２には、第２絶縁膜８２における炭素含有量（横軸）と、５００Ｋ付近における第２絶縁膜８２の線膨張係数（縦軸）と、の関係を実測した例が示されている。尚、上記の「炭素含有量」とは、第２絶縁膜８２に含まれる炭素（Ｃ）の量を、第２絶縁膜８２を構成する材料における組成比（ａｔｏｍ％）として表したものである。図１２の線Ｌ１は、同図においてプロットされている個々のデータを一次の近似直線で表したものである。

【0078】

本発明者らが行った実験等によれば、半導体基板２０の反りの大きさを十分に抑制するためには、第２絶縁膜８２の線膨張係数が、常温においては２．６（×１０^－６／Ｋ）よりも大きく、５００Ｋにおいては３．５（×１０^－６／Ｋ）よりも大きいことが望ましい、という知見が得られている。図１２に示されるデータと、測定バラつきとを考慮すれば、上記のような線膨張係数を確保するためには、第２絶縁膜８２に含まれる炭素の量を、組成比において４ａｔｏｍ％以上とすることが好ましい。

【0079】

以上においては、第１絶縁膜８１が、テトラエトキシシランを原料として形成されたシリコン酸化膜であり、第２絶縁膜８２が、炭化水素（ＣＨｘ）を含有するシリコン酸化膜である場合の例について説明した。第１絶縁膜８１及び第２絶縁膜８２は、上記とは異なる種類の絶縁膜であってもよい。例えば、第１絶縁膜８１は、モノシランガスを原料とするＣＶＤ成膜により形成されたシリコン酸化膜であってもよい。また、第２絶縁膜８２は、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）とは異なる種類の、メチル基（ＣＨ_３基）を含む原料を用いた膜であってもよい。いずれの場合であっても、第２絶縁膜８２の線膨張係数が、半導体基板２０の線膨張係数よりも大きくなっていればよい。

【0080】

尚、半導体基板２０の線膨張係数や、第２絶縁膜８２の線膨張係数は、それぞれ、各材料の温度や測定方法等により、これまでに説明した例の数値とは異なる数値となり得る。しかしながら、少なくとも常温から成膜温度までの範囲に含まれるいずれの温度域においても、第２絶縁膜８２の線膨張係数が、半導体基板２０の線膨張係数よりも大きくなっている点は変わらない。

【0081】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0082】

１０：半導体記憶装置、２０：半導体基板、４０：導電体層、１００：積層部、１１０：積層体、２００：階段部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】